JP3552701B2 - Adhesive member, semiconductor device and its manufacturing method, circuit board, and electronic equipment - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、接着部材、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【背景技術】
半導体チップのフェースダウン実装に使用される接着剤（異方性導電フィルムや異方性導電ペースト等）には、弾性率を高め、吸水率及び熱膨張係数を低くする等のため、シリカフィラー等の絶縁性のフィラーが配合されている。しかし、絶縁性のフィラーを配合することで、接着剤が流動しにくくなり、半導体チップのバンプと基板のランドとを接続する際に、バンプとランドとの接合面から、絶縁性のフィラー及び絶縁性の接着剤が排出されにくくなる。これにより、バンプとランドとの間に、絶縁性のフィラーや絶縁性の接着剤が介在して、電気的な接続に影響を与えることがあった。
【０００３】
本発明は、この問題点を解決するものであり、その目的は、良好な電気的接続が得られる接着部材、半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【０００４】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、バンプを有する半導体チップと、
前記半導体チップと対向し、前記バンプと電気的に接続する配線パターンが形成された基板と、
絶縁性のフィラーと第１のバインダを含む第１の層と、前記絶縁性のフィラーを含まず、第２のバインダを含む第２の層とを含む接着部材と、
を有し、
前記第１のバインダの熱膨張係数は、前記第２のバインダの熱膨張係数よりも前記半導体チップの熱膨張係数に近く、
前記接着部材は、前記半導体チップと前記基板との間に配置され、
前記バンプ及び前記配線パターンが電気的に接続する部分は、前記接着部材の前記第２の層の内部に位置してなる。
【０００５】
本発明によれば、絶縁性のフィラーが配合されていない第２の層の内部で、バンプと配線パターンとが電気的に接続されている。したがって、バンプと配線パターンとの間に絶縁性のフィラーが介在しないまたは介在する量を少なくすることができるので、良好な電気的な接続が得られる。ここで、「バンプ及び配線パターンが電気的に接続する部分が第２の層の内部に位置してなる」とは、バンプと配線パターンとが直接接続している場合は、少なくともバンプと配線パターンとの接合部が第２の層の内部に位置することであり、また、バンプと配線パターンとが導電性のフィラーを介して接続している場合には、少なくともバンプのうち導電性フィラーに接する部分と配線パターンのうち該導電性フィラーに接する部分とが第２の層の内部に位置することである。
【０００６】
（２）この半導体装置において、
前記接着部材の前記第１及び第２の層の少なくとも一方は、複数の層で構成されていてもよい。
【０００７】
（３）この半導体装置において、
前記接着部材の前記第１の層は、第１の分割層と第２の分割層とを含み、
前記第２の層は、前記第１の分割層と前記第２の分割層との間に配置されていてもよい。
【０００８】
（４）本発明に係る半導体装置は、バンプを有する半導体チップと、
前記半導体チップと対向し、前記バンプと電気的に接続する配線パターンが形成された基板と、
絶縁性のフィラーと第１のバインダを含む第１の層と、前記絶縁性のフィラーを含まず、第２のバインダを含む第２の層とを有する接着部材であって、
前記絶縁性のフィラーを前記接着部材の全体に対して、４０重量％以上５０重量％以下の割合で含む接着部材と、
を有し、
前記第１のバインダの熱膨張係数は、前記第２のバインダの熱膨張係数よりも前記半導体チップの熱膨張係数に近く、
前記接着部材は、前記半導体チップと前記基板との間に配置されてなる。
【０００９】
本発明によれば、第２の層に絶縁性のフィラーが配合されていないので、バンプと配線パターンが良好に電気的接続されている。また、接着部材は、４０重量％以上５０重量％以下の割合で絶縁性のフィラーが配合されているので、弾性率が高く、吸水率及び熱膨張係数が低くなっている。
【００１０】
（５）この半導体装置において、
前記バンプ及び前記配線パターンが電気的に接続する部分は、前記接着部材の前記第２の層の内部に位置してもよい。
【００１１】
ここで、「バンプ及び配線パターンが電気的に接続する部分が第２の層の内部に位置してなる」とは、バンプと配線パターンとが直接接続している場合は、少なくともバンプと配線パターンとの接合部が第２の層の内部に位置することであり、また、バンプと配線パターンとが導電性のフィラーを介して接続している場合には、少なくともバンプのうち導電性フィラーに接する部分と配線パターンのうち該導電性フィラーに接する部分とが第２の層の内部に位置することである。
【００１２】
（６）この半導体装置において、
前記接着部材は、導電性のフィラーを含んでいてもよい。
【００１４】
（７）この半導体装置において、
前記第１の層は、第１のバインダを含み、
前記第２の層は、第２のバインダを含み、
前記第１のバインダの溶融粘度は、前記第２のバインダの溶融粘度よりも低くてもよい。
【００１５】
（８）本発明に係る回路基板には、上記半導体装置が実装されている。
【００１６】
（９）本発明に係る電子機器は、上記半導体装置を有する。
【００１７】
（１０）本発明に係る接着部材は、絶縁性のフィラーと第１のバインダを含む第１の層と、前記絶縁性のフィラーを含まず、第２のバインダを含む第２の層と、を有する接着部材であって、
前記第１のバインダの熱膨張係数は、前記第２のバインダの熱膨張係数よりも半導体チップの熱膨張係数に近く、
前記絶縁性のフィラーは、前記接着部材の全体に対して、４０重量％以上５０重量％以下の割合で含まれてなる。
【００１８】
本発明によれば、第２の層に絶縁性のフィラーが配合されていないので、良好な電気的接続が得られる。また、接着部材の全体に対して、４０重量％以上５０重量％以下の割合で絶縁性のフィラーが配合されているので、弾性率が高く、吸水率及び熱膨張係数が低くなっている。ここで、絶縁性のフィラーとは、少なくとも表面が絶縁性の材料で覆われている粒子（例えば、絶縁性の材料からなる粒子）である。
【００１９】
（１１）この接着部材において、
前記第１の層の厚みＬ1と、前記第２の層の厚みＬ2と、前記第１の層の密度Ｍ1と、前記第２の層の密度Ｍ2と、前記第１の層における前記絶縁性のフィラーが占める割合であるＸ重量％とが、
４０（Ｌ1Ｍ1＋Ｌ2Ｍ2）／Ｌ1Ｍ1≦Ｘ≦５０（Ｌ1Ｍ1＋Ｌ2Ｍ2）／Ｌ1Ｍ1
の関係を有してもよい。
【００２０】
ここで、厚みＬ１，Ｌ２は、厚みにバラツキがある場合には平均値であってもよいし、測定誤差を考慮して幅を持った値であってもよい。これによれば、第１の層の厚みＬ１と、第２の層の厚みＬ２を決めれば、第１の層にどれだけ絶縁性のフィラーを配合すればよいかが分かる。
【００２１】
（１２）この接着部材において、
前記第１及び第２の層の少なくとも一方は、複数の層で構成されていてもよい。
【００２２】
（１３）この接着部材において、
前記第１の層は、第１の分割層と第２の分割層とを含み、
前記第２の層は、前記第１の分割層と前記第２の分割層との間に配置されていてもよい。
【００２３】
（１４）この接着部材は、さらに、導電性のフィラーを含んでもよい。
【００２４】
ここで、導電性のフィラーとは、少なくとも表面が導電性の材料で覆われている粒子（例えば導電性の材料からなる粒子）である。
【００２５】
（１５）本発明に係る半導体装置の製造方法は、半導体チップを、接着部材を使用して、基板にフェースダウン実装し、前記半導体チップに設けられたバンプと前記基板に形成された配線パターンとを電気的に接続することを含み、
前記接着部材は、絶縁性のフィラーと第１のバインダが含まれた第１の層と、前記絶縁性のフィラーが含まれず、第２のバインダが含まれる第２の層とを含み、
前記第１のバインダの熱膨張係数は、前記第２のバインダの熱膨張係数よりも前記半導体チップの熱膨張係数に近く、
前記絶縁性のフィラーは、前記接着部材の全体に対して、４０重量％以上５０重量％以下の割合で含まれる。
【００２６】
本発明によれば、第２の層に絶縁性のフィラーが配合されていないので、バンプと配線パターンとを良好に電気的接続することができる。また、接着部材の全体に対して、４０重量％以上５０重量％以下の割合で絶縁性のフィラーが配合されているので、弾性率を高め、吸水率及び熱膨張係数を低くすることができる。
【００２７】
（１６）この半導体装置の製造方法において、
前記バンプと前記配線パターンとを、前記接着部材の前記第２の層の内部で電気的に接続させてもよい。
【００２８】
ここで、「バンプと配線パターンとを、接着部材の第２の層の内部で電気的に接続させる」とは、バンプと配線パターンとが直接接続している場合は、少なくともバンプと配線パターンとの接合部が第２の層の内部に位置するように、電気的に接続することであり、また、バンプと配線パターンとが導電性のフィラーを介して接続している場合には、少なくともバンプのうち導電性フィラーに接する部分と配線パターンのうち該導電性フィラーに接する部分とが第２の層の内部に位置するように、電気的に接続することである。
【００２９】
（１７）本発明に係る半導体装置の製造方法は、半導体チップを、接着部材を使用して、基板にフェースダウン実装し、前記半導体チップに設けられたバンプと、前記基板に形成された配線パターンと、を電気的に接続することを含み、
前記接着部材は、絶縁性のフィラーと第１のバインダが含まれた第１の層と、前記絶縁性のフィラーが含まれず、第２のバインダが含まれる第２の層とを有し、
前記第１のバインダの熱膨張係数は、前記第２のバインダの熱膨張係数よりも前記半導体チップの熱膨張係数に近く、
前記バンプと前記配線パターンとを、前記接着部材の前記第２の層の内部で電気的に接続させる。
【００３０】
本発明によれば、絶縁性のフィラーが配合されていない第２の層の内部で、バンプと配線パターンとを電気的に接続する。したがって、バンプと配線パターンとの間に絶縁性のフィラーが介在しないまたは介在する量を少なくすることができるので、良好な電気的な接続が得られる。ここで、「バンプと配線パターンとを、接着部材の第２の層の内部で電気的に接続させる」とは、バンプと配線パターンとが直接接続している場合は、少なくともバンプと配線パターンとの接合部が第２の層の内部に位置するように、電気的に接続することであり、また、バンプと配線パターンとが導電性のフィラーを介して接続している場合には、少なくともバンプのうち導電性フィラーに接する部分と配線パターンのうち該導電性フィラーに接する部分とが第２の層の内部に位置するように、電気的に接続することである。
【００３１】
（１８）この半導体装置の製造方法において、
前記接着部材の前記第１及び第２の層の少なくとも一方を、複数の層で形成してもよい。
【００３２】
（１９）この半導体装置の製造方法において、
前記接着部材の前記第１の層は、第１の分割層と第２の分割層とを含む複数の層であり、
前記接着部材の前記第２の層は、前記第１の分割層と前記第２の分割層との間に配置してもよい。
【００３３】
（２０）この半導体装置の製造方法において、
前記接着部材は、導電性のフィラーを含んでもよい。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３５】
（第１の実施の形態）
図１（Ａ）は、本発明の第１の実施の形態に係る接着部材並びに半導体装置及びその製造方法を説明する図である。本実施の形態では、接着部材１０を使用する。接着部材１０の少なくとも表面は、接着機能を有する。接着部材１０は、フィルムであってもよいし、ペーストが塗り広げられてフィルム状になっていてもよい。接着部材１０は、バインダに導電性のフィラーが分散されてなる異方性導電材料（異方性導電フィルム、異方性導電ペースト）であってもよい。接着部材１０は、第１の層１１及び第２の層１２からなる。
【００３６】
第１の層１１は、バインダにシリカフィラー１４等の絶縁性のフィラー（以下、絶縁性のフィラーとしてシリカフィラー１４を用いて説明する。）が配合されたものである。バインダは、電気的に絶縁性を有することが一般的である。バインダとして、樹脂（熱可塑性樹脂、熱硬化性樹脂、光硬化性樹脂等）の接着剤を使用することができる。
【００３７】
第２の層１２には、シリカフィラーが配合されていない。第２の層１２は、第１種類の層１１のバインダとして選択できる材料に、粒子（例えば導電粒子。ただし、絶縁性のフィラーを除く。）を配合して形成してもよい。第２の層１２は、第１の層１１のバインダとして選択できる材料のみから形成してもよい。すなわち、第２の層１２は、第１の層１１と同じバインダを含むものでもよい。この場合、第１の層１１と第２の層１２との間の接着性がよく熱膨張率も等しいため、この間での剥離が生じにくくなる。また、第２の層１２は、第１の層１１と異なるバインダを含むものでもよい。この場合、接着される部品が複数ある場合に、各部品の特性に応じて各部品に接する接着剤のバインダを変えることにより、半導体装置の信頼性を向上させることができる。
【００３８】
第１の層１１の厚みＬ１は、第２の層１２の厚みＬ２の５倍程度になっていてもよい。接着部材１０が異方性導電材料である場合は、第１の層１１及び第２の層１２の両方に導電性のフィラーを分散させてもよいし、いずれか一方のみに導電性のフィラーを分散させてもよい。
【００３９】
シリカフィラー１４は、第１の層１１及び第２の層１２の全体に対して、４０重量％以上５０重量％以下の割合になるように、第１の層１１に配合されていることが好ましい。したがって、第１の層１１の厚みＬ１と、第２の層１２の厚みＬ２と、第１の層１１の密度Ｍ１（例えばｇ／ｃｍ３）と、第２の層１２の密度Ｍ２（例えばｇ／ｃｍ３）と、第１の層１１におけるシリカフィラー１４が占める割合であるＸ重量％とが、
４０（Ｌ１Ｍ１＋Ｌ２Ｍ２）／Ｌ１Ｍ１≦Ｘ≦５０（Ｌ１Ｍ１＋Ｌ２Ｍ２）／Ｌ１Ｍ１
の関係を有する。
【００４０】
本実施の形態に係る半導体装置の製造方法では、上述した接着部材１０を使用して、半導体チップ２０を基板３０に実装する。半導体チップ２０は、バンプ２２を有する。バンプ２２は、基板３０の配線パターン３２と電気的な接続を図るためのものである。詳しくは、半導体チップ２０には、複数の電極（例えばＡｌパッド）が形成されており、各電極にバンプ２２が形成されている。複数のバンプ２２が、半導体チップ２０の周縁部に並んでいてもよいし、エリアアレイ状に配列されていてもよい。バンプ２２は、ワイヤボンダを使用して形成するボールバンプであってもよいし、メッキで形成してもよい。バンプ２２は、金で形成することができる。なお、電極（図示せず）とバンプ２２との間にバンプ金属の拡散防止層として、ニッケル、クロム、チタン等を付加してもよい。
【００４１】
基板３０は、半導体パッケージ用のインターポーザであってもよいし、フレキシブル基板であってもよいし、マザーボードであってもよい。基板３０は、有機系又は無機系のいずれの材料から形成されたものであってもよく、これらの複合構造からなるものであってもよい。基板３０として、多層基板やビルドアップ型基板を用いても良い。基板３０には、配線パターン３２が形成されている。配線パターン３２は、他の部品との電気的な接続を図る部分（例えばランド）と、配線（ライン）とを有する。配線パターン３２には、メッキを施してもよい。配線パターン３２を銅で形成し、ニッケル、金、ハンダ又はスズでメッキを施してもよい。メッキを施すことで、配線パターン３２に対して、ハンダ付けが容易になり、表面の酸化が防止され、電気的な接続抵抗が低下する。基板３０には、図示しないスルーホールを形成し、両面の電気的な接続を図ってもよい。スルーホールは、ハンダボール等の外部端子を設けるときにも使用される。
【００４２】
本実施の形態では、半導体チップ２０を基板３０にフェースダウン実装する。そのため、図１（Ａ）に示すように、基板３０における配線パターン３２が形成された面と、半導体チップ２０におけるバンプ２２が設けられた面と、を対向させ、両者間に接着部材１０を配置する。ここで、接着部材１０は、第１の層１１と第２の層１２とのうち、第１の層１１（シリカフィラー１４が含まれる層）を第２の層１２（絶縁性のフィラーが含まれない層）よりも半導体チップ２０側に配置し、第２の層１２（シリカフィラーが配合されていない層）を第１の層１１よりも基板３０側に配置する。また、配線パターン３２（例えばランド）とバンプ２２とを位置合わせする。
【００４３】
なお、予め用意された接着部材１０の総厚みＬ１＋Ｌ２と、バンプ２２及び配線パターン３２（例えばランド）の合計高さＨ１＋Ｈ２とは、
Ｈ１＋Ｈ２＜Ｌ１＋Ｌ２
となっている。こうすることで、接着部材１０が半導体チップ２０及び基板３０の両方に密着する。また、バンプ２２の高さＨ１と、第１の層１１の厚みＬ１とは、
Ｌ１＜Ｈ１
となっていてもよい。この場合、バンプ２２が第１の層１１に入り込んで第２の層１２に至りやすくなる。また、配線パターン３２（例えばランド）の厚みＨ２と、第２の層１２の厚みＬ２とは、
Ｈ２＜Ｌ２
となっていてもよい。この場合、配線パターン３２（例えばランド）が、第２の層１２に入り込んでも、第１の層１１に至りにくくなる。
【００４４】
変形例として、第１と第２の層１１，１２のうち、第２の層１２が第１の層１１よりも半導体チップ２０の側に配置され、第１の層１１が第２の層１２よりも基板３０の側に配置されている場合、バンプ２２の高さＨ１と、第１の層１１の厚みＬ１とは、
Ｌ１＞Ｈ１
となっていてもよい。この場合、接着部材１０のうち、第１の層１１が第２の層１２よりも半導体チップ２０の側に、第２の層１２が第１の層１１よりも基板３０の側にきた場合に、バンプ２２が、第２の層１２に入り込んでも、第１の層１１に至りにくくなる。また、配線パターン３２（例えばランド）の厚みＨ２と、第２の層１２の厚みＬ２とは、
Ｈ２＞Ｌ２
となっていてもよい。この場合、接着部材１０のうち、第１の層１１が第２の層１２よりも半導体チップ２０の側に、第２の層１２が第１の層１１よりも基板３０の側にきた場合に、配線パターン３２（例えばランド）が、第１の層１１に入り込んで第２の層１２に至りやすくなる。ここで、接着部材１０の第２の層１２は、第１の層１１と同じバインダを含むものでもよいし、異なるバインダを含むものでもよい。ここで、同じバインダを含むものである場合、第１の層１１と第２の層１２との間の接着性がよいため、この間で剥離が生じにくくなる。また、異なるバインダを含むものである場合、例えば、第１の層１１の方が第２の層１２よりも半導体チップの側に設けられる場合であって、第１の層１１に含まれるバインダの熱膨張係数のほうが、第２の層１２に含まれるバインダの熱膨張係数よりも、半導体チップ２０の熱膨張係数に近いものが挙げられる。この場合、熱膨張係数の小さい半導体チップに合わせて、第１の層１１の熱膨張率の補正量を小さくできるため、第１の層１１に含まれるシリカフィラー１４の量をより少なくすることができる。このため、バンプ２２と配線パターン３２（例えばランド）との接合面にシリカフィラー１４がたまるのをより効果的に防止できる。また、例えば、少なくとも第２の層１２に導電性のフィラーが含まれる場合であって、第１の層１１に含まれるバインダの溶融粘度のほうが、第２の層１２に含まれるバインダの溶融粘度よりも低いものが挙げられる。この場合、配線パターン３２とバンプ２２との接続時に、配線パターン３２とバンプ２２とが対向する部分から、シリカフィラー１４等の絶縁性のフィラー及び絶縁性のバインダが排出されやすくなる。このため、バンプ２２とランド３２との接合面に絶縁性の接着剤及びフィラーがたまるのをより効果的に防止できる。
【００４５】
そして、半導体チップ２０及び基板３０の間に加圧力を加える。例えば、半導体チップ２０を基板３０に加圧する。加圧により、接着部材１０は圧縮される。また、バンプ２２が接着部材１０に入り込む。例えば、バンプ２２は、第１の層１１に入り込み、第２の層１２に至る。そして、第２の層１２の内部で、バンプ２２と配線パターン３２とが電気的に接続される。すなわち、バンプ２２と配線パターン３２とが直接接続している場合は、バンプ２２と配線パターン３２との接合部が第２の層１２の内部に位置する。また、接着部材１０が導電性のフィラーを含有している場合には、バンプ２２と配線パターン３２との間には導電性のフィラーが介在し、少なくともバンプ２２のうち導電性フィラーに接する部分と配線パターン３２のうち該導電性フィラーに接する部分とが第２の層１２の内部に位置する。バンプ２２と配線パターン３２は、金属接合してもよい。金属接合を行う場合には、超音波振動を印加する。また、接着部材１０の性質に応じて、硬化処理を行う。例えば、加熱や光照射を行う。ボンディングツールによって、加圧・加熱を同時に行ってもよい。
【００４６】
こうして、図１（Ｂ）に示すように、半導体チップ２０のフェースダウンボンディング構造が得られる。この構造では、バンプ２２の高さＨ１と、第１の層１１の圧縮された厚みＬ′１とは、
Ｌ′１＜Ｈ１
の関係を有する。また、配線パターン３２（具体的にはランド）の厚みＨ２と、第２の層１２の圧縮された厚みＬ′２とは、
Ｈ２＜Ｌ′２
の関係を有する。すなわち、バンプ２２及び配線パターン３２の電気的に接続された部分は、第２の層１２の内部に位置する。なお、必要であれば、基板３０にハンダボールなどの外部端子を設けてもよい。
【００４７】
変形例として、第１と第２の層１１，１２とのうち、第２の層１２が第１の層１１よりも半導体チップ２０の側に配置され、第１の層１１が第２の層１２よりも基板３０の側に配置されている場合は、バンプ２２の高さＨ１と、第１の層１１の厚みＬ′１とは、
Ｌ′１＞Ｈ１
の関係を有する。この場合、第１の層１１と第２の層１２のうち、第１の層１１が第２の層１２よりも半導体チップ２０の側に、第２の層１２が第１の層１１よりも基板３０の側にきた場合に、バンプ２２が、第２の層１２に入り込んでも、第１の層１１に至りにくくなる。また、配線パターン３２（例えばランド）の厚みＨ２と、第２の層１２の厚みＬ′２とは、
Ｈ２＞Ｌ′２
となっていてもよい。この場合、接着部材１０のうち、第１の層１１が第２の層１２よりも半導体チップ２０の側に、第２の層１２が第１の層１１よりも基板３０の側にきた場合に、配線パターン３２（例えばランド）が、第１の層１１に入り込んで第２の層１２に至りやすくなる。
【００４８】
こうして製造された半導体装置は、上述した半導体チップ２０、基板３０及び接着部材１０を有する。なお、半導体チップ２０にヒートスプレッダを取り付けてもよいし、基板３０にスティフナを取り付けてもよい。本実施の形態に係る半導体装置によれば、接着部材１０は、その全体に対して、４０重量％以上５０重量％以下の割合でシリカフィラー１４が配合されてもよい。この場合、接着部材１０を見かけ上、弾性率が高く、吸水率及び熱膨張係数を低くすることができる。また、第２の層１２にシリカフィラーが配合されていないので、バンプ２２と配線パターン３２とが良好に電気的に接続されている。詳しくは、シリカフィラーが配合されていない第２の層１２の内部で、バンプ２２と配線パターン３２とが電気的に接続されている。すなわち、バンプ２２と配線パターン３２とが直接接続している場合は、バンプ２２と配線パターン３２との接合部が第２の層１２の内部に位置する。また、バンプ２２と配線パターン３２とが導電性のフィラーを介して接続している場合には、少なくともバンプ２２のうち導電性フィラーに接する部分と配線パターン３２のうち該導電性フィラーに接する部分とが第２の層１２の内部に位置する。
したがって、バンプ２２と配線パターン３２との間にシリカフィラーが介在しないまたは介在する量を少なくすることができるので、良好な電気的な接続が得られる。
【００４９】
なお、接着部材１０は、半導体チップ以外の電子素子（能動素子か受動素子かを問わない）を、基板に実装して電子部品を製造するときにも使用することができる。電子部品として、例えば、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
【００５０】
（第２の実施の形態）
図２（Ａ）及び図２（Ｂ）は、本発明の第２の実施の形態に係る接着部材並びに半導体装置及びその製造方法を説明する図である。第１の実施の形態では、第１の層１１（シリカフィラー１４が含まれる層）が１層で構成され、第２の層１２（シリカフィラーが含まれない層）も１層で構成されている。本発明では、第１及び第２の層の少なくとも一方を複数の層で構成してもよい。そこで、第２の実施の形態では、第１の層を少なくとも第１の分割層と第２の分割層とを含む複数の層に分割し、第１の分割層と第２の分割層との間に第２の層が配置された例を説明する。
【００５１】
図２（Ａ）に示すように、接着部材１００の第１の層１１０は、第１の分割層１１１と第２の分割層１１２を含み、両者間に第２の層１２０が配置されている。材料及び成分に関して、第１の層１１０についての説明の内容は、第１の実施の形態で説明した第１の層１１についての説明の内容と同様であり、第２の層１２０についての説明の内容は、第２の層１２の内容と同様であるので、ここでは省略する。なお、第１の分割層と１１１第２の分割層１１２とは、同じバインダを含むものでもよいし、異なるバインダを含むものでもよい。さらに、第１の分割層と１１１第２の分割層１１２とは、一方にのみ導電性のフィラーを含むものであってもよい。
【００５２】
シリカフィラー１４は、第１の層１１０及び第２の層１２０の全体に対して、４０重量％以上５０重量％以下の割合になるように、第１の層１１０に配合されてもよい。この場合、第１の層１１０の厚みＬ１０（第１及び第２の分割層１１１，１１２の厚みＬ１１，Ｌ１２の合計）と、第２の層１２０の厚みＬ２０と、前記第１の層１１０の密度Ｍ１０と、前記第２の層１２０の密度Ｍ２０と、第１の層１１０におけるシリカフィラー１４が占める割合であるＸ重量％とが、
４０（Ｌ１０Ｍ１０＋Ｌ２０Ｍ２０）／Ｌ１０Ｍ１０≦Ｘ≦５０（Ｌ１０Ｍ１０＋Ｌ２０Ｍ２０）／Ｌ１０Ｍ１０
の関係を有する。
【００５３】
なお、図２（Ａ）に示す例では、基板３０側に配置される第２の分割層１１２が、第１の分割層１１１よりも薄くなっている。あるいは、第１の分割層１１１の厚みＬ１１と、第２の分割層１１２の厚みＬ１２とは、同じであってもよい。また、第１及び第２の分割層１１１、１１２のそれぞれにおけるシリカフィラーの占める割合は、同じであってもよいし、前者が後者よりも大きくてもよいし、前者が後者よりも小さくてもよい。
【００５４】
本実施の形態では、第１の実施の形態で説明した半導体チップ２０を使用する。バンプ２２の高さＨ１と、半導体チップ２０側に配置される第１の分割層１１１の厚みＬ１１とは、
Ｌ１１＜Ｈ１
となっていてもよい。この場合、バンプ２２が第１の分割層１１１に入り込んで第２の層１２０に至りやすくなる。また、
Ｈ１＜Ｌ１１＋Ｌ２０
となっていてもよい。こうすることで、バンプ２２が第２の層１２０を超えて、第２の分割層１１２に至らないようにすることができる。
【００５５】
本実施の形態で使用する基板３０に形成される配線パターン１３２の厚みＨ２０は、第１の実施の形態で説明した配線パターン３２の厚みＨ２よりも厚く（高く）なっている。配線パターン１３２（例えばランド）の厚みＨ２０と、第２の分割層１１２の厚みＬ１２とは、
Ｌ１２＜Ｈ２０
となっていてもよい。この場合、配線パターン１３２（例えばランド）が、第２の分割層１１２に入り込んで、第２の層１２０に至りやすくなる。また、
Ｈ２０＜Ｌ１２＋Ｌ２０
となっていてもよい。こうすることで、配線パターン１３２が第２の層１２０を超えて、第１の分割層１１１に至らないようにすることができる。
【００５６】
予め用意された接着部材１００の総厚みＬ１１＋Ｌ１２＋Ｌ２０と、バンプ２２及び配線パターン１３２（例えばランド）の合計高さＨ１＋Ｈ２０とは、
Ｈ１＋Ｈ２０＜Ｌ１１＋Ｌ１２＋Ｌ２０
となっている。こうなっていることで、接着部材１０が半導体チップ２０及び基板３０の両方に密着する。
【００５７】
本実施の形態でも、半導体チップ２０を基板３０にフェースダウン実装する。詳しくは、第１の実施の形態で説明した内容が該当する。そして、図２（Ｂ）に示すように、半導体チップ２０のフェースダウンボンディング構造が得られる。この構造では、バンプ２２の高さＨ１と、配線パターン１３２（具体的にはランド）の厚みＨ２０と、第１及び第２の分割層１１１，１１２の圧縮された厚みＬ′１１，Ｌ′１２と、第２の層１２０の圧縮された厚みＬ′２０とは、
Ｌ′１１＜Ｈ１＜Ｌ′１１＋Ｌ′２０
Ｌ′１２＜Ｈ２０＜Ｌ′１２＋Ｌ′２０
の関係を有する。すなわち、バンプ２２及び配線パターン１３２の電気的に接続された部分は、第２の層１２０の内部に位置する。なお、必要であれば、基板３０にハンダボールなどの外部端子を設けてもよい。
【００５８】
こうして製造された半導体装置は、上述した半導体チップ２０、基板３０及び接着部材１００を有する。接着部材１００は、その全体に対して、４０重量％以上５０重量％以下の割合でシリカフィラー１４が配合されてもよい。この場合、接着部材１００を見かけ上、弾性率が高く、吸水率及び熱膨張係数が低くすることができる。また、第２の層１２０にシリカフィラーが配合されていないので、バンプ２２と配線パターン１３２とが良好に電気的に接続されている。詳しくは、シリカフィラーが配合されていない第２の層１２０の内部で、バンプ２２と配線パターン１３２とが電気的に接続されている。したがって、バンプ２２と配線パターン１３２との間にシリカフィラーが介在しないまたは介在する量を少なくすることができるので、良好な電気的な接続が得られる。
【００５９】
その他の点について、本実施の形態には、第１の実施の形態で説明した内容を適用することができる。また、本実施の形態の変形例として、第２の層を第３の分割層と第４の分割層とを含む複数の層で構成してもよい。その場合、第３の分割層又は第４の分割層のいずれかを、第１の分割層と第２の分割層とのの間に配置してもよい。
【００６０】
図３には、本発明の実施の形態に係る半導体装置を実装した回路基板が示されている。半導体装置１０００は、複数の外部端子１１００を有する。回路基板２０００には例えばガラスエポキシ基板等の有機系基板を用いることができる。回路基板２０００には例えば銅からなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置１０００の外部端子１１００とを接合することでそれらの電気的導通を図る。なお、図３に示す半導体装置１０００は、ＣＳＰに分類されるものであるが、それ以外のパッケージ（ＢＧＡ等）が適用されていてもよい。また、半導体装置１０００は、外部端子に関して、ＦＡＮ−ＩＮ型、ＦＡＮ−ＯＵＴ型、ＦＡＮ−ＩＮ／ＯＵＴ型のいずれのタイプであってもよい。また、半導体装置１０００において、半導体チップの実装形態として、ＣＯＦ又はＣＯＧが適用されてもよい。
【００６１】
本発明の実施の形態に係る電子機器として、図４にはノート型パーソナルコンピュータ３０００が示され、図５には携帯電話４０００が示されている。
【００６２】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１（Ａ）〜図１（Ｂ）は、本発明の第１の実施の形態に係る接着部材並びに半導体装置及びその製造方法を説明する図である。
【図２】図２（Ａ）〜図２（Ｂ）は、本発明の第２の実施の形態に係る接着部材並びに半導体装置及びその製造方法を説明する図である。
【図３】図３は、本発明の実施の形態に係る回路基板を示す図である。
【図４】図４は、本発明の実施の形態に係る電子機器を示す図である。
【図５】図５は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０ 接着部材
１１ 第１の層
１２ 第２の層
１４ シリカフィラー
２０ 半導体チップ
２２ バンプ
３０ 基板
３２ 配線パターン
１００ 接着部材
１１０ 第１の層
１１１ 第１の分割層
１１２ 第２の分割層
１２０ 第２の層
１３２ 配線パターン[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an adhesive member, a semiconductor device and a method for manufacturing the same, a circuit board, and an electronic device.
[0002]
[Background Art]
Adhesives (anisotropic conductive films, anisotropic conductive pastes, etc.) used for face-down mounting of semiconductor chips include silica fillers to increase the elastic modulus and lower the water absorption and thermal expansion coefficients. Of an insulating filler. However, the incorporation of the insulating filler makes it difficult for the adhesive to flow, and when connecting the bump of the semiconductor chip to the land of the substrate, the insulating filler and the insulating material are removed from the bonding surface between the bump and the land. Adhesive is less likely to be discharged. As a result, an insulating filler or an insulating adhesive is interposed between the bump and the land, which may affect the electrical connection.
[0003]
An object of the present invention is to solve this problem, and an object of the present invention is to provide an adhesive member, a semiconductor device, a method for manufacturing the same, a circuit board, and an electronic device that can obtain good electrical connection.
[0004]
[Means for Solving the Problems]
(1) A semiconductor device according to the present invention includes: a semiconductor chip having bumps;
A substrate on which a wiring pattern facing the semiconductor chip and electrically connected to the bumps is formed;
Insulating fillerAnd the first binderA first layer comprising,The insulating fillerNot including, including the second binderAn adhesive member including a second layer;
Has,
The thermal expansion coefficient of the first binder is closer to the thermal expansion coefficient of the semiconductor chip than the thermal expansion coefficient of the second binder,
The adhesive member is disposed between the semiconductor chip and the substrate,
A portion where the bump and the wiring pattern are electrically connected is located inside the second layer of the adhesive member.
[0005]
According to the present invention, the bump and the wiring pattern are electrically connected inside the second layer in which the insulating filler is not mixed. Therefore, the insulating filler is not interposed between the bump and the wiring pattern or the amount of the insulating filler interposed can be reduced, so that good electrical connection can be obtained. Here, "a portion where the bump and the wiring pattern are electrically connected is located inside the second layer" means that when the bump and the wiring pattern are directly connected, at least the bump and the wiring pattern are connected. Is located inside the second layer, and when the bump and the wiring pattern are connected via a conductive filler, at least the bump is in contact with the conductive filler in the bump. The part and the part of the wiring pattern that is in contact with the conductive filler are located inside the second layer.
[0006]
(2) In this semiconductor device,
At least one of the first and second layers of the adhesive member may be composed of a plurality of layers.
[0007]
(3) In this semiconductor device,
The first layer of the adhesive member includes a first division layer and a second division layer,
The second layer may be disposed between the first divided layer and the second divided layer.
[0008]
(4) A semiconductor device according to the present invention includes a semiconductor chip having bumps;
A substrate on which a wiring pattern facing the semiconductor chip and electrically connected to the bumps is formed;
Insulating fillerAnd the first binderA first layer comprising,The insulating fillerNot including, including the second binderAn adhesive member having a second layer,
An adhesive member containing the insulating filler at a ratio of 40% by weight or more and 50% by weight or less with respect to the entirety of the adhesive member;
Has,
The thermal expansion coefficient of the first binder is closer to the thermal expansion coefficient of the semiconductor chip than the thermal expansion coefficient of the second binder,
The bonding member is disposed between the semiconductor chip and the substrate.
[0009]
According to the present invention, since the insulating filler is not blended in the second layer, the bump and the wiring pattern are electrically connected well. Moreover, since the adhesive member contains the insulating filler in a proportion of 40% by weight or more and 50% by weight or less, the elasticity is high, the water absorption and the coefficient of thermal expansion are low.
[0010]
(5) In this semiconductor device,
A portion where the bump and the wiring pattern are electrically connected may be located inside the second layer of the adhesive member.
[0011]
Here, "a portion where the bump and the wiring pattern are electrically connected is located inside the second layer" means that when the bump and the wiring pattern are directly connected, at least the bump and the wiring pattern are connected. Is located inside the second layer, and when the bump and the wiring pattern are connected via a conductive filler, at least the bump is in contact with the conductive filler in the bump. The part and the part of the wiring pattern that is in contact with the conductive filler are located inside the second layer.
[0012]
(6) In this semiconductor device,
The adhesive member may include a conductive filler.
[0014]
(7) In this semiconductor device,
The first layer includes a first binder,
The second layer includes a second binder,
The melt viscosity of the first binder may be lower than the melt viscosity of the second binder.
[0015]
(8The semiconductor device is mounted on a circuit board according to the present invention.
[0016]
(9The electronic device according to the present invention includes the above semiconductor device.
[0017]
(10The adhesive member according to the present invention has an insulating fillerAnd the first binderA first layer containing: and the insulating fillerIncluding the second binderAnd a second layer,
The thermal expansion coefficient of the first binder is closer to the thermal expansion coefficient of the semiconductor chip than the thermal expansion coefficient of the second binder,
The insulating filler is contained in a ratio of 40% by weight or more and 50% by weight or less based on the whole of the adhesive member.
[0018]
According to the present invention, good electrical connection can be obtained because no insulating filler is blended in the second layer. In addition, since the insulating filler is blended at a ratio of 40% by weight or more and 50% by weight or less with respect to the entire adhesive member, the elastic modulus is high, the water absorption rate and the thermal expansion coefficient are low. Here, the insulating filler is a particle whose surface is at least covered with an insulating material (for example, a particle made of an insulating material).
[0019]
(11) In this adhesive member,
Thickness L of the first layer1And the thickness L of the second layerTwoAnd the density M of the first layer1And the density M of the second layerTwoAnd X weight%, which is the ratio of the insulating filler in the first layer,
40 (L1M1+ LTwoMTwo) / L1M1≦ X ≦ 50 (L1M1+ LTwoMTwo) / L1M1
May have the following relationship.
[0020]
Here, the thickness L1, L2May be an average value when the thickness varies, or a value having a width in consideration of a measurement error. According to this, the thickness L of the first layer1And the thickness L of the second layer2Is determined, how much insulating filler should be added to the first layer can be understood.
[0021]
(12) In this adhesive member,
At least one of the first and second layers may be composed of a plurality of layers.
[0022]
(Thirteen) In this adhesive member,
The first layer includes a first division layer and a second division layer,
The second layer may be disposed between the first divided layer and the second divided layer.
[0023]
(14This adhesive member may further include a conductive filler.
[0024]
Here, the conductive filler is a particle having at least a surface covered with a conductive material (for example, a particle made of a conductive material).
[0025]
(FifteenIn the method of manufacturing a semiconductor device according to the present invention, a semiconductor chip is mounted face down on a substrate by using an adhesive member, and a bump provided on the semiconductor chip and a wiring pattern formed on the substrate are electrically connected. Including connecting
The adhesive member is an insulating fillerAnd the first binderA first layer containing,Contains the insulating fillerNot include the second binderA second layer;
The thermal expansion coefficient of the first binder is closer to the thermal expansion coefficient of the semiconductor chip than the thermal expansion coefficient of the second binder,
The insulating filler is contained in a ratio of 40% by weight or more and 50% by weight or less based on the whole of the adhesive member.
[0026]
According to the present invention, since the insulating filler is not blended in the second layer, the electrical connection between the bump and the wiring pattern can be made well. In addition, since the insulating filler is blended at a ratio of 40% by weight or more and 50% by weight or less with respect to the entire adhesive member, the elastic modulus can be increased, and the water absorption coefficient and the thermal expansion coefficient can be reduced.
[0027]
(16In the method of manufacturing a semiconductor device,
The bump and the wiring pattern may be electrically connected inside the second layer of the adhesive member.
[0028]
Here, “electrically connect the bump and the wiring pattern inside the second layer of the adhesive member” means that when the bump and the wiring pattern are directly connected, at least the bump and the wiring pattern Is electrically connected so that the bonding portion is located inside the second layer, and when the bump and the wiring pattern are connected via a conductive filler, at least the bump The electrical connection is made such that a portion of the wiring pattern that contacts the conductive filler and a portion of the wiring pattern that contacts the conductive filler are located inside the second layer.
[0029]
(17The method of manufacturing a semiconductor device according to the present invention includes the steps of: mounting a semiconductor chip face down on a substrate using an adhesive member; forming a bump provided on the semiconductor chip; and a wiring pattern formed on the substrate. Electrically connecting the
The adhesive member is an insulating fillerAnd the first binderA first layer containing,Contains the insulating fillerNot include the second binderA second layer,
The thermal expansion coefficient of the first binder is closer to the thermal expansion coefficient of the semiconductor chip than the thermal expansion coefficient of the second binder,
The bump and the wiring pattern are electrically connected inside the second layer of the adhesive member.
[0030]
According to the present invention, the bump and the wiring pattern are electrically connected inside the second layer in which the insulating filler is not mixed. Therefore, the insulating filler is not interposed between the bump and the wiring pattern or the amount of the insulating filler interposed can be reduced, so that good electrical connection can be obtained. Here, “electrically connect the bump and the wiring pattern inside the second layer of the adhesive member” means that when the bump and the wiring pattern are directly connected, at least the bump and the wiring pattern Is electrically connected so that the bonding portion is located inside the second layer, and when the bump and the wiring pattern are connected via a conductive filler, at least the bump The electrical connection is made such that a portion of the wiring pattern that contacts the conductive filler and a portion of the wiring pattern that contacts the conductive filler are located inside the second layer.
[0031]
(18In the method of manufacturing a semiconductor device,
At least one of the first and second layers of the adhesive member may be formed of a plurality of layers.
[0032]
(19In the method of manufacturing a semiconductor device,
The first layer of the adhesive member is a plurality of layers including a first division layer and a second division layer,
The second layer of the adhesive member may be disposed between the first division layer and the second division layer.
[0033]
(20In the method of manufacturing a semiconductor device,
The adhesive member may include a conductive filler.
[0034]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0035]
(First Embodiment)
FIG. 1A is a diagram illustrating an adhesive member, a semiconductor device, and a method for manufacturing the same according to a first embodiment of the present invention. In the present embodiment, an adhesive member 10 is used. At least the surface of the bonding member 10 has a bonding function. The bonding member 10 may be a film, or may be a film formed by spreading a paste. The bonding member 10 may be an anisotropic conductive material (anisotropic conductive film, anisotropic conductive paste) in which a conductive filler is dispersed in a binder. The bonding member 10 includes a first layer 11 and a second layer 12.
[0036]
The first layer 11 is a mixture of a binder and an insulating filler such as a silica filler 14 (hereinafter described using the silica filler 14 as the insulating filler). Generally, the binder has an electrical insulating property. As the binder, an adhesive made of a resin (a thermoplastic resin, a thermosetting resin, a photocurable resin, or the like) can be used.
[0037]
The second layer 12 contains no silica filler. The second layer 12 may be formed by blending particles (for example, conductive particles, excluding an insulating filler) with a material that can be selected as a binder of the first type layer 11. The second layer 12 may be formed only of a material that can be selected as a binder of the first layer 11. That is, the second layer 12 may include the same binder as the first layer 11. In this case, since the adhesion between the first layer 11 and the second layer 12 is good and the coefficients of thermal expansion are equal, peeling between the layers hardly occurs. Further, the second layer 12 may include a binder different from that of the first layer 11. In this case, when there are a plurality of parts to be bonded, the reliability of the semiconductor device can be improved by changing the binder of the adhesive in contact with each part according to the characteristics of each part.
[0038]
Thickness L of first layer 111Is the thickness L of the second layer 122May be about 5 times as large as When the adhesive member 10 is an anisotropic conductive material, a conductive filler may be dispersed in both the first layer 11 and the second layer 12, or a conductive filler may be dispersed in only one of them. They may be dispersed.
[0039]
It is preferable that the silica filler 14 is blended in the first layer 11 so as to have a ratio of 40% by weight or more and 50% by weight or less with respect to the entire first layer 11 and the second layer 12. . Therefore, the thickness L of the first layer 111And the thickness L of the second layer 122And the density M of the first layer 111(Eg g / cm3) And the density M of the second layer 122(Eg g / cm3) And X weight%, which is the ratio of the silica filler 14 in the first layer 11,
40 (L1M1+ L2M2) / L1M1≦ X ≦ 50 (L1M1+ L2M2) / L1M1
Has the relationship
[0040]
In the method for manufacturing a semiconductor device according to the present embodiment, the semiconductor chip 20 is mounted on the substrate 30 using the above-described adhesive member 10. The semiconductor chip 20 has a bump 22. The bumps 22 are for electrically connecting to the wiring patterns 32 on the substrate 30. More specifically, a plurality of electrodes (for example, Al pads) are formed on the semiconductor chip 20, and bumps 22 are formed on each of the electrodes. The plurality of bumps 22 may be arranged on the periphery of the semiconductor chip 20 or may be arranged in an area array. The bump 22 may be a ball bump formed by using a wire bonder, or may be formed by plating. The bumps 22 can be formed of gold. Note that nickel, chromium, titanium, or the like may be added between the electrode (not shown) and the bump 22 as a diffusion preventing layer for the bump metal.
[0041]
The substrate 30 may be an interposer for a semiconductor package, a flexible substrate, or a motherboard. The substrate 30 may be formed of any of an organic or inorganic material, and may have a composite structure thereof. As the substrate 30, a multilayer substrate or a build-up substrate may be used. A wiring pattern 32 is formed on the substrate 30. The wiring pattern 32 has a portion (for example, a land) for electrical connection with another component and a wiring (line). The wiring pattern 32 may be plated. The wiring pattern 32 may be formed of copper and plated with nickel, gold, solder, or tin. By plating, soldering to the wiring pattern 32 is facilitated, oxidation of the surface is prevented, and electrical connection resistance is reduced. A through-hole (not shown) may be formed in the substrate 30 so that both sides can be electrically connected. The through holes are also used when providing external terminals such as solder balls.
[0042]
In the present embodiment, the semiconductor chip 20 is mounted face down on the substrate 30. Therefore, as shown in FIG. 1A, the surface of the substrate 30 on which the wiring patterns 32 are formed and the surface of the semiconductor chip 20 on which the bumps 22 are provided are opposed to each other, and the adhesive member 10 is disposed therebetween. I do. Here, the adhesive member 10 includes the first layer 11 (the layer containing the silica filler 14) and the second layer 12 (containing the insulating filler) of the first layer 11 and the second layer 12. The second layer 12 (a layer containing no silica filler) is disposed closer to the substrate 30 than the first layer 11 is. Further, the wiring pattern 32 (for example, land) and the bump 22 are aligned.
[0043]
In addition, the total thickness L of the adhesive member 10 prepared in advance1+ L2And the total height H of the bumps 22 and the wiring patterns 32 (for example, lands)1+ H2Is
H1+ H2<L1+ L2
It has become. By doing so, the adhesive member 10 comes into close contact with both the semiconductor chip 20 and the substrate 30. Also, the height H of the bump 221And the thickness L of the first layer 111Is
L1<H1
It may be. In this case, the bump 22 easily enters the first layer 11 and reaches the second layer 12. The thickness H of the wiring pattern 32 (for example, land)2And the thickness L of the second layer 122Is
H2<L2
It may be. In this case, even if the wiring pattern 32 (for example, a land) enters the second layer 12, it is difficult to reach the first layer 11.
[0044]
As a modification, of the first and second layers 11 and 12, the second layer 12 is disposed closer to the semiconductor chip 20 than the first layer 11, and the first layer 11 is Is located closer to the substrate 30 than the height H of the bump 22.1And the thickness L of the first layer 111Is
L1> H1
It may be. In this case, when the first layer 11 is closer to the semiconductor chip 20 than the second layer 12 and the second layer 12 is closer to the substrate 30 than the first layer 11 in the adhesive member 10. Even if the bumps 22 enter the second layer 12, it is difficult to reach the first layer 11. The thickness H of the wiring pattern 32 (for example, land)2And the thickness L of the second layer 122Is
H2> L2
It may be. In this case, when the first layer 11 is closer to the semiconductor chip 20 than the second layer 12 and the second layer 12 is closer to the substrate 30 than the first layer 11 in the adhesive member 10. Then, the wiring pattern 32 (for example, a land) easily enters the first layer 11 and reaches the second layer 12. Here, the second layer 12 of the adhesive member 10 may include the same binder as the first layer 11 or may include a different binder. Here, when the same binder is included, the first layer 11 and the second layer 12 have good adhesiveness, so that peeling is less likely to occur therebetween. In the case where the first layer 11 includes a different binder, for example, the first layer 11 is provided closer to the semiconductor chip than the second layer 12, and the thermal expansion of the binder included in the first layer 11 is different. The coefficient is closer to the coefficient of thermal expansion of the semiconductor chip 20 than the coefficient of thermal expansion of the binder included in the second layer 12. In this case, the amount of correction of the coefficient of thermal expansion of the first layer 11 can be reduced in accordance with the semiconductor chip having a small coefficient of thermal expansion. it can. Therefore, it is possible to more effectively prevent the silica filler 14 from accumulating on the joint surface between the bump 22 and the wiring pattern 32 (for example, land). Further, for example, when at least the second layer 12 contains a conductive filler, the melt viscosity of the binder contained in the first layer 11 is higher than the melt viscosity of the binder contained in the second layer 12. Lower. In this case, when the wiring pattern 32 and the bump 22 are connected, the insulating filler such as the silica filler 14 and the insulating binder are easily discharged from the portion where the wiring pattern 32 and the bump 22 face each other. For this reason, it is possible to more effectively prevent accumulation of the insulating adhesive and filler on the joint surface between the bump 22 and the land 32.
[0045]
Then, a pressing force is applied between the semiconductor chip 20 and the substrate 30. For example, the semiconductor chip 20 is pressed against the substrate 30. The pressure causes the adhesive member 10 to be compressed. Further, the bumps 22 enter the adhesive member 10. For example, the bump 22 enters the first layer 11 and reaches the second layer 12. Then, inside the second layer 12, the bump 22 and the wiring pattern 32 are electrically connected. That is, when the bump 22 and the wiring pattern 32 are directly connected, the joint between the bump 22 and the wiring pattern 32 is located inside the second layer 12. When the adhesive member 10 contains a conductive filler, a conductive filler is interposed between the bump 22 and the wiring pattern 32, and at least a portion of the bump 22 that is in contact with the conductive filler. The portion of the wiring pattern 32 that is in contact with the conductive filler is located inside the second layer 12. The bump 22 and the wiring pattern 32 may be metal-bonded. When performing metal bonding, ultrasonic vibration is applied. In addition, a curing process is performed according to the properties of the adhesive member 10. For example, heating or light irradiation is performed. Pressurization and heating may be performed simultaneously by a bonding tool.
[0046]
Thus, a face-down bonding structure of the semiconductor chip 20 is obtained as shown in FIG. In this structure, the height H of the bump 22 is1And the compressed thickness L ′ of the first layer 111Is
L '1<H1
Has the relationship Further, the thickness H of the wiring pattern 32 (specifically, the land)2And the compressed thickness L ′ of the second layer 122Is
H2<L '2
Has the relationship That is, the electrically connected portion of the bump 22 and the wiring pattern 32 is located inside the second layer 12. If necessary, external terminals such as solder balls may be provided on the substrate 30.
[0047]
As a modification, of the first and second layers 11 and 12, the second layer 12 is disposed closer to the semiconductor chip 20 than the first layer 11, and the first layer 11 is the second layer. 12, the height H of the bump 221And the thickness L ′ of the first layer 111Is
L '1> H1
Has the relationship In this case, of the first layer 11 and the second layer 12, the first layer 11 is closer to the semiconductor chip 20 than the second layer 12, and the second layer 12 is closer to the semiconductor layer 20 than the first layer 11. When the bumps 22 enter the second layer 12 when approaching the substrate 30, it is difficult for the bumps 22 to reach the first layer 11. The thickness H of the wiring pattern 32 (for example, land)2And the thickness L ′ of the second layer 122Is
H2> L '2
It may be. In this case, when the first layer 11 is closer to the semiconductor chip 20 than the second layer 12 and the second layer 12 is closer to the substrate 30 than the first layer 11 in the adhesive member 10. Then, the wiring pattern 32 (for example, a land) easily enters the first layer 11 and reaches the second layer 12.
[0048]
The semiconductor device manufactured in this manner has the above-described semiconductor chip 20, substrate 30, and adhesive member 10. Note that a heat spreader may be attached to the semiconductor chip 20, or a stiffener may be attached to the substrate 30. According to the semiconductor device according to the present embodiment, silica filler 14 may be blended in adhesive member 10 at a ratio of 40% by weight or more and 50% by weight or less based on the whole. In this case, the apparent elasticity of the adhesive member 10 is high, and the water absorption and the coefficient of thermal expansion can be reduced. Since the second layer 12 does not contain a silica filler, the bumps 22 and the wiring patterns 32 are electrically connected well. Specifically, the bump 22 and the wiring pattern 32 are electrically connected inside the second layer 12 in which the silica filler is not mixed. That is, when the bump 22 and the wiring pattern 32 are directly connected, the joint between the bump 22 and the wiring pattern 32 is located inside the second layer 12. When the bump 22 and the wiring pattern 32 are connected via a conductive filler, at least a portion of the bump 22 that is in contact with the conductive filler and a portion of the wiring pattern 32 that is in contact with the conductive filler. Are located inside the second layer 12.
Accordingly, the silica filler is not interposed between the bumps 22 and the wiring pattern 32 or the amount of the silica filler interposed can be reduced, so that good electrical connection can be obtained.
[0049]
Note that the adhesive member 10 can also be used when manufacturing an electronic component by mounting an electronic element (regardless of whether it is an active element or a passive element) other than a semiconductor chip on a substrate. Examples of the electronic component include a resistor, a capacitor, a coil, an oscillator, a filter, a temperature sensor, a thermistor, a varistor, a volume, and a fuse.
[0050]
(Second embodiment)
FIGS. 2A and 2B are diagrams illustrating an adhesive member, a semiconductor device, and a method of manufacturing the same according to a second embodiment of the present invention. In the first embodiment, the first layer 11 (the layer containing the silica filler 14) is composed of one layer, and the second layer 12 (the layer containing no silica filler) is composed of one layer. I have. In the present invention, at least one of the first and second layers may be composed of a plurality of layers. Therefore, in the second embodiment, the first layer is divided into a plurality of layers including at least the first divided layer and the second divided layer, and the first divided layer and the second divided layer are separated from each other. An example in which the second layer is disposed therebetween will be described.
[0051]
As shown in FIG. 2A, the first layer 110 of the adhesive member 100 includes a first division layer 111 and a second division layer 112, and the second layer 120 is disposed between the two. . Regarding the materials and components, the content of the description of the first layer 110 is the same as the content of the description of the first layer 11 described in the first embodiment, and the description of the second layer 120 is the same. The contents are the same as the contents of the second layer 12, and thus are omitted here. Note that the first divided layer and the 111 second divided layer 112 may include the same binder or may include different binders. Further, the first divided layer 111 and the second divided layer 112 may include a conductive filler in only one of them.
[0052]
The silica filler 14 may be blended with the first layer 110 so that the ratio of the silica filler 14 is 40% by weight or more and 50% by weight or less with respect to the whole of the first layer 110 and the second layer 120. In this case, the thickness L of the first layer 11010(Thickness L of first and second divided layers 111 and 112)11, L12And the thickness L of the second layer 12020And the density M of the first layer 11010And the density M of the second layer 12020And X weight%, which is the ratio of the silica filler 14 in the first layer 110,
40 (L10M10+ L20M20) / L10M10≦ X ≦ 50 (L10M10+ L20M20) / L10M10
Has the relationship
[0053]
In the example shown in FIG. 2A, the second division layer 112 disposed on the substrate 30 side is thinner than the first division layer 111. Alternatively, the thickness L of the first divided layer 11111And the thickness L of the second divided layer 11212And may be the same. Further, the proportion of the silica filler in each of the first and second divided layers 111 and 112 may be the same, the former may be larger than the latter, or the former may be smaller than the latter. Good.
[0054]
In the present embodiment, the semiconductor chip 20 described in the first embodiment is used. Height H of bump 221And the thickness L of the first divided layer 111 disposed on the semiconductor chip 20 side.11Is
L11<H1
It may be. In this case, the bump 22 easily enters the first division layer 111 and reaches the second layer 120. Also,
H1<L11+ L20
It may be. By doing so, it is possible to prevent the bump 22 from reaching the second divided layer 112 beyond the second layer 120.
[0055]
The thickness H of the wiring pattern 132 formed on the substrate 30 used in the present embodiment20Is the thickness H of the wiring pattern 32 described in the first embodiment.2It is thicker (higher). The thickness H of the wiring pattern 132 (for example, land)20And the thickness L of the second divided layer 11212Is
L12<H20
It may be. In this case, the wiring pattern 132 (for example, land) easily enters the second divided layer 112 and reaches the second layer 120. Also,
H20<L12+ L20
It may be. By doing so, it is possible to prevent the wiring pattern 132 from exceeding the second layer 120 and reaching the first division layer 111.
[0056]
Total thickness L of adhesive member 100 prepared in advance11+ L12+ L20And the total height H of the bumps 22 and the wiring patterns 132 (for example, lands)1+ H20Is
H1+ H20<L11+ L12+ L20
It has become. With this configuration, the adhesive member 10 comes into close contact with both the semiconductor chip 20 and the substrate 30.
[0057]
Also in the present embodiment, the semiconductor chip 20 is mounted face down on the substrate 30. Specifically, the contents described in the first embodiment apply. Then, as shown in FIG. 2B, a face-down bonding structure of the semiconductor chip 20 is obtained. In this structure, the height H of the bump 22 is1And the thickness H of the wiring pattern 132 (specifically, land).20And the compressed thickness L ′ of the first and second divided layers 111 and 11211, L '12And the compressed thickness L ′ of the second layer 12020Is
L '11<H1<L '11+ L '20
L '12<H20<L '12+ L '20
Has the relationship That is, the electrically connected portion of the bump 22 and the wiring pattern 132 is located inside the second layer 120. If necessary, external terminals such as solder balls may be provided on the substrate 30.
[0058]
The semiconductor device manufactured in this manner has the above-described semiconductor chip 20, substrate 30, and adhesive member 100. The adhesive member 100 may be mixed with the silica filler 14 in a ratio of 40% by weight or more and 50% by weight or less based on the whole. In this case, the apparent elasticity of the adhesive member 100 can be increased, and the water absorption rate and the thermal expansion coefficient can be decreased. Further, since no silica filler is blended in the second layer 120, the bumps 22 and the wiring patterns 132 are electrically connected well. Specifically, the bump 22 and the wiring pattern 132 are electrically connected inside the second layer 120 in which the silica filler is not mixed. Therefore, the silica filler is not interposed between the bump 22 and the wiring pattern 132 or the amount of the silica filler interposed can be reduced, so that good electrical connection can be obtained.
[0059]
In other respects, the contents described in the first embodiment can be applied to the present embodiment. Further, as a modified example of the present embodiment, the second layer may be composed of a plurality of layers including a third divided layer and a fourth divided layer. In that case, either the third divided layer or the fourth divided layer may be arranged between the first divided layer and the second divided layer.
[0060]
FIG. 3 shows a circuit board on which the semiconductor device according to the embodiment of the present invention is mounted. The semiconductor device 1000 has a plurality of external terminals 1100. An organic substrate such as a glass epoxy substrate can be used as the circuit board 2000, for example. Wiring patterns made of, for example, copper are formed on the circuit board 2000 so as to form a desired circuit, and these wiring patterns are connected to the external terminals 1100 of the semiconductor device 1000 to achieve electrical conduction therebetween. Although the semiconductor device 1000 shown in FIG. 3 is classified as a CSP, another package (such as a BGA) may be applied. In addition, the semiconductor device 1000 may be any of a FAN-IN type, a FAN-OUT type, and a FAN-IN / OUT type regarding external terminals. In the semiconductor device 1000, COF or COG may be applied as a mounting mode of the semiconductor chip.
[0061]
As an electronic apparatus according to an embodiment of the present invention, a notebook personal computer 3000 is shown in FIG. 4, and a mobile phone 4000 is shown in FIG.
[0062]
The present invention is not limited to the embodiments described above, and various modifications are possible. For example, the invention includes configurations substantially the same as the configurations described in the embodiments (for example, a configuration having the same function, method, and result, or a configuration having the same object and result). Further, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. Further, the invention includes a configuration having the same operation and effect as the configuration described in the embodiment, or a configuration capable of achieving the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
[Brief description of the drawings]
FIGS. 1A and 1B are diagrams illustrating an adhesive member, a semiconductor device, and a method of manufacturing the same according to a first embodiment of the present invention.
FIGS. 2A and 2B are diagrams illustrating an adhesive member, a semiconductor device, and a method of manufacturing the same according to a second embodiment of the present invention.
FIG. 3 is a diagram showing a circuit board according to the embodiment of the present invention.
FIG. 4 is a diagram showing an electronic device according to the embodiment of the present invention.
FIG. 5 is a diagram showing an electronic apparatus according to the embodiment of the present invention.
[Explanation of symbols]
10 Adhesive members
11 First layer
12 Second layer
14 Silica filler
20 Semiconductor chip
22 Bump
30 substrates
32 Wiring pattern
100 adhesive members
110 First Layer
111 first division layer
112 Second split layer
120 Second Layer
132 Wiring pattern

Claims (20)

バンプを有する半導体チップと、
前記半導体チップと対向し、前記バンプと電気的に接続する配線パターンが形成された基板と、
絶縁性のフィラーと第１のバインダを含む第１の層と、前記絶縁性のフィラーを含まず、第２のバインダを含む第２の層とを含む接着部材と、
を有し、
前記第１のバインダの熱膨張係数は、前記第２のバインダの熱膨張係数よりも前記半導体チップの熱膨張係数に近く、
前記接着部材は、前記半導体チップと前記基板との間に配置され、
前記バンプ及び前記配線パターンが電気的に接続する部分は、前記接着部材の前記第２の層の内部に位置してなる半導体装置。A semiconductor chip having bumps;
A substrate on which a wiring pattern facing the semiconductor chip and electrically connected to the bumps is formed;
A first layer containing an insulating filler and a first binder, said free of insulating filler, the adhesive member comprising a second layer comprising a second binder,
Has,
The thermal expansion coefficient of the first binder is closer to the thermal expansion coefficient of the semiconductor chip than the thermal expansion coefficient of the second binder,
The adhesive member is disposed between the semiconductor chip and the substrate,
A semiconductor device in which a portion where the bump and the wiring pattern are electrically connected is located inside the second layer of the adhesive member. 請求項１記載の半導体装置において、
前記接着部材の前記第１及び第２の層の少なくとも一方は、複数の層で構成されてなる半導体装置。The semiconductor device according to claim 1,
A semiconductor device, wherein at least one of the first and second layers of the adhesive member includes a plurality of layers. 請求項２記載の半導体装置において、
前記接着部材の前記第１の層は、第１の分割層と第２の分割層とを含み、
前記第２の層は、前記第１の分割層と前記第２の分割層との間に配置されてなる半導体装置。The semiconductor device according to claim 2,
The first layer of the adhesive member includes a first division layer and a second division layer,
The semiconductor device, wherein the second layer is disposed between the first division layer and the second division layer. バンプを有する半導体チップと、
前記半導体チップと対向し、前記バンプと電気的に接続する配線パターンが形成された基板と、
絶縁性のフィラーと第１のバインダを含む第１の層と、前記絶縁性のフィラーを含まず、第２のバインダを含む第２の層とを有する接着部材であって、
前記絶縁性のフィラーを前記接着部材の全体に対して、４０重量％以上５０重量％以下の割合で含む接着部材と、
を有し、
前記第１のバインダの熱膨張係数は、前記第２のバインダの熱膨張係数よりも前記半導体チップの熱膨張係数に近く、
前記接着部材は、前記半導体チップと前記基板との間に配置されてなる半導体装置。A semiconductor chip having bumps;
A substrate on which a wiring pattern facing the semiconductor chip and electrically connected to the bumps is formed;
A first layer containing an insulating filler and a first binder, said free of insulating filler, an adhesive member and a second layer comprising a second binder,
An adhesive member containing the insulating filler at a ratio of 40% by weight or more and 50% by weight or less with respect to the entirety of the adhesive member;
Has,
The thermal expansion coefficient of the first binder is closer to the thermal expansion coefficient of the semiconductor chip than the thermal expansion coefficient of the second binder,
The semiconductor device, wherein the adhesive member is disposed between the semiconductor chip and the substrate. 請求項４記載の半導体装置において、
前記バンプ及び前記配線パターンが電気的に接続する部分は、前記接着部材の前記第２の層の内部に位置する半導体装置。The semiconductor device according to claim 4,
A semiconductor device in which a portion where the bump and the wiring pattern are electrically connected is located inside the second layer of the adhesive member. 請求項１から請求項５のいずれかに記載の半導体装置において、
前記接着部材は、導電性のフィラーを含む半導体装置。The semiconductor device according to any one of claims 1 to 5,
A semiconductor device, wherein the adhesive member includes a conductive filler. 請求項１から請求項６のいずれかに記載の半導体装置において、
前記第１の層は、第１のバインダを含み、
前記第２の層は、第２のバインダを含み、
前記第１のバインダの溶融粘度は、前記第２のバインダの溶融粘度よりも低い半導体装置。7. The semiconductor device according to claim 1, wherein:
The first layer includes a first binder,
The second layer includes a second binder,
A semiconductor device wherein the melt viscosity of the first binder is lower than the melt viscosity of the second binder. 請求項１から請求項７のいずれかに記載の半導体装置が実装されてなる回路基板。A circuit board on which the semiconductor device mounted thereon according to any one of claims 1 to 7. 請求項１から請求項７のいずれかに記載の半導体装置を有する電子機器。An electronic device having a semiconductor device as claimed in any one of claims 7. 絶縁性のフィラーと第１のバインダを含む第１の層と、前記絶縁性のフィラーを含まず、第２のバインダを含む第２の層と、を有する接着部材であって、
前記第１のバインダの熱膨張係数は、前記第２のバインダの熱膨張係数よりも半導体チップの熱膨張係数に近く、
前記絶縁性のフィラーは、前記接着部材の全体に対して、４０重量％以上５０重量％以下の割合で含まれてなる接着部材。A first layer containing an insulating filler and a first binder, said free of insulating filler, an adhesive member having a second layer comprising a second binder, and
The thermal expansion coefficient of the first binder is closer to the thermal expansion coefficient of the semiconductor chip than the thermal expansion coefficient of the second binder,
An adhesive member, wherein the insulating filler is contained in a ratio of 40% by weight or more and 50% by weight or less based on the whole of the adhesive member. 請求項１０記載の接着部材において、
前記第１の層の厚みＬ1と、前記第２の層の厚みＬ2と、前記第１の層の密度Ｍ1と、前記第２の層の密度Ｍ2と、前記第１の層における前記絶縁性のフィラーが占める割合であるＸ重量％とが、
４０（Ｌ1Ｍ1＋Ｌ2Ｍ2）／Ｌ1Ｍ1≦Ｘ≦５０（Ｌ1Ｍ1＋Ｌ2Ｍ2）／Ｌ1Ｍ1 の関係を有する接着部材。The adhesive member according to claim 10 ,
The thickness L 1 of the first layer, the thickness L 2 of the second layer, and the density M 1 of the first layer, and the density M 2 of the second layer, in the first layer X weight%, which is the ratio of the insulating filler,
40 (L 1 M 1 + L 2 M 2) / L 1 M 1 ≦ X ≦ 50 (L 1 M 1 + L 2 M 2) / L 1 adhesive member having a relation of M 1. 請求項１０又は請求項１１記載の接着部材において、
前記第１及び第２の層の少なくとも一方は、複数の層で構成されてなる接着部材。The adhesive member according to claim 10 or claim 11 ,
At least one of the first and second layers is an adhesive member composed of a plurality of layers. 請求項１２記載の接着部材において、
前記第１の層は、第１の分割層と第２の分割層とを含み、
前記第２の層は、前記第１の分割層と前記第２の分割層との間に配置されてなる接着部材。The adhesive member according to claim 12 ,
The first layer includes a first division layer and a second division layer,
An adhesive member, wherein the second layer is disposed between the first divided layer and the second divided layer. 請求項１０から請求項１３のいずれかに記載の接着部材において、
さらに、導電性のフィラーを含む接着部材。The adhesive member according to any one of claims 10 to 13 ,
Further, an adhesive member containing a conductive filler. 半導体チップを、接着部材を使用して、基板にフェースダウン実装し、前記半導体チップに設けられたバンプと前記基板に形成された配線パターンとを電気的に接続することを含み、
前記接着部材は、絶縁性のフィラーと第１のバインダが含まれた第１の層と、前記絶縁性のフィラーが含まれず、第２のバインダが含まれる第２の層とを含み、
前記第１のバインダの熱膨張係数は、前記第２のバインダの熱膨張係数よりも前記半導体チップの熱膨張係数に近く、
前記絶縁性のフィラーは、前記接着部材の全体に対して、４０重量％以上５０重量％以下の割合で含まれる半導体装置の製造方法。The semiconductor chip, using an adhesive member, face-down mounted on the substrate, including electrically connecting a bump provided on the semiconductor chip and a wiring pattern formed on the substrate,
The adhesive member includes a first layer containing an insulating filler and a first binder, and a second layer containing a second binder that does not contain the insulating filler,
The thermal expansion coefficient of the first binder is closer to the thermal expansion coefficient of the semiconductor chip than the thermal expansion coefficient of the second binder,
The method of manufacturing a semiconductor device, wherein the insulating filler is contained in a ratio of 40% by weight or more and 50% by weight or less based on the whole of the adhesive member. 請求項１５記載の半導体装置の製造方法において、
前記バンプと前記配線パターンとを、前記接着部材の前記第２の層の内部で電気的に接続させる半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 15 ,
A method for manufacturing a semiconductor device, wherein the bump and the wiring pattern are electrically connected inside the second layer of the adhesive member. 半導体チップを、接着部材を使用して、基板にフェースダウン実装し、前記半導体チップに設けられたバンプと、前記基板に形成された配線パターンと、を電気的に接続することを含み、
前記接着部材は、絶縁性のフィラーと第１のバインダが含まれた第１の層と、前記絶縁性のフィラーが含まれず、第２のバインダが含まれる第２の層とを有し、
前記第１のバインダの熱膨張係数は、前記第２のバインダの熱膨張係数よりも前記半導体チップの熱膨張係数に近く、
前記バンプと前記配線パターンとを、前記接着部材の前記第２の層の内部で電気的に接続させる半導体装置の製造方法。The semiconductor chip, using a bonding member, face-down mounted on a substrate, including electrically connecting a bump provided on the semiconductor chip and a wiring pattern formed on the substrate,
The adhesive member has a first layer containing an insulating filler and a first binder, and a second layer containing a second binder without containing the insulating filler,
The thermal expansion coefficient of the first binder is closer to the thermal expansion coefficient of the semiconductor chip than the thermal expansion coefficient of the second binder,
A method for manufacturing a semiconductor device, wherein the bump and the wiring pattern are electrically connected inside the second layer of the adhesive member. 請求項１７記載の半導体装置の製造方法において、
前記接着部材の前記第１及び第２の層の少なくとも一方を、複数の層で形成する半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 17 ,
A method of manufacturing a semiconductor device, wherein at least one of the first and second layers of the adhesive member is formed of a plurality of layers. 請求項１８記載の半導体装置の製造方法において、
前記接着部材の前記第１の層は、第１の分割層と第２の分割層とを含む複数の層であり、
前記接着部材の前記第２の層は、前記第１の分割層と前記第２の分割層との間に配置されてなる半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 18 ,
The first layer of the adhesive member is a plurality of layers including a first division layer and a second division layer,
The method of manufacturing a semiconductor device, wherein the second layer of the adhesive member is disposed between the first division layer and the second division layer. 請求項１５から請求項１９のいずれかに記載の半導体装置の製造方法において、
前記接着部材は、導電性のフィラーを含む半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 15 to claim 19,
The method for manufacturing a semiconductor device, wherein the adhesive member includes a conductive filler.
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