JP4994099B2 - Manufacturing method of mounting structure - Google Patents

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Description

本発明は、ＩＣ（Integrated Circuit）又はＬＳＩ（Large Scale Integration）等の半導体素子を実装した実装構造体及びその製造方法に関する。   The present invention relates to a mounting structure on which a semiconductor element such as an IC (Integrated Circuit) or LSI (Large Scale Integration) is mounted, and a method for manufacturing the same.

従来より、半導体素子と、該半導体素子を実装可能な配線基板とを備えた実装構造体が知られている。   Conventionally, a mounting structure including a semiconductor element and a wiring board on which the semiconductor element can be mounted is known.

かかる実装構造体は、配線基板の上面に形成された導電層と、半導体素子の下面に形成されたバンプとを接続することで、両者を固定したものが知られている（下記特許文献１）。   Such a mounting structure is known in which a conductive layer formed on the upper surface of a wiring board and a bump formed on the lower surface of a semiconductor element are connected to each other to fix them (Patent Document 1 below). .

なお、導電層とバンプとの間には、導電層及びバンプを加熱することで、両者の構成材料を含有する接合層が形成されている。
特開２００２−３６８０３８号公報 Note that a bonding layer containing both constituent materials is formed between the conductive layer and the bump by heating the conductive layer and the bump.
JP 2002-368038 A

ところが、上述した特許文献１に記載の実装構造体は、接合層が配線基板の上面と半導体素子の下面との間に形成される導電層及びバンプを加熱することによって形成されるため、加熱時に接合層の一部が、配線基板上に流出し、隣接する導電層及びバンプと接することがある。その結果、隣接する導電層及びバンプ同士が、電気的にショートし、製品不良が生じる結果、生産性が低下するという問題があった。   However, in the mounting structure described in Patent Document 1 described above, the bonding layer is formed by heating the conductive layer and the bump formed between the upper surface of the wiring board and the lower surface of the semiconductor element. A part of the bonding layer may flow out onto the wiring board and come into contact with the adjacent conductive layer and bump. As a result, adjacent conductive layers and bumps are electrically short-circuited, resulting in a product defect, resulting in a problem of reduced productivity.

本発明は、上述した課題に鑑みなされたものであって、接合層が配線基板上に流出するのを抑制し、生産性に優れた実装構造体を提供することを目的とする。   The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a mounting structure excellent in productivity by suppressing a bonding layer from flowing out onto a wiring board.

上記の課題を解決するため、本発明の実装構造体の製造方法は、凹部の内周面に導電層を有する基板と、凸部を有する半導体素子とを準備する工程と、前記凹部の導電層上に、前記導電層及び前記凸部を構成する材料よりも融点の低い材料から成る低融点金属層を膜形成する工程と、前記凹部に前記凸部を進入し、前記凸部と前記低融点金属層とを接する工程と、前記凸部及び前記低融点金属層を加熱し、前記凸部及び前記低融点金属層を発熱反応させ、前記凸部と前記低融点金属層との間に、前記凸部と前記低融点金属層との間の隙間を埋める接合層を形成する工程と、を備えているとともに、前記低融点金属層を加熱する温度は、前記低融点金属層を構成する材料の融点未満の温度であって、前記低融点金属層を構成する材料の融点より−１００℃以上の温度であることを特徴とする。
In order to solve the above problems, a method for manufacturing a mounting structure according to the present invention includes a step of preparing a substrate having a conductive layer on an inner peripheral surface of a recess and a semiconductor element having a protrusion, and the conductive layer of the recess. Forming a low-melting-point metal layer made of a material having a lower melting point than the material constituting the conductive layer and the convex, and entering the convex into the concave, the convex and the low-melting point A step of contacting the metal layer, heating the convex portion and the low-melting-point metal layer, causing the convex portion and the low-melting-point metal layer to react exothermically, and between the convex portion and the low-melting-point metal layer, Forming a bonding layer that fills the gap between the convex portion and the low-melting-point metal layer, and the temperature for heating the low-melting-point metal layer is the temperature of the material constituting the low-melting-point metal layer. A temperature lower than the melting point, than the melting point of the material constituting the low melting point metal layer Characterized in that it is a 100 ° C. or higher.

また、実装構造体の製造方法は、凹部の内周面に導電層を有する基板と、凸部を有する半導体素子とを準備する工程と、前記凸部の表面に、前記導電層及び前記凸部を構成する材料の融点よりも低い融点の材料から成る低融点金属層を膜形成する工程と、前記凹部に前記凸部を進入し、前記導電層と前記低融点金属層とを接する工程と、前記導電層及び前記低融点金属層を加熱し、前記導電層及び前記低融点金属層を発熱反応させ、前記導電層と前記低融点金属層との間に、前記導電層と前記低融点金属層との間の隙間を埋める接合層を形成する工程と、を備えているとともに、前記低融点金属層を加熱する温度は、前記低融点金属層を構成する材料の融点未満の温度であって、前記低融点金属層を構成する材料の融点より−１００℃以上の温度であることを特徴とする。
Further, the method for manufacturing a mounting structure includes a step of preparing a substrate having a conductive layer on an inner peripheral surface of a concave portion and a semiconductor element having a convex portion, and the conductive layer and the convex portion on the surface of the convex portion. Forming a low-melting-point metal layer made of a material having a melting point lower than the melting point of the material constituting the material, entering the convex portion into the concave portion, and contacting the conductive layer and the low-melting-point metal layer; The conductive layer and the low melting point metal layer are heated to cause the conductive layer and the low melting point metal layer to undergo an exothermic reaction, and the conductive layer and the low melting point metal layer are interposed between the conductive layer and the low melting point metal layer. together are e Bei and forming a bonding layer to fill the gap between the temperature for heating the low-melting-point metal layer, wherein a temperature lower than the melting point of the material constituting the low melting point metal layer, More than −100 ° C. than the melting point of the material constituting the low melting point metal layer. And wherein the time at which.

本発明によれば、接合層が配線基板上に流出するのを抑制することができ、生産性に優れた実装構造体の製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, it can suppress that a joining layer flows out on a wiring board, and can provide the manufacturing method of the mounting structure excellent in productivity.

以下に、本発明について、図面を参照しつつ説明する。   The present invention will be described below with reference to the drawings.

図１（ａ）は、本発明の実施形態に係る実装構造体１の上方斜視図である。また、図１（ｂ）は、本発明の実施形態に係る実装構造体１の下方斜視図である。   Fig.1 (a) is an upper perspective view of the mounting structure 1 which concerns on embodiment of this invention. Moreover, FIG.1 (b) is a downward perspective view of the mounting structure 1 which concerns on embodiment of this invention.

図１（ａ）および図１（ｂ）に示すように、実装構造体１は、配線基板２に半導体素子３を実装したものである。この実装構造体１は、配線基板２の裏面に複数のハンダボール１０がマトリクス状に配置されたものであり、いわゆるＢＧＡ（Ball Grid Array）として構成されている。実装構造体１ではさらに、配線基板２と半導体素子３との間にアンダーフィル１１が設けられている。アンダーフィル１１は、半導体素子３における回路素子を異物や水分から保護し、配線基板２と半導体素子３との間の接続部位を保護するためのものである。このアンダーフィル１１は、たとえばエポキシ樹脂やポリイミド樹脂から成り、配線基板２と半導体素子３との間に充填することにより形成されている。   As shown in FIGS. 1A and 1B, the mounting structure 1 is obtained by mounting a semiconductor element 3 on a wiring board 2. The mounting structure 1 includes a plurality of solder balls 10 arranged in a matrix on the back surface of the wiring board 2 and is configured as a so-called BGA (Ball Grid Array). In the mounting structure 1, an underfill 11 is further provided between the wiring substrate 2 and the semiconductor element 3. The underfill 11 is for protecting the circuit elements in the semiconductor element 3 from foreign matters and moisture, and protecting the connection portion between the wiring board 2 and the semiconductor element 3. The underfill 11 is made of, for example, an epoxy resin or a polyimide resin, and is formed by filling between the wiring substrate 2 and the semiconductor element 3.

半導体素子３は、ＩＣ、ＬＳＩ等のシリコンチップであり、複数の凸部としてのバンプ３０を有している。   The semiconductor element 3 is a silicon chip such as an IC or LSI, and has bumps 30 as a plurality of convex portions.

図２は、図１（ａ）のII−II線に沿った断面図である。図３は、配線基板２と半導体素子３との接続部位の拡大断面図である。   FIG. 2 is a cross-sectional view taken along the line II-II in FIG. FIG. 3 is an enlarged cross-sectional view of a connection portion between the wiring board 2 and the semiconductor element 3.

図２および図３に示すように、複数のバンプ３０は、配線基板２に導通接続されるものであり、半導体素子３の下面３１側であって、半導体素子３の外周に沿って並ぶように形成された電極パッド３２上に形成されている。隣接するバンプ３０間のピッチは、たとえば２００μｍ以下に形成されている。各バンプ３０は、先端部が丸みを帯びているとともに、たとえば銅により、横断面が円形または多角形の柱状に形成されている。各バンプ３０の寸法は、たとえばバンプ３０の下端から上端までの長さＨが１５μｍ以上７０μｍ以下、幅寸法Ｗが１０μｍ以上５０μｍ以下とされている。ここで、幅Ｗとは、半導体素子３の主面３１と接する上端の幅であって、横断面が円形のバンプ３０では横断面の直径を意味し、角柱状のバンプでは横断面の最大対角線長さを意味している。また、バンプ３０は、上部よりも下部が幅狭な逆テーパ状に形成されている。このようなバンプ３０は、ウエハプロセスにおいて、マスクを用いためっき法により電極パッド３２上に形成される。   As shown in FIGS. 2 and 3, the plurality of bumps 30 are conductively connected to the wiring board 2 and are arranged on the lower surface 31 side of the semiconductor element 3 along the outer periphery of the semiconductor element 3. It is formed on the formed electrode pad 32. The pitch between adjacent bumps 30 is formed to be 200 μm or less, for example. Each bump 30 is rounded at the tip and formed into a columnar shape having a circular or polygonal cross section, for example, of copper. The dimensions of each bump 30 are, for example, a length H from the lower end to the upper end of the bump 30 of 15 μm to 70 μm and a width dimension W of 10 μm to 50 μm. Here, the width W is the width of the upper end in contact with the main surface 31 of the semiconductor element 3 and means the diameter of the cross section in the case of the bump 30 having a circular cross section, and the maximum diagonal line of the cross section in the case of a prismatic bump. It means length. Further, the bump 30 is formed in a reverse taper shape in which the lower part is narrower than the upper part. Such bumps 30 are formed on the electrode pads 32 by a plating method using a mask in a wafer process.

バンプ３０としては、先端が平坦な柱状バンプ、あるいはスタッドバンプなどを採用することもできる。柱状バンプは、たとえばアルミニウムなどを用いた蒸着法により形成することができる。スタッドバンプは、金線などを用いたワイヤーボールボンディング法により形成することができる。このようにバンプ３０は、たとえば銅、金あるいはアルミニウムにより形成されるが、バンプ３０を形成するための材料としては、後述する低融点金属層２５を構成する材料よりも融点が高い導電性材料であればよい。   As the bumps 30, columnar bumps having a flat tip or stud bumps may be employed. The columnar bump can be formed, for example, by a vapor deposition method using aluminum or the like. The stud bump can be formed by a wire ball bonding method using a gold wire or the like. As described above, the bumps 30 are formed of, for example, copper, gold, or aluminum. The material for forming the bumps 30 is a conductive material having a melting point higher than that of the material constituting the low melting point metal layer 25 described later. I just need it.

配線基板２は、半導体素子３が実装されるものである。この配線基板２は、半導体素子３を実装する上面２０に複数の凹部２１が形成されたものである。   The wiring board 2 is mounted with the semiconductor element 3. The wiring board 2 has a plurality of recesses 21 formed on the upper surface 20 on which the semiconductor element 3 is mounted.

複数の凹部２１は、半導体素子３における複数のバンプ３０の配置に対応して形成されたものである。凹部２１とバンプ３０とは一対一に対応している。各凹部２１は、底部２２、側壁２７および開口部２３を有しており、底部２２から開口部２３に向かって広がるテーパ状に形成されている。凹部２１は、たとえば横断面が円形または多角形に形成されており、その寸法は、深さＤがたとえば１０μｍ以上３０μｍ以下、底部２２における幅寸法Ｗ１がたとえば１０μｍ以上５０μｍ以下、開口部２３における幅寸法Ｗ２がたとえば２０μｍ以上８０μｍ以下とされている。ここで、幅Ｗ１，Ｗ２とは、横断面が円形の凹部２１では直径を意味し、横断面が多角形の凹部２１では最大対角線長さを意味している。また、凹部２１の側面の傾きは、凹部２１の底部２２に沿った直線Ｌ１と、凹部２１の側壁２７に沿った直線Ｌ２とのなす角度αが、例えば６０度以上９０度以下になるように設定されている。   The plurality of recesses 21 are formed corresponding to the arrangement of the plurality of bumps 30 in the semiconductor element 3. The recesses 21 and the bumps 30 correspond one to one. Each concave portion 21 has a bottom portion 22, a side wall 27, and an opening portion 23, and is formed in a tapered shape that spreads from the bottom portion 22 toward the opening portion 23. The recess 21 has a circular cross section or a polygonal shape, for example, and has a depth D of, for example, 10 μm or more and 30 μm or less, a width dimension W1 at the bottom 22 of, for example, 10 μm or more and 50 μm or less, and a width at the opening 23. The dimension W2 is set to 20 μm or more and 80 μm or less, for example. Here, the widths W1 and W2 mean the diameter in the concave portion 21 having a circular cross section, and the maximum diagonal length in the concave portion 21 having a polygonal cross section. The inclination of the side surface of the recess 21 is such that the angle α formed by the straight line L1 along the bottom 22 of the recess 21 and the straight line L2 along the side wall 27 of the recess 21 is, for example, 60 degrees or more and 90 degrees or less. Is set.

各凹部２１には、導電層２４、低融点金属層２５および接合層２６が形成されている。   In each recess 21, a conductive layer 24, a low melting point metal layer 25, and a bonding layer 26 are formed.

導電層２４は、電気信号を伝達するための伝達路としての機能を有するものであり、凹部２１の内周面を覆う膜状に形成されている。このような導体層２４は、たとえば銅、銀、金、アルミニウム、ニッケルあるいはクロムの金属材料から成り、たとえば膜厚が３μｍ以上２０μｍ以下に形成されている。   The conductive layer 24 has a function as a transmission path for transmitting an electrical signal, and is formed in a film shape covering the inner peripheral surface of the recess 21. Such a conductor layer 24 is made of, for example, a metal material such as copper, silver, gold, aluminum, nickel, or chromium, and has a film thickness of, for example, 3 μm or more and 20 μm or less.

低融点金属層２５は、導電層２４と半導体素子３におけるバンプ３０との間の導通を図るためのものであり、導電層２４の内周面を被覆するように膜状に形成されている。このように、導電層２４の内周面を被覆することで、導電層２４とバンプ３０との接する領域を多くし、後述する接合層２６を形成し易くすることができる。接合層２６を多く形成することによって、凹部２１とバンプ３０との間の隙間Ｋを埋めやすくすることができ、バンプ３０を凹部２１に強く固着することができ、半導体素子３と配線基板２との電気的接続を安定させることができる。この低融点金属層２５は、錫、インジウム又はビスマスなどの低融点金属材料から成り、たとえば膜厚が３μｍ以上１２μｍ以下に形成されている。   The low-melting-point metal layer 25 is for conducting between the conductive layer 24 and the bumps 30 in the semiconductor element 3 and is formed in a film shape so as to cover the inner peripheral surface of the conductive layer 24. Thus, by covering the inner peripheral surface of the conductive layer 24, the area where the conductive layer 24 and the bump 30 are in contact with each other can be increased, and the bonding layer 26 described later can be easily formed. By forming a large amount of the bonding layer 26, the gap K between the recess 21 and the bump 30 can be easily filled, the bump 30 can be firmly fixed to the recess 21, and the semiconductor element 3 and the wiring board 2 It is possible to stabilize the electrical connection. The low-melting-point metal layer 25 is made of a low-melting-point metal material such as tin, indium, or bismuth, and has a film thickness of, for example, 3 μm or more and 12 μm or less.

接合層２６は、低融点金属層２５とバンプ３０との間、低融点金属層２５と導電層２４との間の少なくとも一方に形成される。接合層２６は、低融点金属層２５を構成する材料と、バンプ３０又は導電層２４を構成する材料とから成り、低融点金属層２５が隣接する高融点の金属材料から成るバンプ３０又は導電層２４と発熱反応を起こすことによって生成される。   The bonding layer 26 is formed between at least one of the low melting point metal layer 25 and the bump 30 and between the low melting point metal layer 25 and the conductive layer 24. The bonding layer 26 is made of a material constituting the low melting point metal layer 25 and a material constituting the bump 30 or the conductive layer 24, and the bump 30 or conductive layer made of the high melting point metal material adjacent to the low melting point metal layer 25. It is produced by causing an exothermic reaction with 24.

接合層２６は、低融点金属層２５とバンプ３０の両者および／または低融点金属層２５と導電層２４の両者が加熱されると、低融点金属層２５の内部にバンプ３０および／または導電層２４から高融点金属材料が拡散し、低融点金属材層２５を構成する原子間に、高融点金属の原子が進入し、低融点金属層２５を構成する原子間の結合距離が長くなって生成される。従って、接合層２６は、低融点金属材料と高融点金属材料とが発熱反応することによって、低融点金属層２５が、体積膨張を起こしたものである。そのため、接合層２６は膨張して、凹部２１とバンプ３０との間で形成されるため、凹部２１とバンプ３０との間の隙間Ｋを埋めることができる。また、接合層２６は、凹部２１内で形成されるため、接合層２６が凹部２１から配線基板２上に大量に流出し、隣接するバンプ３０同士をショートするといった問題が生じない。このように、製品不良を低減することができ、実装構造体の生産性を向上させることができる。   When both the low melting point metal layer 25 and the bump 30 and / or both the low melting point metal layer 25 and the conductive layer 24 are heated, the bonding layer 26 has the bump 30 and / or the conductive layer inside the low melting point metal layer 25. The refractory metal material diffuses from 24, the refractory metal atoms enter between the atoms constituting the low melting metal layer 25, and the bond distance between the atoms constituting the low melting metal layer 25 is increased. Is done. Therefore, in the bonding layer 26, the low melting point metal material 25 undergoes volume expansion due to an exothermic reaction between the low melting point metal material and the high melting point metal material. Therefore, since the bonding layer 26 expands and is formed between the recess 21 and the bump 30, the gap K between the recess 21 and the bump 30 can be filled. Further, since the bonding layer 26 is formed in the recess 21, there is no problem that the bonding layer 26 flows out from the recess 21 onto the wiring substrate 2 in a large amount and short-circuits the adjacent bumps 30. Thus, product defects can be reduced and the productivity of the mounting structure can be improved.

また、接合層２６は、低融点金属層２５と接する界面が、凹凸状に形成されている。   Further, the bonding layer 26 has an uneven surface in contact with the low melting point metal layer 25.

その凹凸は、ＪＩＳＢ０６０１−２００１に準ずる表面粗さの最大高さ（Ｒｚ）が、３μｍ以上１０μｍ以下であることが好ましい。凹凸の最大高さ（Ｒｚ）を３μｍ以上にすることによって、低融点金属層２５が十分に体積膨張を起こし、膨張した接合層２６によってバンプ３０を凹部２１との間の隙間Ｋを埋めることができる。逆に、膨張した接合層２６によって、バンプ３０に応力が強く印可され、バンプ３０が破壊されることがある。そのため、凹凸の最大高さ（Ｒｚ）を１０μｍ以下にすることによって、バンプ３０が破壊されるほどの応力がバンプ３０に印加されず、半導体素子３とバンプ３０との接続を維持することができ、半導体素子３とバンプ３０との電気的な接続を安定させることができる。   The irregularities preferably have a maximum height (Rz) of surface roughness according to JIS B0601-2001 of 3 μm or more and 10 μm or less. By setting the maximum unevenness height (Rz) to 3 μm or more, the low melting point metal layer 25 sufficiently expands in volume, and the expanded bonding layer 26 fills the gap K between the bump 30 and the recess 21. it can. On the other hand, the expanded bonding layer 26 may apply a strong stress to the bumps 30 to break the bumps 30. Therefore, by setting the maximum height of the unevenness (Rz) to 10 μm or less, the stress enough to destroy the bump 30 is not applied to the bump 30, and the connection between the semiconductor element 3 and the bump 30 can be maintained. The electrical connection between the semiconductor element 3 and the bump 30 can be stabilized.

図４は、配線基板２の断面図である。図４に示すように、配線基板２は、平板状に形成されたコア基板４と、コア基板４の上面および下面に積層されたビルドアップ配線層５，６と、を含んでいる。   FIG. 4 is a cross-sectional view of the wiring board 2. As shown in FIG. 4, the wiring substrate 2 includes a core substrate 4 formed in a flat plate shape, and build-up wiring layers 5 and 6 stacked on the upper surface and the lower surface of the core substrate 4.

コア基板４は、絶縁体４０、スルーホール４１、スルーホール導体４２および充填樹脂４３を備えている。   The core substrate 4 includes an insulator 40, a through hole 41, a through hole conductor 42, and a filling resin 43.

絶縁体４０は、織布に熱硬化性樹脂を含浸させた絶縁シートを固化させたものである。好ましくは、絶縁体４０は、複数の樹脂シートを積層・固化させて形成される。織布としては、たとえば単繊維を平織りしたものを使用することができる。熱硬化性樹脂としてエポキシ樹脂、ビスマレイミドトリアジン樹脂あるいはシアネート樹脂などを使用することができる。この絶縁体４０は、たとえば厚みが０．３ｍｍ以上１．５ｍｍ以下に形成されている。   The insulator 40 is obtained by solidifying an insulating sheet in which a woven fabric is impregnated with a thermosetting resin. Preferably, the insulator 40 is formed by laminating and solidifying a plurality of resin sheets. As the woven fabric, for example, a plain weave of single fibers can be used. An epoxy resin, bismaleimide triazine resin, cyanate resin, or the like can be used as the thermosetting resin. For example, the insulator 40 has a thickness of 0.3 mm or more and 1.5 mm or less.

ここで、配線基板２の全体での熱膨張を半導体素子３と同程度（半導体素子３との間の熱膨張率の差が±５ｐｐｍ／℃以下）とするためには、絶縁体４０における織布の体積比率を４５％以上５５％以下とするとともに、織布のための単繊維としては、たとえば全芳香族ポリエステル樹脂、全芳香族ポリアミド樹脂、ポリベンズオキサゾール樹脂あるいは液晶ポリマー樹脂などの有機繊維、又はＳガラスやＴガラスなどの無機繊維を用いるのが好ましい。   Here, in order to make the thermal expansion of the entire wiring board 2 as high as that of the semiconductor element 3 (difference in thermal expansion coefficient with respect to the semiconductor element 3 is ± 5 ppm / ° C. or less), weaving in the insulator 40 is performed. The volume ratio of the cloth is 45% or more and 55% or less, and the single fiber for the woven fabric is, for example, an organic fiber such as wholly aromatic polyester resin, wholly aromatic polyamide resin, polybenzoxazole resin, or liquid crystal polymer resin. Alternatively, it is preferable to use inorganic fibers such as S glass and T glass.

スルーホール４１は、スルーホール導体４２が形成される部分であり、コア基板４の厚み方向に貫通している。スルーホール４１の直径は、たとえば０．１ｍｍ以上１０ｍｍ以下に設定されている。スルーホール４１は、たとえばドリル加工やレーザ加工によって形成することができる。   The through hole 41 is a part where the through hole conductor 42 is formed, and penetrates in the thickness direction of the core substrate 4. The diameter of the through hole 41 is set to, for example, 0.1 mm or more and 10 mm or less. The through hole 41 can be formed by, for example, drilling or laser processing.

スルーホール導体４２は、ビルドアップ配線層５とビルドアップ配線層６との間の導通を図るためのものである。このスルーホール導体４２は、スルーホール４１の内面において、たとえば金、銀、銅、錫あるいはニッケルなどの金属材料により、たとえば厚みが３μｍ以上５０μｍ以下に形成されている。   The through-hole conductor 42 is used to achieve conduction between the buildup wiring layer 5 and the buildup wiring layer 6. The through-hole conductor 42 is formed on the inner surface of the through-hole 41, for example, with a metal material such as gold, silver, copper, tin, or nickel to have a thickness of 3 μm or more and 50 μm or less.

充填樹脂４３は、スルーホール４１の残存空間を埋めるためのものである。充填樹脂４３は、たとえばポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シアネート樹脂、テフロン（登録商標）樹脂、シリコン樹脂、ポリフェニレンエーテル樹脂あるいはビスマレイミドトリアジン樹脂などにより形成されている。   The filling resin 43 is for filling the remaining space of the through hole 41. The filling resin 43 is formed of, for example, polyimide resin, acrylic resin, epoxy resin, cyanate resin, Teflon (registered trademark) resin, silicon resin, polyphenylene ether resin, bismaleimide triazine resin, or the like.

図５は、配線基板２におけるビア導体５２の拡大断面図である。   FIG. 5 is an enlarged cross-sectional view of the via conductor 52 in the wiring board 2.

図４および図５に示すように、ビルドアップ配線層５，６は、複数の導体層５０，６０および絶縁層５１，６１を交互に積層したものであり、ビア導体５２，６２をさらに含んでいる。   As shown in FIGS. 4 and 5, the build-up wiring layers 5 and 6 are obtained by alternately laminating a plurality of conductor layers 50 and 60 and insulating layers 51 and 61, and further include via conductors 52 and 62. Yes.

導体層５０，６０は、電気信号を伝達するための伝達路としての機能を備えている。この導体層５０，６０は、たとえば銅、銀、金、アルミニウム、ニッケルあるいはクロムなどの金属材料により形成されている。   The conductor layers 50 and 60 have a function as a transmission path for transmitting an electrical signal. The conductor layers 50 and 60 are made of a metal material such as copper, silver, gold, aluminum, nickel, or chromium.

絶縁層５１，６１は、絶縁層５１，６１を厚み方向に貫通するビア孔５１Ａ，６１Ａを有するものであり、たとえばポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シアネート樹脂、ウレタン樹脂、シリコン樹脂あるいはビスマレイミドトリアジン樹脂などの樹脂材料により形成されている。ビア孔５１Ａ，６１Ａは、ビア導体５２，６２を形成するための部分である。   The insulating layers 51 and 61 have via holes 51A and 61A penetrating the insulating layers 51 and 61 in the thickness direction. For example, polyimide resin, acrylic resin, epoxy resin, cyanate resin, urethane resin, silicon resin, or bismaleimide It is made of a resin material such as triazine resin. The via holes 51 </ b> A and 61 </ b> A are portions for forming the via conductors 52 and 62.

ビア導体５２，６２は、上下の導体層５０，６０を電気的に接続するためのものであり、ビア孔５１Ａ，６１Ａにおいて、絶縁層５１，６１の上下に形成された導体層５０，６０の間に設けられる。ビア導体５２，６２は、たとえば銅、銀、金、アルミニウム、ニッケルあるいはクロムなどの金属材料により形成されている。ビア導体５２，６２は、ビア孔５１Ａ，６１Ａの内面５１Ａａ，６１Ａａの表面を覆う膜状に形成されている。なお、ビア導体５２，６２は、ビア孔５１Ａ，６１Ａの全部または大部分を埋めるように形成してもよい。   The via conductors 52 and 62 are for electrically connecting the upper and lower conductor layers 50 and 60, and the via conductors 50 and 60 formed above and below the insulating layers 51 and 61 in the via holes 51 </ b> A and 61 </ b> A. Between. Via conductors 52 and 62 are formed of a metal material such as copper, silver, gold, aluminum, nickel, or chromium, for example. The via conductors 52 and 62 are formed in a film shape that covers the surfaces of the inner surfaces 51Aa and 61Aa of the via holes 51A and 61A. The via conductors 52 and 62 may be formed so as to fill all or most of the via holes 51A and 61A.

次に、図１ないし図５を参照して説明した実装構造体１の製造方法を、図６ないし図１２を参照しつつ説明する。   Next, a method for manufacturing the mounting structure 1 described with reference to FIGS. 1 to 5 will be described with reference to FIGS.

図６（ａ）ないし図６（ｅ）に示すように、まず、コア基板４を作製する。コア基板４は、絶縁体４０の形成工程、絶縁体４０に貫通孔４１を形成する工程、貫通孔４１にスルーホール導体４２を形成する工程、スルーホール４１の内部における残存空間に充填樹脂４３を充填する工程を経て作製される。   As shown in FIGS. 6A to 6E, first, the core substrate 4 is manufactured. The core substrate 4 includes a step of forming an insulator 40, a step of forming a through hole 41 in the insulator 40, a step of forming a through-hole conductor 42 in the through hole 41, and a filling resin 43 in the remaining space inside the through hole 41. It is produced through a filling process.

絶縁体４０を形成する工程は、図６（ａ）および図６（ｂ）に示すように、織布に熱硬化性樹脂を含浸させた樹脂シート４０Ａを熱プレスして硬化することによって行なわれる。なお、織布としては、たとえばポリパラフェニレンベンズビスオキサゾール樹脂などの繊維を縦横に織り込んだものを使用することができる。繊維としては、繊維の径がたとえば０．４ｍｍ以上１．２ｍｍ以下の単繊維を数百本束ねたものを使用することができる。   As shown in FIGS. 6A and 6B, the step of forming the insulator 40 is performed by hot-pressing and curing a resin sheet 40A in which a woven fabric is impregnated with a thermosetting resin. . As the woven fabric, for example, a fabric in which fibers such as polyparaphenylene benzbisoxazole resin are woven vertically and horizontally can be used. As the fiber, a bundle of several hundreds of single fibers having a fiber diameter of, for example, 0.4 mm to 1.2 mm can be used.

スルーホール４１を形成する工程は、図６（ｃ）に示すように、従来周知のドリル加工あるいはレーザ加工によって行なわれる。レーザ加工は、たとえばエキシマレーザ装置、ＹＡＧレーザ装置あるいはＣＯ２レーザ装置などを用いて行なうことができる。 As shown in FIG. 6C, the process of forming the through hole 41 is performed by conventionally known drilling or laser processing. Laser processing can be performed using, for example, an excimer laser device, a YAG laser device, a CO 2 laser device, or the like.

スルーホール導体４２を形成する工程は、図６（ｄ）に示すように、たとえば無電解めっきにより、絶縁体４０の表面にメッキを被着し、スルーホール４１の内面に導電性を有する膜を膜形成することにより行なわれる。無電解めっき液としては、たとえば金、銀、銅、錫あるいはニッケルなどの被着金属イオンを含むものが使用される。   As shown in FIG. 6D, the step of forming the through-hole conductor 42 is performed by depositing a plating on the surface of the insulator 40 by, for example, electroless plating, and forming a conductive film on the inner surface of the through-hole 41. This is done by forming a film. As the electroless plating solution, for example, one containing a deposited metal ion such as gold, silver, copper, tin or nickel is used.

充填樹脂４３をスルーホール４１の内部における残存空間に充填する工程は、図６（ｅ）に示すように、たとえばポリイミド樹脂などをスクリーン印刷などにより充填することにより行なうことができる。さらに、スルーホール４１に充填した充填樹脂４３の直上に、従来周知の蒸着法、ＣＶＤ法又はスパッタリング法等によって金属材料からなるメッキを被着させる。   The step of filling the filling resin 43 into the remaining space inside the through hole 41 can be performed, for example, by filling polyimide resin or the like by screen printing or the like, as shown in FIG. Further, a plating made of a metal material is deposited on the filling resin 43 filled in the through hole 41 by a conventionally known vapor deposition method, CVD method, sputtering method or the like.

次に、コア基板４の上面および下面に、ビルドアップ配線層５，６を形成する。   Next, buildup wiring layers 5 and 6 are formed on the upper and lower surfaces of the core substrate 4.

まず、図７（ａ）に示すように、コア基板４の上面に導体層５０を形成する。この導体層５０は、絶縁体４０の表面に被着した金属材料からなるメッキを、フォトリソグラフィ法によりパターン形成することにより形成される。導体層５０の厚みは、たとえば３μｍ以上５０μｍ以下とされる。   First, as shown in FIG. 7A, the conductor layer 50 is formed on the upper surface of the core substrate 4. The conductor layer 50 is formed by patterning a plating made of a metal material deposited on the surface of the insulator 40 by a photolithography method. The thickness of the conductor layer 50 is, for example, not less than 3 μm and not more than 50 μm.

次いで、図７（ｂ）に示すように、導体層５０の上面に絶縁層５１を形成する。絶縁層５１は、従来周知のスピンコート法等によって、樹脂層を形成した後に、樹脂層を加熱・固化させることにより形成することができる。絶縁層５１の厚みは、たとえば７μｍ以上５０μｍ以下とされる。   Next, as shown in FIG. 7B, an insulating layer 51 is formed on the upper surface of the conductor layer 50. The insulating layer 51 can be formed by heating and solidifying the resin layer after forming the resin layer by a conventionally known spin coating method or the like. The thickness of the insulating layer 51 is, for example, 7 μm or more and 50 μm or less.

なお、絶縁層５１の形成は、減圧雰囲気あるいは不活性ガス雰囲気で行なうのが好ましい。このような雰囲気で絶縁層５１を形成することにより、導体層５０が絶縁層５１によって覆われるまでの間に、導体層５０が酸化してしまうことを抑制することができる。   The insulating layer 51 is preferably formed in a reduced pressure atmosphere or an inert gas atmosphere. By forming the insulating layer 51 in such an atmosphere, the conductor layer 50 can be prevented from being oxidized before the conductor layer 50 is covered with the insulating layer 51.

次に、図７（ｃ）および図８（ａ）に示すように、絶縁層５１にビア孔５１Ａを形成し、導体層５０の一部を露出させる。このビア孔５１Ａは、底部５１Ａａにおける幅寸法Ｗ′がたとえば１０μｍ以上５０μｍ以下、上部５１Ａｂにおける幅寸法Ｗ″がたとえば２０μｍ以上８０μｍ以下であって、上部よりも下部が幅広なテーパ状に形成される。このようなビア孔５１Ａは、たとえばレーザ加工により形成することができる。レーザ加工としては、たとえばエキシマレーザ装置、ＹＡＧレーザ装置あるいはＣＯ２レーザ装置などを用いることができる。 Next, as shown in FIGS. 7C and 8A, a via hole 51A is formed in the insulating layer 51, and a part of the conductor layer 50 is exposed. The via hole 51A is formed in a tapered shape having a width dimension W ′ at the bottom 51Aa of, for example, 10 μm or more and 50 μm or less, a width dimension W ″ of the upper part 51Ab of, for example, 20 μm or more and 80 μm or less, and a lower part wider than the upper part. Such a via hole 51A can be formed by, for example, laser processing, and for example, an excimer laser device, a YAG laser device, or a CO 2 laser device can be used.

次に、図７（ｄ）および図８（ｂ）に示すように、導体層５０における露出面５０Ａおよびビア孔５１Ａの内面を覆うようにビア導体５２を膜状に形成する。   Next, as shown in FIGS. 7D and 8B, the via conductor 52 is formed in a film shape so as to cover the exposed surface 50A of the conductor layer 50 and the inner surface of the via hole 51A.

図８（ｂ）に示すように、ビア導体５２は、たとえばスパッタリング法、無電解めっきにより金属材料を被着させた後、フォトリソグラフィ法によりパターン形成することにより形成される。   As shown in FIG. 8B, the via conductor 52 is formed by depositing a metal material by, for example, a sputtering method or electroless plating and then forming a pattern by a photolithography method.

次いで、図９（ａ）ないし図９（ｄ）に示すように、上述した工程を所定回数繰り返し、導体層５０、絶縁層５１、およびビア導体５２を所定層形成することにより、コア基板４の上面にビルドアップ配線層５を形成することができる。ただし、図１０（ａ）および図１０（ｂ）に示すように、ビルドアップ配線層５における最外層となる絶縁層５１のビア孔５１Ａに対しては、ビア孔５１Ａを完全に埋めることなく、膜状にビア導体５２を形成する。   Next, as shown in FIGS. 9A to 9D, the above-described steps are repeated a predetermined number of times to form a predetermined layer of the conductor layer 50, the insulating layer 51, and the via conductor 52. Build-up wiring layer 5 can be formed on the upper surface. However, as shown in FIGS. 10A and 10B, the via hole 51A of the insulating layer 51 which is the outermost layer in the buildup wiring layer 5 is not completely filled with the via hole 51A. A via conductor 52 is formed in a film shape.

そして、ビア導体５２のうちの半導体素子３におけるバンプ３０に対応するものについては、ビア導体５２の内周面に低融点金属層２５を形成する。すなわち、最外層となる絶縁層５１のビア孔５１Ａに形成されるビア導体５２のうち、半導体素子３におけるバンプ３０に対応するものは、それぞれ配線基板２における凹部２１および導電層２４となるものである。   For the via conductor 52 corresponding to the bump 30 in the semiconductor element 3, the low melting point metal layer 25 is formed on the inner peripheral surface of the via conductor 52. That is, among the via conductors 52 formed in the via holes 51A of the insulating layer 51 which is the outermost layer, those corresponding to the bumps 30 in the semiconductor element 3 are the recesses 21 and the conductive layer 24 in the wiring substrate 2, respectively. is there.

低融点金属層２５は、ビア導体５２（導電層２４）に対して、従来周知の無電界めっきにより、たとえば錫、インジウム又はビスマスなどの低融点金属材料を用いて、膜形成することができる。なお、低融点金属層２５の厚み寸法は、たとえば３μｍから１２μｍである。   The low melting point metal layer 25 can be formed into a film on the via conductor 52 (conductive layer 24) by a conventionally known electroless plating using a low melting point metal material such as tin, indium or bismuth. The thickness dimension of the low melting point metal layer 25 is, for example, 3 μm to 12 μm.

さらに、ビルドアップ配線層５を形成する場合と同様な手法により、コア基板４の下面にビルドアップ配線層６を形成することができる。ただし、半導体素子３を実装しないビルドアップ配線層６においては、最外層となる絶縁層６１の形成に当たっては、ビア孔６１Ａに低融点金属層２５を形成する工程は省略される。   Furthermore, the build-up wiring layer 6 can be formed on the lower surface of the core substrate 4 by the same method as that for forming the build-up wiring layer 5. However, in the build-up wiring layer 6 on which the semiconductor element 3 is not mounted, the step of forming the low melting point metal layer 25 in the via hole 61A is omitted when forming the insulating layer 61 that is the outermost layer.

一方、図１１（ａ）ないし図１１（ｅ）に示すように、バンプ３０を備えた半導体素子３を形成する。このような半導体素子３は、ウエハプロセスにおいてシリコン基板などのウエハ７に所定の複数の回路素子を造り込んだ後に、各回路素子における電極７０に対してバンプ３０を一括して形成した後に、ウエハを切断することにより形成することができる。   On the other hand, as shown in FIGS. 11A to 11E, the semiconductor element 3 having the bumps 30 is formed. Such a semiconductor element 3 is formed by forming a plurality of predetermined circuit elements on a wafer 7 such as a silicon substrate in a wafer process and then forming bumps 30 on the electrodes 70 of each circuit element in a lump. Can be formed by cutting.

バンプ３０の形成に当たっては、まず図１１（ａ）ないし図１１（ｃ）に示すように、ウエハ７に対して電極パッド７０を覆うようにレジスト７１を形成した後に、このレジスト７１に対して、ウエハ７における電極パッド７０に対応する部分に貫通孔７２を形成する。レジスト７１および貫通孔７２の形成は、従来周知のフォトリソグラフィ法により形成することができる。すなわち、レジスト７１は、たとえばスクリーン印刷やスピンコート法によりウエハ７の表面に紫外線硬化性の樹脂などの感光性樹脂を、厚みがたとえば１５μｍ以上８０μｍ以下となるように被着させることにより形成することができる。一方、貫通孔７２は、所定のマスクを用いて、目的部位に紫外線などの光エネルギを照射した後に、不要部分をエッチング駅により除去することにより形成することができる。貫通孔７２は、開口部７４と底部７５とを有しており、たとえば深さＤ′（底部７５から開口部７４までの長さ）が１５μｍ以上７０μｍ以下、たとえば開口部７４における幅寸法Ｗ３が５μｍ以上４０μｍ以下、たとえば底部７５における幅寸法Ｗ４が２０μｍ以上８０μｍ以下とされている。   In forming the bump 30, first, as shown in FIGS. 11A to 11C, a resist 71 is formed on the wafer 7 so as to cover the electrode pad 70. A through hole 72 is formed in a portion of the wafer 7 corresponding to the electrode pad 70. The resist 71 and the through hole 72 can be formed by a conventionally known photolithography method. That is, the resist 71 is formed by depositing a photosensitive resin such as an ultraviolet curable resin on the surface of the wafer 7 by, for example, screen printing or spin coating so as to have a thickness of, for example, 15 μm or more and 80 μm or less. Can do. On the other hand, the through-hole 72 can be formed by irradiating a target site with light energy such as ultraviolet rays using a predetermined mask, and then removing unnecessary portions at an etching station. The through-hole 72 has an opening 74 and a bottom 75. For example, the depth D ′ (the length from the bottom 75 to the opening 74) is 15 μm or more and 70 μm or less, for example, the width dimension W3 in the opening 74 is 5 μm or more and 40 μm or less, for example, the width dimension W4 at the bottom 75 is 20 μm or more and 80 μm or less.

次いで、図１１（ｄ）に示すように、レジスト７１の貫通孔７２に金属材料を充填して導体部７３を形成する。金属材料の充填は、たとえば銅を用いた無電解めっきにより行なうことができる。無電解めっきを採用する場合には、たとえばめっき時間などをコントロールすることにより、レジスト７１の表面から、導体部７３の一部が丸みを帯びた状態で突出させることができる。また、めっき時間などをコントロールして導体部７３の端面とレジスト７１の表面とを面一としてもよく、研磨などにより、導体部７３の端面を平坦な面に仕上げてもよい。   Next, as illustrated in FIG. 11D, the conductor portion 73 is formed by filling the through hole 72 of the resist 71 with a metal material. The metal material can be filled by electroless plating using copper, for example. In the case of employing electroless plating, for example, by controlling the plating time and the like, a part of the conductor portion 73 can be projected from the surface of the resist 71 in a rounded state. Further, the plating time may be controlled so that the end surface of the conductor portion 73 and the surface of the resist 71 may be flush with each other, or the end surface of the conductor portion 73 may be finished to a flat surface by polishing or the like.

また、導体部７３は、無電解めっきに代えて、たとえばアルミニウムなどを用いた蒸着法により形成することができ、銅やアルミニウム以外の金属材料により形成してもよい。ただし、導体部７３は、配線基板２における低融点金属層２５よりも、融点が高い導電性材料、たとえば融点が３６０℃以上の導電性材料により形成するのが好ましい。   The conductor portion 73 can be formed by, for example, a vapor deposition method using aluminum or the like instead of electroless plating, or may be formed of a metal material other than copper or aluminum. However, the conductor portion 73 is preferably formed of a conductive material having a higher melting point than the low melting point metal layer 25 in the wiring substrate 2, for example, a conductive material having a melting point of 360 ° C. or higher.

次いで、図１１（ｄ）および図１１（ｅ）に示すようにレジスト７１を除去することにより、ウエハ７における電極パッド７０上に導体部７３が形成された状態とし、ウエハ７を切断することにより、図１ないし図３を参照して説明した半導体素子３を得ることができる。   Next, as shown in FIGS. 11D and 11E, the resist 71 is removed to form a conductor 73 on the electrode pad 70 of the wafer 7, and the wafer 7 is cut. The semiconductor element 3 described with reference to FIGS. 1 to 3 can be obtained.

次いで、図１２（ａ）ないし図１２（ｃ）に示すように、配線基板２に対して、半導体素子３を実装する。   Next, as shown in FIGS. 12A to 12C, the semiconductor element 3 is mounted on the wiring board 2.

まず、図１２（ａ）および図１２（ｂ）に示すように、半導体素子３のバンプ３０を、配線基板２の凹部２１に位置合わせし、バンプ３０を凹部２１に進入する。このとき、バンプ３０の下端部３０ａは、凹部２１に位置する。   First, as shown in FIGS. 12A and 12B, the bumps 30 of the semiconductor element 3 are aligned with the recesses 21 of the wiring board 2, and the bumps 30 enter the recesses 21. At this time, the lower end 30 a of the bump 30 is located in the recess 21.

図１３は、凹部２１にバンプ３０を進入している状態を示す、配線基板２と半導体素子３との接続部位の拡大断面図である。図１３に示すように、凹部２１が上部に向うほど広がるテーパ状に形成されているとともに、導電層２４および低融点金属層２５が膜状に形成され、凹部２１にバンプ３０の少なくとも一部を収容し得る空間が確保されていることから、凹部２１に対して容易かつ確実にバンプ３０を進入することができる。このとき、凹部２１とバンプ３０との間に隙間Ｋが存在する。   FIG. 13 is an enlarged cross-sectional view of a connection portion between the wiring board 2 and the semiconductor element 3, showing a state in which the bump 30 has entered the recess 21. As shown in FIG. 13, the recess 21 is formed in a taper shape that widens toward the top, and the conductive layer 24 and the low melting point metal layer 25 are formed in a film shape, and at least a part of the bump 30 is formed in the recess 21. Since the space that can be accommodated is secured, the bumps 30 can enter the recesses 21 easily and reliably. At this time, there is a gap K between the recess 21 and the bump 30.

次いで、図１２（ｃ）に示すように、熱圧着あるいは超音波熱圧着などの手法により、半導体素子３を配線基板２に押し付けた状態で、バンプ３０及び低融点金属層２５を加熱し、バンプ３０と低融点金属層２５との間に、接合層２６を形成することができる。このときの低融点金属層２５を加熱する温度は、低融点金属層２５を構成する材料の融点未満の温度であって、低融点金属層２５を構成する材料の融点より−１００℃以上の温度であることが好ましい。   Next, as shown in FIG. 12C, the bump 30 and the low melting point metal layer 25 are heated with the semiconductor element 3 pressed against the wiring board 2 by a technique such as thermocompression bonding or ultrasonic thermocompression bonding. A bonding layer 26 can be formed between 30 and the low melting point metal layer 25. The temperature at which the low melting point metal layer 25 is heated at this time is a temperature lower than the melting point of the material constituting the low melting point metal layer 25 and is a temperature of −100 ° C. or higher than the melting point of the material constituting the low melting point metal layer 25. It is preferable that

低融点金属層２５を加熱する温度を、低融点金属層２５を構成する材料の融点未満の温度にすると、低融点金属層２５が溶融し、液化することがない。液化すると、低融点金属層２５を構成する原子の移動が活発になり、低融点金属層２５全てが接合層になってしまう。接合層は、体積が膨張することで、バンプ３０に応力が強く印可され、バンプ３０が破壊されることがあり、半導体素子３と配線基板２との電気的接続が不安定になることがある。そこで、低融点金属層２５を加熱する温度は、低融点金属層２５を構成する材料の融点未満とし、低融点金属層２５が溶融するのを防止することによって、低融点金属層２５が全て合金化するのを抑制することができる。また、低融点金属層２５を加熱する温度は、低融点金属層２５を構成する材料の融点より−１００℃以上の温度にすることによって、低融点金属層２５を構成する原子の移動が活性化し、低融点金属層２５内に高融点金属材料の原子が拡散され、合金化が促進される。なお、半導体素子３を配線基板２に押圧する押圧力は、例えば０．５ＭＰａから５ＭＰａに設定されており、低融点金属層２５を加熱する時間は、例えば３０分から２時間程度である。   When the temperature for heating the low melting point metal layer 25 is set to a temperature lower than the melting point of the material constituting the low melting point metal layer 25, the low melting point metal layer 25 is not melted and liquefied. When liquefied, movement of atoms constituting the low-melting-point metal layer 25 becomes active, and the entire low-melting-point metal layer 25 becomes a bonding layer. When the volume of the bonding layer expands, stress is strongly applied to the bumps 30, and the bumps 30 may be destroyed, and the electrical connection between the semiconductor element 3 and the wiring board 2 may become unstable. . Therefore, the temperature for heating the low melting point metal layer 25 is set to be lower than the melting point of the material constituting the low melting point metal layer 25, and the low melting point metal layer 25 is prevented from melting, so that the low melting point metal layer 25 is entirely alloyed. Can be suppressed. Moreover, the temperature at which the low melting point metal layer 25 is heated is set to −100 ° C. or higher than the melting point of the material constituting the low melting point metal layer 25, thereby activating the movement of atoms constituting the low melting point metal layer 25. The atoms of the high melting point metal material are diffused in the low melting point metal layer 25, and alloying is promoted. The pressing force for pressing the semiconductor element 3 against the wiring board 2 is set, for example, from 0.5 MPa to 5 MPa, and the time for heating the low melting point metal layer 25 is, for example, about 30 minutes to 2 hours.

接合層２６は、低融点金属層２５に熱を印加しながら、その低融点金属層２５に対してバンプ３０を押圧することによって、低融点金属層２５が隣接する高融金属材料から成るバンプ３０と接するようにすることができ、両者の間で発熱反応を起こすことができる。また、接合層２６を、室温程度（２０℃から３０℃）の温度に冷却し、生成された接合層２６を固化して、バンプ３０と凹部２１との間の隙間Ｋを埋めることができる。   The bonding layer 26 presses the bump 30 against the low-melting-point metal layer 25 while applying heat to the low-melting-point metal layer 25, whereby the bump 30 made of a high-melting metal material adjacent to the low-melting-point metal layer 25. In contact with each other, and an exothermic reaction can occur between them. In addition, the bonding layer 26 can be cooled to a temperature of about room temperature (20 ° C. to 30 ° C.), and the generated bonding layer 26 can be solidified to fill the gap K between the bump 30 and the recess 21.

最後に、配線基板２と半導体素子３との間に絶縁性樹脂を充填してアンダーフィル１１を形成することにより実装構造体１を作製することができる。アンダーフィル１１は、たとえばエポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂から成り、その場合には、配線基板２と半導体素子３との間に熱硬化性樹脂を充填した後に加熱・硬化させることにより形成することができる。   Finally, the mounting structure 1 can be manufactured by filling the insulating resin between the wiring substrate 2 and the semiconductor element 3 to form the underfill 11. The underfill 11 is made of, for example, a thermosetting resin such as an epoxy resin or a polyimide resin. In this case, the underfill 11 is filled with a thermosetting resin between the wiring board 2 and the semiconductor element 3 and then heated and cured. Can be formed.

接合層２６は、凹部２１内で形成されるため、凹部２１から接合層２６が流出するのを抑制することができ、隣接するバンプ３０（電極パッド３２）同士が相互に接触してしまうことを抑制することができる。その結果、実装構造体１は、たとえばバンプ３０（電極パッド３２）間のピッチが狭小化され、配線基板２と半導体素子３との間の距離が小さく設定される場合であっても、隣接するバンプ３０同士がショートするのを防止することができる。   Since the bonding layer 26 is formed in the recess 21, the bonding layer 26 can be prevented from flowing out of the recess 21, and the adjacent bumps 30 (electrode pads 32) are in contact with each other. Can be suppressed. As a result, the mounting structure 1 is adjacent even if the pitch between the bumps 30 (electrode pads 32) is narrowed and the distance between the wiring board 2 and the semiconductor element 3 is set small. It is possible to prevent the bumps 30 from being short-circuited.

なお、本発明は上述の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。   In addition, this invention is not limited to the above-mentioned form, A various change, improvement, etc. are possible in the range which does not deviate from the summary of this invention.

本発明はまた、バンプ３０のピッチを狭小化しても、安定して導電層２４とバンプ３０とを電気接続することができるのであれば、図１３に示すように、予めバンプ３０の表面に無電解めっき法を用いて低融点金属層２５を膜形成し、そのバンプ３０を凹部２１に進入し、バンプ３０の表面に形成された低融点金属層２５を加熱し、接合層２６を形成し、バンプ３０と導電層２４とを導通接続するものであっても構わない。   In the present invention, as long as the conductive layer 24 and the bump 30 can be stably electrically connected even when the pitch of the bump 30 is reduced, the surface of the bump 30 is not previously formed as shown in FIG. The low melting point metal layer 25 is formed using an electrolytic plating method, the bump 30 enters the recess 21, the low melting point metal layer 25 formed on the surface of the bump 30 is heated, and the bonding layer 26 is formed. The bump 30 and the conductive layer 24 may be conductively connected.

本発明は、たとえば、配線基板２におけるコア基板４を省略し、ビルドアップ配線のみの配線基板としてよい。   In the present invention, for example, the core substrate 4 in the wiring board 2 may be omitted, and a wiring board having only build-up wiring may be used.

図１（ａ）は本発明に係る実装構造体の一例を示す全体斜視図であり、図１（ｂ）は図１（ａ）に示した実装構造体を裏面側から見た全体斜視図である。FIG. 1A is an overall perspective view showing an example of a mounting structure according to the present invention, and FIG. 1B is an overall perspective view of the mounting structure shown in FIG. is there. 図１（ａ）のII−II線に沿う断面図である。It is sectional drawing which follows the II-II line | wire of Fig.1 (a). 図１および図２に示した実装構造体の要部を示す断面図である。It is sectional drawing which shows the principal part of the mounting structure shown in FIG. 1 and FIG. 図１および図２に示した実装構造体における配線基板の要部を拡大して示した断面図である。FIG. 3 is an enlarged cross-sectional view showing a main part of a wiring board in the mounting structure shown in FIGS. 1 and 2. 図１および図２に示した実装構造体におけるビルドアップ配線の要部を拡大して示した断面図である。FIG. 3 is an enlarged cross-sectional view showing a main part of a buildup wiring in the mounting structure shown in FIGS. 1 and 2. 図６（ａ）ないし図６（ｅ）は図４に示した配線基板におけるコア基板を形成する方法を説明するための断面図である。6A to 6E are cross-sectional views for explaining a method of forming a core substrate in the wiring substrate shown in FIG. 図７（ａ）ないし図７（ｄ）は図４に示した配線基板におけるビルドアップ配線層を形成する方法を説明するための要部を示す断面図である。FIGS. 7A to 7D are cross-sectional views showing a main part for explaining a method of forming a build-up wiring layer in the wiring board shown in FIG. 図８（ａ）および図８（ｂ）はビア導体を形成する方法を説明するための要部を示す断面図である。FIG. 8A and FIG. 8B are cross-sectional views showing a main part for explaining a method of forming a via conductor. 図９（ａ）ないし図９（ｄ）は図３に示した配線基板におけるビルドアップ配線層を形成する方法を説明するための要部を示す断面図である。FIGS. 9A to 9D are cross-sectional views showing a main part for explaining a method of forming a build-up wiring layer in the wiring board shown in FIG. 図１０（ａ）および図１０（ｂ）はビア導体の表面に低融点金属層を形成する方法を説明するための要部を示す断面図である。FIG. 10A and FIG. 10B are cross-sectional views showing a main part for explaining a method of forming a low melting point metal layer on the surface of the via conductor. 図１１（ａ）ないし図１１（ｅ）は半導体素子におけるバンプを形成する方法を説明するための要部を示す断面図である。FIG. 11A to FIG. 11E are cross-sectional views showing a main part for explaining a method of forming a bump in a semiconductor element. 図１２（ａ）ないし図１２（ｃ）は、配線基板に対して半導体素子を実装する工程を説明するための要部を示す断面図である。FIG. 12A to FIG. 12C are cross-sectional views showing the main parts for explaining the process of mounting the semiconductor element on the wiring board. 図１３は、凹部にバンプを進入した状態を示す、実装構造体の要部の断面図である。FIG. 13 is a cross-sectional view of the main part of the mounting structure showing a state in which the bump has entered the recess. 図１４は、半導体素子と配線基板との接続構造の他の例を説明するための図３に相当する断面図である。FIG. 14 is a cross-sectional view corresponding to FIG. 3 for explaining another example of the connection structure between the semiconductor element and the wiring board.

符号の説明Explanation of symbols

１ 実装構造体
２ 配線基板
２１ 凹部
２４ 導電層
２５ 低融点金属層
２６ 接合層
３ 半導体素子
３０ バンプ（凸部） DESCRIPTION OF SYMBOLS 1 Mounting structure 2 Wiring board 21 Recessed part 24 Conductive layer 25 Low melting point metal layer 26 Joining layer 3 Semiconductor element 30 Bump (convex part)

Claims (2)

凹部の内周面に導電層を有する基板と、凸部を有する半導体素子とを準備する工程と、
前記凹部の導電層上に、前記導電層及び前記凸部を構成する材料よりも融点の低い材料から成る低融点金属層を膜形成する工程と、
前記凹部に前記凸部を進入し、前記凸部と前記低融点金属層とを接する工程と、
前記凸部及び前記低融点金属層を加熱し、前記凸部及び前記低融点金属層を発熱反応させ、前記凸部と前記低融点金属層との間に、前記凸部と前記低融点金属層との間の隙間を埋める接合層を形成する工程と、を備えているとともに、
前記低融点金属層を加熱する温度は、前記低融点金属層を構成する材料の融点未満の温度であって、前記低融点金属層を構成する材料の融点より−１００℃以上の温度であることを特徴とする実装構造体の製造方法。 Preparing a substrate having a conductive layer on the inner peripheral surface of the recess and a semiconductor element having a protrusion;
Forming a low melting point metal layer made of a material having a melting point lower than that of the material constituting the conductive layer and the convex portion on the conductive layer of the concave portion;
Entering the convex portion into the concave portion and contacting the convex portion and the low melting point metal layer;
The convex portion and the low melting point metal layer are heated, the convex portion and the low melting point metal layer are reacted exothermically, and the convex portion and the low melting point metal layer are interposed between the convex portion and the low melting point metal layer. together it includes a step of forming a bonding layer to fill the gap between the,
The temperature for heating the low-melting-point metal layer is a temperature lower than the melting point of the material constituting the low-melting-point metal layer, and is -100 ° C. or higher than the melting point of the material constituting the low-melting-point metal layer. A manufacturing method of a mounting structure characterized by the above. 凹部の内周面に導電層を有する基板と、凸部を有する半導体素子とを準備する工程と、
前記凸部の表面に、前記導電層及び前記凸部を構成する材料の融点よりも低い融点の材料から成る低融点金属層を膜形成する工程と、
前記凹部に前記凸部を進入し、前記導電層と前記低融点金属層とを接する工程と、
前記導電層及び前記低融点金属層を加熱し、前記導電層及び前記低融点金属層を発熱反応させ、前記導電層と前記低融点金属層との間に、前記導電層と前記低融点金属層との間の隙間を埋める接合層を形成する工程と、を備えているとともに、
前記低融点金属層を加熱する温度は、前記低融点金属層を構成する材料の融点未満の温度であって、前記低融点金属層を構成する材料の融点より−１００℃以上の温度であることを特徴とする実装構造体の製造方法。 Preparing a substrate having a conductive layer on the inner peripheral surface of the recess and a semiconductor element having a protrusion;
Forming a low melting point metal layer made of a material having a melting point lower than the melting point of the material constituting the conductive layer and the projection on the surface of the projection; and
Entering the convex portion into the concave portion and contacting the conductive layer and the low-melting-point metal layer;
The conductive layer and the low melting point metal layer are heated to cause the conductive layer and the low melting point metal layer to undergo an exothermic reaction, and the conductive layer and the low melting point metal layer are interposed between the conductive layer and the low melting point metal layer. together it includes a step of forming a bonding layer to fill the gap between the,
The temperature for heating the low-melting-point metal layer is a temperature lower than the melting point of the material constituting the low-melting-point metal layer, and is -100 ° C. or higher than the melting point of the material constituting the low-melting-point metal layer. A manufacturing method of a mounting structure characterized by the above.
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