JP4857493B2

JP4857493B2 - Manufacturing method of semiconductor device

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Publication number: JP4857493B2
Application number: JP2001210971A
Authority: JP
Inventors: 善彦尾関; 好文岡部; 裕戸松
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2000-07-12
Filing date: 2001-07-11
Publication date: 2012-01-18
Anticipated expiration: 2021-07-11
Also published as: JP2002094062A

Description

【０００１】
【発明の属する技術分野】
本発明は、電力用半導体素子として用いられる半導体装置、例えば、ＭＯＳＦＥＴやＩＧＢＴを備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来より、ＭＯＳＦＥＴやＩＧＢＴの電力用半導体素子と共にＰｏｌｙ−Ｓｉツェナーダイオードを形成した電力用の半導体装置が知られている。図６に、縦型パワーＭＯＳＦＥＴと共にＰｏｌｙ−Ｓｉツェナーダイオードを形成する半導体装置の従来の製造工程を示し、この図に基づいて従来における半導体装置の製造方法を説明する。
【０００３】
〔図６（ａ）に示す工程〕
まず、ｎ⁺型基板５２上にｎ^-型エピ層５３が備えられたウェハ５１を用意する。そして、フォトリソグラフィ工程により、ｎ^-型エピ層５３のうち縦型パワーＭＯＳＦＥＴ形成領域（以下、ＭＯＳＦＥＴ形成領域という）においてｐ型ディープベース領域５４を形成する。
【０００４】
次に、いわゆるＬＯＣＯＳ酸化によって、Ｐｏｌｙ−Ｓｉツェナーダイオード形成領域（以下、ダイオード形成領域という）にＬＯＣＯＳ酸化膜５５を形成したのち、ゲート酸化を行ってＭＯＳＦＥＴ形成領域にゲート酸化膜５６を形成する。
【０００５】
この後、ウェハ全面にＰｏｌｙ−Ｓｉ層を堆積すると共に、Ｐｏｌｙ−Ｓｉ層に低抵抗化のためのリンのデポジションを行ったのち、Ｐｏｌｙ−Ｓｉ層をパターニングすることでＭＯＳＦＥＴ形成領域にゲート電極５７を形成し、さらに熱酸化を行うことでゲート電極５７を酸化膜５８で覆う。また、再度、Ｐｏｌｙ−Ｓｉ層５９を堆積したのち、パターニングしてダイオード形成領域にＰｏｌｙ−Ｓｉ層５９を残し、さらに熱酸化を行うことでＰｏｌｙ−Ｓｉ層５９を酸化膜６０で覆う。
【０００６】
続いて、フォトリソグラフィ工程により、ｎ^-型エピ層５３のうち各ゲート電極５７の間に位置される部分に、ｐ型ベース領域（チャンネルウェル領域）６１を形成する。
【０００７】
そして、フォトレジスト６２によって所定の領域を覆ったのち、ボロン（Ｂ）をイオン注入することで、ｐ型ディープベース領域５４の表層部にｐ⁺型コンタクト領域６３を形成すると共に、Ｐｏｌｙ−Ｓｉ層５９にｐ⁺型領域５９ａを形成する。
【０００８】
〔図６（ｂ）に示す工程〕
フォトレジスト６２を除去したのち、再びフォトレジスト６４によって所定の領域を覆ったのち、ヒ素（Ａｓ）をイオン注入することで、ｐ型ベース領域６１の表層部にｎ⁺型ソース領域６５を形成すると共に、Ｐｏｌｙ−Ｓｉ層５９にｎ⁺型領域５９ｂを形成する。
【０００９】
〔図６（ｃ）に示す工程〕
フォトレジスト６４を除去したのち、熱処理を施すことによって丸め酸化を行う。これにより、ウェハ５１のほぼ全面に酸化膜６６が形成される。このとき、ｎ⁺型の領域の表面において増速酸化が起こり、ｐ⁺型の領域の表面と比べてｎ⁺型の領域の表面の酸化膜６６が厚くなる。
【００１０】
この後、図示しないが、酸化膜６６にコンタクトホールを形成したのち、配線としてのＡｌ−Ｓｉ層の堆積及びパターニングを施し、さらにウェハ表面を保護膜で覆う。これにより、縦型パワーＭＯＳＦＥＴと共にツェナーダイオードが備えられた半導体装置が完成する。
【００１１】
【発明が解決しようとする課題】
従来では、上記工程によって電力用半導体素子と共にツェナーダイオードが備えられた半導体装置を製造している。しかしながら、半導体装置の製造方法のさらなる簡略化が要望される。
【００１２】
本発明は上記点に鑑みて、半導体電力用半導体素子と共にダイオードが備えられる半導体装置の製造工程の簡略化を図ることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１乃至４に記載の発明では、第１導電型の半導体層（５）を有する半導体基板（３）を用意する工程と、半導体層上に絶縁膜（１０、１５）を形成する工程と、絶縁膜上にノンドープの電極材（１６）を配置したのち電極材をパターニングすることで、電極材を電力用半導体素子形成領域上とダイオード形成領域上に残す工程と、半導体層の表層部に第２導電型のチャネル形成領域を形成する工程と、半導体基板の所定領域をマスクしたのち第１導電型不純物を注入することで、電力用半導体素子形成領域における電極材によってゲート電極（１１）を形成すると共にチャネル形成領域の表層部に第１導電型のソース領域（９）を形成し、さらにダイオード形成領域における電極材（１６）の所定領域に第１導電型領域（１６ｂ）を形成する工程と、熱処理を行い、ゲート電極とソース領域を含むチャネル形成領域、及びダイオード形成領域における第１導電型領域を含む電極材の表面を酸化し、該表面に酸化膜（１２）を形成する工程と、酸化膜をマスクとして第２導電型不純物をイオン注入し、チャネル形成領域の表層部にコンタクト領域（８）を形成すると共に、ダイオード形成領域における電極材に第２導電型領域（１６ａ）を形成する工程と、を含み、電極材のうち第２導電型領域が形成される領域は、酸化膜をマスクとした第２導電型不純物がイオン注入されるまでノンドープとされていることを特徴としている。
【００１４】
このように、第１導電型不純物を注入した後に酸化膜を形成すると、第１導電型不純物が注入された領域上において増速酸化され、その他の領域よりも酸化膜が厚く形成される。従って、酸化膜の厚みの相違を利用し、酸化膜をマスクとして第２導電型領域及びコンタクト領域を形成すれば、これらを形成するために必要とされるマスクをなくすことができる。これにより、電力半導体素子と共にダイオードを形成する半導体装置の製造工程の簡略化を図ることができる。
【００１５】
例えば、請求項３に示されるように、８７５℃程度のウェット雰囲気にて酸化膜を形成することができる。この場合、請求項４に示すように、エネルギーを６０ｋｅＶとしたイオン注入によって第２導電型不純物を注入するようにすれば、増速酸化された部分ではイオン注入が成されず、増速酸化されていない部分でイオン注入が成されるようにできる。
【００１６】
請求項５に記載の発明は、請求項１に示す第１導電型をｎ型とし、第２導電型をｐ型としたのもであり、請求項１と同様の効果が得られる。
【００１７】
請求項６に記載の発明では、電極材のパターニングの後であって、酸化膜（１２）の形成前に、電力用半導体素子形成領域における電極材の側端部直下に位置する絶縁膜（１０）を除去し、電極材の側端角部を露出する工程を含むことを特徴としている。このように、電極材料をパターニングした後に、電極材料の側端部直下に位置する絶縁膜を除去し、電極材の側端角部を露出させるようにすることで、電極材の端部の曲率半径を大きくし、電極材の端部において絶縁膜の膜厚を厚くすることが可能となる。このようにすれば、絶縁膜の絶縁耐圧および寿命の低下を引き起こさないようにできる。
【００１８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１９】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の一実施形態にかかる半導体装置の製造方法を用いて製造した半導体装置の断面構成を示す。まず、図１に基づいて半導体装置の構造について説明する。
【００２０】
図１に示す半導体装置は、電力用半導体素子としての縦型パワーＭＯＳＦＥＴ１と共のＰｏｌｙ−Ｓｉツェナーダイオード２を形成したものである。
【００２１】
半導体装置に使用されているウェハ３は、不純物濃度が３×１０¹⁹ｃｍ^-3程度で厚さ５００〜６００μｍ程度のｎ⁺型シリコンからなるｎ⁺型基板４の主表面上に、不純物濃度が１×１０¹⁶ｃｍ^-3程度で厚さ７μｍ程度のｎ^-型エピ層５が形成されたもので構成されている。このウェハ３のｎ^-型エピ層５上に縦型パワーＭＯＳＦＥＴ１とＰｏｌｙ−Ｓｉツェナーダイオード２が形成されている。
【００２２】
ＭＯＳＦＥＴ形成領域において、ｎ^-型エピ層５の表層部には、ｐ型ベース領域（チャンネルウェル領域）６が形成されていると共に、このｐ型ベース領域６の中央部に、ｐ型ベース領域６よりも接合深さが深いｐ型ディープベース領域７が形成されている。
【００２３】
また、ｐ型ディープベース領域７の表層部にはｐ型ベース領域６及びｐ型ディープベース領域７との電気的接続を図るためのｐ⁺型コンタクト領域８が形成されている。このｐ⁺型コンタクト領域８を挟むように、ｐ型ベース領域６の表層部にはｎ⁺型ソース領域９が形成されている。このｎ⁺型ソース領域９は、ｐ型ベース領域６内に形成され、ｎ^-型エピ層５によって構成されるドリフト領域５ａから離間するように形成されている。
【００２４】
そして、ｎ⁺型ソース領域９とドリフト領域５ａの間に挟まれたｐ型ベース領域６の表層部をチャネル領域とし、このチャネル領域上にゲート酸化膜１０を介してゲート電極１１が形成されている。さらに、ゲート電極１１を覆うように酸化膜１２が形成されていると共に、この酸化膜１２に形成されたコンタクトホール１２ａを通じて、Ａｌ−Ｓｉからなる配線層（ソース電極）１３がｐ⁺型コンタクト領域８及びｎ⁺型ソース領域９に電気的に接続されている。さらに、ｎ⁺型基板４の裏面側には、ドレイン電極１４が形成されている。
【００２５】
一方、ダイオード形成領域においては、ｎ^-型エピ層５の表面にＬＯＣＯＳ酸化膜１５が形成されている。このＬＯＣＯＳ酸化膜１５の上には、Ｐｏｌｙ−Ｓｉ層１６にｐ型不純物をドーピングして形成したｐ⁺型領域１６ａとｎ型不純物をドーピングして形成したｎ⁺型領域１６ｂとが形成されている。これらｐ⁺型領域１６ａとｎ⁺型領域１６ｂによってＰＮ接合が形成されている。
【００２６】
また、ｐ⁺型領域１６ａ及びｎ⁺型領域１６ｂの表面にも酸化膜１２が形成されている。この酸化膜１２は、ｎ⁺型領域１６ｂ上に配置された部分がｐ⁺型領域１６ａ上に配置された部分よりも厚く構成されている。また、この酸化膜１２にはコンタクトホール１２ｂが形成されており、このコンタクトホール１２ｂを通じて、配線層１７とｎ⁺型領域１６ｂとが電気的に接続されている。
【００２７】
そして、これらＭＯＳＦＥＴ形成領域及びダイオード形成領域を含むウェハ表面が保護膜１８によって覆われている。
【００２８】
なお、図１では現われないが、図１とは別断面において酸化膜１２に形成されたコンタクトホールを通じてゲート電極１１やｐ⁺型領域１６ａと配線層との電気的接続が成されている。
【００２９】
続いて、図２、図３に、上記構成を有する半導体装置の製造工程を示し、これらの図に基づいて半導体装置の製造方法について説明する。
【００３０】
〔図２（ａ）に示す工程〕
まず、ｎ⁺型シリコンからなる面方位が（１００）であるｎ⁺型基板４の主表面にｎ^-型エピ層５を成長させたウェハ３を用意する。そして、フォトリソグラフィ工程により、ＭＯＳＦＥＴ形成領域にｐ型ディープベース領域７を形成する。
【００３１】
次に、いわゆるＬＯＣＯＳ酸化によって、ダイオード形成領域にＬＯＣＯＳ酸化膜１５を形成したのち、ゲート酸化を行ってＭＯＳＦＥＴ形成領域にゲート酸化膜１０を形成する。
【００３２】
〔図２（ｂ）に示す工程〕
ウェハ３の全面にノンドープのＰｏｌｙ−Ｓｉ層を例えば７４００Å程度の厚みで堆積したのち、Ｐｏｌｙ−Ｓｉ層をパターニングすることでＭＯＳＦＥＴ形成領域にゲート電極１１を形成すると共に、ダイオード形成領域にＰｏｌｙ−Ｓｉ層１６を残す。そして、熱酸化を行うことでゲート電極１１及びＰｏｌｙ−Ｓｉ層１６の表面を酸化膜２１で覆う。このとき、酸化膜２１の膜厚をあまり厚くしないことが望ましい。これは、後述する増速酸化を利用する工程において、ｎ⁺型ソース領域９上及びｎ⁺型領域１６ｂ上の酸化膜厚が初期的に薄い場合の方が、より増速酸化効果が顕著に生じるためである。具体的には、本実施形態では、酸化膜２１の膜厚を６００Åとしている。
【００３３】
〔図２（ｃ）に示す工程〕
フォトリソグラフィ工程及びゲート電極１１をマスクとしたｐ型不純物のイオン注入を行なうことにより、ｎ^-型エピ層５のうち各ゲート電極１１の間に位置する部分にｐ型ベース領域（チャンネルウェル領域）６を形成する。
【００３４】
〔図３（ａ）に示す工程〕
フォトレジスト２２によって所定の領域を覆ったのち、ｎ型不純物をイオン注入する。後述のように、ｎ⁺型ソース領域９での増速酸化を利用した工程の場合、ｎ⁺型ソース領域９を形成した後にｐ型コンタクト領域８を形成するため、従来工程の場合と比べてｎ型不純物注入後にかかる熱履歴が増える。しかしながら、ＭＯＳＦＥＴ形成領域でのラッチアップ耐量の点から、ｎ⁺型ソース領域９の拡散深さは浅い方が望ましい。従って、本実施形態では、ｎ型不純物としてリン（Ｐ）より拡散係数の小さいヒ素（Ａｓ）を用いている。また、このとき、所望のダイオード特性を得るために、イオン注入条件をイオン注入エネルギー１３５ｋｅＶ、ドーズ量７．２×１０¹⁵ｃｍ^-2としている。
【００３５】
これにより、ｐ型ベース領域６の表層部、ゲート電極１１、及びＰｏｌｙ−Ｓｉ層１６にｎ型不純物がドーピングされる。この後、例えば１０５０℃、Ｎ₂雰囲気で３０分間の熱処理を施し、注入されたイオンを熱拡散させることによって、ｎ⁺型ソース領域９が形成されると共にゲート電極１１の低抵抗化が行われ、さらにＰｏｌｙ−Ｓｉ層１６にｎ⁺型領域１６ｂが形成される。
【００３６】
〔図３（ｂ）に示す工程〕
フォトレジスト２２を除去したのち熱酸化を行い、ウェハ３の表面に酸化膜１２を形成する。例えば、８７５℃のウェット雰囲気での熱酸化を行う。これにより、ウェハ３の表面のほぼ全面に酸化膜１２が形成されるが、ｎ⁺型不純物が高濃度にドーピングされた領域において増速酸化が行われ、ｎ⁺型ソース領域９、ゲート電極１１、及びＰｏｌｙ−Ｓｉ層１６のｎ⁺型領域１６ｂの表面において、他の領域よりも酸化膜１２の厚みが厚く形成される。
【００３７】
例えば、ｎ⁺型ソース領域９上の酸化膜厚が３２９０Å程度、ｐ型ディープベース領域７上の酸化膜厚が１７８０Å程度となり、Ｐｏｌｙ−Ｓｉ層１６のうちのｎ⁺型領域１６ｂ上の酸化膜厚が２４５０Å程度、Ｐｏｌｙ−Ｓｉ層１６のうちのｎ⁺型領域１６ｂ以外の部分（図１で示すｐ⁺型領域１６ａ）上の酸化膜厚が１９６０Å程度となる。つまり、本実施形態の場合、ＭＯＳＦＥＴ形成領域では、ｎ⁺型ソース領域９上とその他の部位で概ね１５１０Åの酸化膜厚差が生じるのに対し、ダイオード形成領域では、ｎ⁺型領域１６ｂとその他の部位では、概ね４９０Åしか酸化膜厚差が生じない。
【００３８】
〔図３（ｃ）に示す工程〕
ウェハ全面にｐ型不純物としてボロンのイオン注入を行う。このとき、上述したように、ＭＯＳＦＥＴ形成領域におけるｎ⁺型ソース領域９上とその他の部位での酸化膜厚差に対し、ダイオード形成領域におけるｎ⁺型領域１６ｂとその他の部位での酸化膜厚差の方が小さい。従って、ダイオード部においてｎ⁺型領域１６ｂ以外の領域には、Ｐｏｌｙ−Ｓｉ中にボロンが注入され、かつｎ⁺型領域１６ｂ上では酸化膜１２でボロンがストップする最適な加速電圧（射影飛程）を選択することが重要である。このため、本実施形態では、射影飛程のバラツキを考慮し、ボロンのイオン注入エネルギーを６０ｋｅＶに設定している。また、ダイオードの所望のＶｚを得るために、ドーズ量６．０×１０¹⁴ｃｍ^-2としている。
【００３９】
これにより、酸化膜１２の膜厚が薄くなっている領域、すなわちＭＯＳＦＥＴ形成領域のうちｎ⁺型ソース領域９の間とＰｏｌｙ−Ｓｉ層１６のうちｎ⁺型領域１６ｂ以外の部分においてｐ型不純物がドーピングされる。
【００４０】
この後、ボロンの活性化及び拡散のための熱処理を行なう。この際、ダイオードを形成し得る最低限の熱処理に抑えることが重要である。これは、既にｎ⁺型ソース領域９をＭＯＳＦＥＴ形成領域に形成しているため、必要以上の熱処理はＭＯＳＦＥＴ形成領域におけるｎ⁺型ソース領域９の拡散（接合）深さＸｊを増大させ、ラッチアップ耐量低下などのデメリットを生じさせるためである。その反面、熱処理が不足すると、ダイオード形成領域においてＰｏｌｙ−Ｓｉ深さ方向にボロンの濃度勾配が生じ、Ｐｏｌｙ−Ｓｉ層１６の表面でＰＮ接合がブレークし、例えば耐圧低下やホットキャリア等による不具合が生じることが懸念される。このため、本実施形態では、例えば１０５０℃、Ｎ₂雰囲気で３０分間の熱処理を施している。これにより、ｐ⁺型コンタクト領域８が形成されると共にＰｏｌｙ−Ｓｉ層１６にｐ⁺型領域１６ａが形成される。
【００４１】
またこのとき、酸化膜１２の膜厚が薄くなる領域の場所は、ｎ⁺型ソース領域９やｎ⁺型領域１６ｂの場所によって一義的に決定されるため、ｐ⁺型コンタクト領域８及びｐ⁺型領域１６ａがｎ⁺型ソース領域９やｎ⁺型領域１６ｂに対して自己整合的に形成される。
【００４２】
この後、酸化膜１２にコンタクトホール１２ａ、１２ｂを形成したのち、配線層１３、１７をパターニングすると共にｎ⁺型基板４の裏面にドレイン電極１４を形成し、さらにウェハ３の表面を保護膜１８で覆うことによって図１に示す半導体装置が完成する。
【００４３】
以上説明したように、本実施形態では、酸化膜の厚みの相違を利用し、ｐ⁺型コンタクト領域８とＰｏｌｙ−Ｓｉ層におけるｐ⁺型領域を形成するためのマスクを酸化膜によって行っているため、ｐ⁺型コンタクト領域８及びｐ⁺型領域の形成のために必要とされるマスクをなくすことができる。これにより、電力半導体素子と共にツェナーダイオードを形成する半導体装置の製造工程の簡略化を図ることができる。
【００４４】
さらに、従来では、ゲート電極１１を形成するためのＰｏｌｙ−Ｓｉ層とツェナーダイオード形成のためのＰｏｌｙ−Ｓｉ層とを別々に形成していたが、本実施形態ではこれらのＰｏｌｙ−Ｓｉ層を共用化しているため、さらに半導体装置の製造工程の簡略化を図ることができる。
【００４５】
また、従来では、ゲート電極１１への不純物ドープは、Ｐｏｌｙ−Ｓｉ層をウェハ全面に堆積後、そのパターニング前にリンを導入することで行なっていたが、本実施形態では、ｎ⁺型ソース領域９やｎ⁺型領域１６ｂの形成のためのイオン注入とゲート電極１１の低抵抗化のためのイオン注入とを兼用するようにしており、この点においても製造工程の簡略化を図ることができる。
【００４６】
（第２実施形態）
次に、第２実施形態について、上記第１実施形態と相違する点を中心に説明する。なお、本実施形態において第１実施形態と同一構成のものには同一符号を付してある。
【００４７】
本実施形態では、上記第１実施形態の図２（ｂ）に示す工程において、Ｐｏｌｙ−Ｓｉ層をパターニングした後、酸化膜２１を形成する前に、ＨＦを用いたゲート酸化膜１０の一部除去を行なうようにしている。すなわち、図４（ａ）に示すように、Ｐｏｌｙ−Ｓｉ層をパターニング後に、パターニングされたＰｏｌｙ−Ｓｉ層（ゲート電極１１）をマスクとしたウェットエッチングを施すことで、図４（ｂ）に示すように、ゲート酸化膜１０の露出部分を除去する。このとき、ウェットエッチングの条件をゲート酸化膜１０のうちゲート電極１１の下方に位置する部分もオーバエッチされる条件とし、ゲート電極１１の側端角部の下方も露出させるようにする。例えば、ゲート酸化膜１０の膜厚が６００Åの場合には、４：１のＨＦで２０〜３０％のオーバエッチを行なう条件とする。
【００４８】
なお、このとき、ダイオード形成領域、すなわちＬＯＣＯＳ酸化膜１５上におけるＰｏｌｙ−Ｓｉ層１６の周縁角部下方も同様に、ＬＯＣＯＳ酸化膜１５の表面が侵食されることにより露出されるようになる。
【００４９】
そして、この状態で図２（ｂ）と同様、熱酸化を行ない、エピ層５の表面、ゲート電極１１及びＰｏｌｙ−Ｓｉ層１６の表面を覆うように酸化膜２１を形成する（図４（ｃ）参照）。このとき、上記した図４（ｂ）に示す工程において、ゲート電極１１の端部の下方まで露出するようにしていることから、この領域においてＰｏｌｙ−Ｓｉの酸化が促進される。これにより、ゲート電極１１の端部が酸化によって丸まり、曲率半径が大きくなる。また、同時にダイオード形成領域においてもＰｏｌｙ−Ｓｉ層１６の端部も酸化によって丸められる。
【００５０】
また、このときの酸化をウェット酸化で行なえば、ゲート電極１１の端部の下方においてゲート酸化膜１０の膜厚がゲート電極１１の中央付近の平坦部よりも厚くなるように成長し、ゲート電極１１の端部を持ち上げ、ゲート電極１１の端部にテーパが生じる。すなわち、ゲート電極１１を構成するＰｏｌｙ−Ｓｉの端部で酸化が促進され、その領域においてＰｏｌｙ−Ｓｉの消費が進み、ゲート電極１１の角部の曲率半径が大きくされると共に、その領域におけるゲート酸化膜１０の膜厚を厚くすることができる。
【００５１】
以降の工程（図２（ｃ）、図３（ａ）〜（ｃ）参照）は、上記第１実施形態と同様である。なお、本第２実施形態では、図３（ｂ）に示す熱酸化工程は、上述の図３（ｃ）におけるボロン注入時のマスク形成工程として機能することに加え、ゲート電極１１及びｎ⁺型ソース領域９を増速酸化効果により、さらにゲート電極１１の端部の曲率半径を大きくすると共に、ゲート電極１１の端部の下方におけるゲート酸化膜１０の膜厚を厚くする工程としても機能する。
【００５２】
以上説明したように、本第２実施形態では、ゲート電極１１となるＰｏｌｙ−Ｓｉ層をパターニングした後に、ゲート酸化膜１０をゲート電極１１の側端下部に位置する部分までエッチングするようにしている。これにより、その後の熱酸化によりゲート電極１１の端部の曲率半径を大きくし、同端部においてゲート酸化膜１０の膜厚を厚くすることが可能となる。そして、ソース領域９を形成する際のイオン注入とゲート電極１１へのイオン注入を兼用することにより、製造工程の簡略化を図ることができると共に、イオン注入後に熱処理を行なうことで、よりゲート電極１１の端部の曲率半径を大きくすることができ、また、ゲート電極１１の端部においてゲート酸化膜１０の膜厚を厚くすることができる。
【００５３】
一般的に、図１に示されるようなＭＯＳＦＥＴにおいては、ゲート−ソース間の耐圧がゲート電極１１の端部の絶縁耐圧で決まる。これは、ゲート電極１１がその中央付近の平坦部に対して端部角部での曲率半径が小さいために電界集中が生じることによる。
【００５４】
これに対し、本実施形態におけるＭＯＳＦＥＴではゲート電極１１の端部の曲率半径を大きくし、ゲート電極１１の端部におけるゲート酸化膜１０の膜厚を厚くした構成としているため、ゲート酸化膜１０の絶縁耐圧や寿命を向上させることができる。また、ダイオード形成領域においてもＰｏｌｙ−Ｓｉ層１６の周縁部において、その角部が丸められている。従って、ｎ^-型エピ層（ドレイン側）に高電圧のサージが印加された場合であっても、その際の電界集中を抑制することができ、リーク防止、絶縁破壊防止に効果がある。
【００５５】
なお、本第２実施形態では、ゲート電極１１を酸化膜１２で覆うようにしているが、図５に示すように、酸化膜１２の上にさらに流動性の良好なＢＰＳＧ等の絶縁膜３０を成膜するようにしても良い。なお、図５は、ＭＯＳＦＥＴ形成領域のみを示している。
【００５６】
これは、第２実施形態に示すようにゲート電極１１を酸化膜１２のみで覆うようにした場合、図５中に示すようにゲート電極１１の端部の近傍において酸化膜１２にスリットが入る可能性があることが実験により確認されたためであり、酸化膜１２の上に流動性の良好な絶縁膜３０を成膜することで、そのようなスリットを埋めることができる。これにより、素子の信頼性をより高くすることが可能となる。
【００５７】
（他の実施形態）
上記実施形態においては、電力用半導体素子として縦型パワーＭＯＳＦＥＴを例に挙げて説明したが、この他の素子、例えば基板としてｐ型基板を使用し、ＩＧＢＴと共にツェナーダイオードを形成する場合においても本発明を適用することが可能である。
【００５８】
また、ダイオード構造としては、上記第１、第２実施形態で図示したものに限らず、例えば、特開平６−１９６７０６号公報（米国特許第５４７５２５８号明細書）に提案されているように、Ｐｏｌｙ−Ｓｉよりなるリング状の複数の等電位プレートを介挿するように構成したダイオード構造としても良い。
【００５９】
また、上記実施形態では、ｎチャネル型の縦型パワーＭＯＳＦＥＴと共にツェナーダイオードを形成する場合について説明したが、ｐチャネル型の縦型パワーＭＯＳＦＥＴの場合であっても本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置の製造方法を用いて製造した半導体装置の断面構成を示す図である。
【図２】図１に示す半導体装置の製造工程を示す図である。
【図３】図２に続く半導体装置の製造工程を示す図である。
【図４】本発明の第２実施形態における半導体装置の製造工程を示す図である。
【図５】酸化膜の上に流動性の良好な絶縁膜を成膜した場合の半導体装置の断面構成を示す図である。
【図６】従来の半導体装置の製造工程を示す図である。
【符号の説明】
１…縦型パワーＭＯＳＦＥＴ、２…Ｐｏｌｙ−Ｓｉツェナーダイオード、
３…ウェハ、６…ｐ型ベース領域、７…ｐ型ディープベース領域、
８…ｐ⁺型コンタクト領域、９…ｎ⁺型ソース領域、１０…ゲート酸化膜、
１１…ゲート電極、１２…酸化膜、１６…Ｐｏｌｙ−Ｓｉ層、
１６ａ…ｐ⁺型領域、１６ｂ…ｎ⁺型領域。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device used as a power semiconductor element, for example, a semiconductor device including a MOSFET or an IGBT.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, there is known a power semiconductor device in which a Poly-Si Zener diode is formed together with a power semiconductor element such as a MOSFET or IGBT. FIG. 6 shows a conventional manufacturing process of a semiconductor device in which a poly-Si Zener diode is formed together with a vertical power MOSFET, and a conventional method of manufacturing a semiconductor device will be described based on this figure.
[0003]
[Step shown in FIG. 6A]
First, a wafer 51 provided with an n ⁻ type epi layer 53 on an n ⁺ type substrate 52 is prepared. Then, a p-type deep base region 54 is formed in a vertical power MOSFET formation region (hereinafter referred to as a MOSFET formation region) in the n ⁻ -type epi layer 53 by a photolithography process.
[0004]
Next, after forming a LOCOS oxide film 55 in a Poly-Si Zener diode formation region (hereinafter referred to as a diode formation region) by so-called LOCOS oxidation, gate oxidation is performed to form a gate oxide film 56 in the MOSFET formation region.
[0005]
Thereafter, a Poly-Si layer is deposited on the entire surface of the wafer, phosphorus is deposited on the Poly-Si layer to reduce resistance, and then the Poly-Si layer is patterned to form a gate electrode in the MOSFET formation region. The gate electrode 57 is covered with an oxide film 58 by performing thermal oxidation. Further, after depositing the Poly-Si layer 59 again, patterning is performed to leave the Poly-Si layer 59 in the diode formation region, and thermal oxidation is performed to cover the Poly-Si layer 59 with the oxide film 60.
[0006]
Subsequently, a p-type base region (channel well region) 61 is formed in a portion of the n ⁻ -type epi layer 53 positioned between the gate electrodes 57 by a photolithography process.
[0007]
Then, after covering a predetermined region with the photoresist 62, boron (B) is ion-implanted to form a p ⁺ -type contact region 63 in the surface layer portion of the p-type deep base region 54, and a Poly-Si layer A p ⁺ -type region 59 a is formed in 59.
[0008]
[Step shown in FIG. 6B]
After removing the photoresist 62 and covering a predetermined region again with the photoresist 64, arsenic (As) is ion-implanted to form an n ⁺ -type source region 65 in the surface layer portion of the p-type base region 61. At the same time, an n ⁺ -type region 59 b is formed in the Poly-Si layer 59.
[0009]
[Step shown in FIG. 6 (c)]
After removing the photoresist 64, a rounding oxidation is performed by performing a heat treatment. As a result, an oxide film 66 is formed on almost the entire surface of the wafer 51. At this time, occurs accelerated oxidation at the surface of the n ⁺ -type region, the oxide film 66 on the surface of the n ⁺ -type region is thicker than the p ⁺ -type regions of the surface.
[0010]
Thereafter, although not shown, after forming a contact hole in the oxide film 66, an Al—Si layer as a wiring is deposited and patterned, and the wafer surface is further covered with a protective film. Thereby, a semiconductor device provided with a Zener diode together with the vertical power MOSFET is completed.
[0011]
[Problems to be solved by the invention]
Conventionally, a semiconductor device provided with a Zener diode together with a power semiconductor element is manufactured by the above process. However, further simplification of the semiconductor device manufacturing method is desired.
[0012]
The present invention has been made in view of the above points, and aims to simplify the manufacturing process of a semiconductor device provided with a diode together with a semiconductor element for semiconductor power.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, a step of preparing a semiconductor substrate (3) having a first conductivity type semiconductor layer (5), and an insulating film (10, 15) forming a non-doped electrode material (16) on the insulating film, and then patterning the electrode material to leave the electrode material on the power semiconductor element formation region and the diode formation region; A step of forming a channel formation region of the second conductivity type in the surface layer portion of the semiconductor layer and an electrode material in the power semiconductor element formation region by implanting the first conductivity type impurity after masking a predetermined region of the semiconductor substrate To form a gate electrode (11), a source region (9) of the first conductivity type in the surface layer portion of the channel formation region, and a first region in the electrode material (16) in the diode formation region. A step of forming the electrotype region (16b) and a heat treatment are performed to oxidize the surface of the electrode material including the first conductivity type region in the channel formation region including the gate electrode and the source region and the diode formation region. The step of forming the oxide film (12) and the second conductivity type impurity are ion-implanted using the oxide film as a mask to form a contact region (8) in the surface layer portion of the channel formation region, and as an electrode material in the diode formation region seen containing a step of forming a second conductivity type region (16a), a region where the second conductivity type region is formed of the electrode material, the second conductive type impurities of the oxide film as a mask is implanted It is characterized by being non-doped .
[0014]
As described above, when the oxide film is formed after the first conductivity type impurity is implanted, accelerated oxidation is performed on the region where the first conductivity type impurity is implanted, and the oxide film is formed thicker than the other regions. Therefore, if the second conductivity type region and the contact region are formed using the difference in thickness of the oxide film and using the oxide film as a mask, the mask required for forming these can be eliminated. Thereby, it is possible to simplify the manufacturing process of the semiconductor device in which the diode is formed together with the power semiconductor element.
[0015]
For example, the oxide film can be formed in a wet atmosphere at about 875 ° C. In this case, as described in claim 4, if the second conductivity type impurity is implanted by ion implantation with an energy of 60 keV, the ion implantation is not performed in the accelerated oxidation portion, and the accelerated oxidation is performed. Ion implantation can be performed in the part which is not.
[0016]
The invention according to claim 5 is the one in which the first conductivity type shown in claim 1 is n-type and the second conductivity type is p-type, and the same effect as in claim 1 can be obtained.
[0017]
In the invention according to claim 6, after the patterning of the electrode material, but before the formation of the oxide film (12), the insulating film (10 located immediately below the side end portion of the electrode material in the power semiconductor element formation region) ) And exposing the side end corners of the electrode material. In this way, after patterning the electrode material, the insulating film located immediately below the side edge of the electrode material is removed, and the side edge corners of the electrode material are exposed, whereby the curvature of the edge of the electrode material is exposed. It is possible to increase the radius and increase the thickness of the insulating film at the end of the electrode material. In this way, it is possible to prevent the insulation breakdown voltage and lifetime of the insulating film from being reduced.
[0018]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a cross-sectional configuration of a semiconductor device manufactured using the method for manufacturing a semiconductor device according to one embodiment of the present invention. First, the structure of the semiconductor device will be described with reference to FIG.
[0020]
The semiconductor device shown in FIG. 1 is formed by forming a Poly-Si Zener diode 2 together with a vertical power MOSFET 1 as a power semiconductor element.
[0021]
The wafer 3 used in the semiconductor device has an impurity concentration on the main surface of the n ⁺ type substrate 4 made of n ⁺ type silicon 4 having an impurity concentration of about 3 × 10 ¹⁹ cm ⁻³ and a thickness of about 500 to 600 μm. 1 × 10 ¹⁶ cm having a thickness of approximately 7μm at about ^-3 n ^- -type epitaxial layer 5 is composed of those formed. A vertical power MOSFET 1 and a Poly-Si Zener diode 2 are formed on the n ⁻ type epi layer 5 of the wafer 3.
[0022]
In the MOSFET formation region, a p-type base region (channel well region) 6 is formed in the surface layer portion of the n ⁻ -type epi layer 5, and the p-type base region 6 is formed at the center of the p-type base region 6. A p-type deep base region 7 having a deeper junction depth is formed.
[0023]
A p ⁺ type contact region 8 for electrical connection with the p type base region 6 and the p type deep base region 7 is formed on the surface layer portion of the p type deep base region 7. An n ⁺ type source region 9 is formed in the surface layer portion of the p type base region 6 so as to sandwich the p ⁺ type contact region 8. The n ⁺ type source region 9 is formed in the p type base region 6 and is formed so as to be separated from the drift region 5 a constituted by the n ⁻ type epi layer 5.
[0024]
A surface layer portion of the p-type base region 6 sandwiched between the n ⁺ -type source region 9 and the drift region 5a is used as a channel region, and a gate electrode 11 is formed on the channel region via a gate oxide film 10. Yes. Further, an oxide film 12 is formed so as to cover the gate electrode 11, and a wiring layer (source electrode) 13 made of Al—Si is formed into a p ⁺ -type contact region through a contact hole 12 a formed in the oxide film 12. 8 and n ⁺ -type source region 9 are electrically connected. Further, a drain electrode 14 is formed on the back side of the n ⁺ type substrate 4.
[0025]
On the other hand, in the diode formation region, a LOCOS oxide film 15 is formed on the surface of the n ⁻ -type epi layer 5. On the LOCOS oxide film 15, a p ⁺ type region 16a formed by doping the poly-Si layer 16 with p type impurities and an n ⁺ type region 16b formed by doping n type impurities are formed. Yes. A PN junction is formed by the p ⁺ type region 16a and the n ⁺ type region 16b.
[0026]
An oxide film 12 is also formed on the surfaces of the p ⁺ type region 16a and the n ⁺ type region 16b. The oxide film 12 is configured such that the portion disposed on the n ⁺ -type region 16b is thicker than the portion disposed on the p ⁺ -type region 16a. Further, a contact hole 12b is formed in the oxide film 12, and the wiring layer 17 and the n ⁺ -type region 16b are electrically connected through the contact hole 12b.
[0027]
The wafer surface including these MOSFET formation region and diode formation region is covered with a protective film 18.
[0028]
Although not shown in FIG. 1, the gate electrode 11 and the p ⁺ -type region 16a are electrically connected to the wiring layer through a contact hole formed in the oxide film 12 in a cross section different from that in FIG.
[0029]
Next, FIGS. 2 and 3 show a manufacturing process of the semiconductor device having the above-described configuration, and a manufacturing method of the semiconductor device will be described based on these drawings.
[0030]
[Step shown in FIG. 2 (a)]
First, a wafer 3 is prepared in which an n ⁻ type epi layer 5 is grown on the main surface of an n ⁺ type substrate 4 made of n ⁺ type silicon and having a plane orientation of (100). Then, a p-type deep base region 7 is formed in the MOSFET formation region by a photolithography process.
[0031]
Next, after forming the LOCOS oxide film 15 in the diode formation region by so-called LOCOS oxidation, gate oxidation is performed to form the gate oxide film 10 in the MOSFET formation region.
[0032]
[Step shown in FIG. 2 (b)]
After depositing a non-doped Poly-Si layer on the entire surface of the wafer 3 to a thickness of about 7400 mm, for example, the Poly-Si layer is patterned to form the gate electrode 11 in the MOSFET formation region and the Poly-Si layer in the diode formation region. Leave layer 16. And the surface of the gate electrode 11 and the Poly-Si layer 16 is covered with the oxide film 21 by performing thermal oxidation. At this time, it is desirable not to make the oxide film 21 too thick. This is because the accelerated oxidation effect is more remarkable when the oxide film thickness on the n ⁺ -type source region 9 and the n ⁺ -type region 16b is initially thin in the process using accelerated oxidation, which will be described later. This is because it occurs. Specifically, in this embodiment, the thickness of the oxide film 21 is 600 mm.
[0033]
[Step shown in FIG. 2 (c)]
By performing ion implantation of p-type impurities using the photolithography process and the gate electrode 11 as a mask, a p-type base region (channel well region) is formed in a portion located between the gate electrodes 11 in the n ⁻ -type epilayer 5. 6 is formed.
[0034]
[Step shown in FIG. 3 (a)]
After a predetermined region is covered with the photoresist 22, n-type impurities are ion-implanted. As described below, when the process using the accelerated oxidation at the n ⁺ -type source region 9, to form a p-type contact region 8 after forming the n ⁺ -type source region 9, as compared with the conventional process Thermal history increases after n-type impurity implantation. However, it is desirable that the n ⁺ type source region 9 has a shallow diffusion depth from the viewpoint of latch-up resistance in the MOSFET formation region. Therefore, in this embodiment, arsenic (As) having a smaller diffusion coefficient than phosphorus (P) is used as the n-type impurity. At this time, in order to obtain desired diode characteristics, the ion implantation conditions are an ion implantation energy of 135 keV and a dose of 7.2 × 10 ¹⁵ cm ⁻² .
[0035]
As a result, the surface layer portion of the p-type base region 6, the gate electrode 11, and the Poly-Si layer 16 are doped with n-type impurities. Thereafter, a heat treatment is performed, for example, at 1050 ° C. for 30 minutes in an N ₂ atmosphere to thermally diffuse the implanted ions, thereby forming the n ⁺ type source region 9 and reducing the resistance of the gate electrode 11. Further, an n ⁺ type region 16 b is formed in the Poly-Si layer 16.
[0036]
[Step shown in FIG. 3B]
After removing the photoresist 22, thermal oxidation is performed to form an oxide film 12 on the surface of the wafer 3. For example, thermal oxidation is performed in a wet atmosphere at 875 ° C. As a result, an oxide film 12 is formed on almost the entire surface of the wafer 3, but accelerated oxidation is performed in a region doped with n ⁺ -type impurities at a high concentration, whereby the n ⁺ -type source region 9 and the gate electrode 11 are formed. In addition, on the surface of the n ⁺ -type region 16b of the Poly-Si layer 16, the oxide film 12 is formed thicker than other regions.
[0037]
For example, the oxide film thickness on the n ⁺ -type source region 9 is about 3290 mm, the oxide film thickness on the p-type deep base region 7 is about 1780 mm, and the oxide film on the n ⁺ -type region 16 b in the Poly-Si layer 16 The thickness is about 2450 mm, and the oxide film thickness on the portion other than the n ⁺ type region 16b (the p ⁺ type region 16a shown in FIG. 1) of the Poly-Si layer 16 is about 1960 mm. In other words, in the present embodiment, an oxide film thickness difference of approximately 1510 mm occurs on the n ⁺ type source region 9 and other parts in the MOSFET formation region, whereas in the diode formation region, the n ⁺ type region 16b and the other In this part, only a difference of 490 mm in oxide film thickness occurs.
[0038]
[Step shown in FIG. 3 (c)]
Boron ions are implanted as p-type impurities over the entire wafer surface. At this time, as described above, the oxide film thickness at the n ⁺ -type source region 9 in the MOSFET formation region and other portions is different from the oxide film thickness at the n ⁺ -type region 16b in the diode formation region and other portions. The difference is smaller. Therefore, in the diode portion, regions other than the n ⁺ -type region 16b are injected with boron into Poly-Si, and the optimum acceleration voltage (projection range) at which the boron stops at the oxide film 12 on the n ⁺ -type region 16b. ) Is important. For this reason, in this embodiment, the ion implantation energy of boron is set to 60 keV in consideration of variations in the projection range. Further, in order to obtain a desired Vz of the diode, the dose amount is 6.0 × 10 ¹⁴ cm ⁻² .
[0039]
As a result, the p-type impurity in the region where the oxide film 12 is thin, that is, between the n ⁺ -type source region 9 in the MOSFET formation region and in the portion other than the n ⁺ -type region 16 b in the Poly-Si layer 16. Is doped.
[0040]
Thereafter, heat treatment for activating and diffusing boron is performed. At this time, it is important to suppress the heat treatment to a minimum that can form a diode. This is because the n ⁺ -type source region 9 has already been formed in the MOSFET formation region, so that the heat treatment more than necessary increases the diffusion (junction) depth Xj of the n ⁺ -type source region 9 in the MOSFET formation region and latch-up This is to cause a demerit such as a decrease in the resistance. On the other hand, if the heat treatment is insufficient, a boron concentration gradient occurs in the Poly-Si depth direction in the diode formation region, the PN junction breaks on the surface of the Poly-Si layer 16, and there is a problem such as a breakdown voltage drop or hot carriers. I am concerned that it will occur. For this reason, in this embodiment, for example, heat treatment is performed for 30 minutes in an N ₂ atmosphere at 1050 ° C. As a result, the p ⁺ -type contact region 8 is formed, and the p ⁺ -type region 16 a is formed in the Poly-Si layer 16.
[0041]
At this time, the location of the region where the thickness of the oxide film 12 is reduced is uniquely determined by the location of the n ⁺ -type source region 9 and the n ⁺ -type region 16 b, so that the p ⁺ -type contact region 8 and p ⁺ The type region 16a is formed in a self-aligned manner with respect to the n ⁺ type source region 9 and the n ⁺ type region 16b.
[0042]
Thereafter, contact holes 12 a and 12 b are formed in the oxide film 12, the wiring layers 13 and 17 are patterned, the drain electrode 14 is formed on the back surface of the n ⁺ type substrate 4, and the surface of the wafer 3 is covered with the protective film 18. The semiconductor device shown in FIG. 1 is completed.
[0043]
As described above, in this embodiment, the mask for forming the p ⁺ type contact region 8 and the p ⁺ type region in the Poly-Si layer is made of the oxide film by utilizing the difference in thickness of the oxide film. Therefore, the masks required for forming the p ⁺ type contact region 8 and the p ⁺ type region can be eliminated. Thereby, the manufacturing process of the semiconductor device which forms a Zener diode with a power semiconductor element can be simplified.
[0044]
Furthermore, in the past, a Poly-Si layer for forming the gate electrode 11 and a Poly-Si layer for forming a Zener diode were separately formed, but in this embodiment, these Poly-Si layers are shared. Therefore, the manufacturing process of the semiconductor device can be further simplified.
[0045]
Conventionally, impurity doping to the gate electrode 11 has been performed by introducing phosphorus after patterning the Poly-Si layer on the entire surface of the wafer, but in this embodiment, an n ⁺ type source region is used. 9 and the ion implantation for forming the n ⁺ -type region 16b and the ion implantation for reducing the resistance of the gate electrode 11 are combined, and the manufacturing process can be simplified also in this respect. .
[0046]
(Second Embodiment)
Next, the second embodiment will be described focusing on differences from the first embodiment. In addition, in this embodiment, the same code | symbol is attached | subjected to the thing of the same structure as 1st Embodiment.
[0047]
In the present embodiment, in the step shown in FIG. 2B of the first embodiment, after patterning the Poly-Si layer and before forming the oxide film 21, a part of the gate oxide film 10 using HF is formed. so that Nau line removal. That is, as shown in FIG. 4A, after patterning the Poly-Si layer, wet etching is performed using the patterned Poly-Si layer (gate electrode 11) as a mask, so that the pattern shown in FIG. Thus, the exposed portion of the gate oxide film 10 is removed. At this time, the wet etching conditions are such that the portion of the gate oxide film 10 located below the gate electrode 11 is also over-etched so that the lower side corners of the gate electrode 11 are also exposed. For example, when the thickness of the gate oxide film 10 is 600 mm, the overetching is performed by 20 to 30% with 4: 1 HF.
[0048]
At this time, the surface of the LOCOS oxide film 15 is similarly exposed by eroding the diode forming region, that is, below the peripheral corner portion of the Poly-Si layer 16 on the LOCOS oxide film 15.
[0049]
Then, in this state, as in FIG. 2B, thermal oxidation is performed, and an oxide film 21 is formed so as to cover the surface of the epi layer 5, the gate electrode 11, and the surface of the Poly-Si layer 16 (FIG. 4C). )reference). At this time, in the step shown in FIG. 4B, since it is exposed to the lower part of the end portion of the gate electrode 11, the oxidation of Poly-Si is promoted in this region. As a result, the end of the gate electrode 11 is rounded by oxidation, and the radius of curvature is increased. At the same time, the end of the Poly-Si layer 16 is also rounded by oxidation in the diode formation region.
[0050]
If the oxidation at this time is performed by wet oxidation, the gate oxide film 10 is grown below the edge of the gate electrode 11 so that the thickness of the gate oxide film 10 is thicker than the flat portion near the center of the gate electrode 11. 11 is lifted, and the end of the gate electrode 11 is tapered. That is, oxidation is promoted at the end of Poly-Si constituting the gate electrode 11, consumption of Poly-Si proceeds in that region, the radius of curvature at the corner of the gate electrode 11 is increased, and the gate in that region The film thickness of the oxide film 10 can be increased.
[0051]
The subsequent steps (see FIG. 2C and FIGS. 3A to 3C) are the same as in the first embodiment. In the second embodiment, the thermal oxidation process shown in FIG. 3B functions as a mask formation process at the time of boron implantation in FIG. 3C described above, and in addition, the gate electrode 11 and the n ⁺ type. The source region 9 functions as a step of increasing the radius of curvature of the end portion of the gate electrode 11 and increasing the thickness of the gate oxide film 10 below the end portion of the gate electrode 11 by the accelerated oxidation effect.
[0052]
As described above, in the second embodiment, after patterning the Poly-Si layer to be the gate electrode 11, the gate oxide film 10 is etched to a portion located below the side edge of the gate electrode 11. . As a result, the radius of curvature of the end portion of the gate electrode 11 can be increased by subsequent thermal oxidation, and the thickness of the gate oxide film 10 can be increased at the end portion. Further, by combining the ion implantation for forming the source region 9 and the ion implantation to the gate electrode 11, the manufacturing process can be simplified, and the gate electrode can be further processed by performing a heat treatment after the ion implantation. 11 can be increased in radius of curvature, and the thickness of the gate oxide film 10 can be increased at the end of the gate electrode 11.
[0053]
In general, in a MOSFET as shown in FIG. 1, the gate-source breakdown voltage is determined by the breakdown voltage at the end of the gate electrode 11. This is because the gate electrode 11 has an electric field concentration because the radius of curvature at the end corner is smaller than the flat portion near the center.
[0054]
On the other hand, in the MOSFET according to the present embodiment, the radius of curvature at the end of the gate electrode 11 is increased and the thickness of the gate oxide film 10 at the end of the gate electrode 11 is increased. Withstand voltage and life can be improved. Also in the diode formation region, the corners are rounded at the periphery of the Poly-Si layer 16. Therefore, even when a high-voltage surge is applied to the n ⁻ -type epi layer (drain side), electric field concentration at that time can be suppressed, which is effective in preventing leakage and preventing dielectric breakdown.
[0055]
In the second embodiment, the gate electrode 11 is covered with the oxide film 12. However, as shown in FIG. 5, an insulating film 30 such as BPSG having better fluidity is formed on the oxide film 12. A film may be formed. FIG. 5 shows only the MOSFET formation region.
[0056]
This is because when the gate electrode 11 is covered only with the oxide film 12 as shown in the second embodiment, a slit can enter the oxide film 12 in the vicinity of the end of the gate electrode 11 as shown in FIG. This is because it has been confirmed by experiments that the slits can be filled by forming the insulating film 30 with good fluidity on the oxide film 12. Thereby, the reliability of the element can be further increased.
[0057]
(Other embodiments)
In the above-described embodiment, the vertical power MOSFET has been described as an example of the power semiconductor element. However, in the case where a p-type substrate is used as another element, for example, a p-type substrate is used, and a zener diode is formed together with the IGBT. The invention can be applied.
[0058]
Further, the diode structure is not limited to that shown in the first and second embodiments, and for example, as proposed in Japanese Patent Laid-Open No. 6-196706 (US Pat. No. 5,475,258), Poly It is good also as a diode structure comprised so that the ring-shaped equipotential plate which consists of -Si may be inserted.
[0059]
In the above-described embodiment, the case where the Zener diode is formed together with the n-channel type vertical power MOSFET has been described. However, the present invention can be applied even to the case of the p-channel type vertical power MOSFET. is there.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cross-sectional configuration of a semiconductor device manufactured using a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
2 is a diagram showing a manufacturing process of the semiconductor device shown in FIG. 1; FIG.
FIG. 3 is a diagram illustrating the manufacturing process of the semiconductor device, following FIG. 2;
FIG. 4 is a diagram showing a manufacturing process of a semiconductor device in a second embodiment of the present invention.
FIG. 5 is a diagram showing a cross-sectional configuration of a semiconductor device when an insulating film with good fluidity is formed on an oxide film.
FIG. 6 is a diagram showing a manufacturing process of a conventional semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Vertical power MOSFET, 2 ... Poly-Si Zener diode,
3 ... wafer, 6 ... p-type base region, 7 ... p-type deep base region,
8... P ⁺ type contact region, 9... N ⁺ type source region, 10... Gate oxide film,
DESCRIPTION OF SYMBOLS 11 ... Gate electrode, 12 ... Oxide film, 16 ... Poly-Si layer,
16a... P ⁺ type region, 16b... N ⁺ type region.

Claims

In a method for manufacturing a semiconductor device in which a diode (2) is formed together with a power semiconductor element (1) on a semiconductor substrate,
Providing a semiconductor substrate (3) having a first conductivity type semiconductor layer (5);
Forming an insulating film (10, 15) on the semiconductor layer;
A step of leaving the electrode material on the power semiconductor element formation region and the diode formation region by patterning the electrode material after disposing a non-doped electrode material (16) on the insulating film;
Forming a second conductivity type channel formation region in a surface layer portion of the semiconductor layer;
By masking a predetermined region of the semiconductor substrate and then implanting a first conductivity type impurity, a gate electrode (11) is formed by the electrode material in the power semiconductor element formation region, and in the surface layer portion of the channel formation region Forming a first conductivity type source region (9), and further forming a first conductivity type region (16b) in a predetermined region of the electrode material (16) in the diode formation region;
Heat treatment is performed to oxidize the surface of the electrode material including the first conductivity type region in the channel formation region including the gate electrode and the source region and the diode formation region, and an oxide film (12) is formed on the surface. Forming, and
A second conductivity type impurity is ion-implanted using the oxide film as a mask to form a contact region (8) in a surface layer portion of the channel formation region, and a second conductivity type region (16a) is formed in the electrode material in the diode formation region. ) forming a, only including,
A region of the electrode material in which the second conductivity type region is formed is non-doped until the second conductivity type impurity is ion-implanted using the oxide film as a mask. Method.

In the step of forming the oxide film, accelerated oxidation is performed on the surface of the gate electrode, the surface of the source region, and the surface of the first conductivity type region,
2. The semiconductor according to claim 1, wherein in the step of forming the contact region and the second conductivity type region, the second conductivity type impurity is allowed to pass through a region of the oxide film that is not subjected to accelerated oxidation. Device manufacturing method.

3. The method of manufacturing a semiconductor device according to claim 1, wherein in the step of forming the oxide film, the oxide film is formed in a wet atmosphere at 875 ° C. 4.

4. The method of manufacturing a semiconductor device according to claim 3, wherein the step of forming the contact region and the second conductivity type region is performed by ion implantation with an energy of 60 keV.

In a method for manufacturing a semiconductor device in which a diode (2) is formed together with a power semiconductor element (1) on a semiconductor substrate,
preparing a semiconductor substrate (3) having an n-type semiconductor layer (5);
Forming an insulating film (10, 15) on the n-type semiconductor layer;
A step of leaving the electrode material on the power semiconductor element formation region and the diode formation region by patterning the electrode material after disposing a non-doped electrode material (16) on the insulating film;
Forming a p-type channel formation region in a surface layer portion of the n-type semiconductor layer;
By masking a predetermined region of the semiconductor substrate and then implanting an n-type impurity, a gate electrode (11) is formed by the electrode material in the power semiconductor element formation region and at the surface layer portion of the p-type channel formation region forming an n-type source region (9), and further forming an n-type region (16b) in a predetermined region of the electrode material (16) in the diode formation region;
The surface of the electrode material including the n-type region in the channel formation region including the gate electrode and the n-type source region and the n-type region in the diode formation region is oxidized, and an oxide film (12) is formed on the surface. Forming, and
A p-type impurity is ion-implanted using the oxide film as a mask to form a p-type contact region (8) in a surface layer portion of the p-type channel formation region, and a p-type region (16a) is formed on the electrode material in the diode formation region. ) forming a, only including,
A method of manufacturing a semiconductor device , wherein a region of the electrode material where the p-type region is formed is non-doped until a p-type impurity is ion-implanted using the oxide film as a mask .

After the patterning of the electrode material, and before the formation of the oxide film (12), the insulating film (10) located immediately below the side end portion of the electrode material in the power semiconductor element formation region is removed. 6. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of exposing a side end corner of the electrode material.