JP4211084B2

JP4211084B2 - Manufacturing method of semiconductor device

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Publication number: JP4211084B2
Application number: JP13469298A
Authority: JP
Inventors: 育也松下
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-04-28
Filing date: 1998-04-28
Publication date: 2009-01-21
Anticipated expiration: 2018-04-28
Also published as: JPH11312684A

Description

【０００１】
【発明の属する技術分野】
本発明は、バイポーラ型トランジスタを含む半導体装置及びその製造方法に関し、特に、耐圧性及び高速動作性に優れた高集積半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
バイポーラ型トランジスタ構造を有する半導体装置は、例えばｐ型のシリコン基板内に形成されたｎ型のコレクタ領域、該コレクタ領域に接合するｐ型のベース領域及び該ベース領域に接合するｎ型のエミッタ領域を備える。一般的に、ベース領域はエミッタ領域を取り囲んで配置され、コレクタ領域はベース領域を取り囲んで配置されている。
【０００３】
また、コレクタ領域には、該コレクタ領域内の不純物濃度より高い不純物濃度を有し該コレクタ領域の導電型と同一導電型を示す低抵抗部が設けられ、ベース領域には、高速動作を図るための、該ベース領域内の不純物濃度より高い不純物濃度を有し該コレクタ領域の導電型と同一導電型を示す外部ベース部が設けられている。低抵抗部及び外部ベース部は、それぞれ、コレクタ領域に埋め込まれている。
低抵抗部及び外部ベース部は、それぞれ、コレクタ領域及びベース領域の電気接続部を構成し、これにより、バイポーラ型トランジスタの高速化が図られる。
【０００４】
このような半導体装置の従来の製造では、ベース領域及びエミッタ領域を形成するための不純物の導入領域を規定するマスクの形成後、該マスクの両側のコレクタ領域を形成するための拡散領域に、外部ベース部及び低抵抗部が、それぞれ、マスクの各側の側面に近接して対称的に埋め込まれて形成される。
そのため、前記バイポーラ型トランジスタ構造では、エミッタ領域と外部ベース部との最短距離及びエミッタ領域と低抵抗部との最短距離は、等しく形成されている。
【０００５】
【発明が解決しようとする課題】
ところで、バイポーラ型トランジスタ構造では、一般的に、エミッタ領域と低抵抗部との間の最短距離は、トランジスタ素子の耐圧性に大きな影響を与え、該耐圧性を高めるために、エミッタ領域と低抵抗部との間の最短距離を大きく設定する必要がある。また、エミッタ領域と外部ベース部との最短距離は、トランジスタ素子の高速動作性に大きな影響を与え、該高速動作性を高めるために、エミッタ領域と外部ベース部との最短距離を小さく設定する必要がある。
【０００６】
ところが、前記したような従来なバイポーラ型トランジスタでは、低抵抗部及び外部ベース部はエミッタ領域の両側に対称的に配置されており、前記両最短距離は等しくなる。このことから、耐圧性の向上を図るためにエミッタ領域及び低抵抗部間の距離を大きく形成すると、エミッタ領域及び外部ベース部間の距離も大きくなり、そのため、高速動作性が低下する。他方、高速動作性の向上を図るためにエミッタ領域及び外部ベース部間の距離を小さく形成すると、エミッタ領域及び低抵抗部間の距離も小さくなることから、耐圧性が低下する。いずれにしても、素子の耐圧性及び高速動作性を共に高めることはできなかった。
そのため、耐圧性及び高速動作性に優れたバイポーラ型トランジスタを含む半導体装置及びその製造方法が望まれていた。
【０００７】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
【００１１】
〈構成１〉
本発明に係る半導体装置の製造方法は、ｐ型またはｎ型の二つの導電型のうちのいずれか一方の導電型を示す半導体結晶基板に、二つの導電型のうちの他方の導電型を示す拡散領域を形成すること、該拡散領域の中央部上に、上層及び下層からなる積層構造を有する積層マスクを形成すること、拡散領域における外部ベース部の形成のための第１の領域を除く領域を覆い且つ上層の上面に至る第１の補助マスクと積層マスクとで構成された第１のイオン注入用マスクを用いた選択イオン注入により、一方の導電型を示す外部ベース部を形成すること、第１の補助マスクを除去し、拡散領域における低抵抗部の形成のための第２の領域を除く領域を覆い且つ上層の上面に至る第２の補助マスクと積層マスクとで構成された第２のイオン注入用マスクを用いた選択イオン注入により、他方の導電型を示す低抵抗部を形成することを含む。
【００１２】
本発明の製造方法は、前記した外部ベース部の形成のための第１の領域へのイオン注入に際して、積層マスクの第１の領域に近接する側部を、第１のイオン注入用マスクの縁部として、選択的なイオン注入が行われ、前記した低抵抗部の形成のための第２の領域へのイオン注入に際して、積層マスクの第２の領域に近接する側面に形成された該側面を覆う側壁部を、第２のイオン注入用マスクの一部として、選択的なイオン注入が行われ、その後、側壁部及び上層を除去し、下層を熱酸化抑制作用を有する抑制膜とした熱酸化により、拡散領域上に酸化膜が形成され、その後、下層が除去され、酸化膜をイオン注入用マスクとしたイオン注入により、外部ベース部に接続する一方の導電型を示すベース領域の形成のための一方の導電型の不純物が拡散領域の一部に導入され、その後、他方の導電型を示すエミッタ領域の形成のための他方の導電型の不純物がベース領域の酸化膜により規定される部分に導入され、ベース領域及びエミッタ領域を除く拡散領域で他方の導電型を示すコレクタ領域が構成されることを特徴とする。
【００１３】
〈作用〉
本発明に係るバイポーラ型トランジスタを含む半導体装置の製造方法では、外部ベース部が、積層マスクの外部ベース部に近接する側面に側壁部がない状態で、第１の領域へのイオン注入により形成される。他方、低抵抗部が、積層マスクの低抵抗部に近接する側面に側壁部が配置されて形成された状態で、第２の領域へのイオン注入により形成される。また、エミッタ領域は、側壁部を除去した後、積層マスクの下層を用いて形成された酸化膜により規定される。このことから、エミッタ領域と、低抵抗部及び外部ベース部との両最短距離間に、側壁部の幅寸法すなわち側壁部の有無に応じた差が生じる。これにより、エミッタ領域と低抵抗部との最短距離は、エミッタ領域と外部ベース部との最短距離よりも側壁部の幅寸法分長く形成される。
【００１４】
従って、本発明に係る半導体装置の製造方法によれば、エミッタ領域と低抵抗部との最短距離及びエミッタ領域と外部ベース部との最短距離を、それぞれ、トランジスタ素子の耐圧性及び高速動作性を高めるに最適な値に設定することができることから、耐圧性及び高速動作性のうちいずれか一方の特性を犠牲にすることなく、両特性に優れるバイポーラ型トランジスタを含む半導体装置を容易に製造することができる。
【００１５】
外部ベース部の形成のために、積層マスク全側面を覆う側壁部を形成した後積層マスクの第１の領域に近接する側面上の側壁部を除去し、その後、第１の領域へのイオン注入を行うことができる。
【００１６】
また、外部ベース部の形成のために、積層マスク全側面を覆う側壁部の形成に先立って、第１の領域へのイオン注入を行うことができる。
これにより、側壁部を部分的に除去することなく、外部ベース部を形成することができる。
【００１７】
積層マスクの下層の側面を、等方性エッチングにより、積層マスクの側面を規定する上層の縁部よりも後退させることができる。
等方性エッチングとして、熱燐酸を用いたウェットエッチングを利用することができ、また、これに代えて、フッ素イオンを用いた等方性ドライエッチングを利用することができる。
このような段階的な積層マスクを用いることにより、該積層マスクに形成される側壁部の幅寸法の増大を招くことなく、低抵抗部とエミッタ領域との距離を増大することができる。従って、前記側壁部の幅寸法の増大により起因する製造上のデメリットを招くことなく、耐圧性の向上を図ることができる。
【００１８】
半導体結晶基板として、シリコン結晶を用いることができ、積層マスクの上層を、シリコン酸化膜で形成することができ、積層マスクの下層を、シリコン窒化膜で形成することができる。
また、側壁部をシリコン酸化膜で形成することができる。
【００１９】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例１〉
図１は、本発明に係るバイポーラ型トランジスタを含む半導体装置の具体例１の断面図を示す。
本発明に係る半導体装置１０では、半導体基板として、ｐ型のシリコン基板１１が用いられている。このシリコン基板には、該基板の表面からみて上面１２ａがほぼ円形で示される平板状のｎ型のエミッタ領域１２と、該エミッタ領域の下面１２ｂを取り囲んで配置された円形皿状のｐ型のベース領域１３と、該ベース領域の下面１３ａを取り囲んで配置されたｎ型のコレクタ領域１４とが設けられている。
【００２０】
ベース領域１３の下面には、該ベース領域の外縁からエミッタ領域１２の径方向外方へ向けて伸びる外部ベース部１５が設けられている。外部ベース部１５は、従来よく知られているように、ベース領域１３と同一導電型のｐ型を示し、また、ベース領域１３とベース電極１６との間に電気的に良好なオーミック接続を得るために、外部ベース部１５に添加された不純物の濃度は、ベース領域のそれよりも高く設定されている。
【００２１】
コレクタ領域１４の上面には、低抵抗部１７が設けられている。該低抵抗部１７は、従来よく知られているように、コレクタ領域１４と同一導電型のｎ型を示し、また、コレクタ領域１４とコレクタ電極１８との間に電気的に良好なオーミック接続を得るために、低抵抗部１７に添加された不純物の濃度は、コレクタ領域１４のそれよりも高く設定されている。
外部ベース部１５及び低抵抗部１７は、それぞれ、エミッタ領域１２の両側のコレクタ領域１４内に埋められて配置されている。
【００２２】
また、エミッタ領域１２の上面には、該領域への電気的な接続のための配線部分として、ｎ型を示す導電型の不純物が添加された多結晶シリコン１９が設けられている。
【００２３】
図示の例では、エミッタ領域１２とコレクタ領域１４との間に介在するベース領域１３の厚さ寸法は、エミッタ領域１２の中心軸２０に関して対称的に設定されている。
しかし、エミッタ領域１２の一側に配置されている外部ベース部１５とエミッタ領域１２との間には、ベース領域１３の外縁部の厚みによる間隔Ｌ１のみが存在するのに対し、エミッタ領域１２の他側に配置されている低抵抗部１７とエミッタ領域１２との間には、ベース領域１３の外縁部の厚みによる間隔Ｌ１に加えて、さらに、該外縁部と低抵抗部１７との間のコレクタ領域１４の一部によって規定される間隔Ｌ２が存在する。そのため、エミッタ領域１２と低抵抗部１７との最短距離Ｌ１とＬ２との和は、エミッタ領域１２と外部ベース部１５との最短距離Ｌ１よりもＬ２分、長く形成されている。
【００２４】
ベース領域１３に設けられる高濃度不純物を含む外部ベース部１５及びコレクタ領域１４に設けられる高濃度不純物を含む低抵抗部１７は、従来よく知られているように、前記オーミックコンタクトを可能にすると共に、素子の高速化を可能とする。しかも、前記したように、エミッタ領域１２と外部ベース部１５との間に印加される電圧に比較して高い電圧が印加されるエミッタ領域１２と低抵抗部１７との間の最短距離（Ｌ１＋Ｌ２）は、エミッタ領域１２と外部ベース部１５との間の最短距離（Ｌ１）よりも大きく設定されていることから、素子の高い耐圧性が得られる。
【００２５】
このような高速動作性及び耐圧性の両特性に優れた半導体装置１０は、例えば図２及び図３に示された製造工程により、製造することができる。
図２及び図３は、本発明に係るバイポーラ型トランジスタを含む半導体装置の具体例１の製造工程を示す。
図２（ａ）に示されているように、例えば前記したｐ型のシリコン基板１１には、素子分離のための高濃度不純物拡散層からなるｐ型の素子分離拡散領域２１及び該素子分離拡散領域上の例えば１００００Åの厚さ寸法を有するシリコン酸化膜２２が形成される。この素子分離拡散領域２１及びシリコン酸化膜２２からなる素子分離構造により、バイポーラ型トランジスタのための素子領域２３が規定されている。
【００２６】
素子領域２３には、従来よく知られているように、ｎ型の不純物が拡散され、この拡散により、活性領域２４が形成されている。該活性領域すなわち拡散領域２４の上面に、例えば１００〜１５０Åの厚さ寸法を有するシリコン酸化膜２５が、パッド酸化膜として形成されている。このシリコン酸化膜２５のほぼ中央部上に、平面形状がほぼ円形のシリコン窒化膜２６が形成される。また、該シリコン窒化膜上に、シリコン酸化膜２７が形成されている。このシリコン窒化膜２６及びシリコン酸化膜２７により、積層マスク２８が構成される。
この積層マスク２８の形成について、フォトリソグラフ及びエッチングが利用されている。
【００２７】
積層マスク２８の表面を含む半導体基板１１上の全面に例えばＣＶＤ法を用いて、シリコン酸化膜が形成される。その後、選択的なエッチングにより、図２（ｂ）に示されているように、積層マスク２８の全側面を覆う側壁部２９が形成される。側壁部２９は、幅寸法Ｗを有する。
【００２８】
側壁部２９の形成後、前記外部ベース部１５を形成するために、フォトリソグラフにより、図２（ｃ）に示されているように、フォトレジストからなる第１の補助マスク３０が形成される。該第１の補助マスクをエッチングマスクとして、拡散領域２４上にエッチングを施すことにより、積層マスク２８の側面に形成された第１の補助マスク３０から露出された側壁部２９ａ及びシリコン酸化膜２７の一半２７ａが、除去される。この第１の補助マスク３０とシリコン酸化膜２７ａが除去された積層マスク２８とにより、第１のイオン注入用マスク３１が構成され、これにより、外部ベース部１５の形成領域すなわち第１の領域３２が規定される。
【００２９】
その後、第１のイオン注入用マスク３１を用いた選択イオン注入により、第１の領域３２に、例えばホウ素がｐ型不純物として注入され、このｐ型の不純物が添加された第１の領域３２により、外部ベース部１５が形成される。
外部ベース部１５は、積層マスク２８の側面に形成された側壁部２９の一側２９ａが除去された状態で形成されることから、この外部ベース部１５の積層マスク２８に近接する側面１５ａは、積層マスク２８の側面より規定される。
【００３０】
外部ベース部１５を形成した後、前記低抵抗部１７を形成するために、第１の補助マスク３０が除去される。その後、フォトリソグラフにより、図３（ａ）に示されているように、フォトレジストからなる第２の補助マスク３３が、外部ベース部１５を覆って形成される。この第２の補助マスク３３は、外部ベース部１５上から、積層マスク２８のシリコン窒化膜２６の露出面部上に伸びる。図示の例では、第２の補助マスク３３は、さらにシリコン酸化膜２７の他半２７ｂに伸びている。この第２の補助マスク３３と、シリコン酸化膜２７ｂが残った積層マスク２８と、積層マスク２８の側面に残った側壁部２９の他側２９ｂとにより、第２のイオン注入用マスク３４が構成され、これにより、低抵抗部１７の形成領域すなわち第２の領域３５が規定される。
【００３１】
その後、第２の領域３５に、第２のイオン注入用マスク３４を用いた例えばリンをｎ型不純物とするイオン注入が行われ、このｎ型の不純物が添加された第２の領域３５により、低抵抗部１７が形成される。
低抵抗部１７は、積層マスク２８の側面に形成された側壁部２９ｂが設けられた状態で形成されることから、この低抵抗部１７の積層マスク２８に近接する側面１７ａと、積層マスク２８の側面との間には、側壁部２９ｂの幅寸法Ｗによる間隔が存在する。
【００３２】
低抵抗部１７を形成した後、図２（ｂ）に示されているように、第２の補助マスク３３、側壁部２９の他側２９ｂ及びシリコン酸化膜２７の他半２７ｂが除去される。この除去により露出するシリコン窒化膜２６を熱酸化の抑制マスクとして、素子領域２３に熱酸化が行われ、これにより、外部ベース部１５及び低抵抗部１７を覆って拡散領域２４上に、酸化膜３６が、シリコン酸化膜２２から伸長するように形成される。この酸化膜３６は、拡散領域２４上のシリコン窒化膜２６によって露出された面部を覆い、さらに、シリコン窒化膜２６の縁部下に入り込む。このことから、酸化膜３６の縁部で規定される内縁３６ａと低抵抗部１７の内縁３６ａに近接する前記側面１７ａとの間隔は、前記内縁３６ａと外部ベース部１５の内縁３６ａに近接する前記側面１５ａとの間隔に比較して、前記側壁部２９の幅寸法Ｗ分、大きくなる。
酸化膜３６の形成後、円形の平面形状を示すシリコン窒化膜２６が除去される。この除去により、酸化膜３６に覆われない領域３７が露出する。
【００３３】
領域３７に、ベース領域１３の形成のための例えばホウ素をｐ型の不純物として注入することにより、図２（ｂ）に示されているように、ｎ型を示す拡散領域２４の中央部に、ｐ型領域２４ａが形成される。このｐ型領域２４ａの縁部は、外部ベース部１５に至るが、前記幅寸法Ｗ分により、低抵抗部１７に至らない。そのため、ｐ型領域２４ａは、外部ベース部１５に電気的に接続されるが、低抵抗部１７の側面１７ａとの間に、間隔Ｌ２を置く。
拡散領域２４内へのｐ型領域２４ａの形成により、拡散領域２４内のｐ型領域２４ａの外方部分２４ｂで、コレクタ領域１４が構成される。
【００３４】
その後、例えばＣＶＤ法を用いて、多結晶シリコン１９が、シリコン基板１１上の全面を覆って形成される。この多結晶シリコン１９に、砒素などのｎ型の不純物イオン注入を行うことにより、ｎ型の不純物が、多結晶シリコン１９下の領域３７へ拡散する。この拡散により、ｐ型領域２４ａ内には、ｎ型のエミッタ領域１２が構成される。また、ｐ型領域２４ａのエミッタ領域１２を除く部分で、ｐ型のベース領域１３が構成される。
ベース領域１３の厚さ寸法は、前記不純物の拡散により形成されることから、前記円形のシリコン窒化膜２６による中心軸２０に関してほぼ対称であり、このベース領域１３の外縁部の厚さ寸法は、トランジスタ素子としての所定の性能を確保する上で、必要な、従来とほぼ同様な値Ｌ１に設定されている。
【００３５】
エミッタ領域１２、ベース領域１３及びコレクタ領域１４を形成した後、図３（ｃ）に示されているように、多結晶シリコン１９が選択的に酸化される。この多結晶シリコンは、エミッタ領域１２の配線として利用される。その後、図１に示されているように、従来よく知られたようなコンタクトホール、該コンタクトホールに関連した前記電極１６及び１８が形成される。
【００３６】
図示の例では、前記したように、エミッタ領域１２の一側に配置されている外部ベース部１５とエミッタ領域１２との間には、ベース領域１３の外縁部の厚みＬ１による間隔が形成される。これに対し、エミッタ領域１２の他側に配置されている低抵抗部１７とエミッタ領域１２との間には、ベース領域１３の外縁部の厚みＬ１及び該外縁部と低抵抗部１７との間にある間隔Ｌ２による間隔が形成される。これにより、エミッタ領域１２と低抵抗部１７との最短距離Ｌ１とＬ２との和が、エミッタ領域１２と外部ベース部１５との最短距離Ｌ１よりもＬ２分、長くなる。
従って、本発明に係る半導体装置１０の製造方法によれば、耐圧性及び高速動作性の両特性に優れるバイポーラ型トランジスタを含む半導体装置１０を容易に製造することができる。
【００３７】
前記したところでは、エミッタ領域１２及び低抵抗部１７間の最短距離を従来より長く設定し、しかも、該最短距離をエミッタ領域１２及び外部ベース部１５間の最短距離と異ならせるために、積層マスク２８の側面を覆う側壁部２９を形成した後、該側壁部を部分的に除去し、その後、外部ベース部１５が形成される半導体装置１０の製造方法について説明した。これに代えて、具体例２で示すように、積層マスク２８の側面を覆う側壁部２９の形成に先だって、外部ベース部１５を形成することができる。
【００３８】
〈具体例２〉
図４及び図５は、本発明に係るバイポーラ型トランジスタを含む半導体装置４０の具体例２の製造工程を示す。
図４及び図５に示されている半導体装置４０の製造工程では、前記した図２及び図３に示された製造工程におけると同様に、ｐ型のシリコン基板１１及び該基板上に形成された積層マスク２８が用いられている。
【００３９】
この積層マスク２８は、前記図２（ａ）と実質的に同様なステップを示す図４（ａ）に示されているように、ｎ型の拡散領域２４上に形成されたシリコン窒化膜２６及びシリコン酸化膜２７により構成される。
拡散領域２４が形成されている素子領域２３は、シリコン基板１１に形成された素子分離拡散領域２１及び該領域上のシリコン酸化膜２２からなる素子分離構造により規定される。
【００４０】
素子領域２３に、外部ベース部１５を形成するために、フォトリソグラフにより、図４（ａ）に示されているように、フォトレジストからなる第１の補助マスク４１が、積層マスク２８の上面に至って形成される。この第１の補助マスク４１及び積層マスク２８で構成された第１のイオン注入用マスク４２を用いて、該第１のイオン注入用マスクによって規定された第１の領域３２に、例えばホウ素をｐ型不純物とするイオン注入により、図４（ｂ）に示されているように、ｐ型の外部ベース部１５が形成される。
この外部ベース部１５の積層マスク２８に近接する側面１５ａは、積層マスク２８の側面より規定される。
【００４１】
外部ベース部１５の形成後、第１の補助マスク４１が除去される。その後、素子領域２３に、例えば熱燐酸を用いたウェットエッチングあるいはフッ素イオンを用いた等方性ドライエッチングを施すことにより、積層マスク２８の下層すなわちシリコン窒化膜２６の縁部が除去される。すなわち、シリコン窒化膜２６の側面２６ａは、積層マスク２８の上層すなわちシリコン酸化膜２７の側面２７ｃよりも後退させられる。側面２６ａと側面２７ｃとの間隔は、所望のＷ１の値となっている。このＷ１の間隔により、積層マスク２８は、段階的な形状となる。
【００４２】
間隔Ｗ１の形成後、積層マスク２８の表面を含む素子領域２３上の全面に例えばＣＶＤ法を行うことにより、シリコン酸化膜が形成される。その後、選択的なエッチングにより、図４（ｃ）に示されているように、シリコン酸化膜２７の側面２７ｃにより規定される積層マスク２８の全側面を覆う側壁部２９が形成される。側壁部２９は、前記したと同様に、例えば幅寸法Ｗを有する。
【００４３】
側壁部２９の形成後、低抵抗部１７を形成するために、素子領域２３上にフォトリソグラフが行われ、これにより、フォトレジストからなる第２の補助マスク４３が、外部ベース部１５を覆って形成される。第２の補助マスク４３は、外部ベース部１５上から、積層マスク２８の上に伸びている。
第２の補助マスク４３と、積層マスク２８と、側壁部２９とで構成された第２のイオン注入用マスク４４を用いて、該第２のイオン注入用マスクにより規定された第２の領域３５に、例えばリンをｎ型不純物とするイオン注入を行うことにより、ｎ型の低抵抗部１７が形成される。
【００４４】
図示の例では、外部ベース部１５の形成は、側壁部２９の形成前に行われることから、側壁部２９を部分的に除去する必要はない。そのため、具体例１の製造工程に必要であった、外部ベース部１５を形成するために、側壁部２９を部分的に除去するエッチング処理が不要になる。
【００４５】
また、図示の例では、積層マスク２８のシリコン窒化膜２６及びシリコン酸化膜２７間に段差寸法Ｗ１が設定されていることから、側面１７ａと前記シリコン窒化膜２６の側面２６ａとの間には、段差寸法Ｗ１及び側壁部２９の幅寸法Ｗによる間隔（Ｗ＋Ｗ１）が存在する。
【００４６】
低抵抗部１７を形成した後、前記した半導体装置１０の製造工程におけると同様に、図５（ａ）及び図５（ｂ）に示されているように、第２のイオン注入用マスク４４が除去される。その後、シリコン窒化膜２６を用いた熱酸化により、シリコン窒化膜２６の縁部下に入り込む酸化膜３６が形成される。該酸化膜を用いて、エミッタ領域１２、ベース領域１３およびコレクタ領域１４が形成される。
【００４７】
このベース領域１３の外縁部は、外部ベース部１５に至るが、低抵抗部１７の側面１７ａとの間に、間隔Ｌ３を置く。しかも、この間隔Ｌ３は、前記低抵抗部１７の側面１７ａと前記シリコン窒化膜２６の側面２６ａとの間隔（Ｗ＋Ｗ１）により、前記具体例１の製造工程における間隔Ｌ２よりも大きくなる。
【００４８】
エミッタ領域１２、ベース領域１３及びコレクタ領域１４の形成後、前記具体例１の製造工程におけると同様に、図５（ｃ）に示されているように、従来よく知られた多結晶シリコンからなる配線１９、電極１６及び１８が形成される。
【００４９】
図示の例では、前記した具体例１の製造工程におけると同様に、外部ベース部１５とエミッタ領域１２との間には、ベース領域１３の外縁部の厚みＬ１′による間隔が形成され、これに対し、低抵抗部１７とエミッタ領域１２との間には、ベース領域１３の外縁部の厚みＬ１′及び該外縁部と低抵抗部１７との間隔Ｌ３による間隔が形成される。これにより、エミッタ領域１２と低抵抗部１７との最短距離Ｌ１′とＬ３との和が、エミッタ領域１２と外部ベース部１５との最短距離Ｌ１′よりもＬ３分、長く設定される。しかも、間隔Ｌ３は、前記具体例１の間隔Ｌ２より大きく形成されることから、低抵抗部１７とエミッタ領域１２との間隔は、より一層大きくなる。
【００５０】
また、具体例２では、段階的な形状を有する積層マスク２８を用いることにより、外部ベース部１５及び低抵抗部１７を覆う酸化膜３６は、積層マスク２８の側面２７ｃより後退させた側面２６ａを有するシリコン窒化膜２６の縁部下に入り込んで形成されることから、この酸化膜３６により規定される領域３７にイオン注入を行うことにより形成されたベース領域１３の厚さ寸法Ｌ１′は、具体例１におけるＬ１よりも大きくなる。
【００５１】
従って、本発明に係る具体例２の半導体装置４０の製造方法によれば、前記したように、側壁部２９の部分的な除去工程を施すことなく、また、側壁部２９の幅寸法を増大させることなく、エミッタ領域１２と低抵抗部１７とのより大きな間隔を得ることができ、しかも、ベース領域１３の厚さ寸法の増大により、必要に応じて、エミッタ領域１２と外部ベース部１５との間の耐圧性を高めることができる。これにより、半導体装置４０の耐圧性をより一層高めることができる。
【００５２】
具体例２の製造上で利用された段階的な形状を有する積層マスク２８を具体例１に製造に適用することができる。
【００５３】
【発明の効果】
本発明に係るバイポーラ型トランジスタを含む半導体装置では、エミッタ領域と低抵抗部との最短距離は、エミッタ領域と外部ベース部との最短距離よりも長く設定され、これにより、エミッタ領域及び低抵抗部間の最短距離を、所望の耐圧性を得るに最適な値に設定することができると共に、エミッタ領域及び外部ベース部間の最短距離を、前記エミッタ領域及び低抵抗部間の最短距離よりも小さな、所望の高速動作性を確保し得るに最適な値に設定することができる。
従って、本発明に係る半導体装置によれば、耐圧性及び高速動作性の両特性に優れたバイポーラ型トランジスタ素子を含む半導体装置を提供することができる。
【００５４】
本発明に係るバイポーラ型トランジスタを含む半導体装置の製造方法では、前記したように、外部ベース部ための第１の領域へのイオン注入に際し、積層マスクに実質的に側壁部がない状態で、イオン注入が行われ、他方、低抵抗部のための第２の領域へのイオン注入に際し、積層マスクに側壁部が形成された状態で、イオン注入が行われる。このことから、エミッタ領域と、低抵抗部及び外部ベース部との両最短距離間に、側壁部の幅寸法に応じた差が生じることから、エミッタ領域と低抵抗部との最短距離は、エミッタ領域と外部ベース部との最短距離よりも側壁部幅寸法長く形成される。
【００５５】
従って、本発明に係る半導体装置の製造方法によれば、エミッタ領域と低抵抗部との最短距離及びエミッタ領域と外部ベース部との最短距離を、それぞれ、トランジスタ素子の耐圧性及び高速動作性を高めるに最適な値に設定することができることから、耐圧性及び高速動作性のうちいずれか一方の特性を犠牲にすることなく、両特性に優れるバイポーラ型トランジスタを含む半導体装置を容易に製造することができる。
【図面の簡単な説明】
【図１】本発明に係るバイポーラ型トランジスタを含む半導体装置の具体例１を示す断面図である。
【図２】本発明に係る具体例１の製造工程を示す断面図（その１）である。
【図３】本発明に係る具体例１の製造工程を示す断面図（その２）である。
【図４】本発明に係る具体例２の製造工程を示す断面図（その１）である。
【図５】本発明に係る具体例２の製造工程を示す断面図（その２）である。
【符号の説明】
１０、４０半導体装置
１１シリコン基板
１２エミッタ領域
１３ベース領域
１４コレクタ領域
１５外部ベース部
１７低抵抗部
２３素子領域
２４拡散領域
２６シリコン窒化膜（下層）
２７シリコン酸化膜（上層）
２８積層マスク
２９側壁部
３０、４１第１の補助マスク
３１、４２第１のイオン注入用マスク
３２第１の領域
３３、４３第２の補助マスク
３４、４４第２のイオン注入用マスク
３５第２の領域
３６酸化膜
Ｌ１、Ｌ１′ ベース領域の厚さ寸法（エミッタ領域及び外部ベース部間の最短距離）
Ｌ１＋Ｌ２、Ｌ１′＋Ｌ３エミッタ領域及び低抵抗部間の最短距離[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device including a bipolar transistor and a method for manufacturing the same, and more particularly to a highly integrated semiconductor device excellent in withstand voltage and high-speed operation and a method for manufacturing the same.
[0002]
[Prior art]
A semiconductor device having a bipolar transistor structure includes, for example, an n-type collector region formed in a p-type silicon substrate, a p-type base region joined to the collector region, and an n-type emitter region joined to the base region. Is provided. Generally, the base region is disposed so as to surround the emitter region, and the collector region is disposed so as to surround the base region.
[0003]
Further, the collector region is provided with a low resistance portion having an impurity concentration higher than that in the collector region and showing the same conductivity type as that of the collector region, and the base region is provided for high-speed operation. An external base portion having an impurity concentration higher than that in the base region and having the same conductivity type as that of the collector region is provided. The low resistance portion and the external base portion are each embedded in the collector region.
The low resistance portion and the external base portion constitute an electrical connection portion between the collector region and the base region, respectively, thereby increasing the speed of the bipolar transistor.
[0004]
In the conventional manufacture of such a semiconductor device, after forming a mask that defines an impurity introduction region for forming a base region and an emitter region, an external region is formed in a diffusion region for forming collector regions on both sides of the mask. The base portion and the low resistance portion are formed so as to be symmetrically embedded adjacent to the side surface on each side of the mask.
Therefore, in the bipolar transistor structure, the shortest distance between the emitter region and the external base portion and the shortest distance between the emitter region and the low resistance portion are formed to be equal.
[0005]
[Problems to be solved by the invention]
By the way, in the bipolar transistor structure, generally, the shortest distance between the emitter region and the low resistance portion has a large influence on the breakdown voltage of the transistor element. It is necessary to set the shortest distance between the parts large. In addition, the shortest distance between the emitter region and the external base has a great influence on the high-speed operability of the transistor element. In order to improve the high-speed operability, the shortest distance between the emitter region and the external base must be set small. There is.
[0006]
However, in the conventional bipolar transistor as described above, the low resistance portion and the external base portion are symmetrically arranged on both sides of the emitter region, and the shortest distances are equal. For this reason, if the distance between the emitter region and the low resistance portion is increased in order to improve the breakdown voltage, the distance between the emitter region and the external base portion is also increased, so that high-speed operability is deteriorated. On the other hand, if the distance between the emitter region and the external base portion is made small in order to improve the high-speed operability, the distance between the emitter region and the low resistance portion also becomes small, so that the pressure resistance decreases. In any case, it has been impossible to improve both the pressure resistance and high-speed operation of the element.
Therefore, there has been a demand for a semiconductor device including a bipolar transistor excellent in pressure resistance and high-speed operation and a manufacturing method thereof.
[0007]
[Means for Solving the Problems]
  The present invention adopts the following configuration in order to solve the above points..
[0011]
  <Constitution1>
  According to the method of manufacturing a semiconductor device of the present invention, a semiconductor crystal substrate exhibiting one of two conductivity types, p-type and n-type, exhibits the other conductivity type of the two conductivity types. Forming a diffusion region, forming a laminated mask having a laminated structure composed of an upper layer and a lower layer on a central portion of the diffusion region, and a region excluding the first region for forming an external base portion in the diffusion region Forming an external base portion showing one conductivity type by selective ion implantation using a first ion implantation mask composed of a first auxiliary mask and a laminated mask that covers the upper surface and reaches the upper surface of the upper layer; The second auxiliary mask is formed by removing the first auxiliary mask, covering the region excluding the second region for forming the low resistance portion in the diffusion region, and reaching the upper surface of the upper layer and the laminated mask. For ion implantation By selective ion implantation using the click includes forming a low resistance portion showing the other conductivity type.
[0012]
In the manufacturing method of the present invention, when the ion implantation into the first region for forming the external base portion described above is performed, the side portion close to the first region of the laminated mask is placed on the edge of the first ion implantation mask. As the portion, selective ion implantation is performed, and when the ion implantation into the second region for forming the low resistance portion described above, the side surface formed on the side surface adjacent to the second region of the stacked mask is used. Thermal oxidation using the side wall portion to be covered as a part of the second ion implantation mask and then removing the side wall portion and the upper layer and using the lower layer as a suppression film having a thermal oxidation suppressing action Thus, an oxide film is formed on the diffusion region, and then the lower layer is removed, and by ion implantation using the oxide film as an ion implantation mask, a base region showing one conductivity type connected to the external base portion is formed. Impurities of one conductivity type Is introduced into a part of the diffusion region, and then an impurity of the other conductivity type for forming an emitter region showing the other conductivity type is introduced into a portion defined by the oxide film of the base region, and the base region and the emitter A collector region having the other conductivity type is formed in the diffusion region excluding the region.
[0013]
  <Productionfor>
  In the method for manufacturing a semiconductor device including a bipolar transistor according to the present invention, the external base portion is formed by ion implantation into the first region in a state where there is no side wall portion on the side surface close to the external base portion of the stacked mask. The On the other hand, the low resistance portion is formed by ion implantation into the second region in a state where the side wall portion is disposed on the side surface close to the low resistance portion of the laminated mask. The emitter region is defined by an oxide film formed by using the lower layer of the laminated mask after removing the side wall portion. From this, a difference according to the width dimension of the side wall part, that is, the presence or absence of the side wall part occurs between the shortest distances between the emitter region and the low resistance part and the external base part. Thereby, the shortest distance between the emitter region and the low resistance portion is formed longer than the shortest distance between the emitter region and the external base portion by the width dimension of the side wall portion.
[0014]
Therefore, according to the method for manufacturing a semiconductor device of the present invention, the shortest distance between the emitter region and the low resistance portion and the shortest distance between the emitter region and the external base portion are respectively set to have a withstand voltage property and a high speed operation property of the transistor element. Since it can be set to an optimum value for increasing, it is possible to easily manufacture a semiconductor device including a bipolar transistor that is excellent in both characteristics without sacrificing one of the characteristics of withstand voltage and high-speed operation. Can do.
[0015]
In order to form the external base portion, after forming the side wall portion covering all the side surfaces of the lamination mask, the side wall portion on the side surface adjacent to the first region of the lamination mask is removed, and then ion implantation into the first region is performed. It can be performed.
[0016]
Further, in order to form the external base portion, ion implantation into the first region can be performed prior to the formation of the side wall portion covering all the side surfaces of the laminated mask.
Thereby, an external base part can be formed, without removing a side wall part partially.
[0017]
The side surface of the lower layer of the laminated mask can be made to recede from the edge of the upper layer that defines the side surface of the laminated mask by isotropic etching.
As isotropic etching, wet etching using hot phosphoric acid can be used. Alternatively, isotropic dry etching using fluorine ions can be used.
By using such a stepwise laminated mask, the distance between the low resistance portion and the emitter region can be increased without increasing the width dimension of the side wall portion formed in the laminated mask. Accordingly, the pressure resistance can be improved without incurring the manufacturing disadvantage caused by the increase in the width of the side wall.
[0018]
A silicon crystal can be used as the semiconductor crystal substrate, the upper layer of the stacking mask can be formed of a silicon oxide film, and the lower layer of the stacking mask can be formed of a silicon nitride film.
Further, the side wall portion can be formed of a silicon oxide film.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
<Specific example 1>
FIG. 1 is a sectional view of a specific example 1 of a semiconductor device including a bipolar transistor according to the present invention.
In the semiconductor device 10 according to the present invention, a p-type silicon substrate 11 is used as a semiconductor substrate. The silicon substrate includes a flat plate-shaped n-type emitter region 12 whose upper surface 12a is substantially circular when viewed from the surface of the substrate, and a circular dish-shaped p-type element disposed so as to surround the lower surface 12b of the emitter region. A base region 13 and an n-type collector region 14 disposed so as to surround the lower surface 13a of the base region are provided.
[0020]
On the lower surface of the base region 13, an external base portion 15 extending from the outer edge of the base region toward the radially outer side of the emitter region 12 is provided. As is well known in the art, the external base portion 15 has the same conductivity type as that of the base region 13, and obtains an electrically good ohmic connection between the base region 13 and the base electrode 16. Therefore, the concentration of the impurity added to the external base portion 15 is set higher than that of the base region.
[0021]
A low resistance portion 17 is provided on the upper surface of the collector region 14. As is well known in the art, the low resistance portion 17 exhibits an n-type having the same conductivity type as that of the collector region 14, and has an electrically good ohmic connection between the collector region 14 and the collector electrode 18. In order to obtain this, the concentration of the impurity added to the low resistance portion 17 is set higher than that of the collector region 14.
The external base portion 15 and the low resistance portion 17 are disposed so as to be buried in the collector regions 14 on both sides of the emitter region 12.
[0022]
On the upper surface of the emitter region 12, a polycrystalline silicon 19 to which an n-type conductivity type impurity is added is provided as a wiring portion for electrical connection to the region.
[0023]
In the illustrated example, the thickness dimension of the base region 13 interposed between the emitter region 12 and the collector region 14 is set symmetrically with respect to the central axis 20 of the emitter region 12.
However, only an interval L1 due to the thickness of the outer edge of the base region 13 exists between the external base portion 15 disposed on one side of the emitter region 12 and the emitter region 12, whereas the emitter region 12 Between the low resistance portion 17 and the emitter region 12 arranged on the other side, in addition to the distance L1 depending on the thickness of the outer edge portion of the base region 13, further between the outer edge portion and the low resistance portion 17 is provided. There is an interval L2 defined by a portion of the collector region 14. Therefore, the sum of the shortest distances L1 and L2 between the emitter region 12 and the low resistance portion 17 is longer than the shortest distance L1 between the emitter region 12 and the external base portion 15 by L2.
[0024]
The external base portion 15 containing high concentration impurities provided in the base region 13 and the low resistance portion 17 containing high concentration impurities provided in the collector region 14 enable the ohmic contact as is well known in the art. The device can be speeded up. Moreover, as described above, the shortest distance (L1 + L2) between the emitter region 12 and the low resistance portion 17 to which a higher voltage is applied than the voltage applied between the emitter region 12 and the external base portion 15. Is set to be larger than the shortest distance (L1) between the emitter region 12 and the external base portion 15, so that a high breakdown voltage of the element can be obtained.
[0025]
Such a semiconductor device 10 excellent in both high-speed operability and pressure resistance can be manufactured, for example, by the manufacturing process shown in FIGS.
2 and 3 show a manufacturing process of the first specific example of the semiconductor device including the bipolar transistor according to the present invention.
As shown in FIG. 2A, for example, the above-described p-type silicon substrate 11 includes a p-type element isolation diffusion region 21 including a high-concentration impurity diffusion layer for element isolation and the element isolation diffusion. A silicon oxide film 22 having a thickness dimension of, for example, 10,000 mm on the region is formed. The element isolation structure composed of the element isolation diffusion region 21 and the silicon oxide film 22 defines an element region 23 for a bipolar transistor.
[0026]
As is well known in the art, n-type impurities are diffused in the element region 23, and an active region 24 is formed by this diffusion. On the upper surface of the active region, that is, the diffusion region 24, a silicon oxide film 25 having a thickness dimension of, for example, 100 to 150 mm is formed as a pad oxide film. A silicon nitride film 26 having a substantially circular planar shape is formed on a substantially central portion of the silicon oxide film 25. A silicon oxide film 27 is formed on the silicon nitride film. The silicon nitride film 26 and the silicon oxide film 27 constitute a laminated mask 28.
Photolithography and etching are used for forming the laminated mask 28.
[0027]
A silicon oxide film is formed on the entire surface of the semiconductor substrate 11 including the surface of the laminated mask 28 by using, for example, a CVD method. Thereafter, by selective etching, as shown in FIG. 2B, a side wall portion 29 that covers all side surfaces of the laminated mask 28 is formed. Side wall portion 29 has a width dimension W.
[0028]
After the formation of the side wall portion 29, a first auxiliary mask 30 made of a photoresist is formed by photolithography to form the external base portion 15 as shown in FIG. 2C. Etching is performed on the diffusion region 24 using the first auxiliary mask as an etching mask, so that the side wall portion 29a and the silicon oxide film 27 exposed from the first auxiliary mask 30 formed on the side surface of the laminated mask 28 are formed. Half 27a is removed. The first auxiliary mask 30 and the laminated mask 28 from which the silicon oxide film 27a has been removed constitute a first ion implantation mask 31, whereby the formation region of the external base portion 15, that is, the first region 32 is formed. Is defined.
[0029]
Thereafter, by selective ion implantation using the first ion implantation mask 31, for example, boron is implanted as a p-type impurity into the first region 32, and the first region 32 to which this p-type impurity is added is used. The outer base portion 15 is formed.
Since the outer base portion 15 is formed in a state where one side 29a of the side wall portion 29 formed on the side surface of the lamination mask 28 is removed, the side surface 15a adjacent to the lamination mask 28 of the outer base portion 15 is It is defined from the side surface of the laminated mask 28.
[0030]
After forming the external base portion 15, the first auxiliary mask 30 is removed in order to form the low resistance portion 17. Thereafter, as shown in FIG. 3A, a second auxiliary mask 33 made of a photoresist is formed so as to cover the external base portion 15 by photolithography. The second auxiliary mask 33 extends from the outer base portion 15 onto the exposed surface portion of the silicon nitride film 26 of the laminated mask 28. In the illustrated example, the second auxiliary mask 33 further extends to the other half 27 b of the silicon oxide film 27. The second auxiliary mask 33, the laminated mask 28 in which the silicon oxide film 27b remains, and the other side 29b of the side wall 29 remaining on the side surface of the laminated mask 28 constitute a second ion implantation mask 34. Thereby, the formation region of the low resistance portion 17, that is, the second region 35 is defined.
[0031]
Thereafter, ion implantation using, for example, phosphorus as an n-type impurity using the second ion implantation mask 34 is performed on the second region 35, and the second region 35 to which the n-type impurity is added A low resistance portion 17 is formed.
Since the low resistance portion 17 is formed with the side wall portion 29b formed on the side surface of the laminated mask 28, the side surface 17a of the low resistance portion 17 adjacent to the laminated mask 28 and the laminated mask 28 There is an interval between the side surface 29b due to the width dimension W of the side wall portion 29b.
[0032]
After the low resistance portion 17 is formed, as shown in FIG. 2B, the second auxiliary mask 33, the other side 29b of the side wall portion 29, and the other half 27b of the silicon oxide film 27 are removed. The element region 23 is subjected to thermal oxidation using the silicon nitride film 26 exposed by this removal as a thermal oxidation suppression mask, thereby covering the external base portion 15 and the low resistance portion 17 on the diffusion region 24. 36 is formed to extend from the silicon oxide film 22. The oxide film 36 covers the surface exposed by the silicon nitride film 26 on the diffusion region 24, and further enters under the edge of the silicon nitride film 26. From this, the distance between the inner edge 36a defined by the edge of the oxide film 36 and the side surface 17a adjacent to the inner edge 36a of the low resistance portion 17 is set to be close to the inner edge 36a and the inner edge 36a of the outer base portion 15. Compared to the distance from the side surface 15a, the side wall portion 29 becomes larger by the width dimension W.
After the formation of the oxide film 36, the silicon nitride film 26 having a circular planar shape is removed. By this removal, a region 37 not covered with the oxide film 36 is exposed.
[0033]
By implanting, for example, boron for forming the base region 13 into the region 37 as a p-type impurity, as shown in FIG. 2B, in the central portion of the n-type diffusion region 24, A p-type region 24a is formed. The edge portion of the p-type region 24a reaches the external base portion 15, but does not reach the low resistance portion 17 due to the width dimension W. For this reason, the p-type region 24 a is electrically connected to the external base portion 15, but the interval L <b> 2 is placed between the p-type region 24 a and the side surface 17 a of the low resistance portion 17.
By forming the p-type region 24 a in the diffusion region 24, the collector region 14 is formed by the outer portion 24 b of the p-type region 24 a in the diffusion region 24.
[0034]
Thereafter, the polycrystalline silicon 19 is formed so as to cover the entire surface of the silicon substrate 11 by using, for example, a CVD method. By implanting n-type impurity ions such as arsenic into the polycrystalline silicon 19, n-type impurities diffuse into the region 37 under the polycrystalline silicon 19. By this diffusion, an n-type emitter region 12 is formed in the p-type region 24a. Further, the p-type base region 13 is formed in a portion of the p-type region 24a excluding the emitter region 12.
Since the thickness dimension of the base region 13 is formed by the diffusion of the impurities, it is substantially symmetrical with respect to the central axis 20 by the circular silicon nitride film 26. The thickness dimension of the outer edge of the base region 13 is It is set to a value L1 that is substantially the same as that required in the prior art, in order to ensure a predetermined performance as a transistor element.
[0035]
After forming the emitter region 12, the base region 13, and the collector region 14, the polycrystalline silicon 19 is selectively oxidized as shown in FIG. This polycrystalline silicon is used as the wiring of the emitter region 12. Thereafter, as shown in FIG. 1, contact holes as well known in the art and the electrodes 16 and 18 associated with the contact holes are formed.
[0036]
In the illustrated example, as described above, a gap is formed between the external base portion 15 disposed on one side of the emitter region 12 and the emitter region 12 by the thickness L1 of the outer edge portion of the base region 13. . On the other hand, between the low resistance portion 17 disposed on the other side of the emitter region 12 and the emitter region 12, the thickness L <b> 1 of the outer edge portion of the base region 13 and between the outer edge portion and the low resistance portion 17. An interval by the interval L2 is formed. Thus, the sum of the shortest distances L1 and L2 between the emitter region 12 and the low resistance portion 17 is longer than the shortest distance L1 between the emitter region 12 and the external base portion 15 by L2.
Therefore, according to the method for manufacturing the semiconductor device 10 according to the present invention, it is possible to easily manufacture the semiconductor device 10 including a bipolar transistor that is excellent in both breakdown voltage characteristics and high-speed operation characteristics.
[0037]
As described above, in order to set the shortest distance between the emitter region 12 and the low resistance portion 17 longer than the conventional one, and to make the shortest distance different from the shortest distance between the emitter region 12 and the external base portion 15, a laminated mask is used. The manufacturing method of the semiconductor device 10 in which the side wall portion 29 covering the side surfaces 28 is formed, the side wall portion is partially removed, and then the external base portion 15 is formed has been described. Instead, as shown in the specific example 2, the external base portion 15 can be formed prior to the formation of the side wall portion 29 that covers the side surface of the laminated mask 28.
[0038]
<Specific example 2>
4 and 5 show a manufacturing process of the second specific example of the semiconductor device 40 including the bipolar transistor according to the present invention.
In the manufacturing process of the semiconductor device 40 shown in FIGS. 4 and 5, the p-type silicon substrate 11 and the semiconductor device 40 formed on the substrate are formed as in the manufacturing process shown in FIGS. A laminated mask 28 is used.
[0039]
As shown in FIG. 4A showing steps substantially similar to those in FIG. 2A, the laminated mask 28 includes a silicon nitride film 26 formed on the n-type diffusion region 24 and The silicon oxide film 27 is used.
The element region 23 in which the diffusion region 24 is formed is defined by an element isolation structure including an element isolation diffusion region 21 formed on the silicon substrate 11 and a silicon oxide film 22 on the region.
[0040]
In order to form the external base portion 15 in the element region 23, a first auxiliary mask 41 made of a photoresist is formed on the upper surface of the laminated mask 28 by photolithography, as shown in FIG. Is formed. Using the first ion implantation mask 42 composed of the first auxiliary mask 41 and the laminated mask 28, boron, for example, is added to the first region 32 defined by the first ion implantation mask. As shown in FIG. 4B, a p-type external base portion 15 is formed by ion implantation as a type impurity.
A side surface 15 a of the external base portion 15 that is close to the lamination mask 28 is defined by a side surface of the lamination mask 28.
[0041]
After the formation of the external base portion 15, the first auxiliary mask 41 is removed. Thereafter, wet etching using hot phosphoric acid or isotropic dry etching using fluorine ions, for example, is performed on the element region 23 to remove the lower layer of the laminated mask 28, that is, the edge of the silicon nitride film 26. That is, the side surface 26 a of the silicon nitride film 26 is made to recede from the upper layer of the stacked mask 28, that is, the side surface 27 c of the silicon oxide film 27. The distance between the side surface 26a and the side surface 27c is a desired value of W1. Due to the interval of W1, the laminated mask 28 has a stepped shape.
[0042]
After the formation of the interval W1, a silicon oxide film is formed on the entire surface of the element region 23 including the surface of the laminated mask 28 by, for example, the CVD method. Thereafter, by selective etching, as shown in FIG. 4C, a side wall portion 29 that covers all side surfaces of the laminated mask 28 defined by the side surfaces 27c of the silicon oxide film 27 is formed. The side wall portion 29 has a width dimension W, for example, as described above.
[0043]
After the side wall portion 29 is formed, photolithography is performed on the element region 23 in order to form the low resistance portion 17, whereby the second auxiliary mask 43 made of a photoresist covers the external base portion 15. It is formed. The second auxiliary mask 43 extends from the outer base portion 15 onto the laminated mask 28.
A second region 35 defined by the second ion implantation mask is formed by using a second ion implantation mask 44 composed of the second auxiliary mask 43, the laminated mask 28, and the side wall portion 29. In addition, for example, by performing ion implantation using phosphorus as an n-type impurity, the n-type low resistance portion 17 is formed.
[0044]
In the illustrated example, the formation of the external base portion 15 is performed before the formation of the side wall portion 29, so that it is not necessary to partially remove the side wall portion 29. Therefore, in order to form the external base part 15 which was necessary for the manufacturing process of the specific example 1, an etching process for partially removing the side wall part 29 becomes unnecessary.
[0045]
Further, in the illustrated example, since the step dimension W1 is set between the silicon nitride film 26 and the silicon oxide film 27 of the laminated mask 28, between the side surface 17a and the side surface 26a of the silicon nitride film 26, There is an interval (W + W1) due to the step dimension W1 and the width dimension W of the side wall 29.
[0046]
After the low resistance portion 17 is formed, the second ion implantation mask 44 is formed as shown in FIGS. 5A and 5B as in the manufacturing process of the semiconductor device 10 described above. Removed. Thereafter, an oxide film 36 that penetrates under the edge of the silicon nitride film 26 is formed by thermal oxidation using the silicon nitride film 26. Using the oxide film, an emitter region 12, a base region 13 and a collector region 14 are formed.
[0047]
The outer edge portion of the base region 13 reaches the outer base portion 15, but a gap L <b> 3 is placed between the side surface 17 a of the low resistance portion 17. In addition, the distance L3 is larger than the distance L2 in the manufacturing process of the specific example 1 due to the distance (W + W1) between the side surface 17a of the low resistance portion 17 and the side surface 26a of the silicon nitride film 26.
[0048]
After the formation of the emitter region 12, the base region 13, and the collector region 14, as shown in FIG. 5 (c), it is made of conventionally well-known polycrystalline silicon as in the manufacturing process of the specific example 1. A wiring 19 and electrodes 16 and 18 are formed.
[0049]
In the illustrated example, as in the manufacturing process of the first specific example described above, an interval is formed between the outer base portion 15 and the emitter region 12 by the thickness L1 ′ of the outer edge portion of the base region 13. On the other hand, an interval is formed between the low resistance portion 17 and the emitter region 12 by the thickness L1 ′ of the outer edge portion of the base region 13 and the interval L3 between the outer edge portion and the low resistance portion 17. Thus, the sum of the shortest distances L1 ′ and L3 between the emitter region 12 and the low resistance portion 17 is set longer than the shortest distance L1 ′ between the emitter region 12 and the external base portion 15 by L3. In addition, since the interval L3 is formed to be larger than the interval L2 of the first specific example, the interval between the low resistance portion 17 and the emitter region 12 is further increased.
[0050]
Further, in the second specific example, by using the layered mask 28 having a stepped shape, the oxide film 36 covering the external base portion 15 and the low resistance portion 17 has the side surface 26 a that is recessed from the side surface 27 c of the layered mask 28. The thickness L1 ′ of the base region 13 formed by performing ion implantation into the region 37 defined by the oxide film 36 is a specific example because the silicon nitride film 26 is formed so as to enter under the edge of the silicon nitride film 26. It becomes larger than L1 in 1.
[0051]
Therefore, according to the method of manufacturing the semiconductor device 40 of the second specific example of the present invention, as described above, the width of the side wall portion 29 is increased without performing the partial removal process of the side wall portion 29. Therefore, a larger distance between the emitter region 12 and the low resistance portion 17 can be obtained, and the increase in the thickness dimension of the base region 13 makes it possible to connect the emitter region 12 and the external base portion 15 as necessary. The pressure resistance between them can be increased. Thereby, the pressure resistance of the semiconductor device 40 can be further enhanced.
[0052]
The laminated mask 28 having a stepped shape used in the manufacture of the specific example 2 can be applied to the manufacture of the specific example 1.
[0053]
【The invention's effect】
In the semiconductor device including the bipolar transistor according to the present invention, the shortest distance between the emitter region and the low resistance portion is set to be longer than the shortest distance between the emitter region and the external base portion. The shortest distance between the emitter region and the external base portion can be set smaller than the shortest distance between the emitter region and the low resistance portion. Therefore, it can be set to an optimum value to ensure the desired high-speed operability.
Therefore, according to the semiconductor device of the present invention, it is possible to provide a semiconductor device including a bipolar transistor element that is excellent in both breakdown voltage and high-speed operation characteristics.
[0054]
In the method of manufacturing a semiconductor device including a bipolar transistor according to the present invention, as described above, in the ion implantation to the first region for the external base portion, the ion is applied in a state where the laminated mask has substantially no side wall portion. On the other hand, during the ion implantation into the second region for the low resistance portion, the ion implantation is performed in a state where the side wall portion is formed in the laminated mask. From this, a difference according to the width dimension of the side wall portion occurs between the shortest distance between the emitter region and the low resistance portion and the external base portion. Therefore, the shortest distance between the emitter region and the low resistance portion is the emitter. The side wall portion is formed longer than the shortest distance between the region and the external base portion.
[0055]
Therefore, according to the method for manufacturing a semiconductor device of the present invention, the shortest distance between the emitter region and the low resistance portion and the shortest distance between the emitter region and the external base portion are respectively set to have a withstand voltage property and a high speed operation property of the transistor element. Since it can be set to an optimum value for increasing, it is possible to easily manufacture a semiconductor device including a bipolar transistor that is excellent in both characteristics without sacrificing one of the characteristics of withstand voltage and high-speed operation. Can do.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a specific example 1 of a semiconductor device including a bipolar transistor according to the present invention.
FIG. 2 is a sectional view (No. 1) showing a manufacturing process of a specific example 1 according to the invention.
FIG. 3 is a sectional view (No. 2) showing the manufacturing process of the embodiment 1 according to the invention.
FIG. 4 is a sectional view (No. 1) showing a manufacturing process of a specific example 2 according to the invention.
FIG. 5 is a sectional view (No. 2) showing the manufacturing process of the embodiment 2 according to the invention.
[Explanation of symbols]
10, 40 Semiconductor device
11 Silicon substrate
12 Emitter area
13 Base area
14 Collector area
15 External base
17 Low resistance part
23 Device area
24 Diffusion area
26 Silicon nitride film (lower layer)
27 Silicon oxide film (upper layer)
28 Multilayer mask
29 Side wall
30, 41 First auxiliary mask
31, 42 First ion implantation mask
32 First area
33, 43 Second auxiliary mask
34, 44 Second ion implantation mask
35 Second area
36 Oxide film
L1, L1 'Base region thickness dimension (shortest distance between emitter region and external base)
L1 + L2, L1 '+ L3 Shortest distance between emitter region and low resistance part

Claims

forming a diffusion region showing the other of the two conductivity types on a semiconductor crystal substrate showing one of the two conductivity types of p-type and n-type; Forming a laminated mask having a laminated structure consisting of an upper layer and a lower layer on the central portion of the substrate, covering a region excluding the first region for forming the external base portion in the diffusion region and reaching the upper surface of the upper layer Forming the external base portion showing the one conductivity type by selective ion implantation using a first ion implantation mask composed of a first auxiliary mask and the laminated mask; and A second auxiliary mask configured by removing the mask and covering the region excluding the second region for forming the low resistance portion in the diffusion region and reaching the upper surface of the upper layer and the stacked mask; Ion implantation By selective ion implantation using a mask, a method of manufacturing a semiconductor device includes forming the low-resistance portion showing the other conductivity type,
When the ion implantation into the first region for the formation of the external base portion, a side portion close to the first region of the stacked mask is used as an edge of the first ion implantation mask. When the selective ion implantation is performed and the ion implantation is performed on the second region for forming the low resistance portion, the side surface formed on the side surface adjacent to the second region of the stacked mask is used. The selective ion implantation is performed using the side wall portion to be covered as a part of the second ion implantation mask, the side wall portion and the upper layer are removed, and the lower layer is a suppression film having a thermal oxidation suppressing action. After forming an oxide film on the diffusion region by the thermal oxidation, the lower layer is removed, and the one conductivity type connected to the external base portion is formed by ion implantation using the oxide film as an ion implantation mask. Showing base The impurity of one conductivity type for forming a region is introduced into a part of the diffusion region, and then the impurity of the other conductivity type for forming an emitter region showing the other conductivity type is introduced into the base. Including a bipolar transistor that is introduced into a portion of the region defined by the oxide film, and that a collector region having the other conductivity type is formed by the diffusion region excluding the base region and the emitter region A method for manufacturing a semiconductor device.