KR100194691B1 - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 기판 위에 형성되어 있는 절연막 상부에 실리콘을 증착하여 이미터, 컬렉터 및 베이스 영역을 형성하는 SOI 트랜지스터 및 그 제조 방법에 관한 것이다. 제1 절연막이 형성되어 있는 기판 위에 고농도 제1 도전형의 매몰층 및 저농도 제1 도전형 에피층을 적층하고 트렌치를 형성하고 트렌치의 측벽 중 에피층에 고농도 제1 도전형 싱크 영역을 형성하고 에피층의 중앙 상부에 제2 도전형 베이스 영역을 형성하고 베이스 영역 내에 제1 도전형 이미터 영역을 형성하고 싱크 영역 상부에 제1 도전형 컬렉터 영역을 형성한다. 따라서 본 발명에 따른 SOI 트랜지스터 그 제조 방법에서는 트렌치 구조를 이용하여 에피층의 측벽부에만 균일한 폭으로 싱크 영역을 형성하여 종래보다 싱크 영역이 차지하는 폭이 균일하게 형성되므로 소자가 차지하는 면적을 최소화할 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to an SOI transistor for forming an emitter, a collector, and a base region by depositing silicon on an insulating film formed on a substrate, and a method of manufacturing the same. On the substrate on which the first insulating film is formed, a buried layer of a high concentration first conductivity type and a low concentration first conductivity type epitaxial layer are stacked, and trenches are formed, and a high concentration first conductivity type sink region is formed on the epitaxial layer among the sidewalls of the trench. A second conductivity type base region is formed over the center of the layer, a first conductivity type emitter region is formed within the base region, and a first conductivity type collector region is formed over the sink region. Therefore, in the method for fabricating the SOI transistor according to the present invention, the sink region is formed to have a uniform width only on the sidewall portion of the epi layer using the trench structure, so that the width occupied by the sink region is more uniform than in the prior art, thereby minimizing the area occupied by the device. It can be effective.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 기판 위에 형성되어 있는 절연막 상부에 실리콘을 증착하여 이미터, 컬렉터 및 베이스 영역을 형성하는 SOI 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to an SOI transistor for forming an emitter, a collector, and a base region by depositing silicon on an insulating film formed on a substrate, and a method of manufacturing the same.
첨부한 도면을 참고로 하여 종래의 SOI 트랜지스터의 구조에 대하여 더욱 자세하게 살펴보면 다음과 같다.The structure of the conventional SOI transistor will be described in more detail with reference to the accompanying drawings.
도1은 종래의 기술에 따른 SOI 트랜지스터의 구조를 도시한 단면도이다.1 is a cross-sectional view showing the structure of a conventional SOI transistor.
도1에서 보는 바와 같이, 종래의 SOI 트랜지스터의 구조는 실리콘 기판(1) 위에 산화막으로 이루어진 절연막(3)이 형성되어 있고, 절연막(3) 상부에는 동일한 폭으로 양쪽에 개구부를 갖는 매몰층(5)과 에피층(7)이 연속하여 형성되어 있다. 여기서, 매몰층(5)은 N형의 불순물로 도핑되어 있으며 중앙의 에피층(7) 양끝에는 N형으로 도핑되어 있는 N형 싱크 영역(9)이 매몰층(5)의 깊이까지 우물 모양으로 형성되어 있다.As shown in FIG. 1, the conventional SOI transistor structure has an insulating film 3 made of an oxide film formed on a silicon substrate 1, and a buried layer 5 having openings on both sides of the insulating film 3 having the same width. ) And the epi layer 7 are formed continuously. Here, the buried layer 5 is doped with N-type impurities, and the N-type sink region 9 doped with N-type at both ends of the epi layer 7 in the center has a well shape up to the depth of the buried layer 5. Formed.
이러한 종래의 SOI 트랜지스터의 제조 방법은 절연막(3)이 형성되어 있는 기판(1) 위에 트렌치(trench) 구조의 N형 매몰층(5)과 에피층(7)을 형성하고 마스크를 이용하여 중앙의 에피층(7) 양쪽 가장자리에 N형 불순물로 이온 주입한다. 이어 열확산을 실시하면 불순물은 밑으로 매몰층(5)의 깊이까지 확산되어 N형 실크 영역(9)을 형성된다.In the conventional method of manufacturing a SOI transistor, an N-type buried layer 5 and an epitaxial layer 7 having a trench structure are formed on a substrate 1 on which an insulating film 3 is formed, and a center is formed using a mask. On both edges of the epi layer 7, ions are implanted with N-type impurities. Subsequently, when thermal diffusion is performed, impurities diffuse downward to the depth of the buried layer 5 to form an N-type silk region 9.
그러나, 이러한 종래의 SOI 트랜지스터의 제조 방법에서는 열확산을 실시하는 단계에서 불순물이 아래로뿐 아니라 옆으로도 확산되기 때문에 소자가 차지하는 면적이 크다는 문제점을 가지고 있다.However, such a conventional method of manufacturing an SOI transistor has a problem that the area occupied by the device is large because impurities diffuse not only downward but also laterally in the step of thermal diffusion.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 좁은 폭의 싱크 영역을 형성하여 좁은 면적을 차지하는 반도체 장치를 제작하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and to fabricate a semiconductor device having a narrow area by forming a narrow sink area.
도1은 종래의 기술에 따른 SOI(silicon on insulator) 트랜지스터의 구조를 도시한 단면도이고,1 is a cross-sectional view showing the structure of a silicon on insulator (SOI) transistor according to the prior art,
도2는 본 발명의 실시예에 따른 SOI 트랜지스터의 구조를 도시한 단면도이고,2 is a cross-sectional view showing the structure of an SOI transistor according to an embodiment of the present invention;
도3 (가) 내지 (사)는 본 발명의 실시예에 따른 SOI 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.3A to 3G are cross-sectional views illustrating a method of manufacturing an SOI transistor according to an embodiment of the present invention, in accordance with a process sequence thereof.
이러한 본 발명에 따른 SOI 트랜지스터는 반도체 기판 위에 형성되어 있는 제1 절연막이 형성되어 있고 그 위에 제1 도전형의 매몰층이 형성되어 있다. 매몰층 상부에 제1 도전형의 에피층이 형성되어 있고 에피층과 매몰층이 만드는 트렌치 측벽부에 분리형 제2 절연막이 형성되어 있고 에피층의 표면 중앙에는 제2 도전형의 베이스 영역이 형성되어 있다. 베이스 영역의 내부에 제1 도전형 이미터 영역이 형성되어 있고 에피층의 표면 가장자리에 제1 도전형 컬렉터 영역이 형성되어 있고 트렌치의 측벽부 중 에피층에 컬렉터 영역과 매몰층을 연결하는 제1 도전형 싱크 영역이 형성되어 있다.The SOI transistor according to the present invention has a first insulating film formed on a semiconductor substrate, and a buried layer of a first conductivity type is formed thereon. An epitaxial layer of the first conductivity type is formed on the buried layer, and a separate second insulating layer is formed on the trench sidewalls formed by the epi layer and the buried layer, and a base region of the second conductivity type is formed at the center of the epi layer. have. A first conductivity type emitter region is formed inside the base region, a first conductivity type collector region is formed at the surface edge of the epi layer, and a first connecting the collector region and the buried layer to the epi layer of the sidewalls of the trench. A conductive sink region is formed.
이러한 본 발명에 따른 SOI 트랜지스터의 제조 방법은 제1 절연막이 형성되어 있는 기판 위에 고농도 제1 도전형의 매몰층 및 저농도 제1 도전형 에피층을 적층하고 트렌치를 형성하고 트렌치의 측벽 중 에피층에 고농도 제1 도전형 싱크 영역을 형성하고 에피층의 중앙 상부에 제2 도전형 베이스 영역을 형성하고 베이스 영역 내에 제1 도전형 이미터 영역을 형성하고 싱크 영역 상부에 제1 도전형 컬렉터 영역을 형성한다.In the method for manufacturing the SOI transistor according to the present invention, a buried layer of a high concentration first conductivity type and a low concentration first conductivity type epitaxial layer are stacked on a substrate on which a first insulating film is formed, a trench is formed, and an epitaxial layer of the sidewalls of the trench is formed. Form a high concentration first conductivity type sink region, form a second conductivity type base region over the center of the epi layer, form a first conductivity type emitter region within the base region, and form a first conductivity type collector region over the sink region do.
여기서 본 발명에 따른 SOI 트랜지스터의 제조 방법은 싱크 영역을 형성한 다음 열산화를 통하여 트렌치의 내부에 제2 절연막을 형성하고, 이어 다결정 실리콘을 증착하여 트랜치에 다결정 실리콘층을 형성하는 단계를 더 포함하고 있다.The method of manufacturing an SOI transistor according to the present invention may further include forming a second insulating film in the trench through thermal oxidation after forming a sink region, and then depositing polycrystalline silicon to form a polycrystalline silicon layer in the trench. Doing.
또한, 싱크 영역은 트랜치에 다결정 실리콘을 증착한 다음, 고농도 제1 도전형 불순물을 다결정 실리콘층에 침전시키고 확산시키는 방법으로 형성한다.In addition, the sink region is formed by depositing polycrystalline silicon in the trench, and then depositing and diffusing a high concentration of the first conductivity type impurity into the polycrystalline silicon layer.
이러한 본 발명에 따른 SOI 트랜지스터의 제조 방법에서는 제1 도전형 컬렉터 영역과 매몰층을 연결하는 제1 도전형 싱크 영역은 트렌치 구조에 다결정 실리콘층을 형성하고 고농도 제1도전형 불순물을 침전 확산시키므로 에피층의 측벽부에만 균일하게 형성된다.In the method of manufacturing an SOI transistor according to the present invention, the first conductivity type sink region connecting the first conductivity type collector region and the buried layer forms an polycrystalline silicon layer in the trench structure and precipitates and diffuses a high concentration of the first conductivity type impurities. It is formed uniformly only in the side wall portion of the layer.
그러면 첨부한 도면을 참고로 하여 본 발명에 따른 반도체 장치 및 그 제조 방법의 한 실시예를 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.DETAILED DESCRIPTION OF THE EMBODIMENTS An embodiment of a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art to which the present invention pertains can easily practice the present invention.
도2는 본 발명의 실시예에 따른 SOI 트랜지스터의 구조를 도시한 단면도이다.2 is a cross-sectional view showing the structure of an SOI transistor according to an embodiment of the present invention.
도2에서 보는 바와 같이, 본 발명의 실시예에 따른 SOI 트랜지스터의 구조는 기판(10) 위에 전면적으로 산화막으로 이루어진 제1 절연막(30)이 형성되어 있고, 제1 절연막(3) 상부에는 트렌치 구조(100)를 가지며 N형 불순물이 고농도로 도핑되어 있는 매몰층(50)과 N형 불순물이 저농도로 도핑되어 있는 에피층(70)이 동일한 폭으로 연속하여 형성되어 있다. 에피층(70)의 상부 중앙에는 중앙에 N형 불순물로 도핑되어 있는 이미터 영역(110)을 포함하며 P형 불순물로 도핑되어 있는 베이스 영역(90)이 형성되어 있고, 트렌치 구조(100)의 에피층(70) 상부 가장자리에는 N형 불순물로 도핑되어 있는 컬렉터 영역(130)이 형성되어 있으며 저농도 N형의 에피층(70) 내의 측벽부에는 컬렉터 영역(130)과 매몰층(50)을 연결하며 N형 불순물이 고농도로 도핑되어 있는 싱크 영역(150)이 균일한 폭으로 형성되어 있다. 그리고 트렌치 구조(100)의 측벽에는 소자를 구분하는 제2 절연막(170)이 형성되어 있으며 트렌치 구조(100)의 내부에는 다결정 실리콘층(190)이 형성되어 있다.As shown in FIG. 2, in the structure of the SOI transistor according to the exemplary embodiment of the present invention, a first insulating film 30 made of an oxide film is formed on the substrate 10, and a trench structure is formed on the first insulating film 3. A buried layer 50 having a (100) and heavily doped with N-type impurities and an epitaxial layer 70 doped with N-type impurities at low concentration are continuously formed in the same width. A base region 90 including an emitter region 110 doped with N-type impurities in the center and doped with P-type impurities is formed at the center of the upper portion of the epitaxial layer 70. A collector region 130 doped with N-type impurities is formed at the upper edge of the epitaxial layer 70, and the collector region 130 and the buried layer 50 are connected to sidewalls of the low-concentration N-type epitaxial layer 70. The sink region 150 in which the N-type impurities are heavily doped is formed in a uniform width. The second insulating layer 170 may be formed on the sidewall of the trench structure 100, and the polycrystalline silicon layer 190 may be formed inside the trench structure 100.
이러한 본 발명에 따른 SOI 트랜지스터의 제조 방법은 다음과 같이 이루어진다.The manufacturing method of the SOI transistor according to the present invention is as follows.
도3 (가) 내지 (사)는 본 발명의 실시예에 따른 SOI 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.3A to 3G are cross-sectional views illustrating a method of manufacturing an SOI transistor according to an embodiment of the present invention, in accordance with a process sequence thereof.
우선, 도핑되지 않은 실리콘 기판(10) 위에 산화막으로 이루어진 제1 절연막(30)을 형성하고, N형의 불순물로 도핑되어 있으며, 에피층(70)이 되는 다른 실리콘 기판 위에 고농도 N형 이온을 전면에 주입한 후에 확산시켜 고농도 N형 매몰층(50)을 형성한다. 제1 절연막(30)이 형성된 면에 매몰층(50)을 매개로 하여 에피층(70)의 N형 기판을 접착한 다음, 매몰층(50)이 형성되어 있는 에피층(70)을 소자의 특성에 맞는 높이로 깍아내고 평탄화한다[도3 (가) 참조].First, a first insulating film 30 made of an oxide film is formed on the undoped silicon substrate 10, and is doped with an N-type impurity, and a high concentration of N-type ions is deposited on another silicon substrate that becomes the epi layer 70. After implanting into the film, the N-type buried layer 50 has a high concentration. The N-type substrate of the epi layer 70 is adhered to the surface on which the first insulating layer 30 is formed through the buried layer 50, and then the epi layer 70 having the buried layer 50 is formed. Shave and flatten to a height appropriate for the characteristics (see Figure 3 (a)).
다음, 기판(10) 전면에 도핑되지 않은 산화막을 형성하고 트렌치용 마스크를 이용하여 일부를 식각하여 트렌치용 산화막(20)을 형성한다. 이러한 트렌치용 산화막(20)을 마스크로 이용하여 제1 절연막(30)의 일부가 노출되도록 에피층(70) 및 매몰층(50)의 일부를 식각하여 트렌치 구조(100)를 형성한다[도3 (나) 참조].Next, an undoped oxide film is formed over the entire surface of the substrate 10, and a portion of the trench 10 is etched using a trench mask to form the trench oxide film 20. Using the trench oxide film 20 as a mask, a portion of the epitaxial layer 70 and the buried layer 50 are etched to expose a portion of the first insulating film 30 to form the trench structure 100 (FIG. 3). (B)].
이어, 기판(10)의 전면에 다결정 실리콘을 증착하여 다결정 실리콘층(40)을 형성한다[도3 (다) 참조].Next, polycrystalline silicon is deposited on the entire surface of the substrate 10 to form a polycrystalline silicon layer 40 (see Fig. 3 (C)).
다음은 기판(10)을 덮는 다결정 실리콘층(40)에 고농도 N형 불순물인 POCl3(산화 염화 인)(phosphorus oxychloride)을 침전시킨 후, 확산을 실시하여 트렌치 구조(100)의 측벽에 다결정 실리콘(40)과 접하고 있는 에피층(70)까지 N형 불순물을 확산시켜 고농도 N형 싱크 영역(150)을 형성한다[도3 (라) 참조].Next, a high concentration N-type impurity, POCl 3 (phosphorus oxychloride), is deposited on the polycrystalline silicon layer 40 covering the substrate 10, and then diffused to form polycrystalline silicon on the sidewall of the trench structure 100. N-type impurities are diffused to the epitaxial layer 70 in contact with 40 to form a high concentration N-type sink region 150 (see FIG. 3 (d)).
이어 도3 (마)에서 보는 바와 같이, 식각을 통하여 POCl3이 침전된 다결정 실리콘층(40)과 트렌치용 산화막(20)을 제거하고 열산화를 통하여 트렌치 구조(100)의 측벽부에 산화막으로 이루어진 제2 절연막(170)을 성장시키고 기판(10)의 전면에 도핑되지 않은 다결정 실리콘을 증착한 다음, 평탄화 작업을 실시하여 트랜치 구조(100) 내부에 다결정 실리콘층(190)을 형성한다.As shown in FIG. 3 (E), the polycrystalline silicon layer 40 and the trench oxide film 20 in which POCl 3 is precipitated are removed through etching, and thermal oxidation is performed on the sidewalls of the trench structure 100. The second insulating layer 170 is grown, undoped polycrystalline silicon is deposited on the entire surface of the substrate 10, and then planarization is performed to form the polycrystalline silicon layer 190 inside the trench structure 100.
이어, 도3 (바)에서 보는 바와 같이, 기판(10) 위에 산화막을 증착하고 사진작업을 실시하여 에피층(70) 상부에 개구부를 형성한 다음, P형 불순물로 이온 주입하고 확산을 실시하여 에피층(70) 중앙 상부에 P형 베이스 영역(90)을 형성한 후 산화막을 제거한다.Then, as shown in Fig. 3 (bar), by depositing an oxide film on the substrate 10 and performing a photo job to form an opening on the epi layer 70, ion implanted with P-type impurities and diffusion After the P-type base region 90 is formed on the center of the epi layer 70, the oxide layer is removed.
마지막으로, 도3 (사)에서 보는 바와 같이, 기판(10) 상부에 전면적으로 산화막을 형성한 다음, 사진 작업을 실시하여 베이스 영역(90)의 일부 위 및 싱크 영역(150) 상부에 개구부를 형성한다. 그리고 N형 불순물로 이온 주입하고 확산하여 베이스 영역(90) 내에 N형 이미터 영역(110)을 형성하고 고농도 N형 싱크 영역(150) 상부에 N형 컬렉터 영역(130)을 형성한다.Finally, as shown in FIG. 3 (G), an oxide film is formed on the entire surface of the substrate 10, and then a photographing operation is performed to form an opening on a portion of the base region 90 and an upper portion of the sink region 150. Form. The N-type emitter region 110 is formed in the base region 90 by ion implantation and diffusion into the N-type impurity, and the N-type collector region 130 is formed on the high concentration N-type sink region 150.
따라서 본 발명에 따른 SOI 트랜지스터 그 제조 방법에서는 트렌치 구조를 이용하여 에피층의 측벽부에만 균일한 폭으로 싱크 영역을 형성하여 종래보다 싱크 영역이 차지하는 폭이 균일하게 형성되므로 소자가 차지하는 면적을 최소화할 수 있는 효과가 있다.Therefore, in the method for fabricating the SOI transistor according to the present invention, the sink region is formed to have a uniform width only on the sidewall portion of the epi layer using the trench structure, so that the width occupied by the sink region is more uniform than in the prior art, thereby minimizing the area occupied by the device. It can be effective.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960046529A KR100194691B1 (en) | 1996-10-17 | 1996-10-17 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960046529A KR100194691B1 (en) | 1996-10-17 | 1996-10-17 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980027681A KR19980027681A (en) | 1998-07-15 |
| KR100194691B1 true KR100194691B1 (en) | 1999-06-15 |
Family
ID=66289520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960046529A KR100194691B1 (en) | 1996-10-17 | 1996-10-17 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100194691B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003073896A1 (en) * | 2002-03-07 | 2003-09-12 | Nexsol Technologies, Inc. | A sealed container for liquid foods extraction |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100835113B1 (en) * | 2006-08-22 | 2008-06-03 | 동부일렉트로닉스 주식회사 | Bipolar junction transistor and the fabrication method, CMOS image sensor having it and the fabrication method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003073896A1 (en) * | 2002-03-07 | 2003-09-12 | Nexsol Technologies, Inc. | A sealed container for liquid foods extraction |
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|---|---|
| KR19980027681A (en) | 1998-07-15 |
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