JP2003069016A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the sameInfo
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- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＬＯＣＯＳ酸化膜
からなるフィールド酸化膜を形成する半導体装置の製造
方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device in which a field oxide film made of a LOCOS oxide film is formed.
【０００２】[0002]
【従来の技術】ＭＯＳ型のパワー半導体において、Ｌ負
荷等のサージ耐量向上のセルコンタクト部に不純物濃度
が濃く、不純物深さが深いウェル領域（以下ディープウ
ェルという）を形成しており、プロセス簡略化のため
に、ディープウェルと外周耐圧部におけるアバランシェ
耐量向上のための外周部ウェル領域とを共通プロセスで
形成している。このため、外周部ウェル領域の濃度が高
くなっている。2. Description of the Related Art In a MOS type power semiconductor, a well region (hereinafter referred to as "deep well") having a high impurity concentration and a high impurity depth is formed in a cell contact portion for improving surge withstand capability such as an L load. For this purpose, the deep well and the outer peripheral well region for improving the avalanche resistance in the outer peripheral withstand voltage portion are formed in a common process. Therefore, the concentration of the outer peripheral well region is high.
【０００３】[0003]
【発明が解決しようとする課題】高濃度領域上にフィー
ルド酸化膜を形成すべく選択酸化（ＬＯＣＯＳ酸化）を
行うと、フィールド酸化膜のエッジ部において酸化膜と
Ｓｉとの界面に酸化防止膜が形成され、その後の再酸化
で局部的に酸化されない領域が形成されて、Ｓｉ蝕刻の
差によりＳｉ突起が形成されてしまうことが確認され
た。When selective oxidation (LOCOS oxidation) is performed to form a field oxide film on a high-concentration region, an antioxidant film is formed at the interface between the oxide film and Si at the edge of the field oxide film. It was confirmed that a region which was formed and was not locally oxidized by the subsequent reoxidation was formed, and Si protrusions were formed due to the difference in Si etching.
【０００４】これについて、フィールド酸化膜形成工程
を参照して説明する。図１０は、フィールド酸化膜形成
工程を示す図である。図１０（ａ）に示す工程では、ま
ず、半導体基板Ｊ１の表面にパッド酸化膜Ｊ２とシリコ
ン窒化膜Ｊ３を順に成膜したのち、シリコン窒化膜Ｊ３
及びパッド酸化膜Ｊ２をパターニングして所望の領域を
開口させる。そして、選択酸化工程を行う。具体的に
は、１０００℃以上の温度となるような熱処理を行うこ
とにより、シリコン窒化膜Ｊ３及びパッド酸化膜Ｊ２の
開口部分において半導体基板Ｊ１が酸化され、フィール
ド酸化膜Ｊ４が形成される。This will be described with reference to the field oxide film forming step. FIG. 10 is a diagram showing a field oxide film forming step. In the step shown in FIG. 10A, first, a pad oxide film J2 and a silicon nitride film J3 are sequentially formed on the surface of the semiconductor substrate J1, and then a silicon nitride film J3 is formed.
Then, the pad oxide film J2 is patterned to open a desired region. Then, a selective oxidation step is performed. Specifically, by performing a heat treatment at a temperature of 1000 ° C. or higher, the semiconductor substrate J1 is oxidized in the opening portions of the silicon nitride film J3 and the pad oxide film J2, and the field oxide film J4 is formed.
【０００５】次いで、図１０（ｂ）に示す工程では、酸
化時にシリコン窒化膜Ｊ３の表面に形成された酸化膜Ｊ
５と共にシリコン窒化膜Ｊ３を除去し、さらにパッド酸
化膜Ｊ２を除去する。そして、図１０（ｃ）に示す工程
において犠牲酸化工程を行い、半導体基板Ｊ１の露出部
分表面の汚染や結晶欠陥を除去したのち、図１０（ｄ）
に示す工程においてゲート酸化を行ってゲート酸化膜Ｊ
７を形成する。Next, in the step shown in FIG. 10B, the oxide film J formed on the surface of the silicon nitride film J3 at the time of oxidation.
5, the silicon nitride film J3 is removed, and the pad oxide film J2 is removed. Then, after performing a sacrificial oxidation step in the step shown in FIG. 10C to remove the contamination and crystal defects on the surface of the exposed portion of the semiconductor substrate J1, FIG.
Gate oxidation is performed in the step shown in FIG.
Form 7.
【０００６】以上の工程を行った際に、図１０（ｃ）に
示されるように、フィールド酸化膜近傍において半導体
基板Ｊ１の表面にＳｉ突起Ｊ６が形成されることが確認
された。これは、フィールド酸化膜を形成しようとした
場合に、フールド酸化膜のバーズビーク近傍での窒化膜
もしくは酸窒化膜の発生量が多くなり、この部分におい
て酸化防止膜が形成され、犠牲酸化が十分に行われない
ために、Ｓｉの突起として残ったと考えられる。It has been confirmed that, when the above steps are carried out, Si protrusions J6 are formed on the surface of the semiconductor substrate J1 in the vicinity of the field oxide film, as shown in FIG. This is because, when an attempt is made to form a field oxide film, the amount of nitride film or oxynitride film generated near the bird's beak of the field oxide film increases, and an antioxidant film is formed in this part, so that sacrificial oxidation is sufficiently performed. It is considered that since it was not performed, it remained as a protrusion of Si.
【０００７】そして、このような突起が存在した状態で
ゲート酸化を行うと、ゲート酸化膜Ｊ７にもＳｉの突起
形状が引き継がれる。このため、ゲート酸化膜Ｊ７の耐
圧劣化、ゲート信頼性の低下という問題を生じさせる。
この問題は、フィールド酸化膜を厚く形成するほど上記
酸化防止膜が厚く形成され、Ｓｉ突起高さが大きくなる
ことから、より顕著となる。When gate oxidation is carried out in the presence of such protrusions, the gate oxide film J7 also inherits the Si protrusion shape. Therefore, there arise problems that the breakdown voltage of the gate oxide film J7 is deteriorated and the gate reliability is lowered.
This problem becomes more prominent because the thicker the field oxide film is, the thicker the antioxidant film is, and the higher the Si protrusion height is.
【０００８】本発明は上記点に鑑みて、ゲート酸化膜の
耐圧劣化やゲート信頼性低下の問題を解決することを目
的とする。In view of the above points, an object of the present invention is to solve the problems of deterioration of breakdown voltage of gate oxide film and deterioration of gate reliability.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、ゲート酸化膜（８）と
フィールド酸化膜（１６）とはつながっていて、これら
ゲート酸化膜とフィールド酸化膜との境界部およびフィ
ールド酸化膜の上までゲート（９）が延設された構成と
なっており、外周部ウェル領域（１４）の上に境界部が
位置していると共に、該境界部が位置する部位において
は、外周部ウェル領域は第２導電型不純物が熱拡散され
て形成されていることを特徴としている。In order to achieve the above object, in the invention described in claim 1, the gate oxide film (8) and the field oxide film (16) are connected to each other, and the gate oxide film and the field oxide film (16) are connected to each other. The gate (9) is extended to the boundary with the oxide film and the field oxide film. The boundary is located on the outer peripheral well region (14) and the boundary is formed. In the region where is located, the outer peripheral well region is formed by thermally diffusing the second conductivity type impurity.
【００１０】このように、ゲート酸化膜とフィールド酸
化膜との境界部では、外周部ウェル領域が第２導電型不
純物の熱拡散によって形成されるようにしている。この
ため、フィールド酸化膜を形成する際にはまだゲート酸
化膜とフィールド酸化膜との境界部となる位置に高濃度
の不純物層が形成されておらず、Ｓｉ突起が形成される
ことを防止することができる。これにより、ゲート酸化
膜にＳｉ突起が引き継がれていない構成とでき、ゲート
酸化膜の耐圧劣化やゲート信頼性低下の問題を解決する
ことができる。As described above, at the boundary between the gate oxide film and the field oxide film, the outer peripheral well region is formed by thermal diffusion of the second conductivity type impurity. Therefore, when the field oxide film is formed, a high-concentration impurity layer is not yet formed at the position that is the boundary between the gate oxide film and the field oxide film, and it is possible to prevent Si protrusions from being formed. be able to. As a result, it is possible to obtain a structure in which the Si protrusions are not taken over by the gate oxide film, and it is possible to solve the problems of deterioration of breakdown voltage of the gate oxide film and deterioration of gate reliability.
【００１１】具体的には、請求項２に示すように、外周
部ウェル領域は、その内周側を第１領域（２２ａ）、そ
の外周側を第２領域（２２ｂ）として構成され、外周部
ウェル領域のうち境界部が位置する部位は、第１領域お
よび第２領域が熱拡散されて形成される。Specifically, as described in claim 2, the outer peripheral well region is configured such that the inner peripheral side thereof is the first region (22a) and the outer peripheral side thereof is the second region (22b). A portion of the well region where the boundary is located is formed by thermally diffusing the first region and the second region.
【００１２】請求項３に記載の発明では、外周部ウェル
領域のうち境界部が位置する部位は、第１、第２領域よ
りも拡散深さが浅くなっていることを特徴としている。
外周部ウェル領域のうちフィールド酸化膜とゲート酸化
膜の境界部が位置する部位を、例えば請求項２のように
第１、第２領域の熱拡散によって形成する場合において
も、また、セル部に形成されるチャネルウェルと同時に
注入されたイオンを熱拡散させることで形成する場合に
おいても、請求項３に示す構成となる。The invention according to claim 3 is characterized in that a portion of the outer peripheral well region where the boundary portion is located has a diffusion depth shallower than that of the first and second regions.
Even when the region where the boundary between the field oxide film and the gate oxide film is located in the outer peripheral well region is formed by thermal diffusion of the first and second regions as in claim 2, for example, the cell portion is also formed in the cell region. The configuration described in claim 3 is also obtained when the ion implantation is performed simultaneously with the formed channel well by thermal diffusion.
【００１３】請求項４に記載の発明では、外周部ウェル
領域は、その内周側を第１領域（２２ａ）、その外周側
を第２領域（２２ｂ）として構成され、ゲート酸化膜と
フィールド酸化膜とはつながっていて、これらゲート酸
化膜とフィールド酸化膜との境界部およびフィールド酸
化膜の上までゲートが延設された構成となっており、外
周部ウェル領域の上に境界部が位置し、境界部のうち上
にゲートが配置される部位においては、第１、第２領域
が離れており、これら第１領域と第２領域の間に境界部
が位置していることを特徴としている。According to a fourth aspect of the present invention, the outer peripheral well region is configured such that the inner peripheral side thereof is the first region (22a) and the outer peripheral side thereof is the second region (22b), and the gate oxide film and the field oxide are formed. The gate is connected to the film and the gate is extended to the boundary between the gate oxide film and the field oxide film and above the field oxide film, and the boundary is located above the outer peripheral well region. The first and second regions are separated from each other in the part where the gate is arranged above the boundary part, and the boundary part is located between these first and second regions. .
【００１４】このように、第１、第２領域を離した構成
としても、請求項１と同様の効果を得ることができる。As described above, even if the first and second regions are separated from each other, the same effect as in claim 1 can be obtained.
【００１５】請求項５に記載の発明では、外周部ウェル
領域の上にはフィールド酸化膜とゲート酸化膜との境界
部が配置されておらず、該境界部がセル部と外周部ウェ
ル領域との間に位置していることを特徴としている。According to the fifth aspect of the present invention, the boundary portion between the field oxide film and the gate oxide film is not disposed on the outer peripheral well region, and the boundary portion forms the cell portion and the outer peripheral well region. It is characterized by being located between.
【００１６】このように、外周部ウェル領域の上にはフ
ィールド酸化膜とゲート酸化膜との境界部が配置されな
いようにし、境界部がセル部と外周部ウェル領域との間
に配置されるようにしても、請求項１と同様の効果を得
ることができる。As described above, the boundary between the field oxide film and the gate oxide film is prevented from being disposed on the outer peripheral well region, and the boundary is disposed between the cell portion and the peripheral well region. However, the same effect as that of claim 1 can be obtained.
【００１７】請求項６に記載の発明では、ゲート酸化膜
とフィールド酸化膜とはつながっており、これらゲート
酸化膜とフィールド酸化膜との境界部にはゲートが延設
されず、フィールド酸化膜の上にゲートが延設された構
成となっており、セル部のうち最も外周耐圧部側には素
子が形成されていない構成となっていることを特徴とし
ている。According to the sixth aspect of the invention, the gate oxide film and the field oxide film are connected to each other, and the gate is not extended at the boundary between the gate oxide film and the field oxide film. It is characterized in that the gate is extended above, and the element is not formed on the outermost breakdown voltage side of the cell section.
【００１８】このように、セル部のうち最も外周耐圧部
側に素子を形成しないようにし、ゲート酸化膜とフィー
ルド酸化膜との境界部にゲートが延設されないようにす
れば、境界部近傍がゲートとして使用されないため、実
質的に請求項１と同様の効果を得ることができる。As described above, if the element is not formed on the outermost breakdown voltage side of the cell portion and the gate is not extended at the boundary between the gate oxide film and the field oxide film, the vicinity of the boundary is reduced. Since it is not used as a gate, the same effect as that of claim 1 can be obtained.
【００１９】請求項７に記載の発明では、不純物注入領
域（２１、２２）を形成する工程では、外周耐圧部側の
不純物注入領域のうち内周側に位置する第１領域（２２
ａ）と外周側に位置する第２領域（２２ｂ）との間に隙
間が空く部位が形成されるようにし、フィールド酸化膜
形成工程およびゲート酸化膜形成工程において形成され
るフィールド酸化膜とゲート酸化膜の境界部が第１領域
と第２領域との間に空けられた隙間に配置されるように
することを特徴としている。In the invention according to claim 7, in the step of forming the impurity-implanted regions (21, 22), the first region (22) located on the inner periphery side of the impurity-implanted regions on the outer periphery breakdown voltage portion side.
A field is formed between the a) and the second region (22b) located on the outer peripheral side so that a gap is formed between the field oxide film and the gate oxide film. It is characterized in that the boundary portion of the film is arranged in a gap provided between the first region and the second region.
【００２０】このようにすれば、フィールド酸化膜を形
成する際に、フィールド酸化膜とゲート酸化膜の境界部
となる部位が高濃度不純物層となっていないことから、
Ｓｉ突起が形成されることを防止することができる。こ
れにより、ゲート酸化膜にＳｉ突起が引き継がれないよ
うにでき、ゲート酸化膜の耐圧劣化やゲート信頼性低下
の問題を解決することができる。In this way, when the field oxide film is formed, the part which becomes the boundary between the field oxide film and the gate oxide film is not a high concentration impurity layer,
It is possible to prevent Si protrusions from being formed. As a result, it is possible to prevent Si protrusions from being taken over by the gate oxide film, and it is possible to solve the problems of deterioration of breakdown voltage of the gate oxide film and deterioration of gate reliability.
【００２１】請求項８に記載の発明では、フィールド酸
化膜形成工程時における不純物注入領域内のイオンの横
方向拡散をＬ１、熱拡散時における不純物注入領域内の
イオンの横方向拡散をＬ２とし、不純物注入領域形成時
における第１領域と第２領域との間の距離をＬ３とする
と、距離Ｌ３が、２×Ｌ１≦Ｌ３≦２×Ｌ２の関係を満
たすように不純物注入領域を形成することを特徴として
いる。According to an eighth aspect of the invention, the lateral diffusion of ions in the impurity implantation region during the field oxide film forming step is L1, and the lateral diffusion of ions in the impurity implantation region during thermal diffusion is L2. Letting L3 be the distance between the first region and the second region at the time of forming the impurity-implanted region, it is necessary to form the impurity-implanted region so that the distance L3 satisfies the relationship of 2 × L1 ≦ L3 ≦ 2 × L2. It has a feature.
【００２２】このような関係とすれば、フィールド酸化
膜形成工程中に第１、第２領域がつながらないようにで
きるため、その期間中にフィールド酸化膜とゲート酸化
膜の境界部となる部位が高濃度不純物層となることを防
止でき、かつ、その後の熱酸化時に第１、第２領域がつ
ながるようにできる。With such a relationship, it is possible to prevent the first and second regions from being connected to each other during the field oxide film forming process, so that the portion which becomes the boundary portion between the field oxide film and the gate oxide film is high during the period. It is possible to prevent the formation of a concentration impurity layer, and to connect the first and second regions during the subsequent thermal oxidation.
【００２３】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。The reference numerals in parentheses of the above-mentioned means indicate the correspondence with the concrete means described in the embodiments described later.
【００２４】[0024]
【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態における半導体装置を示す。図１（ａ）
は半導体装置のレイアウト図（上面図）、図１（ｂ）は
図１（ａ）のＡ−Ａ断面図、図１（ｃ）は図１（ａ）の
Ｂ−Ｂ断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) FIG. 1 shows a semiconductor device according to a first embodiment of the present invention. Figure 1 (a)
1A is a layout diagram (top view) of the semiconductor device, FIG. 1B is a sectional view taken along line AA of FIG. 1A, and FIG. 1C is a sectional view taken along line BB of FIG.
【００２５】図１に示すように、ｎ+型基板１の上に
は、例えば不純物濃度が１×１０17ｃｍ-3以下とされた
ｎ-型層２が形成されている。これらｎ+型基板１及びｎ
-型層２によって半導体基板が構成されている。この半
導体基板には複数のパワーＭＯＳＦＥＴが備えられるセ
ル部と、セル部の外周を囲むように備えられる外周部耐
圧部とが形成される。As shown in FIG. 1, an n − type layer 2 having an impurity concentration of 1 × 10 17 cm −3 or less is formed on an n + type substrate 1. These n + type substrates 1 and n
The- type layer 2 constitutes a semiconductor substrate. A cell portion having a plurality of power MOSFETs and an outer peripheral withstand voltage portion provided so as to surround the outer periphery of the cell portion are formed on the semiconductor substrate.
【００２６】セル部は次のように構成されている。ｎ-
型層２の表層部には、このｎ-型層２の表面で終端する
ｐ型チャネルウェル３が形成されていると共に、ｐ型チ
ャネルウェル３よりも接合深さが深くされたｐ+型ディ
ープウェル４が形成されている。これらは、ｐ型チャネ
ルウェル３が例えば表面濃度５×１０17ｃｍ-3以下、ｐ
+型ディープウェル４が例えば表面濃度５×１０17ｃｍ
-3以上で構成されている。The cell section is constructed as follows. n-
In the surface layer portion of the mold layer 2, this n-Terminate at the surface of the mold layer 2
While the p-type channel well 3 is formed, the p-type channel well 3 is formed.
The junction depth is deeper than that of the channel well 3.+Type di
Powell 4 is formed. These are p-type channels
Luwell 3 has, for example, a surface concentration of 5 × 1017cm-3Below, p
+Type deep well 4 has, for example, a surface concentration of 5 × 1017cm
-3It is composed of the above.
【００２７】また、ｐ型チャネルウェル３の表層部に
は、このｐ型チャネルウェル３の表面で終端するｎ+型
ソース領域５が形成され、ｐ型チャネルウェル３のうち
ｎ+型ソース領域５とｎ-型層２との間に挟まれた表面部
分によりチャネル領域６が設定されるようになってい
る。Further, in a surface portion of the p-type channel well 3, the p-type n + -type source region 5 which terminates at the surface of the channel well 3 is formed, n + -type source region of the p-type channel well 35 The channel region 6 is set by the surface portion sandwiched between the n − type layer 2 and the n − type layer 2.
【００２８】また、ｐ型チャネルウェル３の表層部のう
ちｎ+型ソース領域５を挟んでチャネル領域６が形成さ
れる部位の反対側には、ｐ+型コンタクト領域７が形成
されている。A p + type contact region 7 is formed on the opposite side of the surface layer portion of the p type channel well 3 where the channel region 6 is formed with the n + type source region 5 interposed therebetween.
【００２９】また、半導体基板の表面のうち少なくとも
チャネル領域６の上には、ゲート酸化膜８を介してＰｏ
ｌｙ−Ｓｉゲート９が形成されている。このＰｏｌｙ−
Ｓｉゲート９を覆うように熱酸化膜１０および層間絶縁
膜１１が形成されており、層間絶縁膜１１の上にソース
電極１２が形成されている。このソース電極１２は、層
間絶縁膜１１およびゲート酸化膜８に形成されたコンタ
クトホールを介してｎ +型ソース領域５およびｐ+型コン
タクト領域７に電気的に接続されている。At least one of the surfaces of the semiconductor substrate
Po over the channel region 6 via the gate oxide film 8.
A ly-Si gate 9 is formed. This Poly-
Thermal oxide film 10 and interlayer insulation so as to cover Si gate 9
The film 11 is formed, and the source is formed on the interlayer insulating film 11.
The electrode 12 is formed. This source electrode 12 is a layer
Contours formed on the inter-layer insulating film 11 and the gate oxide film 8
N through the Hall +Mold source region 5 and p+Type control
It is electrically connected to the tact area 7.
【００３０】さらに、ｎ+型基板１の裏面側にはドレイ
ン電極１３が形成されている。そして、これら各構成に
よりパワーＭＯＳＦＥＴが構成され、このようなパワー
ＭＯＳＦＥＴが複数個備えられた構成となっている。Further, a drain electrode 13 is formed on the back surface side of the n + type substrate 1. A power MOSFET is configured by these respective configurations, and a plurality of such power MOSFETs are provided.
【００３１】一方、外周部耐圧部は次のように構成され
ている。ｎ-型層２の表層部には、このｎ-型層２の表層
部で終端する外周部ｐ型ウェル領域１４が形成されてい
る。この外周部ｐ型ウェル領域１４は部分的に熱拡散に
よって形成されており、この熱拡散によって形成された
部分１４ａにおいて不純物濃度が薄く構成されている。
また、外周部ｐ型ウェル領域１４の表層部には、この外
周部ｐ型ウェル領域１４の表面で終端するようにｐ+型
コンタクト領域１５が形成されている。On the other hand, the outer peripheral pressure-resistant portion is constructed as follows. the n - a surface portion of the mold layer 2, the n - peripheral portion p-type well region 14 that terminates at the surface of the mold layer 2 is formed. This outer peripheral p-type well region 14 is partially formed by thermal diffusion, and the portion 14a formed by this thermal diffusion has a low impurity concentration.
Further, in the surface layer portion of the outer peripheral p-type well region 14, ap + type contact region 15 is formed so as to terminate at the surface of the outer peripheral p-type well region 14.
【００３２】また、ｐ+型ウェル領域１４の表面には、
ゲート酸化膜８と共に厚さ１．２μｍのフィールド酸化
膜１６が形成されている。具体的には、外周部耐圧部の
うちセル部に近い側がゲート酸化膜８となっており、セ
ル部から離れるとフィールド酸化膜１６となっている。
これらゲート酸化膜８とフィールド酸化膜１６との継ぎ
目の位置が、上述した外周部ｐ型ウェル領域１４のうち
不純物濃度が薄く構成された部分と対応するように構成
されている。例えば、この継ぎ目の位置は、外周部ｐ型
ウェル領域１４のセル部側の端部から０．５μｍ以上セ
ル部の外周側に位置している。Further, on the surface of the p + type well region 14,
A field oxide film 16 having a thickness of 1.2 μm is formed together with the gate oxide film 8. Specifically, the gate oxide film 8 is on the side closer to the cell part in the outer peripheral withstand voltage part, and is the field oxide film 16 if it is far from the cell part.
The position of the joint between the gate oxide film 8 and the field oxide film 16 is configured so as to correspond to the portion of the outer peripheral p-type well region 14 where the impurity concentration is low. For example, the position of this joint is located 0.5 μm or more on the outer peripheral side of the cell portion from the end on the cell portion side of the outer peripheral portion p-type well region 14.
【００３３】そして、これらゲート絶縁膜８およびフィ
ールド酸化膜１６を介してＰｏｌｙ−Ｓｉゲート９が延
設され、Ｐｏｌｙ−Ｓｉゲート９を覆うように熱酸化膜
１０および層間絶縁膜１１が形成されていると共に、層
間絶縁膜１１の上にソース電極１２およびゲート電極１
７が形成されている。Then, a Poly-Si gate 9 is extended through the gate insulating film 8 and the field oxide film 16, and a thermal oxide film 10 and an interlayer insulating film 11 are formed so as to cover the Poly-Si gate 9. And the source electrode 12 and the gate electrode 1 on the interlayer insulating film 11.
7 are formed.
【００３４】さらに、ｐ+型ウェル領域１４よりも外周
において、ｎ-型層２の表面にはｎ+型領域１８が形成さ
れ、このｎ+型領域１８の表面にはｎ+型領域１８と電気
的に接続されたＥＱＲ１９が形成が形成されている。Furthermore, in the outer periphery than the p + -type well region 14, n - the surface of the mold layer 2 n + -type region 18 is formed, on the surface of the n + -type region 18 and n + -type region 18 An electrically connected EQR 19 is formed.
【００３５】次に、上記のように構成された半導体装置
の製造方法について、図２、図３に示す半導体装置の製
造工程図を参照して説明する。なお、図２、図３は、図
１（ｂ）に相当する断面の製造工程を示すものである。Next, a method of manufacturing the semiconductor device configured as described above will be described with reference to the manufacturing process diagrams of the semiconductor device shown in FIGS. 2 and 3 show a manufacturing process of a cross section corresponding to FIG.
【００３６】まず、図２（ａ）に示す工程では、ｎ+型
基板１の上にｎ-型層２を備えた半導体基板を用意す
る。そして、ｎ-型層２の表面にマスクとなるシリコン
酸化膜２０を成膜したのち、シリコン酸化膜２０の所望
位置を開口させ、ｐ型不純物のイオン注入を行う。これ
により、ｐ型不純物注入領域２１、２２が形成される。
これらのうち、ｐ型不純物注入領域２１は最終的にｐ+
型ディープウェル４となるものであり、ｐ型不純物注入
領域２２は最終的に外周部ｐ型ウェル領域１４となるも
のである。なお、本図中に示される断面においては、ｐ
型不純物注入領域２２は第１領域２２ａと第２領域２２
ｂとに分離されており、別断面（具体的には図１（ｃ）
に相当する断面）において第１、第２領域２２ａ、２２
ｂが互いにつながった構成となっている。First, in the step shown in FIG. 2A, a semiconductor substrate having an n − type layer 2 on an n + type substrate 1 is prepared. Then, a silicon oxide film 20 serving as a mask is formed on the surface of the n − type layer 2, a desired position of the silicon oxide film 20 is opened, and p type impurity ions are implanted. As a result, p-type impurity implantation regions 21 and 22 are formed.
Of these, the p-type impurity implantation region 21 is finally p +
The p-type impurity implantation region 22 will eventually become the outer peripheral p-type well region 14. In the cross section shown in this figure, p
The type impurity implantation region 22 includes a first region 22a and a second region 22.
b and is separated into different cross sections (specifically, FIG. 1C).
(The cross section corresponding to), the first and second regions 22a, 22
b is connected to each other.
【００３７】このイオン注入に際し、後述するフィール
ド酸化膜１６の形成工程（図３（ａ）参照）での熱処理
によるイオンの横方向拡散距離をＬ１、後述する熱拡散
工程（図３（ｂ）参照）での熱処理によるイオンの横方
向拡散距離をＬ２とすると、第１領域２２ａと第２領域
２２ｂとの間隔Ｌ３が、２×Ｌ１≦Ｌ３≦２×Ｌ２の関
係を満たすようにする。At the time of this ion implantation, the lateral diffusion distance of ions by the heat treatment in the field oxide film 16 forming process (see FIG. 3A) described later is L1, and the thermal diffusion process described later (see FIG. 3B). ), The distance L3 between the first region 22a and the second region 22b is set to satisfy the relationship of 2 × L1 ≦ L3 ≦ 2 × L2.
【００３８】これは、フィールド酸化膜１６の形成工程
での熱処理では第１、第２領域２２ａ、２２ｂの間が空
き、熱酸化工程での熱処理では第１、第２領域２２ａ、
２２ｂの間が無くなるようにするためである。This is because there is a space between the first and second regions 22a and 22b in the heat treatment in the formation process of the field oxide film 16 and the first and second regions 22a and 22b in the heat treatment in the thermal oxidation process.
This is for eliminating the gap between 22b.
【００３９】続いて、図２（ｂ）に示す工程では、マス
クとして用いたシリコン酸化膜２０を除去する。また、
図２（ｃ）に示す工程では、半導体基板の表面にパッド
酸化膜２３を形成する。その後、パッド酸化膜２３の表
面にシリコン窒化膜２４を形成する。そして、図２
（ｄ）に示す工程では、上述したフィールド酸化膜１６
の形成予定領域において、シリコン窒化膜２４を開口さ
せる。Subsequently, in the step shown in FIG. 2B, the silicon oxide film 20 used as the mask is removed. Also,
In the step shown in FIG. 2C, the pad oxide film 23 is formed on the surface of the semiconductor substrate. Then, a silicon nitride film 24 is formed on the surface of the pad oxide film 23. And FIG.
In the step shown in (d), the field oxide film 16 described above is used.
An opening is formed in the silicon nitride film 24 in the region where the silicon nitride film is to be formed.
【００４０】図３（ａ）に示す工程では、選択酸化（Ｌ
ＯＣＯＳ酸化）を行うことで、シリコン窒化膜２４の開
口部分に選択的にフィールド酸化膜１６を形成する。こ
のとき行われる熱処理により、第１、第２領域２２ａ、
２２ｂは共に距離Ｌ１だけ横方向拡散する。In the step shown in FIG. 3A, selective oxidation (L
By performing OCOS oxidation, the field oxide film 16 is selectively formed in the opening portion of the silicon nitride film 24. By the heat treatment performed at this time, the first and second regions 22a,
Both 22b laterally diffuse a distance L1.
【００４１】このとき、図２（ａ）に示す工程でのイオ
ン注入時における第１、第２領域２２ａ、２２ｂの間の
距離Ｌ３が、第１、第２領域２２ａ、２２ｂの横方向拡
散を合わせた距離（２×Ｌ１）よりも大きくなるように
設定しているため、フィールド酸化膜１６の形成工程中
にはフィールド酸化膜１６の端部が第１、第２領域２２
ａ、２２ｂの間の領域に位置することになる。そして、
この領域が不純物濃度の濃い領域となっていないため、
選択酸化時にフィールド酸化膜１６の近傍に酸化防止膜
が形成されることを防止できる。At this time, the distance L3 between the first and second regions 22a and 22b at the time of ion implantation in the step shown in FIG. 2A is determined by the lateral diffusion of the first and second regions 22a and 22b. Since the distance is set to be larger than the combined distance (2 × L1), the end portion of the field oxide film 16 has the first and second regions 22 during the process of forming the field oxide film 16.
It will be located in the area between a and 22b. And
Since this area is not a high impurity concentration area,
It is possible to prevent the formation of an antioxidant film near the field oxide film 16 during the selective oxidation.
【００４２】その後、シリコン窒化膜２４およびパッド
酸化膜２３を除去し、必要に応じて犠牲酸化工程などを
施したのち、半導体基板の表面にゲート酸化膜８を形成
する。After that, the silicon nitride film 24 and the pad oxide film 23 are removed, and a sacrificial oxidation step or the like is performed as necessary, and then the gate oxide film 8 is formed on the surface of the semiconductor substrate.
【００４３】図３（ｂ）に示す工程では、ゲート酸化膜
８およびフィールド酸化膜１６の表面にＰｏｌｙ−Ｓｉ
膜を成膜したのち、Ｐｏｌｙ−Ｓｉ膜をパターニングし
てＰｏｌｙ−Ｓｉゲート９を形成する。そして、熱酸化
を施すことでＰｏｌｙ−Ｓｉゲート９の周囲を熱酸化膜
１０で覆ったのち、Ｐｏｌｙ−Ｓｉゲート９をマスクと
したｐ型不純物のイオン注入を行う。その後、先程注入
されたイオンとｐ型不純物注入領域２１、２２中のイオ
ンを熱拡散させる。これにより、ｐ型チャネルウェル３
やｐ+型ディープウェル４が形成されると共に、外周部
ｐ型ウェル領域１４が形成される。In the step shown in FIG. 3B, Poly-Si is formed on the surfaces of the gate oxide film 8 and the field oxide film 16.
After forming the film, the Poly-Si film is patterned to form the Poly-Si gate 9. Then, thermal oxidation is performed to cover the periphery of the Poly-Si gate 9 with the thermal oxide film 10, and then ion implantation of p-type impurities is performed using the Poly-Si gate 9 as a mask. Then, the ions implanted previously and the ions in the p-type impurity implantation regions 21 and 22 are thermally diffused. Thereby, the p-type channel well 3
And the p + type deep well 4 are formed, and the outer peripheral p type well region 14 is formed.
【００４４】このとき、外周部ｐ型ウェル領域１４は、
図２（ａ）に示す工程において形成された第１領域２２
ａと第２領域２２ｂが熱拡散されて形成されることにな
るが、図２（ａ）に示す工程から図３（ｂ）に示す工程
までの拡散距離Ｌ２と第１、第２領域２２ａ、２２ｂ間
の距離Ｌ３との関係が、Ｌ３≦２×Ｌ２となっているこ
とから、拡散後には第１、第２領域２２ａ、２２ｂが互
いに接した状態で外周部ｐ型ウェル領域１４が形成され
る。At this time, the outer peripheral p-type well region 14 is
The first region 22 formed in the step shown in FIG.
Although a and the second region 22b are formed by thermal diffusion, the diffusion distance L2 from the step shown in FIG. 2A to the step shown in FIG. 3B and the first and second regions 22a, Since the relationship between the distance 22b and the distance L3 is L3 ≦ 2 × L2, the outer peripheral p-type well region 14 is formed after the diffusion in a state where the first and second regions 22a and 22b are in contact with each other. It
【００４５】続く、図３（ｃ）に示す工程では、マスク
を用いて所望位置にｎ型不純物のイオン注入を行うと共
に、ｐ型不純物のイオン注入を行ったのち、注入された
イオンを熱拡散させることで、ｎ+型ソース領域５とｐ+
型コンタクト領域７とを形成する。その後、層間絶縁膜
１１を成膜したのち、コンタクトホール形成工程を行
い、さらに、Ａｌ層を成膜したのち、Ａｌ層をパターニ
ングしてソース電極１２を形成する。そして、図示しな
いが、必要に応じて配線形成工程や保護膜形成工程を行
うことで半導体装置が完成する。In the subsequent step shown in FIG. 3C, an n-type impurity is ion-implanted at a desired position using a mask, and a p-type impurity is ion-implanted, and then the implanted ion is thermally diffused. The n + type source region 5 and the p +
A mold contact region 7 is formed. After that, after forming the interlayer insulating film 11, a contact hole forming step is performed, and after forming an Al layer, the Al layer is patterned to form the source electrode 12. Although not shown, a semiconductor device is completed by performing a wiring forming process and a protective film forming process as needed.
【００４６】以上説明したように、本実施形態では、フ
ィールド酸化膜１６の端部のうちＰｏｌｙ−Ｓｉゲート
９の下に配置される部位においては、フィールド酸化膜
１６を形成する際にｐ型不純物が注入されていない状態
としておき、フィールド酸化膜１６を形成したあとに、
ｐ型不純物を拡散させることで外周部ｐ型ウェル領域１
４を形成するようにしている。従って、ゲート電極９の
下に位置するフィールド酸化膜１６の端部の近傍にＳｉ
突起が形成されないようにでき、ゲート酸化膜８にも突
起形状が引き継がれないようにできる。As described above, in the present embodiment, the p-type impurity is formed when the field oxide film 16 is formed in the portion of the end portion of the field oxide film 16 which is located below the Poly-Si gate 9. Is not implanted, and after the field oxide film 16 is formed,
Peripheral p-type well region 1 by diffusing p-type impurities
4 is formed. Therefore, Si is formed near the end of the field oxide film 16 located under the gate electrode 9.
It is possible to prevent the projection from being formed and prevent the projection shape from being inherited to the gate oxide film 8.
【００４７】これにより、ゲート酸化膜８が突起形状と
ならず、ゲート酸化膜８の耐圧劣化やゲート信頼性の低
下を防止することができる。As a result, the gate oxide film 8 does not have a protrusion shape, and it is possible to prevent the breakdown voltage of the gate oxide film 8 and the deterioration of the gate reliability.
【００４８】なお、ｐ+型コンタクト領域１５が形成さ
れた領域においては、外周部ｐ型ウェル領域１４の不純
物濃度が濃くなっているが、ｐ+型コンタクト領域１５
の周囲においてはＰｏｌｙ−Ｓｉゲート９が形成されな
いため、ｐ+型コンタクト領域１５の近傍においてゲー
ト酸化膜８が突起形状となっていても何ら問題は生じな
い。[0048] In the region where the p + -type contact region 15 are formed, but the impurity concentration of the peripheral portion p-type well region 14 is made deeper, the p + -type contact region 15
Since the Poly-Si gate 9 is not formed in the periphery of, the problem does not occur even if the gate oxide film 8 has a protrusion shape in the vicinity of the p + type contact region 15.
【００４９】（第２実施形態）図４に、本発明の第２実
施形態における半導体装置を示す。図４（ａ）は半導体
装置のレイアウト図（上面図）、図４（ｂ）は図４
（ａ）のＣ−Ｃ断面図、図４（ｃ）は図４（ａ）のＤ−
Ｄ断面図である。以下、図４に基づいて本実施形態の説
明を行うが、本実施形態における半導体装置の基本構成
は第１実施形態と同様であるため、異なる部分について
のみ説明する。(Second Embodiment) FIG. 4 shows a semiconductor device according to a second embodiment of the present invention. 4A is a layout diagram (top view) of the semiconductor device, and FIG.
4A is a cross-sectional view taken along line CC of FIG. 4A, and FIG.
It is a D sectional view. Hereinafter, the present embodiment will be described based on FIG. 4, but since the basic configuration of the semiconductor device in the present embodiment is similar to that of the first embodiment, only different portions will be described.
【００５０】図４（ｂ）、（ｃ）に示すように、本実施
形態の半導体装置においては、フィールド酸化膜１６の
端部がセル部の最も外周側に位置するパワーＭＯＳＦＥ
Ｔのｐ型チャネルウェル３と外周部ｐ型ウェル領域１４
との間に配置されるようにしている。すなわち、フィー
ルド酸化膜１６の端部が外周部ｐ型ウェル領域１４の内
部に配置されないようにしている。As shown in FIGS. 4B and 4C, in the semiconductor device of this embodiment, the power MOSFE in which the end portion of the field oxide film 16 is located on the outermost peripheral side of the cell portion.
T p-type channel well 3 and outer peripheral p-type well region 14
It is arranged to be placed between and. That is, the end portion of the field oxide film 16 is not arranged inside the outer peripheral p-type well region 14.
【００５１】このようにしても、フィールド酸化膜１６
の端部の近傍にＳｉ突起が形成されることを防止するこ
とができるため、第１実施形態と同様に、ゲート酸化膜
８が突起形状とならず、ゲート酸化膜８の耐圧劣化やゲ
ート信頼性の低下を防止することができる。In this way as well, the field oxide film 16 is formed.
Since it is possible to prevent Si protrusions from being formed in the vicinity of the end portions of the gate oxide film 8, the gate oxide film 8 does not have a protrusion shape as in the first embodiment, and the breakdown voltage of the gate oxide film 8 is degraded and the gate reliability is improved. It is possible to prevent deterioration of sex.
【００５２】（第３実施形態）図５に、本発明の第２実
施形態における半導体装置を示す。図５（ａ）は半導体
装置のレイアウト図（上面図）、図５（ｂ）は図５
（ａ）のＥ−Ｅ断面図、図５（ｃ）は図５（ａ）のＦ−
Ｆ断面図である。以下、図５に基づいて本実施形態の説
明を行うが、本実施形態における半導体装置の基本構成
は第１実施形態と同様であるため、異なる部分について
のみ説明する。(Third Embodiment) FIG. 5 shows a semiconductor device according to a second embodiment of the present invention. 5A is a layout diagram (top view) of the semiconductor device, and FIG. 5B is FIG.
5A is a sectional view taken along line EE of FIG. 5A, and FIG.
FIG. Hereinafter, the present embodiment will be described based on FIG. 5, but since the basic configuration of the semiconductor device in the present embodiment is the same as that in the first embodiment, only different portions will be described.
【００５３】図５（ｂ）、（ｃ）に示すように、本実施
形態の半導体装置は、セル部の最も外周側においてパワ
ーＭＯＳＦＥＴを構成せず、フィールド酸化膜１６の端
部までＰｏｌｙ−Ｓｉゲート９が延設されない構成とし
ている。As shown in FIGS. 5B and 5C, in the semiconductor device of this embodiment, the power MOSFET is not formed on the outermost peripheral side of the cell portion, and the Poly-Si is formed up to the end portion of the field oxide film 16. The gate 9 is not extended.
【００５４】このようにすれば、フィールド酸化膜１６
の端部の近傍にＳｉ突起が形成されたとしても、その部
分の上にＰｏｌｙ−Ｓｉゲート９が形成されない構成と
なるため、結果的にゲート酸化膜８の耐圧劣化やゲート
信頼性の低下を防止することができる。In this way, the field oxide film 16
Even if Si protrusions are formed in the vicinity of the end portions of the gate electrodes, the structure is such that the Poly-Si gate 9 is not formed on those portions, resulting in deterioration of breakdown voltage of the gate oxide film 8 and deterioration of gate reliability. Can be prevented.
【００５５】（第４実施形態）図６に、本発明の第２実
施形態における半導体装置を示す。図６（ａ）は半導体
装置のレイアウト図（上面図）、図６（ｂ）は図６
（ａ）のＧ−Ｇ断面図、図６（ｃ）は図６（ａ）のＨ−
Ｈ断面図である。以下、図６に基づいて本実施形態の説
明を行うが、本実施形態における半導体装置の基本構成
は第２実施形態と同様であるため、異なる部分について
のみ説明する。(Fourth Embodiment) FIG. 6 shows a semiconductor device according to a second embodiment of the present invention. 6A is a layout diagram (top view) of the semiconductor device, and FIG. 6B is FIG.
6A is a cross-sectional view taken along line GG, and FIG. 6C is H- in FIG. 6A.
FIG. Hereinafter, the present embodiment will be described based on FIG. 6, but since the basic configuration of the semiconductor device in the present embodiment is the same as that in the second embodiment, only different portions will be described.
【００５６】図６（ａ）〜（ｃ）に示すように、本実施
形態の半導体装置は、第２実施形態に対してセル部のレ
イアウト構成を変更したものである。すなわち、第２実
施形態では、図４（ａ）に示すように紙面左右方向に各
パワーＭＯＳＦＥＴが順に並ぶようにしているが、本実
施形態では、図６（ａ）に示すように紙面上下方向に各
パワーＭＯＳＦＥＴが順に並ぶようにし、ｎ+型ソース
領域５、ｐ+型コンタクト領域７、ｐ型チャネルウェル
３やＰｏｌｙ−Ｓｉゲート９等が紙面左右方向にストラ
イプ状に延設された構成としている。As shown in FIGS. 6A to 6C, in the semiconductor device of this embodiment, the layout configuration of the cell portion is changed from that of the second embodiment. That is, in the second embodiment, as shown in FIG. 4A, the power MOSFETs are arranged side by side in the left-right direction of the paper, but in the second embodiment, as shown in FIG. The power MOSFETs are arranged in order, and the n + type source region 5, the p + type contact region 7, the p type channel well 3, the Poly-Si gate 9 and the like are arranged in a stripe shape in the lateral direction of the drawing. There is.
【００５７】このような構成においても、第２実施形態
と同様に、フィールド酸化膜１６の端部が外周部ｐ型ウ
ェル領域１４の内部に配置されないようにしているた
め、フィールド酸化膜１６の端部の近傍にＳｉ突起が形
成されることを防止することができる。このため、第２
実施形態と同様に、ゲート酸化膜８が突起形状となら
ず、ゲート酸化膜８の耐圧劣化やゲート信頼性の低下を
防止することができる。Even in such a structure, as in the second embodiment, since the end of the field oxide film 16 is not arranged inside the outer peripheral p-type well region 14, the end of the field oxide film 16 is not formed. It is possible to prevent Si protrusions from being formed near the portion. Therefore, the second
Similar to the embodiment, the gate oxide film 8 does not have the projection shape, and it is possible to prevent the breakdown voltage of the gate oxide film 8 and the deterioration of the gate reliability.
【００５８】（第５実施形態）図７に、本発明の第２実
施形態における半導体装置を示す。図７（ａ）は半導体
装置のレイアウト図（上面図）、図７（ｂ）は図７
（ａ）のＩ−Ｉ断面図、図７（ｃ）は図７（ａ）のＪ−
Ｊ断面図である。以下、図７に基づいて本実施形態の説
明を行うが、本実施形態における半導体装置の基本構成
は第１実施形態と同様であるため、異なる部分について
のみ説明する。(Fifth Embodiment) FIG. 7 shows a semiconductor device according to a second embodiment of the present invention. FIG. 7A is a layout diagram (top view) of the semiconductor device, and FIG.
7A is a sectional view taken along line I-I in FIG. 7C, and FIG.
It is a J sectional view. Hereinafter, the present embodiment will be described based on FIG. 7, but since the basic configuration of the semiconductor device in the present embodiment is the same as that in the first embodiment, only different portions will be described.
【００５９】図７（ｂ）に示すように、本実施形態の半
導体装置は、第１実施形態に対して熱拡散後にも第１、
第２領域２２ａ、２２ｂがつながらないような形態とし
たことが異なる。As shown in FIG. 7B, the semiconductor device according to the present embodiment has the first and second semiconductor layers even after thermal diffusion as compared with the first embodiment.
The difference is that the second regions 22a and 22b are not connected.
【００６０】このような構成でにおいても、フィールド
酸化膜１６の端部の近傍にＳｉ突起が形成されることを
防止することができるため、第１実施形態と同様に、ゲ
ート酸化膜８が突起形状とならず、ゲート酸化膜８の耐
圧劣化やゲート信頼性の低下を防止することができる。Even with such a structure, it is possible to prevent Si protrusions from being formed in the vicinity of the end portions of the field oxide film 16, so that the gate oxide film 8 is formed as the protrusions as in the first embodiment. It is possible to prevent deterioration of breakdown voltage of the gate oxide film 8 and deterioration of gate reliability without forming the shape.
【００６１】（第６実施形態）図８、図９に、本発明の
第２実施形態における半導体装置を示す。図８（ａ）は
半導体装置のレイアウト図（上面図）、図８（ｂ）は図
８（ａ）のＫ−Ｋ断面図、図８（ｃ）は図８（ａ）のＬ
−Ｌ断面図である。また、図９は、図８（ａ）のＭ−Ｍ
断面図である。以下、図８、図９に基づいて本実施形態
の説明を行うが、本実施形態における半導体装置の基本
構成は第１実施形態と同様であるため、異なる部分につ
いてのみ説明する。(Sixth Embodiment) FIGS. 8 and 9 show a semiconductor device according to a second embodiment of the present invention. 8A is a layout diagram (top view) of the semiconductor device, FIG. 8B is a cross-sectional view taken along the line KK of FIG. 8A, and FIG. 8C is L of FIG.
It is a -L sectional view. Further, FIG. 9 shows the MM of FIG.
FIG. Hereinafter, the present embodiment will be described with reference to FIGS. 8 and 9, but since the basic configuration of the semiconductor device in the present embodiment is the same as that of the first embodiment, only different portions will be described.
【００６２】本実施形態では、図８（ａ）に示すよう
に、外周部ｐ型ウェル領域１４に備えられるｐ型コンタ
クト領域１５を囲むようにｐ型領域３０が備えられてい
る。このｐ型領域３０は、ｐ型チャネルウェル３の形成
時に、ｐ型コンタクト領域１５が形成される位置に開け
られたＰｏｌｙ−Ｓｉゲート９の開口部に同時に注入さ
れたイオンが熱拡散したことによって構成されるもので
あり、そのときの横方向拡散により、図８（ｂ）に示す
ように第１、第２領域２２ａ、２２ｂがｐ型領域３０を
介して互いにつながった状態とされる。また、このｐ型
領域３０は、図９に示すように、隣接するもの同士がそ
れぞれの横方向拡散によって互いにつながった状態とな
っている。なお、本実施形態における半導体装置の製造
方法については、第１実施形態と全く同じであり、Ｐｏ
ｌｙ−Ｓｉゲート９を形成する際のマスクパターンを変
更するのみで良い。In this embodiment, as shown in FIG. 8A, the p-type region 30 is provided so as to surround the p-type contact region 15 provided in the outer peripheral p-type well region 14. This p-type region 30 is formed by thermal diffusion of ions simultaneously implanted into the opening of the Poly-Si gate 9 opened at the position where the p-type contact region 15 is formed when the p-type channel well 3 is formed. As a result of lateral diffusion at that time, the first and second regions 22a and 22b are connected to each other via the p-type region 30 as shown in FIG. 8B. Further, as shown in FIG. 9, the p-type regions 30 are in a state where adjacent ones are connected to each other by respective lateral diffusions. The method of manufacturing the semiconductor device according to the present embodiment is exactly the same as that of the first embodiment.
It is only necessary to change the mask pattern when forming the ly-Si gate 9.
【００６３】このような構成においても、フィールド酸
化膜１６を形成した後にｐ型領域３０が形成されるよう
にできることから、ゲート酸化膜８が突起形状となら
ず、ゲート酸化膜８の耐圧劣化やゲート信頼性の低下を
防止することができる。Even in such a structure, since the p-type region 30 can be formed after the field oxide film 16 is formed, the gate oxide film 8 does not have a protruding shape, and the breakdown voltage of the gate oxide film 8 deteriorates. It is possible to prevent a decrease in gate reliability.
【００６４】（他の実施形態）上記各実施形態では、半
導体素子としてパワーＭＯＳＦＥＴを適用した場合につ
いて説明したが、ゲート酸化膜が形成される素子であれ
ば他のものに関しても本発明を適用することができる。
例えば、上記各実施形態において、ｎ+型基板１をｐ+型
で構成したＩＧＢＴに適用することが可能である。(Other Embodiments) In each of the above embodiments, the case where the power MOSFET is applied as the semiconductor element has been described, but the present invention is also applied to other elements as long as the element has a gate oxide film formed. be able to.
For example, in each of the above-described embodiments, it is possible to apply the n + type substrate 1 to the p + type IGBT.
【図１】本発明の第１実施形態における半導体装置を示
す図であり、（ａ）は半導体装置のレイアウト図、
（ｂ）は（ａ）のＡ−Ａ断面図、（ｃ）は（ａ）のＢ−
Ｂ断面図である。FIG. 1 is a diagram showing a semiconductor device according to a first embodiment of the present invention, in which (a) is a layout diagram of the semiconductor device;
(B) is a cross-sectional view taken along the line AA of (a), and (c) is a line B- of (a).
It is a B sectional view.
【図２】図１に示す半導体装置の製造工程を示す図であ
る。FIG. 2 is a diagram showing a manufacturing process of the semiconductor device shown in FIG.
【図３】図２に続く半導体装置の製造工程を示す図であ
る。FIG. 3 is a diagram showing the manufacturing process of the semiconductor device, following FIG. 2;
【図４】本発明の第２実施形態における半導体装置を示
す図であり、（ａ）は半導体装置のレイアウト図、
（ｂ）は（ａ）のＣ−Ｃ断面図、（ｃ）は（ａ）のＤ−
Ｄ断面図である。FIG. 4 is a diagram showing a semiconductor device according to a second embodiment of the present invention, in which (a) is a layout diagram of the semiconductor device;
(B) is a C-C sectional view of (a), (c) is a D- of (a).
It is a D sectional view.
【図５】本発明の第３実施形態における半導体装置を示
す図であり、（ａ）は半導体装置のレイアウト図、
（ｂ）は（ａ）のＥ−Ｅ断面図、（ｃ）は（ａ）のＦ−
Ｆ断面図である。FIG. 5 is a diagram showing a semiconductor device according to a third embodiment of the present invention, FIG. 5A is a layout diagram of the semiconductor device,
(B) is a sectional view taken along line EE of (a), and (c) is taken along line F- of (a).
FIG.
【図６】本発明の第４実施形態における半導体装置を示
す図であり、（ａ）は半導体装置のレイアウト図、
（ｂ）は（ａ）のＧ−Ｇ断面図、（ｃ）は（ａ）のＨ−
Ｈ断面図である。FIG. 6 is a diagram showing a semiconductor device according to a fourth embodiment of the present invention, in which (a) is a layout diagram of the semiconductor device;
(B) is a GG cross-sectional view of (a), (c) is H- of (a).
FIG.
【図７】本発明の第５実施形態における半導体装置を示
す図であり、（ａ）は半導体装置のレイアウト図、
（ｂ）は（ａ）のＩ−Ｉ断面図、（ｃ）は（ａ）のＪ−
Ｊ断面図である。FIG. 7 is a diagram showing a semiconductor device according to a fifth embodiment of the present invention, in which (a) is a layout diagram of the semiconductor device;
(B) is a cross-sectional view taken along the line I-I of (a), and (c) is a line J- of (a).
It is a J sectional view.
【図８】本発明の第６実施形態における半導体装置を示
す図であり、（ａ）は半導体装置のレイアウト図、
（ｂ）は（ａ）のＫ−Ｋ断面図、（ｃ）は（ａ）のＬ−
Ｌ断面図である。FIG. 8 is a diagram showing a semiconductor device according to a sixth embodiment of the present invention, in which (a) is a layout diagram of the semiconductor device;
(B) is a cross-sectional view taken along the line KK of (a), and (c) is an L- line of (a).
FIG.
【図９】図８のＭ−Ｍ断面図である。9 is a sectional view taken along line MM in FIG.
【図１０】Ｓｉ突起が形成される様子を説明するための
図である。FIG. 10 is a diagram for explaining how Si protrusions are formed.
１…ｎ+型基板、２…ｎ-型層、３…ｐ型チャネルウェ
ル、４…ｐ+型ディープウェル、５…ｎ+型ソース領域、
７…ｐ+型コンタクト領域、８…ゲート酸化膜、９…Ｐ
ｏｌｙ−Ｓｉゲート、１４…外周部ｐ型ウェル領域、１
６…フィールド酸化膜、２２ａ…第１領域、２２ｂ…第
２領域。1 ... n + type substrate, 2 ... n − type layer, 3 ... p type channel well, 4 ... p + type deep well, 5 ... n + type source region,
7 ... P + type contact region, 8 ... Gate oxide film, 9 ... P
ol-Si gate, 14 ... Outer peripheral p-type well region, 1
6 ... Field oxide film, 22a ... 1st area | region, 22b ... 2nd area | region.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５８Ｆ (72)発明者 藤田 充貞 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/78 658F (72) Inventor Mitsusada Fujita 1-1, Showa-cho, Kariya city, Aichi prefecture DENSO CORPORATION Within
Claims (8)
た半導体基板（１、２）を有し、 前記半導体基板の表面にゲート酸化膜（８）を介してゲ
ート（９）が設けられた素子が形成されるセル部と、該
セル部の外周を囲むように形成される外周耐圧部とが備
えられ、 前記外周耐圧部における前記半導体層の表層部に、第２
導電型の外周部ウェル領域（１４）が形成されていると
共に、該外周部ウェル領域の上にフィールド酸化膜（１
６）が形成されてなる半導体装置において、 前記ゲート酸化膜と前記フィールド酸化膜とはつながっ
ていて、これらゲート酸化膜とフィールド酸化膜との境
界部および前記フィールド酸化膜の上まで前記ゲートが
延設された構成となっており、 前記外周部ウェル領域の上に前記境界部が位置している
と共に、該境界部が位置する部位においては、前記外周
部ウェル領域は第２導電型不純物が熱拡散されて形成さ
れていることを特徴とする半導体装置。1. A semiconductor substrate (1, 2) having a first conductive type semiconductor layer (2) formed thereon, wherein a gate (9) is formed on the surface of the semiconductor substrate via a gate oxide film (8). A cell portion in which the provided element is formed and an outer peripheral breakdown voltage portion formed so as to surround the outer periphery of the cell portion are provided, and a second surface layer portion of the semiconductor layer in the outer peripheral breakdown voltage portion is provided with a second
A conductive type outer peripheral well region (14) is formed, and a field oxide film (1) is formed on the outer peripheral well region.
6) is formed, the gate oxide film and the field oxide film are connected to each other, and the gate extends to the boundary between the gate oxide film and the field oxide film and the field oxide film. The boundary portion is located on the outer peripheral well region, and at the portion where the boundary portion is located, the outer peripheral well region is heated by the second conductivity type impurity. A semiconductor device, which is formed by being diffused.
第１領域（２２ａ）、その外周側を第２領域（２２ｂ）
として構成され、 前記外周部ウェル領域のうち前記境界部が位置する部位
は、前記第１領域および前記第２領域が熱拡散されて形
成されたものであることを特徴とする請求項１に記載の
半導体装置。2. The outer peripheral well region has a first region (22a) on the inner peripheral side and a second region (22b) on the outer peripheral side.
The portion of the outer peripheral well region where the boundary is located is formed by thermal diffusion of the first region and the second region. Semiconductor device.
第１領域（２２ａ）、その外周側を第２領域（２２ｂ）
として構成され、 前記外周部ウェル領域のうち前記境界部が位置する部位
は、前記第１、第２領域よりも拡散深さが浅くなってい
ることを特徴とする請求項１又は２に記載の半導体装
置。3. The outer peripheral well region has a first region (22a) on the inner peripheral side and a second region (22b) on the outer peripheral side.
The diffusion depth of a portion of the outer peripheral well region where the boundary is located is shallower than that of the first and second regions. Semiconductor device.
た半導体基板（１、２）を有し、 前記半導体基板の表面にゲート酸化膜（８）を介してゲ
ート（９）が設けられた素子が形成されるセル部と、該
セル部の外周を囲むように形成される外周耐圧部とが備
えられ、 前記外周耐圧部における前記半導体層の表層部に、第２
導電型の外周部ウェル領域（１４）が形成されていると
共に、該外周部ウェル領域の上にフィールド酸化膜（１
６）が形成されてなる半導体装置において、 前記外周部ウェル領域は、その内周側を第１領域（２２
ａ）、その外周側を第２領域（２２ｂ）として構成さ
れ、 前記ゲート酸化膜と前記フィールド酸化膜とはつながっ
ていて、これらゲート酸化膜とフィールド酸化膜との境
界部および前記フィールド酸化膜の上まで前記ゲートが
延設された構成となっており、 前記外周部ウェル領域の上に前記境界部が位置し、前記
境界部のうち上に前記ゲートが配置される部位において
は、前記第１、第２領域が離れており、これら第１領域
と第２領域の間に前記境界部が位置していることを特徴
とする半導体装置。4. A semiconductor substrate (1, 2) having a semiconductor layer (2) of the first conductivity type formed thereon, wherein a gate (9) is formed on the surface of the semiconductor substrate via a gate oxide film (8). A cell portion in which the provided element is formed and an outer peripheral breakdown voltage portion formed so as to surround the outer periphery of the cell portion are provided, and a second surface layer portion of the semiconductor layer in the outer peripheral breakdown voltage portion is provided with a second
A conductive type outer peripheral well region (14) is formed, and a field oxide film (1) is formed on the outer peripheral well region.
6) is formed, the outer peripheral well region has a first region (22) on the inner peripheral side thereof.
a), the outer peripheral side thereof is configured as a second region (22b), the gate oxide film and the field oxide film are connected, and the boundary portion between the gate oxide film and the field oxide film and the field oxide film The gate is extended to the upper side, the boundary portion is located on the outer peripheral well region, and in the boundary portion where the gate is arranged, the first portion is provided. The semiconductor device is characterized in that the second region is separated and the boundary portion is located between the first region and the second region.
た半導体基板（１、２）を有し、 前記半導体基板の表面にゲート酸化膜（８）を介してゲ
ート（９）が設けられた素子が形成されるセル部と、該
セル部の外周を囲むように形成される外周耐圧部とが備
えられ、 前記外周耐圧部における前記半導体層の表層部に、第２
導電型の外周部ウェル領域（１４）が形成されていると
共に、該外周部ウェル領域の上にフィールド酸化膜（１
６）が形成されてなる半導体装置において、 前記外周部ウェル領域の上には前記フィールド酸化膜と
前記ゲート酸化膜との境界部が配置されておらず、該境
界部が前記セル部と前記外周部ウェル領域との間に位置
していることを特徴とする半導体装置。5. A semiconductor substrate (1, 2) having a first conductivity type semiconductor layer (2) formed thereon, wherein a gate (9) is formed on the surface of the semiconductor substrate via a gate oxide film (8). A cell portion in which the provided element is formed and an outer peripheral breakdown voltage portion formed so as to surround the outer periphery of the cell portion are provided, and a second surface layer portion of the semiconductor layer in the outer peripheral breakdown voltage portion is provided with a second
A conductive type outer peripheral well region (14) is formed, and a field oxide film (1) is formed on the outer peripheral well region.
6) is formed, the boundary portion between the field oxide film and the gate oxide film is not disposed on the outer peripheral well region, and the boundary portion is the boundary portion between the cell portion and the outer periphery. A semiconductor device, characterized in that it is located between the partial well region.
膜とはつながっており、これらゲート酸化膜とフィール
ド酸化膜との境界部には前記ゲートが延設されず、前記
フィールド酸化膜の上に前記ゲートが延設された構成と
なっており、前記セル部のうち最も前記外周耐圧部側に
は前記素子が形成されていない構成となっていることを
特徴とする請求項５に記載の半導体装置。6. The gate oxide film and the field oxide film are connected to each other, the gate is not extended at a boundary portion between the gate oxide film and the field oxide film, and the gate oxide film is formed on the field oxide film. 6. The semiconductor device according to claim 5, wherein the gate is extended, and the element is not formed on the outermost breakdown voltage portion side of the cell portion. .
た半導体基板（１、２）を有し、 前記半導体基板の表面にゲート酸化膜（８）を介してゲ
ート（９）が設けられた素子が形成されるセル部と、該
セル部の外周を囲むように形成される外周耐圧部とが備
えられ、 前記外周耐圧部における前記半導体層の表層部に、第２
導電型の外周部ウェル領域（１４）が形成されていると
共に、該外周部ウェル領域の上にフィールド酸化膜（１
６）が形成されてなる半導体装置の製造方法において、 前記セル部および前記外周耐圧部双方における前記半導
体層の表層部に第２導電型不純物をイオン注入し、不純
物注入領域（２１、２２）を形成する工程と、 前記不純物注入領域を形成したのち、前記外周耐圧部に
おいて、前記半導体層の表面を選択的に酸化することで
前記フィールド酸化膜を形成する工程と、 前記セル部において、前記半導体層の表面を酸化するこ
とで前記フィールド酸化膜につながるように前記ゲート
酸化膜を形成する工程と、 前記ゲート酸化膜の表面に前記ゲートを形成する工程
と、 前記イオン注入層内のイオンを熱拡散させることで、前
記セル部においてディープウェル（４）を形成すると共
に、前記外周耐圧部において外周部ウェル領域（１４）
を形成する工程と、 前記ゲートをマスクとして、前記セル部のうち前記不純
物注入領域が形成された位置に第２導電型不純物を拡散
させることでチャネルウェル（３）を形成する工程と、 前記チャネルウェルの表層部となる位置に第１導電型の
ソース領域（５）を形成する工程とを有し、 前記不純物注入領域を形成する工程では、前記外周耐圧
部側の前記不純物注入領域のうち内周側に位置する第１
領域（２２ａ）と外周側に位置する第２領域（２２ｂ）
との間に隙間が空く部位が形成されるようにし、 前記フィールド酸化膜形成工程および前記ゲート酸化膜
形成工程において形成される前記フィールド酸化膜と前
記ゲート酸化膜の境界部が、前記第１領域と前記第２領
域との間に空けられた隙間に配置されるようにすること
を特徴とする半導体装置の製造方法。7. A semiconductor substrate (1, 2) having a first conductivity type semiconductor layer (2) formed thereon, wherein a gate (9) is formed on the surface of the semiconductor substrate via a gate oxide film (8). A cell portion in which the provided element is formed and an outer peripheral breakdown voltage portion formed so as to surround the outer periphery of the cell portion are provided, and a second surface layer portion of the semiconductor layer in the outer peripheral breakdown voltage portion is provided with a second
A conductive type outer peripheral well region (14) is formed, and a field oxide film (1) is formed on the outer peripheral well region.
6) is formed, the second conductivity type impurity is ion-implanted into the surface layer portion of the semiconductor layer in both the cell portion and the outer breakdown voltage portion to form the impurity implantation regions (21, 22). Forming the field oxide film by selectively oxidizing the surface of the semiconductor layer in the outer peripheral breakdown portion after forming the impurity implantation region, and forming the field oxide film in the cell portion. Forming the gate oxide film so as to connect to the field oxide film by oxidizing the surface of the layer; forming the gate on the surface of the gate oxide film; By diffusing, a deep well (4) is formed in the cell portion, and an outer peripheral well region (14) is formed in the outer peripheral breakdown voltage portion.
Forming a channel well (3) by diffusing a second conductivity type impurity in the cell portion at a position where the impurity implantation region is formed, using the gate as a mask; A step of forming a source region (5) of the first conductivity type at a position which becomes a surface layer part of a well, and in the step of forming the impurity-implanted region, in the impurity-implanted region on the side of the outer peripheral breakdown voltage part, 1st on the circumference side
Region (22a) and second region (22b) located on the outer circumference side
A gap is formed between the field oxide film and the gate oxide film in the field oxide film forming step and the gate oxide film forming step. A semiconductor device manufacturing method, characterized in that the semiconductor device is arranged in a gap provided between the second region and the second region.
る前記不純物注入領域内のイオンの横方向拡散をＬ１、
前記熱拡散時における前記不純物注入領域内のイオンの
横方向拡散をＬ２とし、前記不純物注入領域形成時にお
ける前記第１領域と前記第２領域との間の距離をＬ３と
すると、距離Ｌ３が、２×Ｌ１≦Ｌ３≦２×Ｌ２の関係
を満たすように前記不純物注入領域を形成することを特
徴とする請求項７に記載の半導体装置の製造方法。8. The lateral diffusion of ions in the impurity-implanted region during the field oxide film forming step is L1,
Let L2 be the lateral diffusion of ions in the impurity-implanted region during the thermal diffusion, and L3 be the distance between the first region and the second region during the impurity-implanted region formation. The method of manufacturing a semiconductor device according to claim 7, wherein the impurity-implanted region is formed so as to satisfy the relationship of 2 × L1 ≦ L3 ≦ 2 × L2.
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