JP3620475B2

JP3620475B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3620475B2
Application number: JP2001185485A
Authority: JP
Inventors: 善彦尾関; 裕戸松
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-06-19
Filing date: 2001-06-19
Publication date: 2005-02-16
Anticipated expiration: 2021-06-19
Also published as: JP2003008016A

Description

【０００１】
【発明の属する技術分野】
本発明は、ゲート電極を有する半導体装置の製造方法に関するもので、特に、パワーＭＯＳＦＥＴやＩＧＢＴに用いて好適である。
【０００２】
【従来の技術】
従来、ゲート電極形成方法として、予め不純物をドープすることで低抵抗化したＰｏｌｙ−Ｓｉ層、例えばＰｏｌｙ−Ｓｉ層をデポジションした後にリンのデポジション処理を行なったものをパターニングし、層間絶縁膜形成のための熱酸化を行なう方法と、ノンドープのＰｏｌｙ−Ｓｉ層をパターニングした後で熱酸化を行い、不純物をイオン注入等によってドープして低抵抗化する方法がある。
【０００３】
前者の場合、すでに不純物が高濃度にドープされたＰｏｌｙ−Ｓｉ層を熱酸化することになるため、Ｐｏｌｙ−Ｓｉ層の酸化が促進される増速酸化が成され、ゲート電極のエッジ部の曲率半径が大きくなって電界集中し難い形状となる。
【０００４】
これに対し、後者の場合、Ｐｏｌｙ−Ｓｉ層への不純物のドーピングが拡散層形成時に同時に行なえるという工程数削減の利点を有するが、その反面、ノンドープのＰｏｌｙ−Ｓｉ層を熱酸化することになるため、Ｐｏｌｙ−Ｓｉ層の酸化レートが遅く、図５に示されるようにゲート電極Ｊ１のエッジ部Ｊ２の曲率半径が小さくなる。このため、ゲート電極Ｊ１のエッジ部Ｊ２で電界集中し易い形状となり、ゲート絶縁耐圧および寿命の低下を引き起こす。
【０００５】
【発明が解決しようとする課題】
上記のような観点から、予め不純物をドープしたＰｏｌｙ−Ｓｉ層をパターニングした後、熱酸化して層間絶縁膜を形成することが好適であると言える。しかしながら、Ｐｏｌｙ−Ｓｉ層へのドーピングのための工程が独自に必要とされるため、工程数削減の観点からは好ましくない。
【０００６】
本発明は上記点に鑑みて、Ｐｏｌｙ−Ｓｉ層へのドーピングのための工程を独自に必要とすることなく、ゲート絶縁耐圧および寿命の低下を引き起こさない半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１乃至４に記載の発明では、半導体基板（１）の上にゲート絶縁膜（５）を形成する工程と、ゲート絶縁膜（５）の表面上にＰｏｌｙ−Ｓｉ層（２０）を成膜する工程と、Ｐｏｌｙ−Ｓｉ層（２０）をパターニングする工程と、ゲート絶縁膜（５）のうち露出部分及びＰｏｌｙ−Ｓｉ層（２０）の端部の下方に位置する部分をエッチングする工程と、熱酸化を行なうことで、半導体基板（１）及びＰｏｌｙ−Ｓｉ層（２０）の表面を覆うように酸化膜（７）を形成する工程と、半導体基板（１）の表層部及びＰｏｌｙ−Ｓｉ層（２０）に不純物をイオン注入することで、半導体基板（１）の表層部に不純物層を形成すると共にＰｏｌｙ−Ｓｉ層（２０）を低抵抗化する工程とを含んでいることを特徴としている。
【０００８】
このように、ゲート電極（６）となるＰｏｌｙ−Ｓｉ層（２０）をパターニングした後に、ゲート絶縁膜（５）をＰｏｌｙ−Ｓｉ層（２０）の下部に位置する部分までエッチングするようにすれば、その後の熱酸化によりＰｏｌｙ−Ｓｉ層（２０）の端部の曲率半径を大きくし、Ｐｏｌｙ−Ｓｉ層（２０）の端部においてゲート絶縁膜（５）の膜厚を厚くすることが可能となる。このようにすれば、Ｐｏｌｙ−Ｓｉ層（２０）へのドーピングのための工程を独自に必要とすることなく、ゲート絶縁耐圧および寿命の低下を引き起こさないようにできる。
【０００９】
請求項２に記載の発明では、不純物のイオン注入の後に、熱酸化処理を行なうことを特徴とする。このように熱酸化処理を行なうことで、ゲート電極（６）が増速酸化効果によってさらに酸化され、よりゲート電極（６）の端部の曲率半径が大きくすることができると共に、ゲート電極（６）の端部の下方におけるゲート絶縁膜（５）の膜厚を厚くすることができる。
【００１０】
請求項３に記載の発明では、不純物のイオン注入の後に、酸化膜（７）の上に流動性のある絶縁膜（３０）を成膜する工程を有していることを特徴としている。このように、酸化膜（７）の上に流動性のある絶縁膜（３０）を成膜することで、酸化膜（７）のうちゲート電極（６）の端部の近傍に形成され得るスリットを絶縁膜（３０）で埋めることができ、素子の信頼性をより高くすることができる。
【００１１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１２】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の一実施形態を適用して製造したＭＯＳＦＥＴの断面構成を示す。以下、この図に基づいてＭＯＳＦＥＴの構成についての説明を行なう。
【００１３】
図１に示すように、ｎ^＋型のシリコン基板１の表面にｎ⁻型のドリフト層２が形成されている。ドリフト層２の表層部にはｐ型のベース領域３が形成され、このベース領域３の表層部にはｎ^＋型のソース領域４が形成されている。ｐ型のベース領域３は部分的に接合深さが深くされたディープベース領域３ａが備えられ、このディープベース領域３ａで優先的にアバランシェブレークダウンが生じるようにすることでサージ耐量を向上させている。
【００１４】
また、ドリフト層２の表面には、少なくともソース領域４とドリフト層２との間に挟まれたベース領域３の表面に形成されるようにゲート酸化膜５が備えられている。そして、このゲート酸化膜５の表面には不純物がドーピングされたゲート電極６が形成され、このゲート電極６が酸化膜７によって覆われた構成となっている。ゲート電極６は、その端部Ａが丸まっており曲率半径が大きくなった構成となっており、また、ゲート酸化膜５のうちゲート電極６の端部Ａの下方に位置する部分は、ゲート電極６の平坦部Ｂの下方に位置する部分よりも膜厚が厚くなった構成となっている。
【００１５】
さらに、酸化膜７の上にはソース電極８が形成されている。このソース電極８は、酸化膜７に形成されたコンタクトホール７ａを介して、ソース領域４およびベース領域３に電気的に接続された構成となっている。そして、シリコン基板１の裏面側にドレイン電極９が形成され、ＭＯＳＦＥＴが構成されている。
【００１６】
続いて、図１に示すＭＯＳＦＥＴの製造工程について、図２および図３に示すＭＯＳＦＥＴの製造工程を示し、これらの図に基づいて図１に示すＭＯＳＦＥＴの製造方法を説明する。
【００１７】
〔図２（ａ）に示す工程〕
まず、ｎ^＋型のシリコン基板１を用意し、このシリコン基板１の主表面にｎー型のドリフト層２を形成する。その後、フォトリソグラフィによって所定位置にマスク材を配置したのち、ｐ型不純物をイオン注入することで、ディープベース領域３ａを形成する。そして、熱酸化等により、ドリフト層２の表面にゲート酸化膜５を形成する。
【００１８】
〔図２（ｂ）に示す工程〕
ノンドープのＰｏｌｙ−Ｓｉ層２０をＬＰ−ＣＶＤ法等によって成膜したのち、フォトリソグラフィによりパターニングする。このＰｏｌｙ−Ｓｉ層２０が最終的にゲート電極６となる。
【００１９】
〔図２（ｃ）に示す工程〕
Ｐｏｌｙ−Ｓｉ層２０をマスクとしたウェットエッチングを施すことで、ゲート酸化膜５の露出部分を除去する。このとき、ウェットエッチングの条件をゲート酸化膜５のうちＰｏｌｙ−Ｓｉ層２０の下方に位置する部分もオーバエッチされる条件とし、Ｐｏｌｙ−Ｓｉ層２０の端部の下方も露出させるようにする。例えば、ゲート酸化膜５の膜厚が６００Åの場合には、４：１のＨＦで２０〜３０％のオーバエッチを行なう条件とする。
【００２０】
〔図３（ａ）に示す工程〕
熱酸化を行ない、ドリフト層２及びＰｏｌｙ−Ｓｉ層２０の表面を覆うように酸化膜７を形成する。このとき、上記した図２（ｃ）に示す工程において、Ｐｏｌｙ−Ｓｉ層２０の端部の下方まで露出するようにしていることから、この領域においてＰｏｌｙ−Ｓｉ層２０の酸化が促進される。これにより、Ｐｏｌｙ−Ｓｉ層２０の端部が酸化よって丸まり、曲率半径が大きくなる。
【００２１】
また、このときの酸化をウェットで行なえば、Ｐｏｌｙ−Ｓｉ層２０の端部の下方においてゲート酸化膜５の膜厚がＰｏｌｙ−Ｓｉ層２０の平坦部よりも厚く成長し、Ｐｏｌｙ−Ｓｉ層２０の端部を持ち上げ、Ｐｏｌｙ−Ｓｉ層２０の端部にテーパが生じる。すなわち、Ｐｏｌｙ−Ｓｉ層２０の端部で酸化が促進され、その領域においてＰｏｌｙ−Ｓｉ層２０の消費が進み、Ｐｏｌｙ−Ｓｉ層２０の曲率半径が大きくされると共に、その領域におけるゲート酸化膜５の膜厚を厚くすることができる。
【００２２】
〔図３（ｂ）に示す工程〕
Ｐｏｌｙ−Ｓｉ層２０をマスクとしたｐ型不純物のイオン注入を行なうことにより、ｐ型のベース領域３を形成する。このとき、Ｐｏｌｙ−Ｓｉ層２０をマスクとしてベース領域３を形成していることから、ベース領域３はＰｏｌｙ−Ｓｉ層２０の下方に一定距離入り込んだ構成となる。
【００２３】
〔図３（ｃ）に示す工程〕
酸化膜７の上にマスク材２１を配置したのち、フォトリソグラフィによってマスク材２１をパターニングする。そして、マスク材２１の上からｎ型不純物のイオン注入を行なうことにより、ｎ^＋型のソース領域４を形成する。このとき、マスク材２１だけでなくＰｏｌｙ−Ｓｉ層２０もマスクとなってｎ型不純物がイオン注入されることになるため、ソース領域４はＰｏｌｙ−Ｓｉ層２０の下方に一定距離入り込んだ構成となる。従って、ベース領域３とソース領域４が共にセルフアラインで形成され、ベース領域３のうちソース領域４とドリフト層２との間に挟まれる部分の長さ、つまりチャネル長が所望値となるようにできる。
【００２４】
またこのとき、Ｐｏｌｙ−Ｓｉ層２０にもｎ型不純物のイオン注入が成されるような条件とする。これにより、Ｐｏｌｙ−Ｓｉ層２０にｎ型不純物がドーピングされ、低抵抗化されてゲート電極６が形成される。このように、ソース領域４の形成のためのイオン注入とゲート電極６の形成のためのイオン注入とを兼用することにより、工程数の削減を図ることができる。
【００２５】
この後、熱酸化処理を行なうと、ゲート電極６にｎ型不純物がドーピングされていることからＰｏｌｙ−Ｓｉで構成されたゲート電極６が増速酸化効果によってさらに酸化され、よりゲート電極６の端部Ａの曲率半径が大きくなると共に、ゲート電極６の端部Ａの下方におけるゲート酸化膜５の膜厚が厚くなる。
【００２６】
そして、製造工程については図示しないが酸化膜７にコンタクトホール７ａを形成し、さらに基板表面にソース電極８を形成すると共に基板裏面にドレイン電極９を形成することで図１に示すＭＯＳＦＥＴが完成する。
【００２７】
以上説明したように、本実施形態では、ゲート電極６となるＰｏｌｙ−Ｓｉ層２０をパターニングした後に、ゲート酸化膜５をＰｏｌｙ−Ｓｉ層２０の下部に位置する部分までエッチングするようにしている。これにより、その後の熱酸化によりＰｏｌｙ−Ｓｉ層２０の端部Ａの曲率半径を大きくし、Ｐｏｌｙ−Ｓｉ層２０の端部Ａにおいてゲート酸化膜５の膜厚を厚くすることが可能となる。そして、ソース領域４を形成する際のイオン注入とＰｏｌｙ−Ｓｉ層２０へのイオン注入を兼用することにより、製造工程の簡略化を図ることができると共に、イオン注入後に熱処理を行なうことで、よりゲート電極６の端部Ａの曲率半径を大きくしすることができ、また、ゲート電極６の端部Ａにおいてゲート酸化膜５の膜厚を厚くすることができる。
【００２８】
一般的に、図１に示されるようなＭＯＳＦＥＴにおいては、ゲート−ソース間の耐圧がゲート電極６の端部Ａの絶縁耐圧で決まる。これは、ゲート電極６が平坦部Ｂに対して端部Ａでの曲率半径が小さいために電界集中が生じることによる。
【００２９】
これに対し、本実施形態におけるＭＯＳＦＥＴでは、ゲート電極６の端部Ａ曲率半径を大きくし、ゲート電極６の端部Ａにおけるゲート酸化膜６の膜厚を厚くした構成としているため、ゲート酸化膜６の絶縁耐圧や寿命を向上させることができる。
【００３０】
（第２実施形態）
第１実施形態では、ゲート電極６を酸化膜７で覆うようにしているが、図５に示すように、酸化膜７の上にさらに流動性の良好なＢＰＳＧ等の絶縁膜３０を成膜するようにしてもよい。
【００３１】
これは、第１実施形態に示すようにゲート電極６を酸化膜７のみで覆うようにした場合、図４中に示すようにゲート電極６の端部の近傍において酸化膜７にスリットが入る可能性があることが実験により確認されたためであり、酸化膜７の上に流動性の良好な絶縁膜ゲート電極３０を成膜することで、そのようなスリットを埋めることができる。これにより、素子の信頼性をより高くすることが可能となる。
【００３２】
（他の実施形態）
上記実施形態では、本発明の一実施形態における半導体装置の製造方法をＭＯＳＦＥＴに適用した場合について説明したが、ＭＯＳＦＥＴに限るものではなく、ゲート絶縁膜およびゲート電極を備えた半導体装置、例えばＩＧＢＴについても本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くＭＯＳＦＥＴの製造工程を示す図である。
【図４】本発明の第２実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図５】従来のＭＯＳＦＥＴの断面構成を示した図である。
【符号の説明】
１…シリコン基板、２…ドリフト層、３…ベース領域、４…ソース領域、
５…ゲート酸化膜、６…ゲート電極、７…酸化膜、８…ソース電極、
９…ドレイン電極、２０…Ｐｏｌｙ−Ｓｉ層、３０…絶縁膜。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a gate electrode, and is particularly suitable for use in power MOSFETs and IGBTs.
[0002]
[Prior art]
Conventionally, as a method of forming a gate electrode, a poly-Si layer whose resistance has been lowered by doping impurities in advance, for example, a layer subjected to phosphorus deposition after depositing a poly-Si layer is patterned to form an interlayer insulating film There are a method of performing thermal oxidation for formation and a method of performing thermal oxidation after patterning a non-doped Poly-Si layer and doping impurities by ion implantation to reduce resistance.
[0003]
In the former case, since the Poly-Si layer already doped with impurities at a high concentration is thermally oxidized, accelerated oxidation that promotes oxidation of the Poly-Si layer is performed, and the curvature of the edge portion of the gate electrode is achieved. The radius becomes large and the electric field is difficult to concentrate.
[0004]
On the other hand, the latter case has the advantage of reducing the number of steps that the doping of impurities into the Poly-Si layer can be performed simultaneously with the formation of the diffusion layer, but on the other hand, the non-doped Poly-Si layer is thermally oxidized. Therefore, the oxidation rate of the Poly-Si layer is slow, and the radius of curvature of the edge portion J2 of the gate electrode J1 becomes small as shown in FIG. For this reason, the electric field concentrates easily at the edge portion J2 of the gate electrode J1, and the gate withstand voltage and lifetime are reduced.
[0005]
[Problems to be solved by the invention]
From the above viewpoint, it can be said that it is preferable to form an interlayer insulating film by patterning a poly-Si layer doped with impurities in advance and then thermally oxidizing it. However, since a process for doping the Poly-Si layer is uniquely required, it is not preferable from the viewpoint of reducing the number of processes.
[0006]
SUMMARY OF THE INVENTION In view of the above, the present invention has an object to provide a method for manufacturing a semiconductor device that does not cause a decrease in gate dielectric strength and lifetime without requiring a unique process for doping a Poly-Si layer. And
[0007]
[Means for Solving the Problems]
In order to achieve the above object, according to the invention described in claims 1 to 4, a step of forming a gate insulating film (5) on a semiconductor substrate (1), and a Poly- A step of forming a Si layer (20), a step of patterning the Poly-Si layer (20), and an exposed portion of the gate insulating film (5) and a position below the end of the Poly-Si layer (20). A step of etching the portion to be formed, a step of forming an oxide film (7) so as to cover the surfaces of the semiconductor substrate (1) and the Poly-Si layer (20) by performing thermal oxidation, and a semiconductor substrate (1) Impurity ions are implanted into the surface layer portion and the Poly-Si layer (20), thereby forming an impurity layer in the surface layer portion of the semiconductor substrate (1) and reducing the resistance of the Poly-Si layer (20). It is characterized by containing .
[0008]
In this way, after patterning the Poly-Si layer (20) to be the gate electrode (6), the gate insulating film (5) is etched to a portion located below the Poly-Si layer (20). Then, the radius of curvature of the end portion of the Poly-Si layer (20) can be increased by subsequent thermal oxidation, and the thickness of the gate insulating film (5) can be increased at the end portion of the Poly-Si layer (20). Become. In this way, it is possible to prevent the gate dielectric breakdown voltage and the lifetime from being lowered without requiring an independent process for doping the Poly-Si layer (20).
[0009]
The invention according to claim 2 is characterized in that thermal oxidation treatment is performed after ion implantation of impurities. By performing the thermal oxidation process in this way, the gate electrode (6) is further oxidized by the accelerated oxidation effect, the radius of curvature of the end of the gate electrode (6) can be further increased, and the gate electrode (6 The film thickness of the gate insulating film (5) below the end of () can be increased.
[0010]
The invention described in claim 3 is characterized in that it has a step of forming a fluid insulating film (30) on the oxide film (7) after the impurity ion implantation. Thus, by forming the fluid insulating film (30) on the oxide film (7), a slit that can be formed in the vicinity of the end of the gate electrode (6) in the oxide film (7). Can be filled with an insulating film (30), and the reliability of the device can be further increased.
[0011]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a cross-sectional configuration of a MOSFET manufactured by applying one embodiment of the present invention. Hereinafter, the structure of the MOSFET will be described with reference to this figure.
[0013]
As shown in FIG. 1, an n ⁻ type drift layer 2 is formed on the surface of an n ⁺ type silicon substrate 1. A p-type base region 3 is formed in the surface layer portion of the drift layer 2, and an n ⁺ -type source region 4 is formed in the surface layer portion of the base region 3. The p-type base region 3 is provided with a deep base region 3a partially having a deep junction depth, and surge resistance is improved by preferentially generating avalanche breakdown in the deep base region 3a. Yes.
[0014]
A gate oxide film 5 is provided on the surface of the drift layer 2 so as to be formed at least on the surface of the base region 3 sandwiched between the source region 4 and the drift layer 2. A gate electrode 6 doped with impurities is formed on the surface of the gate oxide film 5, and the gate electrode 6 is covered with an oxide film 7. The gate electrode 6 has a configuration in which the end A is rounded and the radius of curvature is large, and a portion of the gate oxide film 5 located below the end A of the gate electrode 6 is a gate electrode. 6 has a structure in which the film thickness is thicker than the portion located below the flat portion B of 6.
[0015]
Further, a source electrode 8 is formed on the oxide film 7. The source electrode 8 is configured to be electrically connected to the source region 4 and the base region 3 through a contact hole 7 a formed in the oxide film 7. And the drain electrode 9 is formed in the back surface side of the silicon substrate 1, and MOSFET is comprised.
[0016]
1 shows the manufacturing process of the MOSFET shown in FIGS. 2 and 3, and the manufacturing method of the MOSFET shown in FIG. 1 will be described based on these figures.
[0017]
[Step shown in FIG. 2 (a)]
First, an n ⁺ type silicon substrate 1 is prepared, and an n− type drift layer 2 is formed on the main surface of the silicon substrate 1. After that, after a mask material is arranged at a predetermined position by photolithography, p-type impurities are ion-implanted to form the deep base region 3a. Then, a gate oxide film 5 is formed on the surface of the drift layer 2 by thermal oxidation or the like.
[0018]
[Step shown in FIG. 2 (b)]
A non-doped Poly-Si layer 20 is formed by LP-CVD or the like and then patterned by photolithography. This Poly-Si layer 20 finally becomes the gate electrode 6.
[0019]
[Step shown in FIG. 2 (c)]
By performing wet etching using the Poly-Si layer 20 as a mask, the exposed portion of the gate oxide film 5 is removed. At this time, the wet etching conditions are such that the portion of the gate oxide film 5 located below the Poly-Si layer 20 is also over-etched so that the lower part of the end of the Poly-Si layer 20 is also exposed. For example, when the thickness of the gate oxide film 5 is 600 mm, the over-etching condition is 20 to 30% with 4: 1 HF.
[0020]
[Step shown in FIG. 3 (a)]
Thermal oxidation is performed to form an oxide film 7 so as to cover the surfaces of the drift layer 2 and the Poly-Si layer 20. At this time, in the above-described step shown in FIG. 2C, since it is exposed to below the end of the Poly-Si layer 20, the oxidation of the Poly-Si layer 20 is promoted in this region. Thereby, the end portion of the Poly-Si layer 20 is rounded by oxidation, and the radius of curvature is increased.
[0021]
Further, if the oxidation at this time is performed wet, the thickness of the gate oxide film 5 grows thicker than the flat portion of the Poly-Si layer 20 below the end of the Poly-Si layer 20, and the Poly-Si layer 20. As a result, the end of the poly-Si layer 20 is tapered. That is, oxidation is promoted at the end of the Poly-Si layer 20, consumption of the Poly-Si layer 20 proceeds in that region, the radius of curvature of the Poly-Si layer 20 is increased, and the gate oxide film 5 in that region is increased. The film thickness can be increased.
[0022]
[Step shown in FIG. 3B]
By performing ion implantation of p-type impurities using the Poly-Si layer 20 as a mask, the p-type base region 3 is formed. At this time, since the base region 3 is formed using the Poly-Si layer 20 as a mask, the base region 3 is configured to enter a certain distance below the Poly-Si layer 20.
[0023]
[Step shown in FIG. 3 (c)]
After disposing the mask material 21 on the oxide film 7, the mask material 21 is patterned by photolithography. Then, n ⁺ -type source region 4 is formed by ion implantation of n-type impurities from above mask material 21. At this time, not only the mask material 21 but also the Poly-Si layer 20 is used as a mask, so that the n-type impurity is ion-implanted. Therefore, the source region 4 has a configuration in which a certain distance enters below the Poly-Si layer 20. Become. Therefore, the base region 3 and the source region 4 are both formed by self-alignment, and the length of the portion of the base region 3 sandwiched between the source region 4 and the drift layer 2, that is, the channel length, becomes a desired value. it can.
[0024]
At this time, the conditions are such that ion implantation of the n-type impurity is also performed in the Poly-Si layer 20. As a result, the poly-Si layer 20 is doped with n-type impurities, the resistance is lowered, and the gate electrode 6 is formed. Thus, by combining the ion implantation for forming the source region 4 and the ion implantation for forming the gate electrode 6, the number of processes can be reduced.
[0025]
Thereafter, when a thermal oxidation process is performed, since the gate electrode 6 is doped with an n-type impurity, the gate electrode 6 made of Poly-Si is further oxidized by the accelerated oxidation effect, and the end of the gate electrode 6 is further oxidized. As the radius of curvature of the portion A increases, the thickness of the gate oxide film 5 below the end A of the gate electrode 6 increases.
[0026]
Although the manufacturing process is not shown, the contact hole 7a is formed in the oxide film 7, the source electrode 8 is formed on the substrate surface, and the drain electrode 9 is formed on the back surface of the substrate, thereby completing the MOSFET shown in FIG. .
[0027]
As described above, in this embodiment, after patterning the Poly-Si layer 20 to be the gate electrode 6, the gate oxide film 5 is etched to a portion located below the Poly-Si layer 20. As a result, the radius of curvature of the end portion A of the Poly-Si layer 20 is increased by subsequent thermal oxidation, and the thickness of the gate oxide film 5 can be increased at the end portion A of the Poly-Si layer 20. Further, by combining the ion implantation for forming the source region 4 and the ion implantation into the Poly-Si layer 20, the manufacturing process can be simplified, and the heat treatment can be performed after the ion implantation. The radius of curvature of the end portion A of the gate electrode 6 can be increased, and the thickness of the gate oxide film 5 can be increased at the end portion A of the gate electrode 6.
[0028]
In general, in a MOSFET as shown in FIG. 1, the gate-source breakdown voltage is determined by the dielectric strength of the end A of the gate electrode 6. This is because the gate electrode 6 has a smaller radius of curvature at the end portion A than the flat portion B, so that electric field concentration occurs.
[0029]
On the other hand, in the MOSFET according to the present embodiment, the end portion A radius of curvature of the gate electrode 6 is increased and the thickness of the gate oxide film 6 at the end A of the gate electrode 6 is increased. 6 withstand voltage and life can be improved.
[0030]
(Second Embodiment)
In the first embodiment, the gate electrode 6 is covered with the oxide film 7, but as shown in FIG. 5, an insulating film 30 such as BPSG having better fluidity is formed on the oxide film 7. You may do it.
[0031]
This is because when the gate electrode 6 is covered only with the oxide film 7 as shown in the first embodiment, a slit can be formed in the oxide film 7 in the vicinity of the end of the gate electrode 6 as shown in FIG. This is because it has been confirmed by experiments that the insulating film gate electrode 30 having good fluidity is formed on the oxide film 7 to fill the slit. Thereby, the reliability of the element can be further increased.
[0032]
(Other embodiments)
In the above embodiment, the case where the method for manufacturing a semiconductor device according to an embodiment of the present invention is applied to a MOSFET has been described. However, the present invention is not limited to a MOSFET, but a semiconductor device including a gate insulating film and a gate electrode, for example, an IGBT Also, the present invention can be applied.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cross-sectional configuration of a MOSFET according to a first embodiment of the present invention.
2 is a diagram showing a manufacturing process of the MOSFET shown in FIG. 1. FIG.
FIG. 3 is a diagram showing a manufacturing step of the MOSFET that follows the step of FIG. 2;
FIG. 4 is a diagram showing a cross-sectional configuration of a MOSFET according to a second embodiment of the present invention.
FIG. 5 is a diagram showing a cross-sectional configuration of a conventional MOSFET.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Drift layer, 3 ... Base region, 4 ... Source region,
5 ... Gate oxide film, 6 ... Gate electrode, 7 ... Oxide film, 8 ... Source electrode,
9 ... Drain electrode, 20 ... Poly-Si layer, 30 ... Insulating film.

Claims

Forming a gate insulating film (5) on the semiconductor substrate (1);
Forming a Poly-Si layer (20) on the surface of the gate insulating film (5);
Patterning the Poly-Si layer (20);
Etching the exposed portion of the gate insulating film (5) and the portion located below the end of the Poly-Si layer (20);
Forming an oxide film (7) so as to cover the surfaces of the semiconductor substrate (1) and the Poly-Si layer (20) by performing thermal oxidation;
Impurity ions are implanted into the surface layer portion of the semiconductor substrate (1) and the Poly-Si layer (20), whereby an impurity layer is formed in the surface layer portion of the semiconductor substrate (1) and the Poly-Si layer (20 And a step of reducing the resistance of the semiconductor device.

2. The method of manufacturing a semiconductor device according to claim 1, wherein a thermal oxidation process is performed after the impurity ion implantation.

3. The semiconductor according to claim 1, further comprising a step of forming a fluid insulating film (30) on the oxide film (7) after the impurity ion implantation. Device manufacturing method.

The method for manufacturing a semiconductor device according to claim 1, wherein HF is used in the step of etching the gate insulating film.