JP4836854B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体素子を樹脂封止した半導体装置に関する。
一方の面に半導体素子を載置し、載置部の他方の面を露出するように樹脂封止する半導体装置において、露出する載置部の外周側の封止材を額縁状に形成した半導体装置が従来技術として知られている(たとえば、特許文献1)。
特開平6−209054号公報
特許文献1に記載されているような従来の半導体装置では、リードをめっき処理する工程やリードを曲げる工程などで半導体素子の載置部の端面近傍を封止している樹脂材よりクラックが発生する。また、半導体装置をリフロー炉に通して半田付けするときも、リフローストレスにより同様のクラックが発生するという問題点がある。
(1)請求項1の発明は、半導体素子と、半導体素子を接合するダイパッドおよび半導体素子の表面の電極とワイヤによって接合するリードを有するリードフレームと、
半導体素子、ワイヤおよびリードフレームを封止する封止材とを備え、リードの先端側が封止材の側面から突出し、該突き出した部分が底面側に屈曲された半導体装置において、ダイパッドの半導体素子と接合していない面全体が半導体装置の底面に露出するとともに、封止材は、リードの下面側を覆う部分におけるダイパッドの露出面の全周囲または周囲の一部に、ダイパッドの露出面の外周端より離間してダイパッドの露出面よりも外部に突き出す凸部を備えることを特徴とする。
(2)請求項2の発明は、請求項1に記載の半導体装置において、ダイパッドは複数であり、凸部は、複数のダイパッドの露出面の全てを囲うように設けられることを特徴とする。
(3)請求項3の発明は、半導体素子と、受光素子または撮像素子からなる電子部品と、半導体素子を一方の面に、電子部品を他方の面に接合するダイパッドおよび半導体素子の表面の電極とワイヤによって接合するリードを有するリードフレームと、半導体素子、電子部品、ワイヤおよびリードフレームを封止する封止材とを備え、リードの先端側が封止材の側面から突出し、該突き出した部分が底面側に屈曲された半導体装置において、電子部品におけるダイパッドの接合面と反対側の面全体が半導体装置の底面に露出するとともに、封止材は、リードの下面側を覆う部分における電子部品の露出面の全周囲または周囲の一部に、電子部品の露出面の外周端より離間して電子部品の露出面よりも外部に突き出す凸部を備えることを特徴とする。
(4)請求項4の発明は、請求項3に記載の半導体装置において、電子部品は複数であり、凸部は、複数の電子部品の露出面の全てを囲うように設けられることを特徴とする
)請求項の発明は、請求項乃至のいずれか1項に記載の半導体装置において、
半導体素子はリード上に、チップオンリードにより実装されていることを特徴とする。
本発明によれば、ダイパッドの露出面の全周囲または周囲の一部に、または電子部品の露出面の全周囲または周囲の一部に、露出面の外周端より離間して凸部を備えるようにした。したがって、リードをめっき処理する工程やリードを曲げる工程、リフロー炉に通して半田付けする工程などにおけるクラックの発生を防止することができる。
−第1の実施形態−
本発明の第1の実施形態の半導体装置について図1を参照して説明する。図1(a)は、第1の実施形態の半導体装置1Aの底面図であり、図1(b)は、図1(a)のA−A断面図である。第1の実施形態の半導体装置1Aはリードフレームタイプである。
図1(b)に示すように、半導体装置1Aは、リードフレーム3A,4Aに搭載した半導体素子2Aを樹脂6Aで封止したものである。半導体素子2Aは、リードフレームのダイパッド4Aにダイボンディングされ、リードフレームのリード3Aとワイヤ5Aでワイヤボンディングされる。半導体装置1Aの底面11Aには、ダイパッド4Aの底面(半導体素子2Aがダイボンディングされていない面)全体が露出している。露出しているダイパッド4Aの周囲には、半導体素子2Aを封止している樹脂6Aからなる額縁状の凸部61Aが形成されている。凸部61Aとダイパッド4Aの外周端41Aとは所定長だけ離れている。凸部61Aの上端の幅は約0.3mmであり、突起部61Aの底面11Aに対する高さは30μmである。
次に、上述した半導体装置1Aの製造方法について、図2を参照して説明する。半導体装置1Aの製造方法は、ダイボンディング工程、ワイヤボンディング工程、モールド工程、外装処理工程、リード成形工程およびマーク工程を備える。予めリードフレーム3A,4Aが作製されているものとして説明する。
(1)ダイボンディング工程
ダイボンディング工程では、不図示のダイボンディング材をダイパッド4Aに塗布した後、図2(a)に示すように、ダイパッド4Aに半導体素子2Aを搭載する。
(2)ワイヤボンディング工程
ワイヤボンディング工程では、図2(b)に示すように、半導体素子2Aの表面上の電極とリード3Aとをワイヤ5Aで接続する。
(3)モールド工程
モールド工程では、まず、図2(c)に示すように、半導体素子2Aを搭載したリードフレーム3A,4Aを予備加熱された金型101A,102Aに設置する。下金型102Aは、ダイパッド4Aの底面全体と接触するので、ダイパッド4Aの底面は樹脂に覆われない。また、下金型102Aには、凹部103Aが形成されている。これにより、半導体装置1Aの底面11Aに凸部61Aを形成することができる。次に、金型101A,102Aを加熱し、金型101A,102A内に樹脂6Aを投入する。樹脂6Aには、フィラを混合したエポキシ樹脂が使用される。金型101A,102A内に樹脂6Aが充填した状態で数分間保持し、樹脂を硬化させる。そして、図2(d)に示すように、金型101A,102Aから樹脂封止したもの(以下、樹脂封止体104Aと呼ぶ)を取り出す。取り出した樹脂封止体104Aは、数時間、高温(160〜180℃)加熱される。
(4)外装処理工程
外装処理工程では、半導体装置1Aを基板に半田実装しやすくするためとリードの耐食性を向上させるために、リード3Aにめっきを施す。
(5)リード成形工程
リード成形工程では、樹脂封止体104Aのリード3Aを曲げ、図2(e)に示すように、ガルウィング形状にする。
(6)マーク工程
マーク工程では、樹脂封止体104Aの表面に、商標、製品名、ロット番号、識別マークなどを印字する。印字は、インクによる捺印またはレーザ加工による刻印により行う。
以上のようにして、半導体装置1Aが作製される。
以上の実施形態による半導体装置1Aは次のような作用効果を奏する。
(1)ダイパッド4Aを全域露出させ、その露出面の全周囲に、ダイパッド4Aの露出面の外周端41Aより離間して凸部61を半導体装置1Aに備えるようにした。したがって、リードをめっき処理する工程やリードを曲げる工程などで発生するクラック(ダイパッド4Aと樹脂6Aとの境界から発生するクラックなど)を防止することができる。また、リフローストレスによる同様のクラックの発生も防止することができる。
(2)半導体装置1Aの底面11Aの凸部61Aによってダイパッド4Aの露出面に傷が入るのを防止することができる。また、作製した複数の半導体装置1Aは重ねられ、一時的にトレーに収納される。このとき、半導体装置1Aの表面の印字部分と他の半導体装置1Aのダイパッド4Aの底面とが擦り接触して、ダイパッド4Aの底面を被覆しているめっきが半導体装置1Aの表面に付着して、印字が読み取れなくなることがあった。しかし、半導体装置1Aの底面11Aに形成した凸部61Aによって、このような印字が読み取れなくなることを防止することができる。
−第2の実施形態−
本発明の第2の実施形態の半導体装置について図2を参照して説明する。図3(a)は、第2の実施形態の半導体装置1Bの底面図であり、図3(b)は、図3(a)のB−B断面図である。第2の実施形態の半導体装置1Bもリードフレームタイプである。
図3(b)に示すように、半導体装置1Bは、リードフレーム3B,4Bに搭載した半導体素子2Bと受光素子7Bとを樹脂6Bで封止したものである。半導体素子2Bは、リードフレームのダイパッド4Bの一方の面(以下、表面と呼ぶ)にダイボンディングされ、受光素子7Bはリードフレームのダイパッド4Bの他方の面(以下、底面と呼ぶ)にダイボンディングされる。半導体素子2Bは、リードフレームのリード3Bとワイヤ5Bでワイヤボンディングされる。半導体装置1Bの底面11Bには、受光素子7Bの受光面(受光素子7Bのダイボンディングされた面の反対の面)全体が露出している。受光素子7Bの受光部を保護するため、受光素子7Bの受光面にはガラス基板またはプラスチック基板が設けられている。露出している受光素子7Bの周囲には、半導体素子2Bおよび受光素子7Bを封止している樹脂6Bからなる額縁状の凸部61Bが形成されている。凸部61Bと受光素子7Bの露出面の外周端71Bとは所定長だけ離間している。凸部61Bの上端の幅は約0.3mmであり、突起部61Bの底面11Bに対する高さは30μmである。
次に、上述した半導体装置1Bの製造方法について、図4を参照して説明する。半導体装置1Bの製造方法は、半導体素子ダイボンディング工程、受光素子ダイボンディング工程、ワイヤボンディング工程、モールド工程、外装処理工程、リード成形工程およびマーク工程を備える。予めリードフレーム3B,4Bが作製されているものとして説明する。
(1)半導体素子ダイボンディング工程
半導体素子ダイボンディング工程では、不図示のダイボンディング材をダイパッド4Bの表面に塗布した後、図4(a)に示すように、ダイパッド4Bの表面に半導体素子2Bを搭載する。
(2)受光素子ダイボンディング工程
受光素子ダイボンディング工程では、不図示のダイボンディング材をダイパッド4Bの裏面に塗布した後、図4(b)に示すように、ダイパッド4Bの裏面に受光素子7Bを搭載する。
(3)ワイヤボンディング工程
ワイヤボンディング工程では、図4(c)に示すように、半導体素子2Bの表面上の電極とリード3Bとをワイヤ5Bで接続する。
(4)モールド工程
モールド工程では、まず、図4(d)に示すように、半導体素子2Bおよび受光素子7Bを搭載したリードフレーム3B,4Bを予備加熱された金型101B,102Bに設置する。下金型102Bは、受光素子7Bの受光面全体と接触するので、受光素子7Bの受光面は樹脂に覆われない。また、下金型102Bには、凹部103Bが形成されているので、半導体装置1Bの底面11Bに凸部61Bを形成することができる。次に、金型101B,102Bを加熱し、金型101B,102B内に樹脂6Bを投入する。樹脂6Bにも、フィラを混合したエポキシ樹脂が使用される。金型101B,102B内に樹脂8Bが充填した状態で数分間保持し、樹脂を硬化させる。そして、図4(e)に示すように、金型101B,102Bから樹脂封止したもの(以下、樹脂封止体104Bと呼ぶ)を取り出す。取り出した樹脂封止体104Bは、数時間、高温(160〜180℃)加熱される。
(5)外装処理工程
外装処理工程では、半導体装置1Bを基板に半田実装しやすくするためとリードの耐食性を向上させるために、リード3Bにめっきを施す。
(6)リード成形工程
リード成形工程では、樹脂封止体104Bのリード3Bを曲げ、図4(f)に示すように、コの字形状にする。
(7)マーク工程
マーク工程では、樹脂封止体104Bの表面に、商標、製品名、ロット番号、識別マークなどを印字する。印字は、インクによる捺印またはレーザ加工による刻印により行う。
以上のようにして、半導体装置1Bが作製される。
以上の実施形態による半導体装置1Bは次のような作用効果を奏する。
(1)電子部品7Bの露出面の全周囲に、電子部品7Bの露出面の外周端71Bより離間して凸部61Bを半導体装置1Bに備えるようにした。したがって、第1の実施形態と同様にリードをめっき処理する工程やリードを曲げる工程、リフローストレスなどで発生するクラックを防止することができる。
(2)半導体装置1Bの底面11Bの凸部61Bによって、受光素子7Bの露出面である受光面に傷が入るのを防止することができる。
以上の実施形態の半導体装置1A,1Bを次のように変形することができる。
(1)半導体装置1A,1Bの底面11A,11Bにおいて、半導体装置1A,1Bの突起部61A,61Bは、露出しているダイパッド4Aや受光素子7Bの受光面の周囲全部に設けられた。しかし、半導体装置1A,1Bの突起部61A,61Bを露出しているダイパッド4Aや受光素子7Bの受光面の周囲の一部に設けるようにしてもよい。たとえば、図5(a)に示す半導体装置1Cのように、突起部61Cをコの字形状とし、受光素子7Bの表面の周囲の一部に設けるようにしてもよい。また、図5(b)に示す半導体装置1Dのように、一の字形状の突起部61Dを受光素子7Bの受光面の外周に沿って設けるようにしてもよい。このようにしても、第1の実施形態および第2の実施形態と同様にリードをめっき処理する工程やリードを曲げる工程などで発生するクラックを防止することができる。また、第1の実施形態および第2の実施形態と同様に、ダイパッド4Aや受光素子7Bの露出面に傷が入るのを防止することができる。
(2)半導体装置1Bにおいて、半導体素子2Bとともに搭載する電子部品は受光素子7Bに限定されない。たとえば、撮光素子や撮像素子でもよい。撮光素子の撮光部や撮像素子の撮像部を覆っているガラス基板やプラスチック基板を保護することができる。
(3)半導体装置1A,1Bは、ダイパッド4A,4Bに半導体素子2A,2Bを搭載するリードフレームタイプの半導体装置に限定されない。たとえば、図6に示す半導体装置1Eのように、リード3Eに半導体素子2Aを搭載するもの(チップオンリード(COL)タイプ)でもよい。この場合、ダイアタッチフィルム(DAF)をリード3Eに貼り付け、半導体素子2Aを搭載する。
(4)半導体装置1Aの底面11Aに露出するダイパッド4Aの数は複数でもよい。たとえば、図7に示す半導体装置1Fのように、2つのダイパッド4C,4Dが半導体装置1Fの底面11Fに露出するようにしてもよい。この場合、半導体装置1Fの突起部61Fは、複数のダイパッド4C,4Dの全てを囲うように設けられる。また、半導体装置1Bの底面11Bに露出する電子部品7Bの数は複数でもよい。たとえば、図8に示す半導体装置1Gのように、2つの電子部品7C,7Dの表面が半導体装置1Gの底面11Gに露出するようにしてもよい。この場合、半導体装置1Gの突起部61Gは、複数の電子部品7C,7Dの露出面の全てを囲うように設けられる。これらの場合もクラックや複数の露出面に発生する傷などを防止することができる。
以上の説明はあくまで一例であり、発明は、上記の実施形態に何ら限定されるものではない。
本発明の第1の実施形態の半導体装置の構成を説明するための図である。 本発明の第1の実施形態の半導体装置の製造方法を説明するための図である。 本発明の第2の実施形態の半導体装置の構成を説明するための図である。 本発明の第2の実施形態の半導体装置の製造方法を説明するための図である。 本発明の第2の実施形態の半導体装置の突起部における変形例を説明するための図である。 本発明の第2の実施形態の半導体装置をチップオンリードタイプに変形したときの変形例を説明するための図である。 本発明の第1の実施形態の半導体装置のダイパッドを2つにしたときの変形例を説明するための図である。 本発明の第2の実施形態の半導体装置の内蔵電子部品を2つにしたときの変形例を説明するための図である。
符号の説明
1A〜1G 半導体装置
2A〜2D 半導体素子
3A,3B リード
4A〜4C ダイパッド
5A,5B,5F ワイヤ
6A,6B,6E〜6G 樹脂
7B〜7D 電子部品
11A,11B,11E〜11G 半導体装置の裏面
61A〜61G 突起部

Claims (5)

  1. 半導体素子と、
    前記半導体素子を接合するダイパッドおよび前記半導体素子の表面の電極とワイヤによって接合するリードを有するリードフレームと、
    前記半導体素子、前記ワイヤおよび前記リードフレームを封止する封止材とを備え、前記リードの先端側が前記封止材の側面から突出し、該突き出した部分が底面側に屈曲された半導体装置において、
    前記ダイパッドの前記半導体素子と接合していない面全体が前記半導体装置の底面に露出するとともに、前記封止材は、前記リードの下面側を覆う部分における前記ダイパッドの露出面の全周囲または周囲の一部に、前記ダイパッドの露出面の外周端より離間して前記ダイパッドの露出面よりも外部に突き出す凸部を備えることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記ダイパッドは複数であり、
    前記凸部は、前記複数のダイパッドの露出面の全てを囲うように設けられることを特徴とする半導体装置。
  3. 半導体素子と、
    受光素子または撮像素子からなる電子部品と、
    前記半導体素子を一方の面に、前記電子部品を他方の面に接合するダイパッドおよび前記半導体素子の表面の電極とワイヤによって接合するリードを有するリードフレームと、
    前記半導体素子、前記電子部品、前記ワイヤおよび前記リードフレームを封止する封止材とを備え、前記リードの先端側が前記封止材の側面から突出し、該突き出した部分が底面側に屈曲された半導体装置において、
    前記電子部品における前記ダイパッドの接合面と反対側の面全体が前記半導体装置の底面に露出するとともに、前記封止材は、前記リードの下面側を覆う部分における前記電子部品の露出面の全周囲または周囲の一部に、前記電子部品の露出面の外周端より離間して前記電子部品の露出面よりも外部に突き出す凸部を備えることを特徴とする半導体装置。
  4. 請求項3に記載の半導体装置において、
    前記電子部品は複数であり、
    前記凸部は、前記複数の電子部品の露出面の全てを囲うように設けられることを特徴とする半導体装置。
  5. 請求項1乃至4のいずれか1項に記載の半導体装置において、
    前記半導体素子は前記リード上に、チップオンリードにより実装されていることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5936310B2 (ja) * 2011-03-17 2016-06-22 三菱電機株式会社 パワー半導体モジュール及びその取り付け構造
JP6409879B2 (ja) * 2014-12-08 2018-10-24 株式会社村田製作所 パッケージ型パワー半導体、および、パッケージ型パワー半導体の実装構造

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04118951A (ja) * 1990-09-10 1992-04-20 Hitachi Ltd 半導体パッケージ構造
JPH11274364A (ja) * 1998-03-26 1999-10-08 Matsushita Electron Corp 半導体装置およびその製造方法
JP2000077707A (ja) * 1998-08-27 2000-03-14 Sanyo Electric Co Ltd 光半導体装置
US6188130B1 (en) * 1999-06-14 2001-02-13 Advanced Technology Interconnect Incorporated Exposed heat spreader with seal ring
JP2001035961A (ja) * 1999-07-21 2001-02-09 Sony Corp 半導体装置及びその製造方法

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