JP4836854B2 - 半導体装置 - Google Patents
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Description
半導体素子、ワイヤおよびリードフレームを封止する封止材とを備え、リードの先端側が封止材の側面から突出し、該突き出した部分が底面側に屈曲された半導体装置において、ダイパッドの半導体素子と接合していない面全体が半導体装置の底面に露出するとともに、封止材は、リードの下面側を覆う部分におけるダイパッドの露出面の全周囲または周囲の一部に、ダイパッドの露出面の外周端より離間してダイパッドの露出面よりも外部に突き出す凸部を備えることを特徴とする。
(2)請求項2の発明は、請求項1に記載の半導体装置において、ダイパッドは複数であり、凸部は、複数のダイパッドの露出面の全てを囲うように設けられることを特徴とする。
(3)請求項3の発明は、半導体素子と、受光素子または撮像素子からなる電子部品と、半導体素子を一方の面に、電子部品を他方の面に接合するダイパッドおよび半導体素子の表面の電極とワイヤによって接合するリードを有するリードフレームと、半導体素子、電子部品、ワイヤおよびリードフレームを封止する封止材とを備え、リードの先端側が封止材の側面から突出し、該突き出した部分が底面側に屈曲された半導体装置において、電子部品におけるダイパッドの接合面と反対側の面全体が半導体装置の底面に露出するとともに、封止材は、リードの下面側を覆う部分における電子部品の露出面の全周囲または周囲の一部に、電子部品の露出面の外周端より離間して電子部品の露出面よりも外部に突き出す凸部を備えることを特徴とする。
(4)請求項4の発明は、請求項3に記載の半導体装置において、電子部品は複数であり、凸部は、複数の電子部品の露出面の全てを囲うように設けられることを特徴とする。
(5)請求項5の発明は、請求項1乃至4のいずれか1項に記載の半導体装置において、
半導体素子はリード上に、チップオンリードにより実装されていることを特徴とする。
本発明の第1の実施形態の半導体装置について図1を参照して説明する。図1(a)は、第1の実施形態の半導体装置1Aの底面図であり、図1(b)は、図1(a)のA−A断面図である。第1の実施形態の半導体装置1Aはリードフレームタイプである。
ダイボンディング工程では、不図示のダイボンディング材をダイパッド4Aに塗布した後、図2(a)に示すように、ダイパッド4Aに半導体素子2Aを搭載する。
ワイヤボンディング工程では、図2(b)に示すように、半導体素子2Aの表面上の電極とリード3Aとをワイヤ5Aで接続する。
モールド工程では、まず、図2(c)に示すように、半導体素子2Aを搭載したリードフレーム3A,4Aを予備加熱された金型101A,102Aに設置する。下金型102Aは、ダイパッド4Aの底面全体と接触するので、ダイパッド4Aの底面は樹脂に覆われない。また、下金型102Aには、凹部103Aが形成されている。これにより、半導体装置1Aの底面11Aに凸部61Aを形成することができる。次に、金型101A,102Aを加熱し、金型101A,102A内に樹脂6Aを投入する。樹脂6Aには、フィラを混合したエポキシ樹脂が使用される。金型101A,102A内に樹脂6Aが充填した状態で数分間保持し、樹脂を硬化させる。そして、図2(d)に示すように、金型101A,102Aから樹脂封止したもの(以下、樹脂封止体104Aと呼ぶ)を取り出す。取り出した樹脂封止体104Aは、数時間、高温(160〜180℃)加熱される。
外装処理工程では、半導体装置1Aを基板に半田実装しやすくするためとリードの耐食性を向上させるために、リード3Aにめっきを施す。
リード成形工程では、樹脂封止体104Aのリード3Aを曲げ、図2(e)に示すように、ガルウィング形状にする。
マーク工程では、樹脂封止体104Aの表面に、商標、製品名、ロット番号、識別マークなどを印字する。印字は、インクによる捺印またはレーザ加工による刻印により行う。
(1)ダイパッド4Aを全域露出させ、その露出面の全周囲に、ダイパッド4Aの露出面の外周端41Aより離間して凸部61を半導体装置1Aに備えるようにした。したがって、リードをめっき処理する工程やリードを曲げる工程などで発生するクラック(ダイパッド4Aと樹脂6Aとの境界から発生するクラックなど)を防止することができる。また、リフローストレスによる同様のクラックの発生も防止することができる。
本発明の第2の実施形態の半導体装置について図2を参照して説明する。図3(a)は、第2の実施形態の半導体装置1Bの底面図であり、図3(b)は、図3(a)のB−B断面図である。第2の実施形態の半導体装置1Bもリードフレームタイプである。
半導体素子ダイボンディング工程では、不図示のダイボンディング材をダイパッド4Bの表面に塗布した後、図4(a)に示すように、ダイパッド4Bの表面に半導体素子2Bを搭載する。
受光素子ダイボンディング工程では、不図示のダイボンディング材をダイパッド4Bの裏面に塗布した後、図4(b)に示すように、ダイパッド4Bの裏面に受光素子7Bを搭載する。
ワイヤボンディング工程では、図4(c)に示すように、半導体素子2Bの表面上の電極とリード3Bとをワイヤ5Bで接続する。
モールド工程では、まず、図4(d)に示すように、半導体素子2Bおよび受光素子7Bを搭載したリードフレーム3B,4Bを予備加熱された金型101B,102Bに設置する。下金型102Bは、受光素子7Bの受光面全体と接触するので、受光素子7Bの受光面は樹脂に覆われない。また、下金型102Bには、凹部103Bが形成されているので、半導体装置1Bの底面11Bに凸部61Bを形成することができる。次に、金型101B,102Bを加熱し、金型101B,102B内に樹脂6Bを投入する。樹脂6Bにも、フィラを混合したエポキシ樹脂が使用される。金型101B,102B内に樹脂8Bが充填した状態で数分間保持し、樹脂を硬化させる。そして、図4(e)に示すように、金型101B,102Bから樹脂封止したもの(以下、樹脂封止体104Bと呼ぶ)を取り出す。取り出した樹脂封止体104Bは、数時間、高温(160〜180℃)加熱される。
外装処理工程では、半導体装置1Bを基板に半田実装しやすくするためとリードの耐食性を向上させるために、リード3Bにめっきを施す。
リード成形工程では、樹脂封止体104Bのリード3Bを曲げ、図4(f)に示すように、コの字形状にする。
マーク工程では、樹脂封止体104Bの表面に、商標、製品名、ロット番号、識別マークなどを印字する。印字は、インクによる捺印またはレーザ加工による刻印により行う。
(1)電子部品7Bの露出面の全周囲に、電子部品7Bの露出面の外周端71Bより離間して凸部61Bを半導体装置1Bに備えるようにした。したがって、第1の実施形態と同様にリードをめっき処理する工程やリードを曲げる工程、リフローストレスなどで発生するクラックを防止することができる。
(1)半導体装置1A,1Bの底面11A,11Bにおいて、半導体装置1A,1Bの突起部61A,61Bは、露出しているダイパッド4Aや受光素子7Bの受光面の周囲全部に設けられた。しかし、半導体装置1A,1Bの突起部61A,61Bを露出しているダイパッド4Aや受光素子7Bの受光面の周囲の一部に設けるようにしてもよい。たとえば、図5(a)に示す半導体装置1Cのように、突起部61Cをコの字形状とし、受光素子7Bの表面の周囲の一部に設けるようにしてもよい。また、図5(b)に示す半導体装置1Dのように、一の字形状の突起部61Dを受光素子7Bの受光面の外周に沿って設けるようにしてもよい。このようにしても、第1の実施形態および第2の実施形態と同様にリードをめっき処理する工程やリードを曲げる工程などで発生するクラックを防止することができる。また、第1の実施形態および第2の実施形態と同様に、ダイパッド4Aや受光素子7Bの露出面に傷が入るのを防止することができる。
2A〜2D 半導体素子
3A,3B リード
4A〜4C ダイパッド
5A,5B,5F ワイヤ
6A,6B,6E〜6G 樹脂
7B〜7D 電子部品
11A,11B,11E〜11G 半導体装置の裏面
61A〜61G 突起部
Claims (5)
- 半導体素子と、
前記半導体素子を接合するダイパッドおよび前記半導体素子の表面の電極とワイヤによって接合するリードを有するリードフレームと、
前記半導体素子、前記ワイヤおよび前記リードフレームを封止する封止材とを備え、前記リードの先端側が前記封止材の側面から突出し、該突き出した部分が底面側に屈曲された半導体装置において、
前記ダイパッドの前記半導体素子と接合していない面全体が前記半導体装置の底面に露出するとともに、前記封止材は、前記リードの下面側を覆う部分における前記ダイパッドの露出面の全周囲または周囲の一部に、前記ダイパッドの露出面の外周端より離間して前記ダイパッドの露出面よりも外部に突き出す凸部を備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記ダイパッドは複数であり、
前記凸部は、前記複数のダイパッドの露出面の全てを囲うように設けられることを特徴とする半導体装置。 - 半導体素子と、
受光素子または撮像素子からなる電子部品と、
前記半導体素子を一方の面に、前記電子部品を他方の面に接合するダイパッドおよび前記半導体素子の表面の電極とワイヤによって接合するリードを有するリードフレームと、
前記半導体素子、前記電子部品、前記ワイヤおよび前記リードフレームを封止する封止材とを備え、前記リードの先端側が前記封止材の側面から突出し、該突き出した部分が底面側に屈曲された半導体装置において、
前記電子部品における前記ダイパッドの接合面と反対側の面全体が前記半導体装置の底面に露出するとともに、前記封止材は、前記リードの下面側を覆う部分における前記電子部品の露出面の全周囲または周囲の一部に、前記電子部品の露出面の外周端より離間して前記電子部品の露出面よりも外部に突き出す凸部を備えることを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、
前記電子部品は複数であり、
前記凸部は、前記複数の電子部品の露出面の全てを囲うように設けられることを特徴とする半導体装置。 - 請求項1乃至4のいずれか1項に記載の半導体装置において、
前記半導体素子は前記リード上に、チップオンリードにより実装されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007090686A JP4836854B2 (ja) | 2007-03-30 | 2007-03-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007090686A JP4836854B2 (ja) | 2007-03-30 | 2007-03-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008251795A JP2008251795A (ja) | 2008-10-16 |
JP4836854B2 true JP4836854B2 (ja) | 2011-12-14 |
Family
ID=39976403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007090686A Active JP4836854B2 (ja) | 2007-03-30 | 2007-03-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4836854B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5936310B2 (ja) * | 2011-03-17 | 2016-06-22 | 三菱電機株式会社 | パワー半導体モジュール及びその取り付け構造 |
JP6409879B2 (ja) * | 2014-12-08 | 2018-10-24 | 株式会社村田製作所 | パッケージ型パワー半導体、および、パッケージ型パワー半導体の実装構造 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04118951A (ja) * | 1990-09-10 | 1992-04-20 | Hitachi Ltd | 半導体パッケージ構造 |
JPH11274364A (ja) * | 1998-03-26 | 1999-10-08 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
JP2000077707A (ja) * | 1998-08-27 | 2000-03-14 | Sanyo Electric Co Ltd | 光半導体装置 |
US6188130B1 (en) * | 1999-06-14 | 2001-02-13 | Advanced Technology Interconnect Incorporated | Exposed heat spreader with seal ring |
JP2001035961A (ja) * | 1999-07-21 | 2001-02-09 | Sony Corp | 半導体装置及びその製造方法 |
-
2007
- 2007-03-30 JP JP2007090686A patent/JP4836854B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008251795A (ja) | 2008-10-16 |
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