JP4835449B2 - Semiconductor device - Google Patents
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Abstract
Description
本発明は、アイランド部上に搭載された半導体素子とその周囲に複数個配置されたリード部とをワイヤで接続してなる半導体装置に関する。 The present invention relates to a semiconductor device in which a semiconductor element mounted on an island part and a plurality of lead parts arranged around the semiconductor element are connected by a wire.
従来より、この種の半導体装置としては、アイランド部およびこのアイランド部の周囲に平面的に複数個配置されたリード部を備えるリードフレームと、アイランド部の上面に搭載された半導体素子と、半導体素子とそれぞれのリード部の上面とを接続するワイヤとを備えたものが提案されている(たとえば、特許文献1参照)。 Conventionally, as a semiconductor device of this type, a lead frame including an island portion and a plurality of lead portions arranged in a plane around the island portion, a semiconductor element mounted on the upper surface of the island portion, and a semiconductor element And wires that connect the upper surfaces of the respective lead portions have been proposed (see, for example, Patent Document 1).
また、上記特許文献1に記載されているように、この種の半導体装置では、アイランド部の上面側にて、半導体素子、アイランド部、リード部およびボンディングワイヤが、モールド樹脂によって封止されている。そして、アイランド部の上面とは反対側の下面側に位置するモールド樹脂の下面からは、当該モールド樹脂の下面と実質的に同一面上にて、アイランド部の下面およびリード部の下面が露出しており、この露出部にて外部との接合が行われるようになっている。 Further, as described in Patent Document 1, in this type of semiconductor device, the semiconductor element, the island part, the lead part, and the bonding wire are sealed with mold resin on the upper surface side of the island part. . Then, from the lower surface of the mold resin located on the lower surface side opposite to the upper surface of the island portion, the lower surface of the island portion and the lower surface of the lead portion are exposed on substantially the same surface as the lower surface of the mold resin. The exposed portion is joined to the outside.
このような半導体装置は、一般的なSOPおよびQFPなどのガルウイング形状のパッケージのアウターリード部を無くしハーフモールドをした構造、いわゆるQFN(Quad Flat Non−Leaded Package)構造のパッケージである。このQFN構造のパッケージは、近年の電子機器の小型化・高密度化のニーズに伴うICパッケージの小型化に適したものである。 Such a semiconductor device is a package having a so-called QFN (Quad Flat Non-Leaded Package) structure in which the outer lead portion of a typical gull-wing shaped package such as SOP and QFP is eliminated and half-molded. This QFN structure package is suitable for the miniaturization of IC packages in accordance with the recent needs for miniaturization and high density of electronic devices.
そして、このQFN構造のパッケージは、次のようにして作製される。プレス、エッチング加工などにより、アイランド部およびリード部がパターニングされたリードフレームを形成した後、アイランド部の上面に半導体素子を搭載・固定する。その後、半導体素子と各リード部の上面とをボンディングワイヤで結線し、続いて、モールド樹脂による封止・ダイシングカットを行う。こうしてQFNパッケージが作製される。
本発明者は、この種の半導体装置について試作検討を行った。図9は、本発明者が上記した従来技術に基づいて試作した試作品としての半導体装置を示す図であり、(a)は概略平面図、(b)は(a)中のD−D一点鎖線に沿った部分断面図である。なお、図9(a)においては、モールド樹脂40の外形を破線で示してある。
The inventor has made a trial production of this type of semiconductor device. FIG. 9 is a diagram showing a semiconductor device as a prototype manufactured by the present inventor based on the above-described prior art, wherein (a) is a schematic plan view, and (b) is a DD point in (a). It is a fragmentary sectional view along the chain line. In FIG. 9A, the outer shape of the
リードフレーム10は、アイランド部11とアイランド部11の周囲に複数個配置されたリード部12とにより構成され、アイランド部11の上面11aには半導体素子20が搭載され、この半導体素子20と各リード部12の上面12aとがボンディングワイヤ30により接続されている。また、アイランド部11およびリード部12の下面11b、12bはそれぞれモールド樹脂40から露出している。
The
この場合、半導体素子20のパッドのピッチとリードフレーム10のリード部12のピッチとが異なるため、ボンディングワイヤ30は、図9(a)に示されるように、半導体素子20から放射線状に配置される。
In this case, since the pitch of the pads of the
ここで、複数個のリード部12のうちのある1つのリード部を第1のリード部121とし、この第1のリード部121以外のリード部を第2のリード部122としたとき、第2のリード部122に接続されたワイヤ30が、第1のリード部121の上面12aの上を横断している。すなわち、第2のリード部122のワイヤ30が、第1のリード部121の上面12aを跨いでいる。
Here, when one lead portion of the plurality of
たとえば、図9(a)に示されるように、半導体素子20の角部に近いところでは、第2のリード部122のワイヤ30が、隣接する第1のリード部121の上面12aの上を横断しやすい。
For example, as shown in FIG. 9A, near the corner of the
そして、このように、第1のリード部121上を横断する第2のリード部122のワイヤ30は、第1のリード部121に近い部分では垂れが生じるため、図9(b)に示されるように、第1のリード部121に接触してしまい、ショートなどの不具合を引き起こす恐れがある。
In this way, the
また、モールド樹脂で封止された半導体装置の場合、モールド樹脂の充填時において樹脂によるワイヤ流れが生じやすく、このワイヤ流れによって、ワイヤがリード部に接触しやすくなる恐れがある。 Further, in the case of a semiconductor device sealed with a mold resin, a wire flow due to the resin tends to occur when the mold resin is filled, and this wire flow may cause the wire to easily come into contact with the lead portion.
本発明は、上記問題に鑑みてなされたものであり、アイランド部上に搭載された半導体素子とその周囲に複数個配置されたリード部とをワイヤで接続してなる半導体装置において、リード部と当該リード部以外のリード部に接続されたワイヤとが接触するのを極力防止することを目的とする。 The present invention has been made in view of the above problems, and in a semiconductor device in which a semiconductor element mounted on an island portion and a plurality of lead portions arranged around the semiconductor element are connected by a wire, An object is to prevent contact with wires connected to lead portions other than the lead portion as much as possible.
上記目的を達成するため、本発明は、第1のリード部(121)の上面(12a)のうち第2のリード部(122)に接続されたワイヤ(30)によって横断されている部位である横断部(13)が、当該ワイヤ(30)によって横断されていない部位である非横断部(14)に比べて当該ワイヤ(30)側から引っ込んだ形となるように、第1のリード部(121)を、横断部(13)が非横断部(14)よりも板厚が薄いものとし、第1のリード部(121)に接続されるべきワイヤ(30)を、第1のリード部(121)の非横断部(14)に接続したことを特徴とする。 In order to achieve the above object, the present invention is a portion crossed by a wire (30) connected to the second lead portion (122) of the upper surface (12a) of the first lead portion (121). The first lead portion (13) is formed so that the crossing portion (13) is retracted from the wire (30) side compared to the non-crossing portion (14) which is a portion not crossed by the wire (30). 121), the transverse part (13) is thinner than the non-crossing part (14), and the wire (30) to be connected to the first lead part (121) is connected to the first lead part ( 121) is connected to the non-crossing part (14).
それによれば、第1のリード部(121)の上面(12a)のうち横断部(13)が、非横断部(14)よりも当該ワイヤ(30)側からみて低くなるため、第2のリード部(122)に接続されているワイヤ(30)と第1のリード部(121)との距離を拡大することができ、第2のリード部(122)のワイヤ(30)の第1のリード部(121)への接触を抑制できる。つまり、リード部と当該リード部以外のリード部に接続されたワイヤとが接触するのを極力防止することができる。 According to this, since the crossing part (13) of the upper surface (12a) of the first lead part (121) is lower than the non-crossing part (14) when viewed from the wire (30) side, the second lead The distance between the wire (30) connected to the portion (122) and the first lead portion (121) can be increased, and the first lead of the wire (30) of the second lead portion (122). Contact to the part (121) can be suppressed. That is, it is possible to prevent the lead portion and the wire connected to the lead portion other than the lead portion from contacting each other as much as possible.
ここで、第1のリード部(121)の上面(12a)における横断部(13)と非横断部(14)との境界線を、横断部(13)を横断するワイヤ(30)の長手方向に平行に延びるものとすれば、リード部(12)において薄肉部である横断部(13)の面積を極力少ないものにできる(後述の図3参照)。 Here, the longitudinal direction of the wire (30) crossing the transverse part (13) is defined as the boundary line between the transverse part (13) and the non-crossing part (14) on the upper surface (12a) of the first lead part (121). If the lead portion (12) extends in parallel, the cross section (13), which is a thin portion, can be made as small as possible in the lead portion (12) (see FIG. 3 described later).
また、アイランド部(11)の上面(11a)のうちアイランド部(11)の周辺部に位置する部位が、当該周辺部の内周側の部位に比べてワイヤ(30)側から引っ込んだ形となるように、アイランド部(11)を、その周辺部が当該周辺部の内周側の部位よりも板厚が薄くなっているものにすれば、アイランド部(11)とこれを横断するワイヤ(30)との接触を、極力防止できる(後述の図8参照)。 Moreover, the part located in the peripheral part of the island part (11) in the upper surface (11a) of the island part (11) is retracted from the wire (30) side as compared with the part on the inner peripheral side of the peripheral part. If the island portion (11) is formed such that the peripheral portion is thinner than the inner peripheral portion of the peripheral portion, the island portion (11) and a wire ( 30) can be prevented as much as possible (see FIG. 8 described later).
ここで、複数個のリード部(12)のうち第1のリード部(121)は複数個あってもよいし、1個のみでもよい。複数個の場合、次のようにしてもよい。 Here, among the plurality of lead portions (12), there may be a plurality of first lead portions (121) or only one. In the case of a plurality, it may be as follows.
すなわち、複数個のリード部(12)のそれぞれを、一端部が平面四角形をなす半導体素子(20)の辺に対向し他端部が半導体素子(20)の外方に延びた状態にて当該辺に沿って配列し、これらリード部(12)のうちの複数個が前記第1のリード部(121)として構成されている場合には、複数個の第1のリード部(121)において、横断部(13)と非横断部(14)との境界線を、当該辺の中央部から端部へ行くにつれて当該辺との距離が短くなるように円弧状に配置してもよい(後述の図1参照)。 That is, each of the plurality of lead portions (12) is arranged in a state where one end portion faces the side of the semiconductor element (20) having a planar square shape and the other end portion extends outward from the semiconductor element (20). In the case where a plurality of the lead portions (12) are arranged as the first lead portion (121) and arranged along the side, the plurality of first lead portions (121) The boundary line between the crossing part (13) and the non-crossing part (14) may be arranged in an arc shape so that the distance from the side becomes shorter as it goes from the center to the end of the side (described later). (See FIG. 1).
また、アイランド部(11)の上面(11a)側にて、半導体素子(20)、アイランド部(11)、リード部(12)およびワイヤ(30)が、モールド樹脂(40)によって封止されており、モールド樹脂(40)の下面(41)から当該下面(41)と同一面上にてアイランド部(11)の下面(11b)およびリード部(12)の下面(12b)が露出しているものであってもよい。 Further, on the upper surface (11a) side of the island portion (11), the semiconductor element (20), the island portion (11), the lead portion (12), and the wire (30) are sealed with the mold resin (40). The lower surface (11b) of the island portion (11) and the lower surface (12b) of the lead portion (12) are exposed from the lower surface (41) of the mold resin (40) on the same surface as the lower surface (41). It may be a thing.
このような場合でも、リード部(12)の上面(12a)のみを一部引っ込ませるように加工すればよく、リード部(12)の下面(12b)の形状やサイズを変える必要はない。そのため、検査性やはんだ付け性にはほとんど影響しない。 Even in such a case, it may be processed so that only the upper surface (12a) of the lead portion (12) is partially retracted, and it is not necessary to change the shape and size of the lower surface (12b) of the lead portion (12). Therefore, it hardly affects the inspection performance and solderability.
また、アイランド部(11)の上面(11a)と第1のリード部(121)の非横断部(14)とが同一の平面上に位置しているものであってもよい。この場合、1枚のリードフレーム(10)によって、上記した横断部(13)および非横断部(14)を有する構成を形成することが可能となる。 Further, the upper surface (11a) of the island part (11) and the non-crossing part (14) of the first lead part (121) may be located on the same plane. In this case, it is possible to form a configuration having the above-mentioned crossing part (13) and non-crossing part (14) by one lead frame (10).
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。 In addition, the code | symbol in the bracket | parenthesis of each means described in the claim and this column is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other are given the same reference numerals in the drawings in order to simplify the description.
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体装置100の概略構成を示す図であり、(a)は平面図、(b)は(a)中のA−A一点鎖線に沿った概略断面図、(c)は(a)中のB−B一点鎖線に沿った概略断面図である。なお、図1(a)においては、モールド樹脂40の外形を破線で示すとともにモールド樹脂40を透過してその内部構成を示している。
(First embodiment)
1A and 1B are diagrams showing a schematic configuration of a
また、図2は、図1に示される半導体装置100におけるリードフレーム10の単体構成を示す図であり、(a)は概略平面図、(b)は(a)中のC−C一点鎖線に沿った概略断面図である。
2A and 2B are diagrams showing a single structure of the
なお、これら図1および図2における各平面図および後述する各平面図においては、リードフレーム10の上面のうちハーフエッチされて低くなっている部位の表面には、識別の容易化のため便宜上、点ハッチングを施してある。
In each of the plan views in FIGS. 1 and 2 and each plan view to be described later, the surface of the lower portion of the upper surface of the
まず、本実施形態の半導体装置100におけるリードフレーム10は、アイランド部11とアイランド部11の周囲に位置する複数個のリード部12とを備えている。このリードフレーム10は、Cuや42アロイなどの通常のリードフレーム材料からなるものであり、プレス加工やエッチング加工などにより形成することができる。
First, the
ここで、本例では、アイランド部11は、矩形板状のものであり、個々のリード部12は平面短冊状をなす。そして、リード部12は、アイランド部11の4辺の外周において複数個のものが平面的に配列されている。
Here, in this example, the
また、アイランド部11のうち半導体素子20が搭載される面である上面11aには、当該半導体素子20が搭載されている。この半導体素子20は、半導体プロセスにより形成されたICチップなどである。この半導体素子20は、図示しないダイマウント材を介してアイランド部11の上面11aに接着固定されている。
Further, the
ここでは、図1(a)に示されるように、半導体素子20は平面四角形をなしており、複数個のリード部12のそれぞれは、一端部が半導体素子20の辺に対向し他端部が半導体素子20の外方に延びた状態で当該辺に沿って配列されている。
Here, as shown in FIG. 1A, the
そして、モールド樹脂40の内部にて、半導体素子20と各リード部12のうちのワイヤボンディング面である上面12aとは、ボンディングワイヤ30により結線され電気的に接続されている。
In the
このボンディングワイヤ30は、Auやアルミニウムなどからなるもので、通常のワイヤボンディング法により形成可能である。ここで、各リード部12の上面12bとは、アイランド部11の上面11aと同じ方向を向いている面である。
The
そして、モールド樹脂40は、これらアイランド部11、リード部12、半導体素子20およびボンディングワイヤ30を包み込むように封止している。このモールド樹脂40は、エポキシ系樹脂などの通常のモールド材料を用いてトランスファーモールド法などにより形成できるものである。
The
ここで、図1(b)、(c)に示されるように、モールド樹脂40の下面41は、アイランド部11の上面11aとは反対側の面である下面11b側およびリード部12の上面12aとは反対側の面である下面12b側に位置しており、当該モールド樹脂40の下面41は、アイランド部11の下面11bおよびリード部12の下面12bと同じ方向を向いている。
Here, as shown in FIGS. 1B and 1C, the
そして、このモールド樹脂40の下面41からは、当該モールド樹脂40の下面41と同一面上にて、アイランド部11の下面11bおよびリード部12の下面12bが露出している。これらアイランド部11およびリード部12の各露出面11b、12bは、図示しない外部の基板などに対して本半導体装置100を搭載するときに、はんだや導電性接着剤、銀ペーストなどにより接合される部位である。
From the
そして、本半導体装置100においては、ボンディングワイヤ30のうち、当該ボンディングワイヤ30に接続されるべきリード部12以外のリード部12の上を横断するものが存在する。逆に言えば、ある1つのリード部12をみたとき、当該1つのリード部12に接続されるべきでないワイヤ30によって、当該1つのリード部12の上面12aが横断されている部分が存在する。
In the
つまり、図1(a)中のA−AおよびB−Bの各一点鎖線近傍部に示されるように、複数個のリード部12のうちのある1つのリード部12を第1のリード部121とし、この第1のリード部121以外のリード部を第2のリード部122としたとき、第2のリード部122に接続されたワイヤ30が、第1のリード部121の上面12aの上を横断している。言い換えれば、第2のリード部122に接続されたワイヤ30が、第1のリード部121の上面12aを跨いでいる。
That is, as shown in the vicinity of each of the alternate long and short dash lines AA and BB in FIG. 1A, one
なお、本実施形態において、半導体素子20の辺に沿って配列された複数個のリード部12のうちの複数個が第1のリード部121として構成されている。つまり、第1のリード部121および第2のリード部122の関係は相対的なものであり、第1のリード部121は、他のリード部12との関係では第2のリード部122にもなりうる。
In the present embodiment, a plurality of
このことについて、図1(a)の下方に位置する4個のリード部12に便宜上、符号121a〜121dを付けて、具体的に説明する。これら4個のリード部121a〜121dのうち図1(a)中の左から1番目、2番目、3番目、4番目のリード部をそれぞれ、1番目リード部121a、2番目リード部121b、3番目リード部121c、4番目リード部121dということにする。
This will be specifically described with
この場合、1番目リード部121aは第1のリード部であり、この第1のリード部121aのすぐ右隣の2番目リード部121bが第2のリード部である。そして、2番目リード部121bのワイヤ30が左隣の1番目リード部121aの上を横断している。
In this case, the
しかし、この2番目リード部121bは、その右隣すなわち3番目リード部121cとの関係においては、第1のリード部として構成されており、3番目リード部121cのワイヤ30が2番目リード部121bの上を横断している。さらに、3番目リード部121cは4番目リード部121dとの関係では第1のリード部となる。
However, the
このように、本実施形態では、第1および第2のリード部121、122はそれぞれ複数個存在し、ワイヤ30の横断に関する第1および第2のリード部の関係も、相対的に複数個存在している。
As described above, in the present embodiment, there are a plurality of first and second
ここにおいて、第1のリード部121の上面12aのうち第2のリード部122に接続されたボンディングワイヤ30によって横断されている部位を、以下、横断部13ということとする。さらに、第1のリード部121の上面12aのうち第2のリード部122に接続されたボンディングワイヤ30によって横断されていない部位を、以下、非横断部14ということにする。
Here, the part crossed by the
そして、本実施形態においては、第2のリード部122のボンディングワイヤ30の第1のリード部121への接触を抑制する目的で、図1、図2に示されるように、第1のリード部121の上面12aのうち横断部13が、非横断部14に比べてボンディングワイヤ30側から引っ込んだ形としている。
In the present embodiment, as shown in FIGS. 1 and 2, the first lead portion is formed for the purpose of suppressing the contact of the
この構成は、図1(b)、図2(b)に示されるように、横断部13が非横断部14よりも板厚が薄いものとなるように、第1のリード部121の上面12aを部分的にハーフエッチングすることにより形成される。このハーフエッチングは、通常のリードフレームにおけるエッチング加工技術を用いて容易に実現できる。
In this configuration, as shown in FIGS. 1B and 2B, the
さらに言うならば、本実施形態においては、第1のリード部121の上面12aが、板厚の相違による段差を境界線として、薄肉の横断部13と厚肉の非横断部14との2つの領域に区別されている。そして、第2のリード部12の上面12aに正対した方向からみたとき、横断部13は、第2のリード部122のワイヤ30が重なる領域であり、非横断部14は、第2のリード部122のワイヤ30と重ならない領域である。
In other words, in the present embodiment, the
また、上述したように、横断部13および非横断部14を有する第1のリード部121が、平面四角形の半導体素子20の辺に沿って複数個配列されているが、図1(a)に示されるように、これら複数個の第1のリード部121における横断部13と非横断部14との境界線は、半導体素子20の外側に凸となった円弧状に配置されている。
Further, as described above, a plurality of first
すなわち、当該円弧状に配置された複数個の境界線においては、半導体素子20の1辺の中央部側に位置する境界線よりも、当該1辺の端部側に位置する境界線の方が当該1辺との距離が短くなっている。
That is, in the plurality of boundary lines arranged in the arc shape, the boundary line located on the end side of the one side is more than the boundary line located on the center side of the one side of the
また、図1(b)、図2(b)に示されるように、アイランド部11の上面11aと第1のリード部121の非横断部14とが、実質的に同一の平面上に位置している。つまり、モールド樹脂40の下面41を基準として、アイランド部11の上面11aと第1のリード部121の非横断部14とが実質的に同じ高さに位置している。
Further, as shown in FIGS. 1B and 2B, the
そして、図1に示されるように、この第1のリード部121の非横断部14をワイヤボンディング面として、第1のリード部121に接続されるべきボンディングワイヤ30は、当該非横断部14に接続されている。
As shown in FIG. 1, the
次に、このQFNパッケージ構造を有する半導体装置100の製造方法について述べる。まず、上記図2に示されるようなリードフレーム10を用意する。このリードフレーム10は、プレス加工やエッチング加工などによって、アイランド部11およびリード部12を形成する。
Next, a method for manufacturing the
ここで、このリードフレーム10において、通常のリードフレームに対して行われる酸やアルカリを用いたウェットエッチングなどにより、リードフレーム10の上面側の横断部13となる部位をハーフエッチングする。それにより、リード部12の上面12aは、上記したような段差である境界線を挟んで横断部13と非横断部14とに区画された構成となる。
Here, in this
次に、このリードフレーム10において、アイランド部11上に半導体素子20をダイマウント材などを介して搭載固定し、半導体素子20とリード部12のとの間でワイヤボンディングを行い、これらの間を上記ボンディングワイヤ30で結線する。
Next, in the
次に、ここまでの工程に供されたワークを、図示しない樹脂成型用の金型に設置し、トランスファーモールド成形などによってモールド樹脂40による封止を行う。それにより、アイランド部11、リード部12、半導体素子20、ボンディングワイヤ30がモールド樹脂40により封止される。
Next, the work subjected to the steps so far is placed in a mold for resin molding (not shown), and sealing with the
なお、このモールド樹脂40による樹脂封止にあたっては、たとえば、リードフレーム10の下面にテープなどを貼り付けておき、樹脂封止後に当該テープを剥がすことにより、アイランド部11およびリード部12の下面11b、12bが、モールド樹脂40から露出した構成が実現される。
In the resin sealing with the
その後、モールド樹脂40、および、モールド樹脂40から突出するリードフレーム10の部分を、ダイシングカットし、個々のパッケージの単位に個片化する。こうして、図1に示されるような本実施形態の半導体装置100ができあがる。
Thereafter, the
ところで、本実施形態によれば、第1のリード部121の上面12aのうち横断部13が、第2のリード部122のボンディングワイヤ30が横断していない非横断部14よりも当該ワイヤ30側からみて低くなった構成としている。そのため、第2のリード部122のワイヤ30が第1のリード部121を横断する部分において、当該ワイヤ30と第1のリード部121との距離を拡大することができる。
By the way, according to the present embodiment, the crossing
それにより、第2のリード部122のボンディングワイヤ30が、第1のリード部121の横断部13へ接触しにくくなる。つまり、本実施形態によれば、リード部12を、当該リード部12以外のリード部12に接続されたボンディングワイヤ30が跨いでいる部分において、当該リード部12と当該ワイヤ30とが接触するのを極力防止し、短絡などの不具合を抑制した半導体装置100を提供できる。
This makes it difficult for the
また、上記した本半導体装置100の製造方法において、モールド樹脂による封止を行うときに、上記金型内を流れてくる樹脂によってワイヤ流れが生じたとしても、、このワイヤ流れによって、第2のリード部122のワイヤ30が第1のリード部121に接触することを極力防止できる。
Further, in the manufacturing method of the
また、本実施形態によれば、アイランド部11の上面11aと第1のリード部121の非横断部14とが、実質的に同一の平面上に位置しているが(図1(b)、図2(b)参照)、このような構成は、1枚のリードフレーム10の上面において、横断部13となる部位のみをハーフエッチングすれば実現できる。
Further, according to the present embodiment, the
つまり、本実施形態は、たとえば非横断部に別体の板材を載せてリード部12全体の板厚を、横断部と非横断部とで異ならせるものとは相違する。そのため、非横断部14すなわちリード部12におけるワイヤボンディング面の高さを変えることなく、ワイヤボンドの安定性を確保しつつ、ワイヤ接触防止の効果を発揮することが可能となる。
In other words, the present embodiment is different from, for example, placing a separate plate material on the non-crossing portion and making the plate thickness of the
また、本実施形態では、モールド樹脂40の下面41から当該モールド樹脂40の下面41と同一面上にて、アイランド部11の下面11bおよびリード部12の下面12bが露出しているが、上述のように、リードフレーム10の上面のみをハーフエッチングすればよく、リードフレーム10の下面側は加工する必要がない。そのため、これら露出面11b、12bの面積や形状を変えることがなく、半導体装置100の検査性やはんだ付け性などは確保される。
In the present embodiment, the
(第2実施形態)
図3は、本発明の第2実施形態に係る半導体装置101の概略平面構成を示す図であり、モールド樹脂40を透過してその内部構成を示している。なお、ここでは、ボンディングワイヤ30は、全数ではなく一部のみ示してある。
(Second Embodiment)
FIG. 3 is a diagram showing a schematic plan configuration of the
上記第1実施形態との相違点を述べると、本実施形態では、図3に示されるように、個々の第1のリード部121の上面12aにおいて、横断部13と非横断部14との境界線が、当該横断部13を横断するボンディングワイヤ30の長手方向に平行に延びる線となっている。
The difference from the first embodiment will be described. In the present embodiment, as shown in FIG. 3, the boundary between the crossing
ここで、図4(a)は、図3に示される本実施形態のリード部12の上面12aの拡大平面図であり、図4(b)は、上記第1実施形態のリード部12の上面12aの拡大平面図である。
4A is an enlarged plan view of the
図4(a)と図4(b)とを比較するとわかるが、本実施形態によれば、上記境界線をワイヤ30に平行とすることにより、上記第1実施形態に比べて、薄肉部である横断部13の面積が少なくなるため、ハーフエッチングによる加工量の低減が可能となる。
As can be seen by comparing FIG. 4 (a) and FIG. 4 (b), according to the present embodiment, by making the boundary line parallel to the
また、本実施形態において、リード部と当該リード部以外のリード部に接続されたワイヤとが接触するのを極力防止できることは、もちろんである。 In the present embodiment, it is of course possible to prevent the lead portion and the wire connected to the lead portion other than the lead portion from contacting each other as much as possible.
(第3実施形態)
図5は、本発明の第3実施形態に係る半導体装置102の概略平面構成を示す図であり、モールド樹脂40を透過してその内部構成を示している。なお、ここでは、ボンディングワイヤ30は、全数ではなく一部のみ示してある。
(Third embodiment)
FIG. 5 is a diagram showing a schematic plan configuration of the
上記各実施形態では、半導体素子20の辺に沿って複数個配列されている第1のリード部121における横断部13と非横断部14との境界線が、半導体素子20の外側に凸となった円弧状に配置されていた。
In each of the embodiments described above, the boundary line between the
しかし、第2のリード部122とは、第1のリード部121に隣り合うリード部とは限らない。たとえば、第1のリード部121以外の第2のリード部122としては、第1のリード部121に隣り合うリード部のさらに隣、もしくは複数個おいた隣のリード部であってもよい。また、1つの第1のリード部121に対し、第2のリード部122のワイヤ30が複数本、横断していてもよい。
However, the second
つまり、横断部13のレイアウトは、上記したような境界線を円弧状としたパターンに限るものではなく、図5に示されるように、ボンディングワイヤ30のレイアウトに応じて、横断部13のレイアウトも自由に配置すればよい。この場合も、上記同様に、リード部と当該リード部以外のリード部に接続されたワイヤとが接触するのを極力防止することができる。
That is, the layout of the crossing
図5に示される半導体装置102では、符号を付してある第1のリード部121に対して、その隣に位置する第2のリード部122の複数本のボンディングワイヤ30が横断している。そのため、当該第1のリード部121では、これら複数本のワイヤ30が横断する横断部13をハーフエッチングによって薄肉化している。
In the
(第4実施形態)
図6は、本発明の第4実施形態に係る半導体装置103の概略平面構成を示す図である。ここでも、モールド樹脂40を透過してその内部構成を示すとともに、ボンディングワイヤ30は、全数ではなく一部のみ示してある。
(Fourth embodiment)
FIG. 6 is a diagram showing a schematic plan configuration of a
上記した各実施形態では、リード部12の上面12aをハーフエッチングする構成において、リード部12の上面12aのうち半導体素子20側の端部から横断部13までの全域をハーフエッチングしていた。つまり、第1のリード部121の上面12aのうち半導体素子20側を薄肉の横断部13、それとは反対側を厚肉の非横断部14というように2つの領域に分けていた。
In each of the above-described embodiments, in the configuration in which the
それに対して、本実施形態の半導体装置103では、図6に示されるように、ボンディングワイヤ30のレイアウトに応じて、薄肉の横断部13を島状に設けた構成としている。この場合、ハーフエッチングの加工領域を低減できるとともに、図7に示されるように、第1のリード部121のうち横断部13よりも半導体素子20側の部位にて、ワイヤ30を接続することも可能である。
On the other hand, the
(第5実施形態)
図7(a)は、本発明の第5実施形態に係る半導体装置104の概略平面構成を示す図であり、図7(b)は同半導体装置104の部分概略断面図である。なお、図7(a)においても、モールド樹脂40を透過してその内部構成を示すとともに、ボンディングワイヤ30は、全数ではなく一部のみ示してある。
(Fifth embodiment)
FIG. 7A is a diagram showing a schematic plan configuration of a
本実施形態の半導体装置104では、図7に示されるように、横断部13を非横断部14よりも低くすることで、リード部12とワイヤ30との接触を極力防止する点は、上記第1実施形態と同様であるが、さらに、本実施形態では、アイランド部11の上面11aのうちアイランド部11の周辺部であって半導体素子20の外側に位置する部位を、当該周辺部の内周側の部位に比べてワイヤ30側から引っ込ませている。
In the
具体的には、図7(b)に示されるように、アイランド部11の上面11aのうちアイランド部11の周辺部に位置する部位を、上記リード部12と同様にハーフエッチング加工することにより、アイランド部11の周辺部の板厚を、当該周辺部の内周側の部位の板厚よりも薄くしている。
Specifically, as shown in FIG. 7 (b), by performing half-etching on the portion of the
なお、図7(a)では、このアイランド部11の薄肉の部位の表面に、便宜上、点ハッチングを施してある。この場合、アイランド部11の上面11aのうち半導体素子20が直接搭載されている部位は、リード部12の非横断部14と同一平面である。そして、本実施形態によれば、アイランド部11においても、当該アイランド部11とこれを横断するボンディングワイヤ30との接触を、極力防止することができる。
In FIG. 7A, the surface of the thin portion of the
(第6実施形態)
図8は、本発明の第6実施形態に係る半導体装置105の概略平面構成を示す図である。ここでも、モールド樹脂40を透過してその内部構成を示すとともに、ボンディングワイヤ30は、全数ではなく一部のみ示してある。
(Sixth embodiment)
FIG. 8 is a diagram showing a schematic plan configuration of a
この種の半導体装置においては、複数本のボンディングワイヤ30が放射状に配置されることが多く(上記図1参照)、特に半導体素子20の角部に近いところでは、リード部12とこれを横断するワイヤ30とのなす角度が大きくなるため、垂れなどによる接触が起こりやすい。
In this type of semiconductor device, a plurality of
そこで、本実施形態のように、半導体素子20の角部近傍に位置する第1のリード部121のみ選択的に、横断部13の薄肉化を行ってもよい。この場合も、当該半導体素子20の角部近傍において、リード部と当該リード部以外のリード部に接続されたワイヤとが接触するのを極力防止することができる。
Therefore, as in the present embodiment, only the
(他の実施形態)
なお、上記各実施形態の半導体装置においては、複数個のリード部12のうちのある1つの第1のリード部121の上面12aを、第1のリード部121以外の第2のリード部122に接続されたワイヤ30が、跨いで横断している。
(Other embodiments)
In the semiconductor device of each of the above embodiments, the
このことは、半導体装置において、そのような第1のリード部と第2のリード部との関係が1箇所でも存在すればよいことを意味するものであり、上記各実施形態のように、第1、第2のリード部がそれぞれ複数個存在する場合に限らず、第1のリード部、第2のリード部がそれぞれ1個のみであってもよい。 This means that in the semiconductor device, it is sufficient that such a relationship between the first lead portion and the second lead portion only exists at one place. The number of the first and second lead portions is not limited to a plurality of the first and second lead portions, and only one first lead portion and one second lead portion may be provided.
また、半導体装置における複数個のリード部12の配置形態は、上記した各図のように、アイランド部11の全周を取り囲むような配置に限るものではない。たとえば、上記各図中のアイランド部11における1つの辺の外側にのみ、あるいは、対向する2辺の外側にのみ、複数個のリード部が配置されていてもよい。
Further, the arrangement form of the plurality of
また、上記第4実施形態では、リード部12に対して横断部13を島状に設けた構成が提供されているが、これに関連して、1つの第1のリード部に対して第2のリード部のワイヤが複数本、横断している場合には、これに対応して、1つの第1のリード部に対して複数個の横断部を島状に設けてもよい。
Moreover, in the said 4th Embodiment, although the structure which provided the
また、リードフレームにおけるアイランド部および個々のリード部の形状についても、上記した各図に示される形状に限定されるものではない。また、半導体装置としては、上記したワイヤの横断に関する第1のリード部および第2のリード部を有するものであればよく、たとえば、半導体素子、アイランド部、リード部およびワイヤがモールド樹脂によって封止されていないものであってもよい。 Further, the shapes of the island portions and the individual lead portions in the lead frame are not limited to the shapes shown in the respective drawings. The semiconductor device may be any device having the first lead portion and the second lead portion related to the crossing of the wires described above. For example, the semiconductor element, the island portion, the lead portion, and the wire are sealed with a mold resin. It may not be.
また、上記各実施形態では、モールド樹脂40の下面41から当該モールド樹脂40の下面41と同一面上にてリード部12の下面12bが露出しているQFNパッケージの例を述べたが、半導体装置としては、アイランド部上に搭載された半導体素子とリード部とをワイヤで接続してなるものであれば、QFNのようなアウターリードを持たないリードレスタイプのもの以外でもよい。
In each of the above embodiments, an example of the QFN package in which the
10…リードフレーム、11…アイランド部、11a…アイランド部の上面、
11b…アイランド部の下面、12…リード部、12a…リード部の上面、
12b…リード部の下面、13…横断部、14…非横断部、20…半導体素子、
30…ボンディングワイヤ、40…モールド樹脂、41…モールド樹脂の下面、
121…第1のリード部、122…第2のリード部。
10 ... lead frame, 11 ... island part, 11a ... upper surface of island part,
11b: the lower surface of the island part, 12: the lead part, 12a: the upper surface of the lead part,
12b ... lower surface of the lead part, 13 ... transverse part, 14 ... non-crossing part, 20 ... semiconductor element,
30 ... Bonding wire, 40 ... Mold resin, 41 ... Bottom surface of mold resin,
121 ... 1st lead part, 122 ... 2nd lead part.
Claims (6)
前記アイランド部(11)の上面(11a)に搭載された半導体素子(20)と、
前記半導体素子(20)とそれぞれの前記リード部(12)の上面(12a)とを接続するワイヤ(30)とを備え、
前記複数個のリード部(12)のうちのある1つのリード部を第1のリード部(121)とし、この第1のリード部(121)以外のリード部を第2のリード部(122)としたとき、
前記第2のリード部(122)に接続された前記ワイヤ(30)が、前記第1のリード部(121)の前記上面(12a)の上を横断している半導体装置において、
前記第1のリード部(121)の上面(12a)のうち前記第2のリード部(122)に接続された前記ワイヤ(30)によって横断されている部位である横断部(13)が、当該ワイヤ(30)によって横断されていない部位である非横断部(14)に比べて当該ワイヤ(30)側から引っ込んだ形となるように、
前記第1のリード部(121)は、前記横断部(13)が前記非横断部(14)よりも板厚が薄いものとなっており、
前記第1のリード部(121)に接続されるべき前記ワイヤ(30)は、前記第1のリード部(121)の前記非横断部(14)に接続されていることを特徴とする半導体装置。 A lead frame (10) comprising an island portion (11) and a plurality of lead portions (12) arranged around the island portion (11);
A semiconductor element (20) mounted on the upper surface (11a) of the island part (11);
A wire (30) connecting the semiconductor element (20) and the upper surface (12a) of each lead portion (12);
One lead portion of the plurality of lead portions (12) is defined as a first lead portion (121), and lead portions other than the first lead portion (121) are defined as second lead portions (122). When
In the semiconductor device, the wire (30) connected to the second lead portion (122) crosses over the upper surface (12a) of the first lead portion (121).
A crossing portion (13), which is a portion crossed by the wire (30) connected to the second lead portion (122), of the upper surface (12a) of the first lead portion (121), Compared to the non-crossing part (14) which is a part not crossed by the wire (30), it is in a shape retracted from the wire (30) side,
In the first lead portion (121), the transverse portion (13) is thinner than the non-crossing portion (14),
The semiconductor device, wherein the wire (30) to be connected to the first lead portion (121) is connected to the non-crossing portion (14) of the first lead portion (121). .
前記アイランド部(11)は、その周辺部が当該周辺部の内周側の部位よりも板厚が薄くなっているものであることを特徴とする請求項1または2に記載の半導体装置。 Of the upper surface (11a) of the island part (11), the part located in the peripheral part of the island part (11) is retracted from the wire (30) side as compared with the inner peripheral part of the peripheral part. To be in shape
3. The semiconductor device according to claim 1, wherein the island portion (11) has a thinner peripheral portion than a portion on the inner peripheral side of the peripheral portion.
前記複数個のリード部(12)のそれぞれは、一端部が前記半導体素子(20)の辺に対向し他端部が前記半導体素子(20)の外方に延びた状態にて当該辺に沿って配列されており、
これら半導体素子(20)の辺に沿って配列された前記リード部(12)のうちの複数個が前記第1のリード部(121)として構成されており、
これら複数個の第1のリード部(121)においては、前記横断部(13)と前記非横断部(14)との境界線は、当該辺の中央部から端部へ行くにつれて当該辺との距離が短くなるように円弧状に配置されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。 The semiconductor element (20) has a planar quadrangle,
Each of the plurality of lead portions (12) has one end portion facing the side of the semiconductor element (20) and the other end portion extending outside the semiconductor element (20) along the side. Are arranged,
A plurality of the lead portions (12) arranged along the sides of the semiconductor elements (20) are configured as the first lead portions (121),
In the plurality of first lead portions (121), the boundary line between the crossing portion (13) and the non-crossing portion (14) extends from the central portion to the end portion of the side. 4. The semiconductor device according to claim 1, wherein the semiconductor device is arranged in an arc shape so as to shorten the distance.
前記モールド樹脂(40)の下面(41)からは当該モールド樹脂(40)の下面(41)と同一面上にて前記アイランド部(11)の下面(11b)および前記リード部(12)の下面(12b)が露出していることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。 On the upper surface (11a) side of the island part (11), the semiconductor element (20), the island part (11), the lead part (12), and the wire (30) are made of mold resin (40). Sealed,
From the lower surface (41) of the mold resin (40), the lower surface (11b) of the island portion (11) and the lower surface of the lead portion (12) are flush with the lower surface (41) of the mold resin (40). 5. The semiconductor device according to claim 1, wherein (12b) is exposed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007017551A JP4835449B2 (en) | 2007-01-29 | 2007-01-29 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007017551A JP4835449B2 (en) | 2007-01-29 | 2007-01-29 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008186889A JP2008186889A (en) | 2008-08-14 |
JP4835449B2 true JP4835449B2 (en) | 2011-12-14 |
Family
ID=39729740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007017551A Expired - Fee Related JP4835449B2 (en) | 2007-01-29 | 2007-01-29 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4835449B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5917817B2 (en) * | 2011-03-25 | 2016-05-18 | シチズン電子株式会社 | Wire bonding structure |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0226059A (en) * | 1988-07-14 | 1990-01-29 | Nec Corp | Resin-sealed semiconductor device |
JPH046862A (en) * | 1990-04-24 | 1992-01-10 | Chichibu Fuji:Kk | Formation of lead frame |
JPH06181279A (en) * | 1992-12-15 | 1994-06-28 | Fuji Electric Co Ltd | Semiconductor device |
JP3144383B2 (en) * | 1998-05-21 | 2001-03-12 | 日本電気株式会社 | Semiconductor device |
JP2002231882A (en) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | Semiconductor device |
JP2006073904A (en) * | 2004-09-06 | 2006-03-16 | Matsushita Electric Ind Co Ltd | Semiconductor device, lead frame, and manufacturing method therefor |
JP4400492B2 (en) * | 2005-03-24 | 2010-01-20 | 株式会社デンソー | Electronic equipment |
-
2007
- 2007-01-29 JP JP2007017551A patent/JP4835449B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008186889A (en) | 2008-08-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090129 |
|
A977 | Report on retrieval |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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