JP4823648B2 - Optical semiconductor device package and optical semiconductor device - Google Patents

Optical semiconductor device package and optical semiconductor device Download PDF

Info

Publication number
JP4823648B2
JP4823648B2 JP2005324561A JP2005324561A JP4823648B2 JP 4823648 B2 JP4823648 B2 JP 4823648B2 JP 2005324561 A JP2005324561 A JP 2005324561A JP 2005324561 A JP2005324561 A JP 2005324561A JP 4823648 B2 JP4823648 B2 JP 4823648B2
Authority
JP
Japan
Prior art keywords
optical semiconductor
dielectric
leads
dielectric layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005324561A
Other languages
Japanese (ja)
Other versions
JP2006253639A (en
Inventor
伸之 安井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2005324561A priority Critical patent/JP4823648B2/en
Publication of JP2006253639A publication Critical patent/JP2006253639A/en
Application granted granted Critical
Publication of JP4823648B2 publication Critical patent/JP4823648B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Description

本発明は光半導体チップを収容する光半導体素子パッケージおよび光半導体素子に関し、特に、リードの特性インピーダンスを低減した光半導体素子パッケージおよび光半導体素子に関する。   The present invention relates to an optical semiconductor element package and an optical semiconductor element that accommodate an optical semiconductor chip, and more particularly, to an optical semiconductor element package and an optical semiconductor element in which a characteristic impedance of a lead is reduced.

近年、光通信においては伝送速度が高速化する傾向にあり、伝送速度が１０Ｇｂｐｓ以上となる場合もある。そのため、光半導体チップのみならず、これを収容した光半導体素子パッケージにおいても比較的安価で高周波特性に優れたものが要求されている。   In recent years, in optical communication, the transmission speed tends to increase, and the transmission speed may be 10 Gbps or more. Therefore, not only an optical semiconductor chip but also an optical semiconductor element package that accommodates it is required to be relatively inexpensive and excellent in high-frequency characteristics.

このような要求を満たす構成としては、例えば特許文献１に同軸形状で構造が簡単なステム型の光半導体素子パッケージが開示されている。   For example, Patent Document 1 discloses a stem-type optical semiconductor element package having a coaxial shape and a simple structure as a configuration that satisfies such a requirement.

ステム型とは、ステムと呼称される円盤型の基板と、ステムを厚み方向に貫通して主面から突出する複数のリードと、ステムの主面から垂直に延在するように設けられたマウントと呼称される接地電位の台座とを備え、当該マウント上に光半導体チップが搭載される構成を指す。   The stem type is a disc-shaped substrate called a stem, a plurality of leads that penetrate the stem in the thickness direction and protrude from the main surface, and a mount provided so as to extend vertically from the main surface of the stem And a ground potential pedestal called, and an optical semiconductor chip is mounted on the mount.

ステム型の光半導体素子パッケージにおいては、光半導体チップはマウント上に直接に搭載されるのではなく、マウントに直接に接するように設けられたサブマウントと呼称される基板上に搭載され、リードと光半導体チップとはワイヤにより電気的に接続される構成となっている。   In a stem type optical semiconductor device package, an optical semiconductor chip is not mounted directly on a mount, but mounted on a substrate called a submount provided so as to be in direct contact with the mount. The optical semiconductor chip is electrically connected by a wire.

ここで、リードはステム貫通部ではガラスによって被覆されているが、ステムの主面から突出する部分はワイヤの接続のために被覆されておらず、そのままの状態ではリードの特性インピーダンスが高くなり、特性インピーダンスの不整合による反射が増して反射特性が悪くなり、伝送速度を低下させることとなる。   Here, the lead is covered with glass at the stem penetrating portion, but the portion protruding from the main surface of the stem is not covered for wire connection, and the characteristic impedance of the lead is increased as it is, Reflection due to the mismatch of characteristic impedance increases, the reflection characteristics deteriorate, and the transmission speed decreases.

そこで、特許文献１では、例えば図４において、リードに対向するマウントの表面に誘電体板を配設することでリードの特性インピーダンスを低下させる構成を開示している。   Therefore, Patent Document 1 discloses a configuration in which, for example, in FIG. 4, a dielectric plate is disposed on the surface of the mount facing the lead to lower the characteristic impedance of the lead.

特開２００４−３１１９２３号公報（図４）Japanese Patent Laying-Open No. 2004-311923 (FIG. 4)

以上説明したように、従来のステム型の光半導体素子パッケージでは、リードとマウントとの間に誘電体板を挿入することでリードの特性インピーダンスの低下を図っていた。
しかし、この場合の特性インピーダンスは、リードとマウントとの間の距離と、誘電体板の誘電率とで規定されるが、距離は製造精度、誘電率は誘電体板の材質で決まるため、特性インピーダンスの制御の自由度が少なく、インピーダンスの制御範囲が制限されるという問題があった。 As described above, in the conventional stem type optical semiconductor element package, the characteristic impedance of the lead is lowered by inserting the dielectric plate between the lead and the mount.
However, the characteristic impedance in this case is defined by the distance between the lead and the mount and the dielectric constant of the dielectric plate, but the distance is determined by the manufacturing accuracy and the dielectric constant is determined by the material of the dielectric plate. There is a problem that the degree of freedom of impedance control is small and the control range of impedance is limited.

本発明は上記のような問題点を解消するためになされたもので、リードの特性インピーダンスを低減できるとともに、リードの特性インピーダンスの制御範囲を広くすることが可能な光半導体素子パッケージおよび光半導体素子を提供することを目的とする。   SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an optical semiconductor device package and an optical semiconductor device capable of reducing the characteristic impedance of the lead and widening the control range of the characteristic impedance of the lead. The purpose is to provide.

本発明に係る請求項１記載の光半導体素子パッケージは、光半導体チップを収容する光半導体素子パッケージであって、平板状のステムと、前記ステムを厚み方向に貫通し、前記ステムの主面から間隔をあけて並行に突出し、前記光半導体チップに駆動電流を供給するロッド状の第１および第２のリードと、前記ステムの前記主面から垂直に延在するように設けられ、前記第１および第２のリードに対向する平面部を有し、前記光半導体チップを搭載する載置台と、前記載置台の前記平面部上の前記第１および第２のリードと対面する部分を少なくとも覆い、前記第１および第２のリードとは間隔を開けて配設され、導体層および誘電体層が少なくとも１層ずつ積層されたインピーダンス調整誘電体基板とを備え、前記載置台は、接地電位に固定可能に構成されている。   An optical semiconductor device package according to claim 1 of the present invention is an optical semiconductor device package that accommodates an optical semiconductor chip, and includes a plate-like stem, the stem penetrating in a thickness direction, and from a main surface of the stem. Rod-shaped first and second leads projecting in parallel at intervals and supplying a driving current to the optical semiconductor chip, and provided so as to extend perpendicularly from the main surface of the stem, And at least a portion of the mounting table on which the optical semiconductor chip is mounted, and a portion facing the first and second leads on the planar portion of the mounting table. The first and second leads are disposed with a gap therebetween, and include an impedance adjusting dielectric substrate in which at least one conductor layer and a dielectric layer are laminated, and the mounting table has a ground potential. It is constant capable constructed.

本発明に係る請求項１記載の光半導体素子パッケージによれば、載置台の平面部上の第１および第２のリードと対面する部分を少なくとも覆うように配設され、導体層と誘電体層とが少なくとも１層ずつ積層されたインピーダンス調整誘電体基板を備えることで、第１および第２のリードと載置台との間の距離を実質的に短くした構成あるいは、これと等価な構成を得ることができ、第１および第２のリードのステム主面からの突出部分での特性インピーダンスを低減することができる。また、インピーダンス調整誘電体基板の構造を変更することで特性インピーダンスを変更することができるので、特性インピーダンスの制御の自由度が増し、特性インピーダンスの制御範囲を広げることができる。   According to the optical semiconductor device package of the first aspect of the present invention, the conductor layer and the dielectric layer are disposed so as to cover at least the portions facing the first and second leads on the planar portion of the mounting table. Are provided with an impedance adjusting dielectric substrate in which at least one layer is laminated, thereby obtaining a configuration in which the distance between the first and second leads and the mounting table is substantially shortened or a configuration equivalent thereto. This can reduce the characteristic impedance at the projecting portion of the first and second leads from the stem main surface. In addition, since the characteristic impedance can be changed by changing the structure of the impedance adjusting dielectric substrate, the degree of freedom in controlling the characteristic impedance is increased and the control range of the characteristic impedance can be expanded.

本発明に係る請求項１１記載の光半導体素子によれば、第１および第２のリードのステム主面からの突出部分での特性インピーダンスを低減でき、また、インピーダンス調整誘電体基板の構造を変更することで特性インピーダンスを変更することができ、特性インピーダンスの制御の自由度が増し、特性インピーダンスの制御範囲を広げることができる。   According to the optical semiconductor device of the eleventh aspect of the present invention, the characteristic impedance of the first and second leads protruding from the stem main surface can be reduced, and the structure of the impedance adjusting dielectric substrate is changed. By doing so, the characteristic impedance can be changed, the degree of freedom of control of the characteristic impedance is increased, and the control range of the characteristic impedance can be expanded.

＜Ａ．実施の形態１＞
本発明に係る光半導体素子パッケージの実施の形態１について、図１〜図４を用いて説明する。 <A. Embodiment 1>
A first embodiment of an optical semiconductor element package according to the present invention will be described with reference to FIGS.

＜Ａ−１．装置全体構成＞
図１は実施の形態１に係る光半導体素子パッケージ１００の全体構成を示す斜視図である。 <A-1. Overall system configuration>
FIG. 1 is a perspective view showing an overall configuration of an optical semiconductor element package 100 according to the first embodiment.

図１に示す光半導体素子パッケージ１００は、いわゆるステム型と呼称される光半導体素子パッケージであり、円盤型のステム１と、ステム１を厚み方向に貫通して主面から突出するロッド状の金属製のリード３および１３（第１および第２のリード）と、平面部５１がステム１の主面から垂直に延在するように設けられたマウント５とを備えている。   An optical semiconductor element package 100 shown in FIG. 1 is an optical semiconductor element package called a so-called stem type, and is a disc-shaped stem 1 and a rod-shaped metal that penetrates the stem 1 in the thickness direction and protrudes from a main surface. Leads 3 and 13 (first and second leads) made of metal and a mount 5 provided so that the flat surface portion 51 extends vertically from the main surface of the stem 1 are provided.

マウント５は光半導体チップ９の載置台であり、電気伝導性および熱伝導性に優れた金属で構成され、例えば半円柱状をなし、その平面部５１がリード３および１３に対向するように配設されている。そして、平面部５１上にはサブマウントとしての誘電体基板６が搭載され、その上に光半導体チップ９が搭載されている。   The mount 5 is a mounting table for the optical semiconductor chip 9 and is made of a metal having excellent electrical conductivity and thermal conductivity. For example, the mount 5 has a semi-cylindrical shape and is arranged so that the flat portion 51 faces the leads 3 and 13. It is installed. A dielectric substrate 6 as a submount is mounted on the flat portion 51, and an optical semiconductor chip 9 is mounted thereon.

リード３および１３は間隔をあけて並行してステム１の主面から突出し、誘電体基板６はリード３とリード１３との間に位置するように配置されている。そして、リード３および１３はそれぞれ複数のワイヤ４および１２によって誘電体基板６の主面上に設けられた導体パターン８および１１に電気的に接続される構成となっている。なお、誘電体基板６はアルミナ等の誘電体材料で構成され、その表面に電気的に分離された導体パターン８および１１が形成されている。   The leads 3 and 13 protrude from the main surface of the stem 1 in parallel with a gap therebetween, and the dielectric substrate 6 is disposed between the leads 3 and the leads 13. Leads 3 and 13 are electrically connected to conductor patterns 8 and 11 provided on the main surface of dielectric substrate 6 by a plurality of wires 4 and 12, respectively. The dielectric substrate 6 is made of a dielectric material such as alumina, and electrically separated conductor patterns 8 and 11 are formed on the surface thereof.

光半導体チップ９は例えばレーザ素子であり、導体パターン８上に搭載され、その主電極の１つは（図示せず）、ワイヤ１０を介して導体パターン１１に電気的に接続されている。なお、光半導体チップ９の他の主電極は導体パターン８に対面する位置に設けられており、導体パターン８上にハンダ付け等で固定されることで電気的に接続されることになる。   The optical semiconductor chip 9 is a laser element, for example, and is mounted on the conductor pattern 8, and one of its main electrodes (not shown) is electrically connected to the conductor pattern 11 via the wire 10. The other main electrode of the optical semiconductor chip 9 is provided at a position facing the conductor pattern 8 and is electrically connected by being fixed on the conductor pattern 8 by soldering or the like.

ステム１は電気伝導性および熱伝導性に優れた金属で構成され、リード３および１３は、ステム１中ではガラス等の誘電材２によって被覆されている。なお、リード３および１３はマウント５が設けられた側とは反対側のステム１の主面（裏面）からも突出している。   The stem 1 is made of a metal having excellent electrical and thermal conductivity, and the leads 3 and 13 are covered with a dielectric material 2 such as glass in the stem 1. The leads 3 and 13 also protrude from the main surface (back surface) of the stem 1 on the side opposite to the side on which the mount 5 is provided.

リード３および１３は光半導体チップ９に駆動電流を供給するもので、接地電位に接続されるマウント５には接触しないように、マウント５の平面部５１との間に所定の距離を保つよう配設されている。そして、リード３および１３と対面する平面部５１上を覆うように、リード３および１３に並行して延在する平面視形状が矩形の２つのインピーダンス調整誘電体基板７が配設されている。インピーダンス調整誘電体基板７の構成については後に説明する。   The leads 3 and 13 supply driving current to the optical semiconductor chip 9 and are arranged so as to maintain a predetermined distance from the flat portion 51 of the mount 5 so as not to contact the mount 5 connected to the ground potential. It is installed. Two impedance adjusting dielectric substrates 7 having a rectangular shape in plan view extending in parallel with the leads 3 and 13 are disposed so as to cover the flat portion 51 facing the leads 3 and 13. The configuration of the impedance adjustment dielectric substrate 7 will be described later.

図２に光半導体素子パッケージ１００を光半導体チップ９の上方から見た場合の平面図を示す。   FIG. 2 shows a plan view of the optical semiconductor element package 100 as viewed from above the optical semiconductor chip 9.

図２に示すように、インピーダンス調整誘電体基板７の平面視の大きさは、リード３および１３よりも広く、リード３および１３がインピーダンス調整誘電体基板７上からはみ出さないように配設するのが望ましい。すなわち、インピーダンス調整誘電体基板７は、ステム１と接して設けることが望ましい。   As shown in FIG. 2, the size of the impedance adjustment dielectric substrate 7 in plan view is larger than that of the leads 3 and 13, and the leads 3 and 13 are disposed so as not to protrude from the impedance adjustment dielectric substrate 7. Is desirable. That is, the impedance adjusting dielectric substrate 7 is desirably provided in contact with the stem 1.

しかし、実際にはインピーダンス調整誘電体基板７は、図２に示すようにステム１から所定の隙間を設けて配設している。これは、インピーダンス調整誘電体基板７をステム１から離すことでステム１に対する応力発生を防止するためである。また、これはマウント５にインピーダンス調整誘電体基板７をハンダ等で固定する場合に、ステム１とインピーダンス調整誘電体基板７とをショートさせない効果も有する。   However, in practice, the impedance adjustment dielectric substrate 7 is disposed with a predetermined gap from the stem 1 as shown in FIG. This is to prevent generation of stress on the stem 1 by separating the impedance adjusting dielectric substrate 7 from the stem 1. This also has an effect of preventing the stem 1 and the impedance adjusting dielectric substrate 7 from being short-circuited when the impedance adjusting dielectric substrate 7 is fixed to the mount 5 with solder or the like.

なお、上記隙間は０．１ｍｍ以上あることが望ましく、許容範囲は０．１５ｍｍ以下であり、図２では０．１２ｍｍに設定している。この程度の隙間であれば、インピーダンス調整誘電体基板７は実質的にマウント５の平面部５１のリード３またはリード１３と対面する部分を少なくとも覆っているとみなすことができる。   The gap is desirably 0.1 mm or more, and the allowable range is 0.15 mm or less, and is set to 0.12 mm in FIG. If the gap is such a degree, it can be considered that the impedance adjusting dielectric substrate 7 substantially covers at least a portion of the flat portion 51 of the mount 5 facing the lead 3 or the lead 13.

また、図３は、ステム１のマウント５が設けられた側とは反対側の主面（裏面）から光半導体素子パッケージ１００を見た場合の平面図であり、当該主面においてはリード３および１３の他に、接地リード１８が突出していることを示している。接地リード１８はステム１を厚さ方向に貫通してマウント５に接続され、マウント５を接地電位に固定するためのリードであり、併せてステム１も接地電位に固定することができる。   FIG. 3 is a plan view of the optical semiconductor element package 100 viewed from the main surface (back surface) opposite to the side on which the mount 5 of the stem 1 is provided. 13 indicates that the ground lead 18 protrudes. The ground lead 18 penetrates the stem 1 in the thickness direction and is connected to the mount 5 to fix the mount 5 to the ground potential. In addition, the stem 1 can also be fixed to the ground potential.

＜Ａ−２．インピーダンス調整誘電体基板の構成および作用効果＞
次に、図１を参照しつつ、図２におけるＡ−Ａ線での矢視断面図である図４を用いて、インピーダンス調整誘電体基板７の構成および作用効果について説明する。 <A-2. Configuration and Effect of Impedance-Adjusting Dielectric Substrate>
Next, with reference to FIG. 1, the configuration and operational effects of the impedance adjusting dielectric substrate 7 will be described with reference to FIG. 4, which is a cross-sectional view taken along line AA in FIG. 2.

図４に示すように、インピーダンス調整誘電体基板７は、マウント５の平面部５１に接する誘電体層１５（第１の誘電体層）と、誘電体層１５上に配設された導体層１６と、導体層１６上に配設された誘電体層１７（第２の誘電体層）と、誘電体層１５を厚さ方向に貫通するように設けられ、導体層１６とマウント５とを電気的に接続する複数のビアコンタクト１４とを有している。   As shown in FIG. 4, the impedance adjustment dielectric substrate 7 includes a dielectric layer 15 (first dielectric layer) in contact with the flat portion 51 of the mount 5 and a conductor layer 16 disposed on the dielectric layer 15. A dielectric layer 17 (second dielectric layer) disposed on the conductor layer 16 and a dielectric layer 15 penetrating the dielectric layer 15 in the thickness direction, and electrically connecting the conductor layer 16 and the mount 5 to each other. And a plurality of via contacts 14 to be connected to each other.

なお、インピーダンス調整誘電体基板７の上面、すなわち誘電体層１７のリード３および１３と対面する面がリード３および１３とは接触しないようにインピーダンス調整誘電体基板７の厚さが設定されている。   The thickness of the impedance adjustment dielectric substrate 7 is set so that the upper surface of the impedance adjustment dielectric substrate 7, that is, the surface facing the leads 3 and 13 of the dielectric layer 17 does not contact the leads 3 and 13. .

誘電体層１５は、アルミナ（比誘電率εｒ＝９．４）で構成され、焼結によりセラミックス化する前にビアコンタクト１４を形成する部分に貫通孔を開け、そこに金属材を充填しておくことで、アルミナの焼結の際の熱処理によりビアコンタクト１４を同時に形成することができる。また、導体層１６は、例えば金などの金属膜を真空蒸着法により誘電体層１５の表面に形成することで得ることができる。   The dielectric layer 15 is made of alumina (relative dielectric constant εr = 9.4), and a through hole is formed in a portion where the via contact 14 is formed before being ceramicized by sintering, and a metal material is filled therein. Thus, the via contact 14 can be simultaneously formed by heat treatment during the sintering of alumina. The conductor layer 16 can be obtained by forming a metal film such as gold on the surface of the dielectric layer 15 by vacuum deposition.

なお、誘電体層１７はアルミナ（比誘電率εｒ＝９．４）で構成され、導体層１６がその表面に形成された誘電体層１５とは、接用溶加材（ロウ）を用いたロウ付け、あるいは導電性接着剤を用いて接着される。このようにしてインピーダンス調整誘電体基板７を作製することができる。   The dielectric layer 17 is made of alumina (relative dielectric constant εr = 9.4), and a contact filler material (wax) is used for the dielectric layer 15 on which the conductor layer 16 is formed. It is bonded by brazing or using a conductive adhesive. In this way, the impedance adjustment dielectric substrate 7 can be manufactured.

ここで、１０Ｇｂｐｓ以上の伝送速度で高周波信号（電流）を伝送することを考える。信号はリード１３から入力され、光半導体チップ９を経由してリード３に伝送されるが、１０ＧＨｚの高周波信号である場合、各部の特性インピーダンスは以下のようになる。   Here, consider transmitting a high-frequency signal (current) at a transmission rate of 10 Gbps or more. A signal is input from the lead 13 and transmitted to the lead 3 via the optical semiconductor chip 9. When the signal is a high frequency signal of 10 GHz, the characteristic impedance of each part is as follows.

まず、リード１３のうち、誘電材２によって被覆された部分は同軸ケーブルと同様な構造をしており、同軸ケーブルの特性インピーダンスＺ0（単位Ω）は、以下の数式（１）で表される。 First, the portion of the lead 13 covered with the dielectric material 2 has the same structure as that of the coaxial cable, and the characteristic impedance Z 0 (unit Ω) of the coaxial cable is expressed by the following formula (1). .

Figure 0004823648
Figure 0004823648

上記数式（１）において、ａは同軸ケーブルの内側導体の外径、ｂは外側導体の内径、εｒは内側導体と外側導体との間の比誘電率である。   In the above formula (1), a is the outer diameter of the inner conductor of the coaxial cable, b is the inner diameter of the outer conductor, and εr is the relative dielectric constant between the inner conductor and the outer conductor.

一方、リード１３のうち、ステム１の主面から突出した部分は誘電材２で被覆されていないので、誘電材２で被覆された部分に比べて特性インピーダンスが高くなる。これはリード３においても同様である。特性インピーダンスが場所によって大きく異なると、インピーダンス不整合が発生し、特性インピーダンスが異なる部分の境界で高周波信号の反射が増えて、伝送効率が低下することになる。   On the other hand, since the portion of the lead 13 that protrudes from the main surface of the stem 1 is not covered with the dielectric material 2, the characteristic impedance is higher than that of the portion covered with the dielectric material 2. The same applies to the lead 3. If the characteristic impedance varies greatly depending on the location, impedance mismatching occurs, and the reflection of the high frequency signal increases at the boundary between the portions having different characteristic impedances, resulting in a decrease in transmission efficiency.

そこで、リード３および１３とマウント５との間にインピーダンス調整誘電体基板７を配設することで、リード３および１３の突出部分での特性インピーダンスを低減することができる。   Therefore, by disposing the impedance adjusting dielectric substrate 7 between the leads 3 and 13 and the mount 5, the characteristic impedance at the protruding portion of the leads 3 and 13 can be reduced.

すなわち、高周波信号の信号ラインの特性インピーダンスは種々の要素によって変化するが、接地電位部分と信号ラインとの間隔もその要素の１つであり、接地電位部分と信号ラインとの間隔が小さくなると、特性インピーダンスが低下する傾向がある。   That is, the characteristic impedance of the signal line of the high-frequency signal varies depending on various elements, but the interval between the ground potential portion and the signal line is one of the elements, and when the interval between the ground potential portion and the signal line becomes small, The characteristic impedance tends to decrease.

インピーダンス調整誘電体基板７では、導体層１６が複数のビアコンタクト１４によりマウント５に電気的に接続され、導体層１６が接地電位となるので、マウント５がリード３および１３実質的に近づき、リード３および１３とマウント５との間の距離が実質的に短くなった構成となり、リード３および１３の突出部分での特性インピーダンスを低減することができる。   In the impedance adjusting dielectric substrate 7, the conductor layer 16 is electrically connected to the mount 5 through the plurality of via contacts 14, and the conductor layer 16 becomes the ground potential, so that the mount 5 is substantially close to the leads 3 and 13. The distance between 3 and 13 and the mount 5 is substantially shortened, and the characteristic impedance at the protruding portion of the leads 3 and 13 can be reduced.

ここで、高周波信号が１０ＧＨｚである場合の、インピーダンス調整誘電体基板７を配設した場合のリード３および１３突出部分での特性インピーダンスの計算結果の一例を示す。   Here, an example of the calculation result of the characteristic impedance at the protruding portions of the leads 3 and 13 when the impedance adjusting dielectric substrate 7 is disposed when the high frequency signal is 10 GHz is shown.

リード３および１３の直径が０．３５ｍｍ、誘電材２はガラス（比誘電率εｒ＝５．６）で、その外径は０．７ｍｍ、リード３および１３の中心からマウント５の平面部５１までの最短距離は０．４ｍｍとし、これに関しては以降の説明で、特段の説明がなければこれに基づくものとする。そして、インピーダンス調整誘電体基板７における誘電体層１５の厚みは０．１３９ｍｍ、誘電体層１７の厚みは０．０６０ｍｍ、導体層１６の厚みは０．００１ｍｍ、ビアコンタクト１４の直径は０．３ｍｍ、高さは０．１３９ｍｍとした場合、リード３および１３の突出部分での特性インピーダンスは約４７Ωとなる。この値は数式を用いて求めたものではなくコンピュータシミュレーションにより解析的に求めた値である。   The diameters of the leads 3 and 13 are 0.35 mm, the dielectric material 2 is glass (relative permittivity εr = 5.6), the outer diameter is 0.7 mm, and the center of the leads 3 and 13 to the flat portion 51 of the mount 5 The shortest distance is 0.4 mm, and this will be based on this unless otherwise specified. The thickness of the dielectric layer 15 in the impedance adjusting dielectric substrate 7 is 0.139 mm, the thickness of the dielectric layer 17 is 0.060 mm, the thickness of the conductor layer 16 is 0.001 mm, and the diameter of the via contact 14 is 0.3 mm. When the height is 0.139 mm, the characteristic impedance at the protruding portions of the leads 3 and 13 is about 47Ω. This value is not obtained using mathematical formulas, but is obtained analytically by computer simulation.

なお、リード３および１３のうち、誘電材２によって被覆された部分、すなわちステム貫通部の特性インピーダンスは、数式（１）から約１７Ωとなる。   Of the leads 3 and 13, the characteristic impedance of the portion covered with the dielectric material 2, that is, the stem penetrating portion, is about 17Ω from Equation (1).

ここで、比較のためにインピーダンス調整誘電体基板７の代わりに、インピーダンス調整誘電体基板７と同じ厚さの誘電体板（比誘電率εｒ＝９．４）を配設した場合のリード３および１３突出部分での特性インピーダンスは、高周波信号が１０ＧＨｚである場合は約６１Ωとなり、インピーダンス調整誘電体基板７を使用することで特性インピーダンスを低減できることが判る。   Here, for comparison, in place of the impedance adjustment dielectric substrate 7, the lead 3 in the case where a dielectric plate (relative permittivity εr = 9.4) having the same thickness as the impedance adjustment dielectric substrate 7 is disposed and The characteristic impedance at the 13 protruding portion is about 61Ω when the high frequency signal is 10 GHz, and it can be seen that the characteristic impedance can be reduced by using the impedance adjusting dielectric substrate 7.

なお、インピーダンス調整誘電体基板７を使用する場合のリード３および１３の上述した特性インピーダンスの値は、各層の厚さが上記数値である場合の値であり、各層の厚さや材料を変更し、各種組み合わせることで、特性インピーダンスの値を変えることができる。   The above-described characteristic impedance values of the leads 3 and 13 when using the impedance adjusting dielectric substrate 7 are values when the thicknesses of the respective layers are the above values, and the thicknesses and materials of the respective layers are changed, The characteristic impedance value can be changed by various combinations.

また、インピーダンス調整誘電体基板７の構造そのものを変えることで、リード３および１３の特性インピーダンスを変えることも可能であり、構造によってはさらに特性インピーダンスを低減することもできる。   In addition, the characteristic impedance of the leads 3 and 13 can be changed by changing the structure of the impedance adjusting dielectric substrate 7, and the characteristic impedance can be further reduced depending on the structure.

このことは、光半導体チップ９を駆動するドライバ回路の種類変更に伴って、ドライバ回路の出力インピーダンスが変わったような場合に、インピーダンス調整誘電体基板７を取り替えるだけでリード３および１３の特性インピーダンスを変更可能なことを意味しており、当該特性インピーダンスをドライバ回路の出力インピーダンスに近い値に変更して、インピーダンス整合を取り易くすることができる。このため、ドライバ回路の種類が変わった場合でもステム１の設計は変更せずに済むので、コスト的に有利である。   This is because the characteristic impedance of the leads 3 and 13 is simply changed by replacing the impedance adjusting dielectric substrate 7 when the output impedance of the driver circuit changes with the change of the type of the driver circuit that drives the optical semiconductor chip 9. The characteristic impedance can be changed to a value close to the output impedance of the driver circuit to facilitate impedance matching. For this reason, even if the type of the driver circuit is changed, the design of the stem 1 is not changed, which is advantageous in terms of cost.

また、マウント５の平面部５１上のリード３および１３と対面する領域にのみインピーダンス調整誘電体基板７を配設している構造なので、基本的に、取り替えるインピーダンス調整誘電体基板の外形寸法を変えないようにすれば、組み立て作業における工程（工数）変更の必要もないことからコスト的に有利であり、製造精度を変わらず容易に維持することが可能である。そのため、インピーダンス調整誘電体基板の外形寸法を積極的に統一することが望ましい。   Further, since the impedance adjustment dielectric substrate 7 is disposed only in the region facing the leads 3 and 13 on the flat portion 51 of the mount 5, basically, the external dimensions of the impedance adjustment dielectric substrate to be replaced are changed. If there is no change, there is no need to change the process (man-hours) in the assembly operation, which is advantageous in terms of cost, and the manufacturing accuracy can be easily maintained without change. Therefore, it is desirable to positively unify the external dimensions of the impedance adjustment dielectric substrate.

以下、インピーダンス調整誘電体基板７の種々の変形例について説明する。   Hereinafter, various modifications of the impedance adjustment dielectric substrate 7 will be described.

＜Ａ−３．インピーダンス調整誘電体基板の変形例１＞
以上説明した光半導体素子パッケージ１００では、図４に示したように、誘電体層１５、導体層１６および誘電体層１７が積層された３層構造を有するインピーダンス調整誘電体基板７を使用することでリード３および１３の突出部分での特性インピーダンスを低減したが、導体層１６上に誘電体層１７を設けない構成としても良い。 <A-3. Modification 1 of Impedance-Adjusting Dielectric Substrate>
In the optical semiconductor device package 100 described above, as shown in FIG. 4, the impedance adjusting dielectric substrate 7 having a three-layer structure in which the dielectric layer 15, the conductor layer 16, and the dielectric layer 17 are laminated is used. Thus, although the characteristic impedance at the protruding portions of the leads 3 and 13 is reduced, the dielectric layer 17 may not be provided on the conductor layer 16.

この場合も、リード３および１３の突出部分での特性インピーダンスを低減することができる。   Also in this case, the characteristic impedance at the protruding portions of the leads 3 and 13 can be reduced.

図５に示す光半導体素子パッケージ１００Ａは、インピーダンス調整誘電体基板７Ａを使用してリード３および１３の突出部分での特性インピーダンスを低減する構成となっている。   The optical semiconductor element package 100A shown in FIG. 5 is configured to reduce the characteristic impedance at the protruding portions of the leads 3 and 13 using the impedance adjusting dielectric substrate 7A.

すなわち、インピーダンス調整誘電体基板７Ａは、マウント５の平面部５１に接する誘電体層１５Ａ（比誘電率εｒ＝９．４）と、誘電体層１５Ａ上に配設された導体層１６と、誘電体層１５Ａを厚さ方向に貫通するように設けられ、導体層１６とマウント５とを電気的に接続する複数のビアコンタクト１４とを有している。なお、図４に示すインピーダンス調整誘電体基板７と同一の構成については同一の符号を付し、重複する説明は省略する。   That is, the impedance adjusting dielectric substrate 7A includes a dielectric layer 15A (relative permittivity εr = 9.4) in contact with the flat portion 51 of the mount 5, a conductor layer 16 disposed on the dielectric layer 15A, a dielectric layer A plurality of via contacts 14 are provided so as to penetrate the body layer 15 </ b> A in the thickness direction and electrically connect the conductor layer 16 and the mount 5. In addition, the same code | symbol is attached | subjected about the structure same as the impedance adjustment dielectric substrate 7 shown in FIG. 4, and the overlapping description is abbreviate | omitted.

ここで、誘電体層１５Ａの厚みは０．１９９ｍｍであり、誘電体層１７の厚み分だけ誘電体層１５よりも厚くすることで、全体の厚みがインピーダンス調整誘電体基板７と同じとなるように設定されている。なお導体層１６の厚みは０．００１ｍｍである。   Here, the thickness of the dielectric layer 15A is 0.199 mm, and by making it thicker than the dielectric layer 15 by the thickness of the dielectric layer 17, the entire thickness becomes the same as that of the impedance adjustment dielectric substrate 7. Is set to The thickness of the conductor layer 16 is 0.001 mm.

この場合、リード３および１３の突出部分での特性インピーダンスは、高周波信号が１０ＧＨｚである場合は約３６Ωとなる。なお、この値はコンピュータシミュレーションにより求めた値である。   In this case, the characteristic impedance at the protruding portions of the leads 3 and 13 is about 36Ω when the high-frequency signal is 10 GHz. This value is a value obtained by computer simulation.

なお、インピーダンス調整誘電体基板７Ａでは導体層１６が最上層となるので、リード３および１３と接触しないよう全体の厚みを設定することは言うまでもないが、誘電体層１５Ａの厚みが薄くなると、特性インピーダンスの低減能力が低下するので、リード３および１３の突出部分での特性インピーダンスを可能な限り低くしたい場合は、誘電体層１５Ａの厚みはできるだけ厚くし、かつ、リード３および１３と接触しないように全体の厚みを設定することになる。   Since the conductor layer 16 is the uppermost layer in the impedance adjusting dielectric substrate 7A, it is needless to say that the overall thickness is set so as not to contact the leads 3 and 13, but when the thickness of the dielectric layer 15A is reduced, the characteristics are increased. Since the impedance reduction capability is lowered, when the characteristic impedance at the protruding portions of the leads 3 and 13 is desired to be as low as possible, the thickness of the dielectric layer 15A is made as large as possible and is not in contact with the leads 3 and 13. The entire thickness is set to.

＜Ａ−４．インピーダンス調整誘電体基板の変形例２＞
実施の形態１および変形例１において説明したインピーダンス調整誘電体基板７および７Ａでは、複数のビアコンタクト１４により導体層１６とマウント５とを電気的に接続する構成としたが、より簡略化した構成としては、図６に示すような構成としても良い。 <A-4. Modification Example 2 of Impedance-Adjusting Dielectric Substrate>
In the impedance adjustment dielectric substrates 7 and 7A described in the first embodiment and the first modification, the conductor layer 16 and the mount 5 are electrically connected by the plurality of via contacts 14, but the simplified configuration Alternatively, the configuration shown in FIG. 6 may be used.

図６に示す光半導体素子パッケージ１００Ｂは、リード３および１３と対面する平面部５１上に配設されたインピーダンス調整誘電体基板７Ｂを有し、インピーダンス調整誘電体基板７Ｂは、マウント５の平面部５１に接する導体層１９と、導体層１９上に配設された誘電体層１７とを有している。なお、図４に示したインピーダンス調整誘電体基板７と同一の構成については同一の符号を付し、重複する説明は省略する。   An optical semiconductor element package 100B shown in FIG. 6 has an impedance adjusting dielectric substrate 7B disposed on a flat portion 51 facing the leads 3 and 13, and the impedance adjusting dielectric substrate 7B is a flat portion of the mount 5. And a dielectric layer 17 disposed on the conductor layer 19. In addition, the same code | symbol is attached | subjected about the structure same as the impedance adjustment dielectric substrate 7 shown in FIG. 4, and the overlapping description is abbreviate | omitted.

ここで、導体層１９は例えば金属で構成され、その厚みは０．１４０ｍｍである。また、誘電体層１７の厚みは０．０６０ｍｍであり、リード３および１３の突出部分での特性インピーダンスは、高周波信号が１０ＧＨｚである場合は約４７Ωとなる。なお、この値はコンピュータシミュレーションにより求めた値である。   Here, the conductor layer 19 is made of, for example, metal and has a thickness of 0.140 mm. The dielectric layer 17 has a thickness of 0.060 mm, and the characteristic impedance at the protruding portions of the leads 3 and 13 is about 47Ω when the high-frequency signal is 10 GHz. This value is a value obtained by computer simulation.

以上説明したように、インピーダンス調整誘電体基板７Ｂは、導体層１９と誘電体層１７だけの単純な構成でありながら、リード３および１３の突出部分での特性インピーダンスの低減効果は、インピーダンス調整誘電体基板７および７Ａと遜色のない効果を有している。   As described above, although the impedance adjustment dielectric substrate 7B has a simple configuration including only the conductor layer 19 and the dielectric layer 17, the effect of reducing the characteristic impedance at the protruding portions of the leads 3 and 13 is the impedance adjustment dielectric. It has an effect comparable to the body substrates 7 and 7A.

なお、実施の形態１および変形例１において説明したインピーダンス調整誘電体基板７および７Ａでは、導体層１６とマウント５とが電気的に接続され、変形例２において説明したインピーダンス調整誘電体基板７Ｂでは、マウント５上に導体層１９が直接に接する構成とすることで、マウント５を実質的にリード３および１３に近づけることとなり、突出部分での特性インピーダンスを低減する効果が得られた。   In the impedance adjustment dielectric substrates 7 and 7A described in the first embodiment and the modification 1, the conductor layer 16 and the mount 5 are electrically connected. In the impedance adjustment dielectric substrate 7B described in the modification 2, By adopting a configuration in which the conductor layer 19 is in direct contact with the mount 5, the mount 5 is substantially brought close to the leads 3 and 13, and the effect of reducing the characteristic impedance at the protruding portion is obtained.

＜Ａ−５．インピーダンス調整誘電体基板の変形例３＞
図７に示す光半導体素子パッケージ１００Ｃは、リード３および１３と対面する平面部５１上に配設されたインピーダンス調整誘電体基板７Ｃを有し、インピーダンス調整誘電体基板７Ｃは、マウント５の平面部５１に接する誘電体層２４（第１の誘電体層）と、誘電体層２４上に配設された導体層２２（第１の導体層）と、導体層２２上に配設された誘電体層２１（第２の誘電体層）と、誘電体層２１上に配設された導体層２５（第２の導体層）と、導体層２５上に配設された誘電体層２６（第３の誘電体層）と、誘電体層２１を厚さ方向に貫通するように設けられ、導体層２５と導体層２２とを電気的に接続する複数のビアコンタクト２７とを有している。 <A-5. Modified Example 3 of Impedance-Adjusting Dielectric Substrate>
An optical semiconductor element package 100C shown in FIG. 7 has an impedance adjustment dielectric substrate 7C disposed on a flat portion 51 facing the leads 3 and 13, and the impedance adjustment dielectric substrate 7C is a flat portion of the mount 5. 51, a dielectric layer 24 (first dielectric layer) in contact with 51, a conductor layer 22 (first conductor layer) disposed on the dielectric layer 24, and a dielectric disposed on the conductor layer 22 A layer 21 (second dielectric layer), a conductor layer 25 (second conductor layer) disposed on the dielectric layer 21, and a dielectric layer 26 (third layer) disposed on the conductor layer 25. And a plurality of via contacts 27 that are provided so as to penetrate the dielectric layer 21 in the thickness direction and electrically connect the conductor layer 25 and the conductor layer 22.

なお、インピーダンス調整誘電体基板７Ｃの上面、すなわち誘電体層２６のリード３および１３と対面する面がリード３および１３とは接触しないようにインピーダンス調整誘電体基板７Ｃの厚さが設定されている。   The thickness of the impedance adjustment dielectric substrate 7C is set so that the upper surface of the impedance adjustment dielectric substrate 7C, that is, the surface facing the leads 3 and 13 of the dielectric layer 26 does not contact the leads 3 and 13. .

誘電体層２１、２４および２６は、何れもアルミナ（比誘電率εｒ＝９．４）で構成され、誘電体層２１の形成においては、焼結によりセラミックス化する前にビアコンタクト２７を形成する部分に貫通孔を開け、そこに金属材を充填しておくことで、アルミナの焼結の際の熱処理によりビアコンタクト２７を同時に形成することができる。   The dielectric layers 21, 24, and 26 are all made of alumina (relative permittivity εr = 9.4), and in forming the dielectric layer 21, the via contact 27 is formed before being ceramicized by sintering. By forming a through hole in the portion and filling a metal material therein, the via contact 27 can be simultaneously formed by heat treatment during the sintering of alumina.

上記のように構成されたインピーダンス調整誘電体基板７Ｃは、リード３および１３とマウント５との間に設けられた直列接続された２つのキャパシタとして機能することになる。   The impedance adjusting dielectric substrate 7 </ b> C configured as described above functions as two capacitors connected in series provided between the leads 3 and 13 and the mount 5.

図８にインピーダンス調整誘電体基板７Ｃを設けた場合の等価回路を示す。   FIG. 8 shows an equivalent circuit when the impedance adjusting dielectric substrate 7C is provided.

図８に示すように、リード１３（リード３に同じ）と導体層２５との間でキャパシタＣ１が形成され、導体層２２とマウント５との間でキャパシタＣ２が形成され、キャパシタＣ１およびＣ２がビアコンタクト２７によって直列に接続された構成となっている。   As shown in FIG. 8, a capacitor C1 is formed between the lead 13 (same as the lead 3) and the conductor layer 25, a capacitor C2 is formed between the conductor layer 22 and the mount 5, and the capacitors C1 and C2 are The via contacts 27 are connected in series.

このような構成を採用した場合、キャパシタＣ１およびＣ２の容量を大きく設定することで、リード１３とマウント５との距離を実質的に短くした構成と等価な構成が得られ、特性インピーダンスを低減することができる。   When such a configuration is employed, a configuration equivalent to a configuration in which the distance between the lead 13 and the mount 5 is substantially shortened can be obtained by setting the capacitances of the capacitors C1 and C2 large, and the characteristic impedance is reduced. be able to.

すなわち、平行平板キャパシタの電荷容量Ｃ（単位Ｆ）は、以下の数式（２）によって求めることができる。   That is, the charge capacity C (unit F) of the parallel plate capacitor can be obtained by the following formula (2).

Figure 0004823648
Figure 0004823648

上記数式（２）において、Ｓは電極面積、ｄは電極間距離、ε0は真空の誘電率、εｒは電極間の比誘電率である。 In the above formula (2), S is the electrode area, d is the distance between the electrodes, ε 0 is the vacuum dielectric constant, and εr is the relative dielectric constant between the electrodes.

数式（２）で示されるように、電極間距離ｄ、すなわち誘電体の厚みを薄くすることでキャパシタの電荷容量Ｃが増大し、特性インピーダンスを低減することができる。   As shown in Equation (2), by reducing the inter-electrode distance d, that is, the thickness of the dielectric, the charge capacity C of the capacitor is increased, and the characteristic impedance can be reduced.

なお、インピーダンス調整誘電体基板７Ｃを使用する場合、キャパシタＣ１およびＣ２の直列接続となり、総電荷容量はどちらか一方の場合よりも半減することになるが、誘電体層２４および２６を薄くすることによる容量の増加が、直列接続による容量の減少を上回るように誘電体層２４および２６の厚さを設定する。   When the impedance adjusting dielectric substrate 7C is used, the capacitors C1 and C2 are connected in series, and the total charge capacity is halved compared to either one, but the dielectric layers 24 and 26 are made thinner. The thickness of the dielectric layers 24 and 26 is set so that the increase in capacitance due to exceeds the decrease in capacitance due to series connection.

具体例としては、誘電体層２４および２６の厚みは０．０７０ｍｍ、誘電体層２１の厚みは０．０５８ｍｍ、導体層２２および２５の厚みは０．００１ｍｍとし、ビアコンタクト２７の直径は０．３ｍｍ、高さは０．０５８ｍｍとし、誘電体層２１、２４および２６はアルミナ（比誘電率εｒ＝９．４）で構成し、ビアコンタクト２７、導体層２２および２５は金属で構成した場合、リード３および１３の突出部分での特性インピーダンスは高周波信号が１０ＧＨｚである場合は約４６Ωとなる。この値は数式を用いて求めたものではなくコンピュータシミュレーションにより解析的に求めた値である。   Specifically, the dielectric layers 24 and 26 have a thickness of 0.070 mm, the dielectric layer 21 has a thickness of 0.058 mm, the conductor layers 22 and 25 have a thickness of 0.001 mm, and the via contact 27 has a diameter of 0.1 mm. 3 mm, height is 0.058 mm, dielectric layers 21, 24 and 26 are made of alumina (relative permittivity εr = 9.4), and via contact 27 and conductor layers 22 and 25 are made of metal, The characteristic impedance at the protruding portions of the leads 3 and 13 is about 46Ω when the high-frequency signal is 10 GHz. This value is not obtained using mathematical formulas, but is obtained analytically by computer simulation.

なお、誘電体層２４および２６の厚みをさらに薄くして電荷容量をさらに増やせば、リード３および１３の突出部分での特性インピーダンスをさらに低減できる。   If the thickness of the dielectric layers 24 and 26 is further reduced to further increase the charge capacity, the characteristic impedance at the protruding portions of the leads 3 and 13 can be further reduced.

例えば、誘電体層２４および２６の厚みは０．０１８ｍｍ、誘電体層２１の厚みは０．１６２ｍｍ、導体層２２および２５の厚みは０．００１ｍｍとした場合には、リード３および１３の突出部分での特性インピーダンスは高周波信号が１０ＧＨｚである場合は約３９Ωとなる。   For example, when the dielectric layers 24 and 26 have a thickness of 0.018 mm, the dielectric layer 21 has a thickness of 0.162 mm, and the conductor layers 22 and 25 have a thickness of 0.001 mm, the protruding portions of the leads 3 and 13 The characteristic impedance at is about 39Ω when the high-frequency signal is 10 GHz.

このように、誘電体層２４および２６の厚みを変更することで、リード３および１３の突出部分での特性インピーダンスを変更することができるので、当該特性インピーダンスを光半導体チップ９のドライバ回路の出力インピーダンスに近い値に変更して、インピーダンス整合を行うのに適した構成であると言える。   Thus, by changing the thicknesses of the dielectric layers 24 and 26, the characteristic impedance at the protruding portions of the leads 3 and 13 can be changed, so that the characteristic impedance is output from the driver circuit of the optical semiconductor chip 9. It can be said that the configuration is suitable for impedance matching by changing to a value close to the impedance.

なお、この発明における特性インピーダンス値の変更範囲については、インピーダンス調整誘電体基板を構成する導体層や誘電体層の厚みの設定範囲や、採用可能な誘電体材料などとの組み合わせ、すなわち、製造技術に基づく要因により決まるものと言える。   The change range of the characteristic impedance value in the present invention is a combination of the conductor layer and the thickness of the dielectric layer constituting the impedance-adjusting dielectric substrate, and a usable dielectric material, that is, a manufacturing technique. It can be said that it is determined by factors based on.

また、インピーダンス調整誘電体基板７Ｃでは、マウント５に直接に接する導体が存在しないので、インピーダンス調整誘電体基板７Ｃをマウント５上に固定する際に、非導電性の接着剤を使用することが可能となり、インピーダンス調整誘電体基板７Ｃの実装方法の選択範囲が広がり、柔軟な実装が可能となる。   In addition, since there is no conductor in direct contact with the mount 5 in the impedance adjustment dielectric substrate 7C, it is possible to use a non-conductive adhesive when fixing the impedance adjustment dielectric substrate 7C on the mount 5. Thus, the selection range of the mounting method of the impedance adjustment dielectric substrate 7C is expanded, and flexible mounting becomes possible.

＜Ａ−６．インピーダンス調整誘電体基板の変形例４＞
上述したインピーダンス調整誘電体基板７Ｃと同じ効果を奏する構成としては、図９に示すような構成としても良い。 <A-6. Modification 4 of Impedance-Adjusting Dielectric Substrate>
As a configuration having the same effect as the impedance adjusting dielectric substrate 7C described above, a configuration as shown in FIG. 9 may be adopted.

図９に示す光半導体素子パッケージ１００Ｄは、リード３および１３と対面する平面部５１上に配設されたインピーダンス調整誘電体基板７Ｄを有し、インピーダンス調整誘電体基板７Ｄは、マウント５の平面部５１に接する誘電体層２４（第１の誘電体層）と、誘電体層２４上に配設された導体層２８と、導体層２８上に配設された誘電体層２６（第２の誘電体層）とを有している。   An optical semiconductor element package 100D shown in FIG. 9 has an impedance adjustment dielectric substrate 7D disposed on a flat portion 51 facing the leads 3 and 13, and the impedance adjustment dielectric substrate 7D is a flat portion of the mount 5. 51, a dielectric layer 24 in contact with the first dielectric layer (first dielectric layer), a conductor layer 28 disposed on the dielectric layer 24, and a dielectric layer 26 disposed on the conductor layer 28 (second dielectric layer). Body layer).

なお、図７に示したインピーダンス調整誘電体基板７Ｃと同一の構成については同一の符号を付し、重複する説明は省略する。   In addition, the same code | symbol is attached | subjected about the structure same as the impedance adjustment dielectric substrate 7C shown in FIG. 7, and the overlapping description is abbreviate | omitted.

インピーダンス調整誘電体基板７Ｄにおいては、キャパシタＣ１（図８）に相当するキャパシタがリード１３（リード３に同じ）と導体層２８との間で形成され、キャパシタＣ２（図８）に相当するキャパシタが導体層２８とマウント５との間で形成される。   In the impedance adjusting dielectric substrate 7D, a capacitor corresponding to the capacitor C1 (FIG. 8) is formed between the lead 13 (same as the lead 3) and the conductor layer 28, and a capacitor corresponding to the capacitor C2 (FIG. 8) is formed. It is formed between the conductor layer 28 and the mount 5.

このような構成を採用した場合、キャパシタＣ１およびＣ２に相当するキャパシタの容量を大きく設定することで、リード１３（リード３に同じ）とマウント５との間の距離を実質的に短くした構成と等価な構成が得られ、特性インピーダンスを低減する効果が得られる。   When such a configuration is adopted, the distance between the lead 13 (same as the lead 3) and the mount 5 is substantially shortened by setting the capacitance of the capacitor corresponding to the capacitors C1 and C2 large. An equivalent configuration is obtained, and the effect of reducing the characteristic impedance is obtained.

なお、インピーダンス調整誘電体基板７Ｄを使用する場合、２つのキャパシタの直列接続となり、総電荷容量はどちらか一方の場合よりも半減することになるが、誘電体層２４および２６を薄くすることによる容量の増加が、直列接続による容量の減少を上回るように誘電体層２４および２６の厚さを設定する。   When the impedance adjusting dielectric substrate 7D is used, two capacitors are connected in series, and the total charge capacity is halved compared to either one, but by making the dielectric layers 24 and 26 thinner. The thickness of the dielectric layers 24 and 26 is set so that the increase in capacitance exceeds the decrease in capacitance due to series connection.

具体例としては、誘電体層２４および２６の厚みは０．０７０ｍｍ、導体層２８の厚みは０．０６０ｍｍとし、導体層２８は金属で構成した場合、リード３および１３の突出部分での特性インピーダンスは高周波信号が１０ＧＨｚである場合は約４６Ωとなる。この値は数式を用いて求めたものではなくコンピュータシミュレーションにより解析的に求めた値である。   As a specific example, when the dielectric layers 24 and 26 have a thickness of 0.070 mm, the conductor layer 28 has a thickness of 0.060 mm, and the conductor layer 28 is made of metal, the characteristic impedance at the protruding portions of the leads 3 and 13 Is about 46Ω when the high-frequency signal is 10 GHz. This value is not obtained using mathematical formulas, but is obtained analytically by computer simulation.

なお、誘電体層２４および２６の厚みをさらに薄くして電荷容量をさらに増やせば、リード３および１３の突出部分での特性インピーダンスをさらに低減できる。   If the thickness of the dielectric layers 24 and 26 is further reduced to further increase the charge capacity, the characteristic impedance at the protruding portions of the leads 3 and 13 can be further reduced.

例えば、誘電体層２４および２６の厚みは０．０１８ｍｍ、導体層２８の厚みは０．１６４ｍｍとした場合には、リード３および１３の突出部分での特性インピーダンスは高周波信号が１０ＧＨｚである場合は約３９Ωとなる。   For example, when the dielectric layers 24 and 26 have a thickness of 0.018 mm and the conductor layer 28 has a thickness of 0.164 mm, the characteristic impedance at the protruding portions of the leads 3 and 13 is 10 GHz when the high frequency signal is 10 GHz. About 39Ω.

このように、インピーダンス調整誘電体基板７Ｄは、インピーダンス調整誘電体基板７Ｃと同様に特性インピーダンスを低減することができるだけでなく、インピーダンス調整誘電体基板７Ｃに比べて構成が簡単なので、コスト的に有利であると言うこともできる。   As described above, the impedance adjustment dielectric substrate 7D can not only reduce the characteristic impedance in the same manner as the impedance adjustment dielectric substrate 7C, but also has a simpler configuration than the impedance adjustment dielectric substrate 7C, which is advantageous in terms of cost. It can also be said that.

＜Ｂ．実施の形態２＞
本発明に係る実施の形態１において説明した光半導体素子パッケージ１００では、図２に示すようにリード３および１３と対面するマウント５の平面部５１上に、リード３および１３に並行して延在するようにそれぞれ平面視形状が矩形のインピーダンス調整誘電体基板７が配設された構成を示し、変形例１〜４におけるインピーダンス調整誘電体基板７Ａ〜７Ｄも、リード３および１３に並行して延在するものとして説明したが、インピーダンス調整誘電体基板の平面視形状としてはこれに限定されるものではない。 <B. Second Embodiment>
In the optical semiconductor element package 100 described in the first embodiment according to the present invention, as shown in FIG. 2, it extends in parallel with the leads 3 and 13 on the flat portion 51 of the mount 5 facing the leads 3 and 13. As shown, the impedance adjustment dielectric substrate 7 having a rectangular shape in plan view is disposed, and the impedance adjustment dielectric substrates 7A to 7D in the first to fourth modifications also extend in parallel with the leads 3 and 13. Although described as existing, the shape of the impedance adjustment dielectric substrate in plan view is not limited to this.

＜Ｂ−１．装置全体構成＞
以下、本発明に係る実施の形態２として、図１０および図１１を用いて光半導体素子パッケージ２００の構成について説明する。なお、図１に示す光半導体素子パッケージ１００と同一の構成については同一の符号を付し、重複する説明は省略する。 <B-1. Overall system configuration>
Hereinafter, as a second embodiment of the present invention, the configuration of the optical semiconductor element package 200 will be described with reference to FIGS. 10 and 11. In addition, the same code | symbol is attached | subjected about the structure same as the optical semiconductor element package 100 shown in FIG. 1, and the overlapping description is abbreviate | omitted.

図１０に示す光半導体素子パッケージ２００においては、マウント５の平面部５１上のほぼ全体を覆うように、実施の形態１の誘電体基板６およびインピーダンス調整誘電体基板７の機能を兼ね備えたインピーダンス調整誘電体基板７０が搭載され、その上に光半導体チップ９が搭載されている。   In the optical semiconductor device package 200 shown in FIG. 10, the impedance adjustment having the functions of the dielectric substrate 6 and the impedance adjustment dielectric substrate 7 of the first embodiment so as to cover almost the entire flat surface 51 of the mount 5. A dielectric substrate 70 is mounted, and an optical semiconductor chip 9 is mounted thereon.

そして、リード３および１３はそれぞれ複数のワイヤ４および１２によってインピーダンス調整誘電体基板７０の主面上に設けられた導体パターン８および１１に電気的に接続される構成となっている。   Leads 3 and 13 are electrically connected to conductor patterns 8 and 11 provided on the main surface of impedance adjusting dielectric substrate 70 by a plurality of wires 4 and 12, respectively.

図１１に光半導体素子パッケージ２００を光半導体チップ９の上方から見た場合の平面図を示す。   FIG. 11 is a plan view of the optical semiconductor element package 200 as viewed from above the optical semiconductor chip 9.

図１１に示すように、インピーダンス調整誘電体基板７０の平面視形状は、マウント５の平面部５１の平面視形状と同様の形状をなし、インピーダンス調整誘電体基板７０の平面視での大きさは、マウント５の平面部５１の、少なくともリード３および１３に対面する２つの領域上および当該２つの領域で挟まれた光半導体チップ９の配設領域上を覆い、リード３および１３がインピーダンス調整誘電体基板７０上からはみ出さない大きさに設定されている。   As shown in FIG. 11, the plan view shape of the impedance adjustment dielectric substrate 70 is the same as the plan view shape of the plane portion 51 of the mount 5, and the size of the impedance adjustment dielectric substrate 70 in plan view is The flat portion 51 of the mount 5 covers at least two regions facing the leads 3 and 13 and an arrangement region of the optical semiconductor chip 9 sandwiched between the two regions, and the leads 3 and 13 are impedance adjustment dielectrics. The size is set so as not to protrude from the body substrate 70.

＜Ｂ−２．インピーダンス調整誘電体基板の構成および作用効果＞
ここで、図１１におけるＢ−Ｂ線でのインピーダンス調整誘電体基板７０の断面構成は、例えば図４を用いて説明したインピーダンス調整誘電体基板７、また、図５〜図７、図９を用いてそれぞれ説明したインピーダンス調整誘電体基板７Ａ〜７Ｄの何れかと同じ断面構成を使用することが可能である。 <B-2. Configuration and Effect of Impedance-Adjusting Dielectric Substrate>
Here, the cross-sectional configuration of the impedance adjustment dielectric substrate 70 taken along the line BB in FIG. 11 is, for example, the impedance adjustment dielectric substrate 7 described with reference to FIG. 4 and FIGS. 5 to 7 and FIG. It is possible to use the same cross-sectional configuration as any of the impedance adjustment dielectric substrates 7A to 7D described above.

すなわち、インピーダンス調整誘電体基板７および７Ｂの構成採用においては、誘電体層１７が最上層に設けられるので、当該誘電体層１７上に、電気的に分離された導体パターン８および１１を単純に形成するだけで良く、同様に、インピーダンス調整誘電体基板７Ｃおよび７Ｄの構成採用においても、誘電体層２６が最上層に設けられるので、当該誘電体層２６上に導体パターン８および１１を設けることになる。   That is, in adopting the configuration of the impedance adjusting dielectric substrates 7 and 7B, the dielectric layer 17 is provided as the uppermost layer. Therefore, the electrically isolated conductor patterns 8 and 11 are simply formed on the dielectric layer 17. Similarly, in the case of adopting the configuration of the impedance adjusting dielectric substrates 7C and 7D, the dielectric layer 26 is provided in the uppermost layer, so that the conductor patterns 8 and 11 are provided on the dielectric layer 26. become.

また、インピーダンス調整誘電体基板７Ａの構成採用においては、例えば誘電体層１５Ａ上の導体層１６を形成する際に、これと電気的に分離させるように導体パターン８および１１を形成することで実現可能である。   In addition, the configuration of the impedance adjusting dielectric substrate 7A is realized by forming the conductor patterns 8 and 11 so as to be electrically separated from the conductor layer 16 on the dielectric layer 15A, for example. Is possible.

そして、インピーダンス調整誘電体基板７０を設けることで、リード３および１３の突出部分での特性インピーダンスを変更できるという基本的な効果は、実施の形態１およびその変形例１〜４と同じであり、インピーダンス調整誘電体基板７および７Ａ〜７Ｄの何れの断面構成を採用するかによって、それぞれの固有の効果を得ることができる。   The basic effect that the characteristic impedance at the protruding portions of the leads 3 and 13 can be changed by providing the impedance adjusting dielectric substrate 70 is the same as that of the first embodiment and the first to fourth modifications thereof. Depending on which of the cross-sectional configurations of the impedance adjustment dielectric substrate 7 and 7A to 7D is adopted, the respective specific effects can be obtained.

また、インピーダンス調整誘電体基板７および７Ａ〜７Ｄと比較しての特有の効果としては、部品点数を削減できるという効果を有している。   Further, as a special effect compared with the impedance adjustment dielectric substrates 7 and 7A to 7D, there is an effect that the number of parts can be reduced.

すなわち、インピーダンス調整誘電体基板７および７Ａ〜７Ｄを使用する場合、インピーダンス調整誘電体基板７および７Ａ〜７Ｄの何れかを２枚準備し、さらに光半導体チップ９をマウント５上に搭載するための誘電体基板６が１枚必要であるが、インピーダンス調整誘電体基板７０を使用する場合には、インピーダンス調整誘電体基板７０を１枚準備すれば済むので、部品点数が少なく光半導体素子パッケージ２００の組み立てが容易となる。   That is, when using the impedance adjustment dielectric substrates 7 and 7A to 7D, two of the impedance adjustment dielectric substrates 7 and 7A to 7D are prepared, and the optical semiconductor chip 9 is mounted on the mount 5 One dielectric substrate 6 is required. However, when the impedance adjustment dielectric substrate 70 is used, since only one impedance adjustment dielectric substrate 70 is prepared, the number of components is small, and the optical semiconductor element package 200 is provided. Easy to assemble.

以上説明した本発明に係る実施の形態１および２では、主として光半導体チップが搭載された光半導体素子パッケージについて述べているが、光半導体素子パッケージは、さらに、光半導体チップを保護し、封止するためのキャップを有しており、キャップとステムとを固着することで光半導体素子として完成する。なお、キャップは、ガラス等で構成される光透過窓（レンズを含む）を有していることは言うまでもなく、また、その他キャップについての構成は、当業者には周知であるので詳細な説明は省略する。   In the first and second embodiments according to the present invention described above, an optical semiconductor element package on which an optical semiconductor chip is mainly mounted has been described. The optical semiconductor element package further protects and seals the optical semiconductor chip. The optical semiconductor device is completed by fixing the cap and the stem to each other. In addition, it goes without saying that the cap has a light transmission window (including a lens) made of glass or the like, and other configurations of the cap are well known to those skilled in the art. Omitted.

また、以上の説明では、光半導体チップ９としてレーザ素子を使用することを限定したが、これに限定されるものではなく、光半導体チップ９としてフォトダイオードを有した構成や、レーザ素子およびフォトダイオードを有した構成に適用可能であることは言うまでもない。   In the above description, the use of the laser element as the optical semiconductor chip 9 is limited. However, the present invention is not limited to this, and the configuration having the photodiode as the optical semiconductor chip 9, the laser element, and the photodiode. Needless to say, the present invention can be applied to the configuration having the above.

また、伝送線路（リード）と接地部とが対向する構成であって、伝送線路が誘電体で被覆されない構成に対しては本発明が有効である。   Further, the present invention is effective for a configuration in which the transmission line (lead) and the grounding portion face each other and the transmission line is not covered with a dielectric.

また、各実施の形態における説明では、インピーダンス調整誘電体基板をリードとは接触しないような厚さに設定しているが、最上層が導体層でない構成（インピーダンス調整誘電体基板７および７Ｂ〜７Ｄ）においては、インピーダンス調整誘電体基板の厚さを、リードとマウントとの間隔と同じにすることで、インピーダンス調整誘電体基板とリードとが接触した構成であっても良い。   In the description of each embodiment, the thickness of the impedance adjustment dielectric substrate is set so as not to contact the lead, but the uppermost layer is not a conductor layer (impedance adjustment dielectric substrates 7 and 7B to 7D). ), The impedance adjustment dielectric substrate and the lead may be in contact with each other by making the thickness of the impedance adjustment dielectric substrate the same as the distance between the lead and the mount.

本発明に係る光半導体素子パッケージの実施の形態１の構成を説明する斜視図である。It is a perspective view explaining the structure of Embodiment 1 of the optical semiconductor element package which concerns on this invention. 本発明に係る光半導体素子パッケージの実施の形態１の構成を説明する平面図である。It is a top view explaining the structure of Embodiment 1 of the optical semiconductor element package which concerns on this invention. 本発明に係る光半導体素子パッケージをステムの裏面から見た構成を説明する平面図である。It is a top view explaining the structure which looked at the optical semiconductor element package concerning this invention from the back surface of the stem. 本発明に係る光半導体素子パッケージの実施の形態１の構成を説明する断面図である。It is sectional drawing explaining the structure of Embodiment 1 of the optical semiconductor element package which concerns on this invention. 本発明に係る光半導体素子パッケージの実施の形態１の変形例１の構成を説明する断面図である。It is sectional drawing explaining the structure of the modification 1 of Embodiment 1 of the optical semiconductor element package which concerns on this invention. 本発明に係る光半導体素子パッケージの実施の形態１の変形例２の構成を説明する断面図である。It is sectional drawing explaining the structure of the modification 2 of Embodiment 1 of the optical semiconductor element package which concerns on this invention. 本発明に係る光半導体素子パッケージの実施の形態１の変形例３の構成を説明する断面図である。It is sectional drawing explaining the structure of the modification 3 of Embodiment 1 of the optical semiconductor element package which concerns on this invention. リードとマウントとの間に直列接続されたキャパシタの等価回路を説明する図である。It is a figure explaining the equivalent circuit of the capacitor connected in series between the lead and the mount. 本発明に係る光半導体素子パッケージの実施の形態１の変形例４の構成を説明する断面図である。It is sectional drawing explaining the structure of the modification 4 of Embodiment 1 of the optical semiconductor element package which concerns on this invention. 本発明に係る光半導体素子パッケージの実施の形態２の構成を説明する斜視図である。It is a perspective view explaining the structure of Embodiment 2 of the optical semiconductor element package which concerns on this invention. 本発明に係る光半導体素子パッケージの実施の形態２の構成を説明する平面図である。It is a top view explaining the structure of Embodiment 2 of the optical semiconductor element package which concerns on this invention.

符号の説明Explanation of symbols

１ ステム、３，１３ リード、５ マウント、６ 誘電体基板、７，７Ａ〜７Ｄ，７０ インピーダンス調整誘電体基板、９ 光半導体チップ。
DESCRIPTION OF SYMBOLS 1 Stem, 3,13 Lead, 5 Mount, 6 Dielectric substrate, 7, 7A-7D, 70 Impedance adjustment dielectric substrate, 9 Optical semiconductor chip.

Claims (11)

光半導体チップを収容する光半導体素子パッケージであって、
平板状のステムと、
前記ステムを厚み方向に貫通し、前記ステムの主面から間隔をあけて並行に突出し、前記光半導体チップに駆動電流を供給するロッド状の第１および第２のリードと、
前記ステムの前記主面から垂直に延在するように設けられ、前記第１および第２のリードに対向する平面部を有し、前記光半導体チップを搭載する載置台と、
前記載置台の前記平面部上の前記第１および第２のリードと対面する部分を少なくとも覆い、前記第１および第２のリードとは間隔を開けて配設され、導体層および誘電体層が少なくとも１層ずつ積層されたインピーダンス調整誘電体基板と、を備え、
前記載置台は、接地電位に固定可能に構成される、光半導体素子パッケージ。 An optical semiconductor element package for accommodating an optical semiconductor chip,
A plate-shaped stem;
Rod-shaped first and second leads that penetrate the stem in the thickness direction, protrude in parallel from the main surface of the stem at a distance, and supply a driving current to the optical semiconductor chip;
A mounting table provided so as to extend perpendicularly from the main surface of the stem, having a flat surface facing the first and second leads, and mounting the optical semiconductor chip;
The mounting table covers at least a portion facing the first and second leads on the flat surface portion, and is disposed at a distance from the first and second leads, and a conductor layer and a dielectric layer are provided. An impedance adjustment dielectric substrate laminated at least one layer;
The mounting table is an optical semiconductor device package configured to be fixable to a ground potential. 前記インピーダンス調整誘電体基板の前記導体層は、前記載置台と電気的に接続される、請求項１記載の光半導体素子パッケージ。   The optical semiconductor device package according to claim 1, wherein the conductor layer of the impedance adjusting dielectric substrate is electrically connected to the mounting table. 前記インピーダンス調整誘電体基板の前記誘電体層は、
前記導体層の下部に配設される第１の誘電体層と、
前記導体層の上部に配設される第２の誘電体層とを含み、
前記導体層は、前記第１の誘電体層を厚み方向に貫通するように設けられたビアコンタクトによって前記載置台と電気的に接続される、請求項２記載の光半導体素子パッケージ。 The dielectric layer of the impedance adjustment dielectric substrate is
A first dielectric layer disposed under the conductor layer;
A second dielectric layer disposed on top of the conductor layer,
The optical semiconductor element package according to claim 2, wherein the conductor layer is electrically connected to the mounting table by a via contact provided so as to penetrate the first dielectric layer in the thickness direction. 前記インピーダンス調整誘電体基板の前記誘電体層は、前記導体層の下部に配設され、
前記導体層は、前記誘電体層を厚み方向に貫通するように設けられたビアコンタクトによって前記載置台と電気的に接続される、請求項２記載の光半導体素子パッケージ。 The dielectric layer of the impedance adjustment dielectric substrate is disposed under the conductor layer,
The optical semiconductor element package according to claim 2, wherein the conductor layer is electrically connected to the mounting table by a via contact provided so as to penetrate the dielectric layer in a thickness direction. 前記インピーダンス調整誘電体基板の前記誘電体層は、前記導体層の上部に配設され、
前記導体層は、前記載置台の前記平面部に接するように配設される、請求項２記載の光半導体素子パッケージ。 The dielectric layer of the impedance adjusting dielectric substrate is disposed on the conductor layer;
The optical semiconductor element package according to claim 2, wherein the conductor layer is disposed so as to be in contact with the planar portion of the mounting table. 前記インピーダンス調整誘電体基板は、前記誘電体層を誘電材として、前記第１および第２のリードと前記載置台との間にそれぞれ直列に接続された２つのキャパシタを形成する構成を有する、請求項１記載の光半導体素子パッケージ。   The impedance adjusting dielectric substrate has a configuration in which two capacitors connected in series are formed between the first and second leads and the mounting table, respectively, using the dielectric layer as a dielectric material. Item 5. The optical semiconductor device package according to Item 1. 前記インピーダンス調整誘電体基板の前記誘電体層は、第１〜第３の誘電体層を含み、
前記導体層は、第１および第２の導体層を含み、
前記第１の誘電体層は前記載置台の前記平面部に接するように配設され、
前記第１の誘電体層上に前記第１の導体層、前記第２の誘電体層、前記第２の導体層、および前記第３の誘電体層が順に積層され、
前記第１および第２の導体層は、前記第２の誘電体層を厚み方向に貫通するように設けられたビアコンタクトによって互いに電気的に接続される、請求項６記載の光半導体素子パッケージ。 The dielectric layer of the impedance adjustment dielectric substrate includes first to third dielectric layers,
The conductor layer includes first and second conductor layers;
The first dielectric layer is disposed so as to contact the flat portion of the mounting table,
The first conductor layer, the second dielectric layer, the second conductor layer, and the third dielectric layer are sequentially stacked on the first dielectric layer,
The optical semiconductor device package according to claim 6, wherein the first and second conductor layers are electrically connected to each other by a via contact provided so as to penetrate the second dielectric layer in the thickness direction. 前記インピーダンス調整誘電体基板の前記誘電体層は、
前記導体層の下部に配設される第１の誘電体層と、
前記導体層の上部に配設される第２の誘電体層とを含み、
前記第１の誘電体層は前記載置台の前記平面部に接するように配設される、請求項６記載の光半導体素子パッケージ。 The dielectric layer of the impedance adjustment dielectric substrate is
A first dielectric layer disposed under the conductor layer;
A second dielectric layer disposed on top of the conductor layer,
The optical semiconductor device package according to claim 6, wherein the first dielectric layer is disposed so as to be in contact with the planar portion of the mounting table. 前記インピーダンス調整誘電体基板は、
前記載置台の前記平面部上の前記第１および第２のリードと対面する領域に、前記第１および第２のリードと並行して延在するようにそれぞれ配設される、請求項１記載の光半導体素子パッケージ。 The impedance adjusting dielectric substrate is
2. The first and second leads, respectively, on the flat surface portion of the mounting table facing the first and second leads so as to extend in parallel with the first and second leads, respectively. Optical semiconductor device package. 前記インピーダンス調整誘電体基板は、
前記載置台の前記平面部上の前記第１および第２のリードと対面する２つの領域と、該２つの領域に挟まれた前記光半導体チップの搭載領域とを覆うように配設され、前記光半導体チップは前記インピーダンス調整誘電体基板上に配設される、請求項１記載の光半導体素子パッケージ。 The impedance adjusting dielectric substrate is
Arranged to cover two regions facing the first and second leads on the planar portion of the mounting table and a mounting region of the optical semiconductor chip sandwiched between the two regions, The optical semiconductor device package according to claim 1, wherein the optical semiconductor chip is disposed on the impedance adjusting dielectric substrate. 請求項１ないし請求項１０の何れかに記載の光半導体素子パッケージと、
前記光半導体素子パッケージに収容される前記光半導体チップを封止するように設けられたキャップ、とを備える光半導体素子。
An optical semiconductor element package according to any one of claims 1 to 10,
An optical semiconductor device comprising: a cap provided to seal the optical semiconductor chip housed in the optical semiconductor device package.
JP2005324561A 2005-02-14 2005-11-09 Optical semiconductor device package and optical semiconductor device Expired - Fee Related JP4823648B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005324561A JP4823648B2 (en) 2005-02-14 2005-11-09 Optical semiconductor device package and optical semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005036077 2005-02-14
JP2005036077 2005-02-14
JP2005324561A JP4823648B2 (en) 2005-02-14 2005-11-09 Optical semiconductor device package and optical semiconductor device

Publications (2)

Publication Number Publication Date
JP2006253639A JP2006253639A (en) 2006-09-21
JP4823648B2 true JP4823648B2 (en) 2011-11-24

Family

ID=37093742

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005324561A Expired - Fee Related JP4823648B2 (en) 2005-02-14 2005-11-09 Optical semiconductor device package and optical semiconductor device

Country Status (1)

Country Link
JP (1) JP4823648B2 (en)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5470820B2 (en) * 2008-11-28 2014-04-16 株式会社村田製作所 High frequency measurement method and apparatus
JP5318913B2 (en) * 2011-06-17 2013-10-16 日本電信電話株式会社 Optical module
JP5318912B2 (en) * 2011-06-17 2013-10-16 日本電信電話株式会社 Optical module
JP2013004784A (en) * 2011-06-17 2013-01-07 Nippon Telegr & Teleph Corp <Ntt> Optical module
JP5318915B2 (en) * 2011-06-22 2013-10-16 日本電信電話株式会社 Optical module
JP6678007B2 (en) * 2015-11-05 2020-04-08 新光電気工業株式会社 Optical element package, method of manufacturing the same, and optical element device
JP6929113B2 (en) * 2017-04-24 2021-09-01 日本ルメンタム株式会社 Optical assemblies, optical modules, and optical transmission equipment
JP7295634B2 (en) * 2018-12-17 2023-06-21 日本ルメンタム株式会社 Optical subassemblies and optical modules
EP3965146A1 (en) * 2020-09-03 2022-03-09 Schott Ag Header for an electronic component
KR102495148B1 (en) * 2020-11-30 2023-02-07 주식회사 오이솔루션 Structure of impedance signal lines for to-can type semiconductor package

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004014795A (en) * 2002-06-06 2004-01-15 Sony Corp Submount for nitride semiconductor laser, and nitride semiconductor laser using this
JP4586337B2 (en) * 2002-08-26 2010-11-24 住友電気工業株式会社 Semiconductor laser module and semiconductor laser device
JP2004356233A (en) * 2003-05-27 2004-12-16 Sumitomo Electric Ind Ltd Semiconductor laser module and equipment for semiconductor laser

Also Published As

Publication number Publication date
JP2006253639A (en) 2006-09-21

Similar Documents

Publication Publication Date Title
JP4823648B2 (en) Optical semiconductor device package and optical semiconductor device
JP4654228B2 (en) Improved galvanic isolator
US5237204A (en) Electric potential distribution device and an electronic component case incorporating such a device
US9980379B2 (en) Optical module
CN107534023B (en) Semiconductor element package, semiconductor device, and mounting structure
EP2738798B1 (en) Package for accommodating semiconductor element, semiconductor device provided with same, and electronic device
US11340412B2 (en) Optical module
US10469054B2 (en) Piezoelectric module
JPWO2007049376A1 (en) High frequency module
EP3493252B1 (en) Substrate for mounting semiconductor element and semiconductor device
JP7063695B2 (en) Optical module
US7196389B2 (en) Optical semiconductor device package and optical semiconductor device
JP2021097140A (en) Optical module
US20040213525A1 (en) Ceramic optical sub-assembly for opto-electronic module utilizing LTCC (low-temperature co-fired ceramic) technology
JP2007287767A (en) Optical subassembly
JP2020005018A (en) Differential transmission line, wiring board, and package for semiconductor
CN111034372B (en) Connection structure between wiring substrate and flexible substrate, and package for housing electronic component
US20220173571A1 (en) Optical module
JP2019186379A (en) Optical module
JP2022099537A (en) Optical module
JP7237609B2 (en) Packages for electronic components and electronic devices
JP2017098070A (en) Electronic device
JP6495701B2 (en) Electronic component storage package and manufacturing method thereof
JP6671567B1 (en) Optical module
US11799267B2 (en) Optical module and manufacturing method of the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081024

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20081024

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110329

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110906

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110907

R150 Certificate of patent or registration of utility model

Ref document number: 4823648

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140916

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees