JP4790972B2 - ２つのスピン・オン誘電材料から構成されるハイブリッド型低誘電率相互接続構造 - Google Patents

２つのスピン・オン誘電材料から構成されるハイブリッド型低誘電率相互接続構造 Download PDF

Info

Publication number
JP4790972B2
JP4790972B2 JP2002570287A JP2002570287A JP4790972B2 JP 4790972 B2 JP4790972 B2 JP 4790972B2 JP 2002570287 A JP2002570287 A JP 2002570287A JP 2002570287 A JP2002570287 A JP 2002570287A JP 4790972 B2 JP4790972 B2 JP 4790972B2
Authority
JP
Japan
Prior art keywords
dielectric
span
layer
interconnect structure
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002570287A
Other languages
English (en)
Other versions
JP2004523910A (ja
Inventor
ゲーツ、スティーヴン、マコネル
ヘドリック、ジェフリー、カーティス
ニッタ、サトヤナラヤナ、ヴィー
プルショータマン、サムパス
タイバーグ、クリスティー、センスニック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2004523910A publication Critical patent/JP2004523910A/ja
Application granted granted Critical
Publication of JP4790972B2 publication Critical patent/JP4790972B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H01L21/3124—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds layers comprising hydrogen silsesquioxane

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、高速マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）およびその他の高速集積回路（ＩＣ）のための相互接続構造に関する。本発明は拡張された回路スピード、熱サイクル中の構造安定性、導電抵抗の正確な値、製造コストの低減、および化学機械式研磨（ＣＭＰ）互換性によるプロセス容易性の向上を有する低誘電率すなわち低ｋ（low-k）の相互接続構造を提供する。さらに、本発明の構造は、従来技術の通常の構造に比べて、より低い有効誘電率を有し、かつ金属配線抵抗の制御を改善したものである。
超低誘電率（約３.５かそれ以下の値）である上にデュアル・ダマシン型のＣｕ相互接続構造が数多く知られている。たとえばR.D. Goldblattらによる、“A High Performance 0.13 μm Copper BEOL Technology with Low-K Dielectric”, Proceedings of the International Interconnect Technology Conference, IEEE Electron Devices Society, 2000年6月5−7日,261-263ページを参照されたい。それらの従来技術による相互接続構造は、層間あるいは層内の誘電体として有機誘電材料ばかりでなく無機誘電材料を含む。デュアル・ダマシン構造はシングル・ダマシンあるいは減法メタル構造に比べより低コストであることから広く受け入れられている。
一般に、従来技術のデュアル・ダマシン相互接続構造に関して４つの本質的問題があり、それは
a)Ｃｕ線の厚み（すなわちトレンチの深さ）および抵抗率の制御が不充分、
b)低ｋ誘電体の熱膨張率（ＣＴＥ）が高く、そのために最終的に熱サイクル中の故障につながる、
c)超低ｋ材料は化学機械式研磨（ＣＭＰ）に耐えることができない、
d)該構造を形成するためのコストが増加すること
を含む。
従来技術の相互接続構造を製造中、金属配線導体（金属充填およびＣＭＰ後）になるトレンチの深さは、しばしば制御が不充分であり、かつトレンチ底部は粗い表面を有する。この影響は、反応性イオン・エッチング（ＲＩＥ）を多孔質誘電材料に行うときより悪化する。時間調整型反応性イオン・エッチング（ＲＩＥ）プロセスは、一般にトレンチ深さを時間制御することで、トレンチをエッチングするために使用される。構造体（feature）サイズ(トレンチ幅)によるエッチング速度の日ごとおよびウエハ全体にわたるばらつきが、トレンチ深さの大きなばらつきをもたらし、言い換えると金属導体抵抗の大きなばらつきをもたらす。トレンチ底部が粗いと、より大きな静電容量、金属線間の電流の漏れ、クロストーク、ノイズ、電力損失、および最終的にはデバイス性能のさらなる低下と信頼性の低下がもたらされる。
前述の問題に対するの一般的な解決法は、別のプラズマ強化化学的気相堆積法（ＰＥＣＶＤ）装置による別個のエッチング・ストッパ層の堆積を含む余分なプロセス段階を追加することになり、従って所望の低ｋ（low-k）に加えてＣｕによる相互接続構造の製造コストが上昇する。
加えて、低ｋ誘電体に加えてＣｕによるデュアル・ダマシン型の相互接続構造は、ビア（孔）を囲む誘電体の熱膨張率が高いために熱サイクル試験中に機能しなくなる。さらに、一般に使用される多孔質の低ｋ誘電体は、ＣＭＰに耐えられない。それどころか、従来技術の多孔質の低ｋ誘電体は、ＣＭＰプロセスの間、層剥離し易くかつ除去され易い傾向にある。なおその上、従来技術のエッチング・ストッパ層は、購入および保守に費用のかかる真空ベースのＰＥＣＶＤ堆積装置により形成される。
従来技術の上記問題を鑑みて、上述の欠点を克服する、新規で改善された低誘電率のデュアル・ダマシン型の相互接続構造を提供することが引き続き求められている。
R.D. Goldblattらによる、"A High Performance 0.13 μm Copper BEOL Technology with Low-K Dielectric", Proceedings of the International Interconnect Technology Conference, IEEE Electron Devices Society, June 5-7,（2000）,ページ261-263
本発明の一つの目的は、低ｋ（low-k）誘電体に加えて、金属導体抵抗について精密で均一な制御を導体の厚みばらつきのなく達成するデュアル・ダマシン型の金属導体相互接続構造を提供することである。
本発明の別の目的は、ロバスト性のある低ｋ誘電体に加えて、ビアを取り囲む誘電体が低熱膨張率であるため熱サイクル中、安定しの金属導体相互接続構造を提供することである。
本発明のさらなる目的は、層間剥離もしくはその他の故障のなくＣＭＰに耐える構造なので、プロセスが容易である相互接続構造を提供することである。
本発明のさらに別の目的は、低ｋ誘電体に加えて、付加的なプロセス段階を含まず、その結果当該構造の製造コストが著しくは増加しない金属導体相互接続構造を提供することである。
本発明のさらに別の目的は、低ｋ誘電体に加えて積層のスパン・オン（spun-on;スピン・オンされた）誘電体を含む金属導体相互接続構造を提供することである。
本発明の付加的な目的は、低ｋ誘電体に加えて当該構造を形成するために使うプロセスが費用のかかる真空ベースの堆積装置の使用を避ける金属導体相互接続構造を提供することである。
本発明において、これら上述および別の目的および利点は、金属配線に加えて低ｋ誘電体のデュアル・ダマシン型の相互接続構造を提供することによって達成され、それは導電金属線およびビアが、異なる原子組成を有し２つのスパン・オン誘電体の少なくとも１つは多孔質（porous）である２つのスパン・オン誘電体を含むハイブリッド型低ｋ誘電体構造に作りこまれることを含む。当該２つのスパン・オン誘電体は、本発明によるハイブリッド型低ｋ誘電体構造を形成するために使用され、各々約２.６あるいはそれ以下の誘電率を有し、好ましくはハイブリッド構造の各々の誘電体は約１.２乃至２.２の誘電率（ｋ）を有する。本発明によるハイブリッド型低ｋ誘電体構造を使用することによって、追加のコストなしで、金属配線抵抗（トレンチ深さ）に関する優れた制御が達成される。これは、もし存在を仮定すると２つのスパン・オン誘電体の間に形成され得る埋め込みエッチング・ストッパ層を使わずに達成される。
本発明に基づいて、ハイブリッド型低ｋ誘電体構造によるスパン・オン誘電体は、明瞭に異なる原子組成を有し、底部スパン・オン誘電体（すなわちビア誘電体）を上部スパン・オン誘電体（すなわち配線誘電体）のための固有のエッチング・ストッパ層として使うことによって導電抵抗の制御を可能にする。
本発明の一つの側面では、
a)該表面に形成されたパターン化されたハイブリッド型低ｋ誘電体を有する基板で、前記パターン化されたハイブリッド型低ｋ誘電体は、約２.６あるいはそれ以下の有効誘電率を有し、底部スパン・オン誘電体および上部スパン・オン誘電体から構成され、前記底部および前記上部スパン・オン誘電体は異なる原子組成を有し、前記スパン・オン誘電体の少なくとも一つは多孔質であることを含み、
b)前記パターン化されたハイブリッド型低ｋ誘電体の上に形成された研磨止め層、および
c)前記パターン化されたハイブリッド型低ｋ誘電体内部に形成された金属導体領域
を含む相互接続構造が提供される。
本発明の別の側面では、デュアル・ダマシン型の相互接続構造を形成するために使用できるハイブリッド型低ｋ誘電体に関する。具体的には、本発明によるハイブリッド型誘電体は、底部スパン・オン誘電体および上部スパン・オン誘電体から構成され、前記底部および上部スパン・オン誘電体は約２.６あるいはそれ以下の誘電率、異なる原子組成を有し、かつ前記誘電体の少なくとも一つは多孔質である。
本発明のさらなる側面は、前述した相互接続構造を形成するための方法に関する。具体的には、本発明による方法は、
(a)基板の表面上にハイブリッド型低ｋ誘電体を形成し、前記ハイブリッド型低ｋ誘電体は、約２.６あるいはそれ以下の有効誘電率を有し、かつ底部スパン・オン誘電体および上部スパン・オン誘電体から構成され、前記底部および上部スパン・オン誘電体は異なる原子組成を有しかつ前記スパン・オン誘電体の少なくとも一つは多孔質であることを含み、
(b)前記ハイブリッド型低ｋ誘電体の上にハード・マスクを形成し、前記ハード・マスクは少なくとも研磨止め層を含んでおり、
(c)前記ハイブリッド型低ｋ誘電体の一部を露出するために前記ハード・マスクにおいて開口部を形成し、
(d)前記ハイブリッド型低ｋ誘電体の前記露出された一部において前記ハード・マスクをエッチング・マスクとして使用してトレンチを形成し、
(e)前記トレンチを少なくとも導電金属で充填し、および
(f)前記導電金属を前記研磨止め層の上で止めて平坦化する
工程を含む。
デュアル・ダマシン型の相互接続構造を形成するために有用なハイブリッド型誘電体を提供する本発明について、ここでは本発明に基づく図面を参照することによってさらに詳細に記述する。ここで図面において同じおよび／もしくは対応する構成要素は同じ参照符号で参照されることに留意されたい。
まず、本発明で使用する初期の構造を示す図１を参照する。具体的には、図１に示された構造は、当該表面上に形成されたハイブリッド型低ｋ誘電体１２を有する基板１０を備える。ハイブリッド型低ｋ誘電体は、底部スパン・オン誘電体１４および上部スパン・オン誘電体１６を含む。本発明に基づくと、本発明によるハイブリッド型誘電体は、約２.６あるいはそれ以下の有効誘電率を有し、さらに有効誘電率は約１.２乃至約２.２であることがより好ましい。
本発明において、使用されるハイブリッド型低ｋ誘電体は、異なる原子組成を有する２つのスパン・オン誘電体を含み、かつスパン・オン誘電体の少なくとも１つは多孔質で、好ましくは両方のスパン・オン誘電体が多孔質であることを含む。底部スパン・オン誘電体は、相互接続構造のビア・レベル（層）の誘電体として機能し、一方上部スパン・オン誘電体は、相互接続構造の配線レベル（層）の誘電体として機能することは留意されたい。さらに、ハイブリッド型誘電体の有効誘電率は約２.６あるいはそれ以下であるので、スパン・オン誘電体は低ｋ（ｋは約２.６あるいはそれ以下）の誘電体から構成される。ハイブリッド型低ｋ誘電体に関するさらに詳細な記述をこれ以降で行う。
本発明に使用される基板は、一般に相互接続構造において存在する通常の材料を含み得る。従って、たとえば、基板１０は、誘電体（層間、層内）、配線層、接着促進剤、半導体ウエハもしくはその組み合わせであり得る。半導体ウエハが基板として使用されるとき、当該ウエハはその上に形成された各種の回路および／もしくはデバイスを含み得る。
上述のように、ハイブリッド型誘電体の各層は当業者によく知られた通常のスピン・オン塗布プロセス段階を用いて形成され、その後スピン・オン・プロセスに続いて、各層はホットプレート焼成プロセスの対象となり、それは絶縁層が溶けないようにするためにスパン・オン誘電体層および／もしくは部分的に架橋した層からいかなる残存溶媒をも除去するのに十分な条件を用いて行われる。
本発明の一つの実施形態において、ハイブリッド構造の底部スパン・オン誘電体は、Ｃ、Ｏ、およびＨを含む有機の低ｋ誘電体である。本発明において使用される有機の低ｋ誘電体の例としては芳香族熱硬化性高分子樹脂があり、たとえばDow Chemical Company（ダウ・ケミカル社） がＳｉＬＫ（登録商標）という商品名で、Honeywell（ハネウェル）がFlare（登録商標）という商品名で販売している樹脂があるがこれらに制限されるわけではなく、他の供給元および他の類似の有機誘電体も含まれる。本発明において使用される有機誘電体は、多孔質あるいは多孔質でないこともあり得ることは留意されたい。多孔質の低ｋ誘電体が使用される場合、多孔質有機誘電体の孔径は様様であるが、一般に、体積多孔率が約５乃至約３５％の場合で、約１乃至約５０ｎｍの孔径を有する有機誘電体が使用される。
底部スパン・オン誘電体が、有機誘電体から構成されるとき、そのとき上部スパン・オン誘電体は、無機誘電体層で形成される。一般に、本発明において、無機誘電体層は、Ｓｉ、ＯとＨおよび任意選択でＣを含む。本発明において使用できる無機誘電体のタイプの一例として、シルセスキオキサンＨＯＳＰ（Heneywell社が販売するＳｉ含有無機物）である。本発明において使用できる別のタイプの無機誘電体には、メチルシルセスキオキサン（ＭＳＱ）、テトラエチルオルソシラン（ＴＥＯＳ）、ヒドリド・シルセスキオキサン（ＨＳＱ）、ＭＳＱ−ＨＳＱ共重合体、オルガノシラン、および他のいかなるＳｉ含有材料をも含まれるが、これらに限定するものではない。本発明のこの実施形態において、上部スパン・オン誘電体として多孔質または非多孔質の無機誘電体が使用できる。無機スパン・オン誘電体の孔径は、本発明には重要でない一方、本発発明に使用される無機スパン・オン誘電体の孔径は、一般に体積多孔率で約５乃至約８０％の場合で約５乃至約５００Åであり、さらに好ましくは体積多孔率で約１０乃至約５０％の場合で約１０乃至約２００Åの孔径である。
この実施形態において、多孔質の無機上部スパン・オン誘電体および非多孔質の有機底部スパン・オン誘電体を使用することは極めて好ましい。
本発明の好ましい別の実施形態において、底部スパン・オン誘電体は、無機誘電体（多孔質あるいは非多孔質）でかつ上部スパン・オン誘電体は有機誘電体でハイブリッド構造の少なくとも一つのスパン・オン誘電体は多孔質であるという条件付きで、多孔質でも非多孔質でもあり得る。本発明の第１の実施形態で使用された有機および無機誘電体のタイプに関連した上記の記述は、この実施形態にも当てはまることは留意されたい。従って、ここではさらなる記述の必要はない。この実施形態において、多孔質の有機上部スパン・オン誘電体および多孔質の無機底部スパン・オン誘電体を有することは極めて好ましい。
上部誘電体を底部誘電体の上にスピン塗布する前に、底部スパン・オン誘電体は通常の接着促進剤で処理され得ることは留意されたい。接着促進剤の塗布は、当業者によく知られた通常のスピン・オン・プロセスを含む。リンスおよび焼成工程を接着促進剤のスピン・オン工程後に行うことができる。当該リンスおよび焼成工程は、全ての残存溶媒および未反応の接着促進剤が、上部スパン・オン誘電体をその上に形成する前に、底部スパン・オン誘電体から除去されることを確実にする。
本発明において、どの実施形態が実施されるかにかかわらず、ハイブリッド型低ｋ誘電体の底部スパン・オン誘電体層は、約５００乃至約１００００Åの厚みを、より好ましくは約９００乃至約３０００Åの厚みを有する。上部スパン・オン誘電体に関する限りにおいて、当該層は一般に約５００乃至約１００００Åの厚みを、より好ましくは約１０００乃至約３０００Åの厚みを有する。図面では２つのスパン・オン誘電体のみの存在を示しているが、ここでは追加のスパン・オン誘電体層もまた考えられることを留意されたい。
上部および底部スパン・オン誘電体を含むハイブリッド型低ｋ誘電体は、この時点で硬化され得る、もしくはハード・マスクがスピン・オン絶縁膜から構成される場合、ハイブリッド誘電体とハード・マスクは単一のキュア工程で硬化され得る。後者は、全工程中でプロセス段階数を減らすので好ましい。これ以降で述べる硬化条件もまたハード・マスク形成前に硬化を行う実施形態に適用できる。
図１に示す構造の形成後、ハード・マスク１８はハイブリッド誘電体の最上層表面つまり上部スパン・オン誘電体１６の上に形成される。本発明に基づいて、ハード・マスク１８は、少なくとも研磨止め層２０およびパターニング層２２を含む。図２に示されたハード・マスクは通常のＰＥＣＶＤプロセスによって形成され得る、もしくはより好ましくは、ハード・マスクの各層は、スピン・オン塗布で形成される。スピン・オン塗布で形成された層は、全工程の中で使用する堆積装置の数を減らす、その結果全製造コストを減らすので好ましい。さらに、図面ではハード・マスクにおいて２つの層の存在を示すが、ハード・マスクは２層を超える層を含み得る。
ハード・マスクの形成に使用される材料は、各種あり得、かつその下部に直接位置する層に対するエッチングの選択性に依存する。たとえば、本発明に使用されるパターニング層は、下部に位置する研磨止め層に対して高いエッチング選択比（約１０：１もしくはそれ以上）を有する材料である。一方、研磨止め層は、下部に位置する上部スパン・オン誘電体に対して高いエッチング選択比を有する材料であり、かつハイブリッド型低ｋ誘電体の有効誘電率を著しく増加させることのない誘電率を有するべきである。研磨止め層はまたダマシン・プロセス中、金属構造体（feature）を研磨するのに使われるＣＭＰプロセスにおいて十分無視できる研磨速度を有する。
従って、パターニング層は有機あるいは無機の誘電体を含み得る、一方研磨止め層は無機あるいは有機の誘電体を含み得る。各層の実際の性質は、まずハイブリッド型低ｋ誘電体の上部スパン・オン誘電体に依存し、次に研磨止め層に依存する。たとえば、上部スパン・オン誘電体が有機誘電体である場合、研磨止め層は一般に無機誘電体でありかつパターニング層は一般に有機誘電体層で構成される。ハード・マスクの各層の厚みは、さまざまでありかつ本発明には重要ではない。しかし一般には、パターニング層は、約１００乃至約３０００Åの厚みを有し、かつ研磨止め層は約１００乃至約１０００Åの厚みを有する。
ハード・マスクの形成に続いて、下部に位置する多層のスパン・オン誘電体ばかりでなくハード・マスク、言い換えれば研磨止め層およびパターニング層も、単一の硬化工程の対象となり得ることになり、当業者によく知られた通常の条件を用いて行われる。単一の硬化工程は、全ての誘電体がスパン・オン誘電体から構成される場合に行われる。硬化工程はホットプレート焼成段階もしくは加熱炉焼成を包含し得る。本発明において、加熱炉焼成を含む硬化工程を使うことが好ましい。硬化条件は様様であり得るが、一般にホットプレート焼成は、温度約２５０℃乃至約５００℃で、約３０乃至約５００秒の時間実施され、一方加熱炉焼成工程は、温度約２００℃乃至約５００℃で、約１５分乃至約３.０時間実施される。ハード・マスクがスパン・オン誘電体で構成されていない場合、硬化はハード・マスク堆積前に行い得ることを再び強調しておく。さらに、スピン・オン・ハード・マスクが好ましいので、図面および以下の記述はその実施形態に特定される。しかしながら図面および以下の記述はスピン・オン塗布されていないハード・マスクに対しても有効であることは留意されたい。
硬化した層を図３に示すが、この層は、硬化済み上部スパン・オン誘電体１６’および硬化済み底部スパン・オン誘電体１４’を含む薄硬化済みハイブリッド型低ｋ誘電体１２’、および硬化済み研磨止め層２０’および硬化済みパターニング層２２’を含む硬化済みハード・マスク１８’と表示が付されている。ハイブリッド型低ｋ誘電体および任意にハード・マスクの硬化に続いて、図３に示した構造は、次に硬化済みパターニング層２２’において開口部２４を形成する第１のリソグラフィーおよびエッチング工程にさらされる。図４を参照されたい。具体的には、図４に示した構造は、次のようにして形成される、初めにパターニング層をパターン化するためにフォトレジスト（図面には示さない）が当業者にはよく知られた通常の堆積プロセスを用いて、硬化済みパターニング層の上に形成される。次に、フォトレジストは、照射パターンを用いて露光され、その後、通常のレジスト現像液を用いて該パターンがフォトレジスト上に現像される。
レジスト・パターンの現像後、(第１の）開口部２４が研磨止め層の下に位置する部分を露出するようにハード・マスクに形成される。具体的には、開口部は、反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチングおよびイオン・ビーム・エッチングを含む通常のドライ・エッチング・プロセスによって形成されるが、これらに限定はされるわけではない。これら各種のドライ・エッチング・プロセスのうち、フッ素ベースの成分（化学作用）を含むＲＩＥを使用することが好ましい。このエッチング工程の後、パターン化されたフォトレジストは、当業者にはよく知られた通常の剥離プロセスを用いて、構造から剥離される。第１のリソグラフィーおよびエッチング工程から結果的に得られた構造を図４に示す。
この構造からフォトレジストを剥離した後、新しいフォトレジスト（図示せず）が図４に示す構造に塗布される。新しいフォトレジストは次に、第２の開口部２６をこの構造に設けるために、リソグラフィーとエッチングを受け、硬化済みハイブリッド型低ｋ誘電体１２’の表面を露出するようにする。第２のエッチング工程は、前述したドライ・エッチング・プロセスの一つを含む。これら各種のドライ・エッチング・プロセスのうち、フッ素ベース成分を含むＲＩＥを使用することが好ましい。スパン・オン誘電体の硬化済みの多層を露出する第２のエッチングに続いて、第２のフォトレジストが通常の剥離工程を用いて該構造から剥離され、図５に示すような構造が得られる。
好ましい実施形態において、第２のレジストが多孔質の有機上部誘電体のエッチングの間、消費され、それにより多孔質の無機底部誘電体が潜在的に害を及ぼすレジスト剥離のプラズマにさらされることを回避している。
図６は、ハード・マスクに形成されたパターンがハイブリッド型低ｋ誘電体に転写された後の構造を示す。具体的には、ハイブリッド誘電体にトレンチ２８を形成するパターン転写は、酸化あるいは還元反応を含むドライ・エッチング・プロセスを用いて行われる。本発明に基づいて、トレンチ２８は、ビアまたは配線またはそれら両方であり得る。
ハイブリッド誘電体へのパターン転写に続いて、当該トレンチは次に導電金属３２で充填され、図７に示された構造を提供するために平坦化される。任意だがより好ましくはライナー材料３０を導電金属で充填する前にトレンチ内に形成することができる。“導電金属”という用語は、ここではアルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、銀（Ａｇ）および一般に相互接続構造で使用されるその他金属から構成されグループから選択される金属をさすために使用する。Ａｌ−Ｃｕのようなこれら導電金属の合金もここでは考えられる。本発明で使用される望ましい金属は銅である。当該金属は、化学的気相堆積法（ＣＶＤ）、プラズマ支援ＣＶＤ、メッキ、スパッタリング、化学溶液付着およびその他同様な堆積プロセスなど、通常の堆積プロセスを用いてトレンチ内に形成される。
本発明で使用される任意選択のライナー材料は、導電金属が誘電体層に拡散するのを防ぐと考えられうるいかなる材料をも含む。そのようなライナーのいくつかの例としては、ＴｉＮ、ＴａＮ、Ｔｉ、Ｔａ、Ｗ、ＷＮ、Ｃｒ、Ｎｂと類似の材料およびその組み合わせを含む、これらに制限されるわけではない。ライナー材料は当業者にはよく知られた、ＣＶＤ、プラズマ支援ＣＶＤ、スパッタリング、メッキおよび化学溶液付着を含む通常の堆積プロセスを用いてトレンチ内に形成することができる。
トレンチを導電金属で充たした後、当該構造は、研磨止め層上のいかなる導電金属をも除去する化学機械式研磨（ＣＭＰ）のような通常の平坦化プロセスにさらされる。平坦化工程ではハード・マスクのパターニング層も除去されるが、構造から研磨止め層は除去されないことは留意されたい。その代わりに、研磨止め層は構造の表面上に残る。この理由のため、相互接続構造の有効誘電率が高くならないように比較的低い誘電率を有する研磨止め層を選択することが不可欠である。
本発明のプロセス段階に続いて、追加のビアおよび配線層（level）を、本発明のプロセス段階を繰り返すことによって、図６に示した構造の上に形成することができる。従って、本発明による方法は、ここで示した１つ以上の配線およびビア層を含む相互接続構造を準備するために使用することができる。
要約すると、本発明による工夫に富んだ相互接続構造は、従来技術による相互接続構造に対して、
(a) 発明による構造（言い換えれば、低ｋ誘電体に加えて金属導体相互接続構造）は、金属導電抵抗の精密で均一な制御ができ、
(b)高度に制御された金属導電抵抗は、追加のプロセス・コストなしでかつ真空ベースの堆積装置の使用を減らしても達成でき、
(c)本発明の構造は、一つの好ましい実施形態において、ビアを取り囲む多孔質の無機誘電体が低熱膨張率のために熱サイクル（ビアの抵抗は大きくは変化しない）中、安定であり、
(d)本発明の構造は、別の好ましい実施形態において、金属配線を取り囲む多孔質のより丈夫な有機誘電体の存在により通常のＣＭＰプロセスに耐える
という優位性を有する。
さらに、一つの好ましい実施形態において、本発明による方法は、一組の誘電体の両方、特に多孔質の底部無機誘電体に対して、有害なレジスト剥離プラズマが照射されるのを防ぐ。
本発明を特に好適な実施形態の観点で示し記述したが、当業者にとって明らかなように、本発明の範囲および精神から逸脱せずに前述の説明に基づいて変形を様様加えられることは理解されるべきである。従って、本発明は記述され図示された形態そのものに制限されるわけではなく、特許請求の範囲の精神および範囲内に含まるものを意図している。
本発明によるプロセス段階での相互接続構造の断面図である。 本発明によるプロセス段階での相互接続構造の断面図である。 本発明によるプロセス段階での相互接続構造の断面図である。 本発明によるプロセス段階での相互接続構造の断面図である。 本発明によるプロセス段階での相互接続構造の断面図である。 本発明によるプロセス段階での相互接続構造の断面図である。 本発明によるプロセス段階での相互接続構造の断面図である。
符号の説明
１０ 基板
１２ ハイブリッド型低ｋ誘電体
１２’硬化済みハイブリッド型低ｋ誘電体
１４ 底部スパン・オン誘電体
１４’硬化済み底部スパン・オン誘電体
１６ 上部スパン・オン誘電体
１６’硬化済み上部スパン・オン誘電体
１８ ハード・マスク
１８’硬化済みハード・マスク
２０ 研磨止め層
２０’硬化済み研磨止め層
２２ パターニング層
２２’硬化済みパターニング層
２４ （第１の）開口部
２６ 第２の開口部
２８ トレンチ
３０ ライナー材料
３２ 導電金属

Claims (16)

  1. (a)基板と、
    (b)前記基板の上に配置され、２.６あるいはそれ以下の有効誘電率を有し、底部スパン・オン(スピン・オンされた）誘電体および上部スパン・オン誘電体から構成され、前記底部スパン・オン誘電体と前記上部スパン・オン誘電体の間に接着促進剤が配置され、前記底部スパン・オン誘電体および前記上部スパン・オン誘電体は異なる原子組成を有し、かつ前記スパン・オン誘電体の少なくとも一つは多孔質である、ハイブリッド型低ｋ誘電体と、
    (c)前記ハイブリッド型低ｋ誘電体の上に形成された研磨止め層と、
    (d)前記ハイブリッド型低ｋ誘電体および前記研磨止め層の内部に形成されたトレンチと、
    (e)前記トレンチ内に充填された金属導体領域と、を含み、
    前記研磨止め層と前記研磨止め層上に形成されたパターニング層とを含み、前記上部スパン・オン誘電体内に形成される配線トレンチに対応する第１の開口部が、前記パターニング層内に形成され、前記底部スパン・オン誘電体内に形成されるビア・トレンチに対応する第２の開口部が、前記第１の開口部の内側で前記研磨止め層内に形成される、ハード・マスクを用いて前記トレンチが形成され、
    前記底部スパン・オン誘電体は前記上部スパン・オン誘電体のための固有のエッチング・ストッパ層として使用される、相互接続構造。
  2. 前記ハイブリッド型低ｋ誘電体の前記有効誘電率が１.２乃至２.２である、請求項１に記載の相互接続構造。
  3. 両方の前記スパン・オン誘電体が、多孔質（porous）の誘電材料であり、前記上部スパン・オン誘電体が有機誘電体であり、かつ前記底部スパン・オン誘電体が無機誘電体である、請求項１に記載の相互接続構造。
  4. 前記上部スパン・オン誘電体は無機誘電体でかつ前記底部スパン・オン誘電体は有機誘電体である、または前記上部スパン・オン誘電体は有機誘電体でかつ前記底部スパン・オン誘電体は無機誘電体である、請求項１に記載の相互接続構造。
  5. 前記上部スパン・オン誘電体の前記無機誘電体は、多孔質であり、５乃至８０％の体積多孔率で、５乃至５００Åの孔径を有する、請求項４に記載の相互接続構造。
  6. 前記無機誘電体は、Ｓｉ、Ｏ、とＨおよび任意選択のＣを含む、請求項５に記載の相互接続構造。
  7. 前記無機誘電体は、ＨＯＳＰ、ＭＳＱ、ＴＥＯＳ、ＨＳＱ、ＭＳＱ−ＨＳＱ共重合体、オルガノシランもしくはその他Ｓｉ含有材料である、請求項６に記載の相互接続構造。
  8. 前記有機誘電体は、Ｃ、Ｏ、およびＨを含む、請求項４に記載の相互接続構造。
  9. 前記有機誘電体は、芳香族熱硬化高分子樹脂である、請求項８に記載の相互接続構造。
  10. 前記上部スパン・オン誘電体の前記有機誘電体は、多孔質であり、５乃至３５％の体積多孔率で、１乃至５０ｎｍの孔径を有する、請求項４に記載の相互接続構造。
  11. 前記研磨止め層が、無機誘電体または有機誘電体である、請求項１に記載の相互接続構造。
  12. 前記金属導体領域が、Ａｌ、Ｃｕ、Ａｇ、Ｗおよびその合金から構成されるグループから選択された少なくとも一つの導電金属を含む、請求項１に記載の相互接続構造。
  13. 前記金属導体領域が、ライナー材料をさらに含み、前記ライナー材料は、ＴｉＮ、ＴａＮ、Ｔａ、Ｔｉ、Ｗ、ＷＮ、Ｃｒ、Ｎｂとその混合物から構成されるグループから選択される、請求項１２に記載の相互接続構造。
  14. 底部スパン・オン誘電体および上部スパン・オン誘電体から構成され、前記底部スパン・オン誘電体と前記上部スパン・オン誘電体の間に接着促進剤が配置され、２.６あるいはそれ以下の誘電率を有し、前記底部および上部スパン・オン誘電体は異なる原子組成を有し、かつ前記誘電体の少なくとも一つは多孔質である、ハイブリッド型低ｋ誘電体と、
    研磨止め層と、前記研磨止め層の上に形成されるパターニング層とを含み、前記上部スパン・オン誘電体内に形成される配線トレンチに自己整合する、第１の開口部（２４）が前記パターニング層内に形成され、前記底部スパン・オン誘電体内に形成されるビア・トレンチに自己整合する、前記第１の開口部内に形成され前記研磨止め層を貫通する第２の開口部（２６）とを有する、ハード・マスクとを含み、前記底部スパン・オン誘電体は上部スパン・オン誘電体のための固有のエッチング・ストッパ層として使用される、
    デュアル・ダマシン型の相互接続構造の形成に用いる構造体。
  15. (a)基板の表面上に底部スパン・オン誘電体、接着促進剤、および上部スパン・オン誘電体を順次形成して、ハイブリッド型低ｋ誘電体を形成する工程であって、前記ハイブリッド型低ｋ誘電体は、２.６以下の有効誘電率を有し、前記底部および上部スパン・オン誘電体は異なる原子組成を有し、かつ前記スパン・オン誘電体の少なくとも一つは多孔質である工程と、
    (b)前記ハイブリッド型低ｋ誘電体の上に、研磨止め層（２０）とパターニング層を順次堆積して、前記研磨止め層とパターニング層を含むハード・マスク層を形成する工程と、
    (c)前記研磨止め層の一部を露出するために、前記パターニング層内に第１の開口部を形成する工程と、
    (d)前記第１の開口部の内側に前記ハイブリッド型低ｋ誘電体の一部を露出するために、前記研磨止め層内に第２の開口部を形成する工程と、
    (e)前記ハード・マスク層の前記研磨止め層をエッチング・マスクとして使用して、前記第２の開口部に対応するビア・トレンチを、前記上部スパン・オン誘電体を貫通して前記底部スパン・オン誘電体内に形成し、続いて前記ハード・マスク層の前記パターニング層をエッチング・マスクとして使用し、かつ前記底部スパン・オン誘電体を前記上部スパン・オン誘電体に対する固有のエッチング・ストッパ層として使用して、前記第１の開口部に対応する配線トレンチを、前記上部スパン・オン誘電体内に形成する工程と、
    (f)前記ビア・トレンチおよび配線トレンチを導電金属で充填する工程と、
    (g)前記導電金属を前記研磨止め層の上で止めて平坦化する工程と
    を含む、相互接続構造を形成する方法。
  16. 前記導電金属で充填する工程の前に前記トレンチの中にライナー材料を堆積する工程をさらに含む、請求項１５に記載の方法。
JP2002570287A 2001-02-28 2001-12-10 ２つのスピン・オン誘電材料から構成されるハイブリッド型低誘電率相互接続構造 Expired - Fee Related JP4790972B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/795,429 2001-02-28
US09/795,429 US6677680B2 (en) 2001-02-28 2001-02-28 Hybrid low-k interconnect structure comprised of 2 spin-on dielectric materials
PCT/US2001/047794 WO2002071468A1 (en) 2001-02-28 2001-12-10 HYBRID LOW-k INTERCONNECT STRUCTURE COMPRISED OF 2 SPIN-ON DIELECTRIC MATERIALS

Publications (2)

Publication Number Publication Date
JP2004523910A JP2004523910A (ja) 2004-08-05
JP4790972B2 true JP4790972B2 (ja) 2011-10-12

Family

ID=25165490

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002570287A Expired - Fee Related JP4790972B2 (ja) 2001-02-28 2001-12-10 ２つのスピン・オン誘電材料から構成されるハイブリッド型低誘電率相互接続構造

Country Status (7)

Country Link
US (1) US6677680B2 (ja)
EP (1) EP1371090A4 (ja)
JP (1) JP4790972B2 (ja)
KR (1) KR100538750B1 (ja)
CN (1) CN1261989C (ja)
TW (1) TW533544B (ja)
WO (1) WO2002071468A1 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7425346B2 (en) * 2001-02-26 2008-09-16 Dielectric Systems, Inc. Method for making hybrid dielectric film
US7011864B2 (en) * 2001-09-04 2006-03-14 Tokyo Electron Limited Film forming apparatus and film forming method
US7183195B2 (en) 2002-02-22 2007-02-27 Samsung Electronics, Co., Ltd. Method of fabricating dual damascene interconnections of microelectronic device using hybrid low k-dielectric and carbon-free inorganic filler
TWI278962B (en) * 2002-04-12 2007-04-11 Hitachi Ltd Semiconductor device
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric
US7288292B2 (en) * 2003-03-18 2007-10-30 International Business Machines Corporation Ultra low k (ULK) SiCOH film and method
US20040191417A1 (en) * 2003-03-28 2004-09-30 Dorie Yontz Method of integrating a porous dielectric in an integrated circuit device
KR100538379B1 (ko) * 2003-11-11 2005-12-21 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법
JP2005244031A (ja) * 2004-02-27 2005-09-08 Nec Electronics Corp 半導体装置およびその製造方法
US7015150B2 (en) * 2004-05-26 2006-03-21 International Business Machines Corporation Exposed pore sealing post patterning
JP4878779B2 (ja) 2004-06-10 2012-02-15 富士フイルム株式会社 膜形成用組成物、絶縁膜及び電子デバイス
US20070042609A1 (en) * 2005-04-28 2007-02-22 Senkevich John J Molecular caulk: a pore sealant for ultra-low k dielectrics
US7361541B2 (en) * 2005-07-27 2008-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Programming optical device
US8368220B2 (en) * 2005-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Co. Ltd. Anchored damascene structures
US20070278682A1 (en) * 2006-05-31 2007-12-06 Chung-Chi Ko Self-assembled mono-layer liner for cu/porous low-k interconnections
US7544608B2 (en) * 2006-07-19 2009-06-09 International Business Machines Corporation Porous and dense hybrid interconnect structure and method of manufacture
US7466027B2 (en) * 2006-09-13 2008-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures with surfaces roughness improving liner and methods for fabricating the same
US7723226B2 (en) * 2007-01-17 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnects containing bilayer porous low-k dielectrics using different porogen to structure former ratio
US7947565B2 (en) 2007-02-07 2011-05-24 United Microelectronics Corp. Forming method of porous low-k layer and interconnect process
US7629264B2 (en) * 2008-04-09 2009-12-08 International Business Machines Corporation Structure and method for hybrid tungsten copper metal contact
CN102024790B (zh) * 2009-09-22 2012-08-22 中芯国际集成电路制造(上海)有限公司 半导体器件、其制造方法以及包含其的集成电路和电子设备
US8786050B2 (en) 2011-05-04 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage resistor with biased-well
US8664741B2 (en) 2011-06-14 2014-03-04 Taiwan Semiconductor Manufacturing Company Ltd. High voltage resistor with pin diode isolation
US9373619B2 (en) 2011-08-01 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage resistor with high voltage junction termination
CN102386129A (zh) * 2011-08-15 2012-03-21 中国科学院微电子研究所 同时制备垂直导通孔和第一层再布线层的方法
US8994178B2 (en) 2012-03-29 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method for forming the same
KR20140083696A (ko) 2012-12-26 2014-07-04 제일모직주식회사 반도체 소자의 듀얼 다마신 구조 형성 방법 및 그에 따른 반도체 소자 디바이스
US10396042B2 (en) 2017-11-07 2019-08-27 International Business Machines Corporation Dielectric crack stop for advanced interconnects
US10534888B2 (en) 2018-01-03 2020-01-14 International Business Machines Corporation Hybrid back end of line metallization to balance performance and reliability
US10475753B2 (en) 2018-03-28 2019-11-12 International Business Machines Corporation Advanced crack stop structure
US10490513B2 (en) 2018-03-28 2019-11-26 International Business Machines Corporation Advanced crack stop structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10112503A (ja) * 1996-10-03 1998-04-28 Sony Corp 半導体装置の製造方法
JP2000106396A (ja) * 1998-09-29 2000-04-11 Sharp Corp 半導体装置の製造方法
JP2000150516A (ja) * 1998-09-02 2000-05-30 Tokyo Electron Ltd 半導体装置の製造方法
JP2001024060A (ja) * 1999-05-13 2001-01-26 Internatl Business Mach Corp <Ibm> デュアル・ダマシン法のためのシルセスキオキサン誘電体の一時酸化
JP2003526197A (ja) * 1998-08-27 2003-09-02 アライドシグナル インコーポレイテッド シランをベースとするナノポーラスシリカ薄膜

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6197696B1 (en) * 1998-03-26 2001-03-06 Matsushita Electric Industrial Co., Ltd. Method for forming interconnection structure
US6232235B1 (en) * 1998-06-03 2001-05-15 Motorola, Inc. Method of forming a semiconductor device
TW437040B (en) * 1998-08-12 2001-05-28 Applied Materials Inc Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics
US6071809A (en) 1998-09-25 2000-06-06 Rockwell Semiconductor Systems, Inc. Methods for forming high-performing dual-damascene interconnect structures
US6312874B1 (en) * 1998-11-06 2001-11-06 Advanced Micro Devices, Inc. Method for forming a dual damascene trench and underlying borderless via in low dielectric constant materials
US6153514A (en) * 1999-01-04 2000-11-28 Advanced Micro Devices, Inc. Self-aligned dual damascene arrangement for metal interconnection with low k dielectric constant materials and nitride middle etch stop layer
US6255735B1 (en) * 1999-01-05 2001-07-03 Advanced Micro Devices, Inc. Dual damascene arrangement for metal interconnection with low k dielectric constant materials in dielectric layers
US6159842A (en) * 1999-01-11 2000-12-12 Taiwan Semiconductor Manufacturing Company Method for fabricating a hybrid low-dielectric-constant intermetal dielectric (IMD) layer with improved reliability for multilevel interconnections

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10112503A (ja) * 1996-10-03 1998-04-28 Sony Corp 半導体装置の製造方法
JP2003526197A (ja) * 1998-08-27 2003-09-02 アライドシグナル インコーポレイテッド シランをベースとするナノポーラスシリカ薄膜
JP2000150516A (ja) * 1998-09-02 2000-05-30 Tokyo Electron Ltd 半導体装置の製造方法
JP2000106396A (ja) * 1998-09-29 2000-04-11 Sharp Corp 半導体装置の製造方法
JP2001024060A (ja) * 1999-05-13 2001-01-26 Internatl Business Mach Corp <Ibm> デュアル・ダマシン法のためのシルセスキオキサン誘電体の一時酸化

Also Published As

Publication number Publication date
TW533544B (en) 2003-05-21
JP2004523910A (ja) 2004-08-05
US6677680B2 (en) 2004-01-13
WO2002071468A1 (en) 2002-09-12
EP1371090A4 (en) 2007-10-24
EP1371090A1 (en) 2003-12-17
KR100538750B1 (ko) 2005-12-26
KR20030079994A (ko) 2003-10-10
CN1518762A (zh) 2004-08-04
US20020117754A1 (en) 2002-08-29
CN1261989C (zh) 2006-06-28

Similar Documents

Publication Publication Date Title
JP4790972B2 (ja) ２つのスピン・オン誘電材料から構成されるハイブリッド型低誘電率相互接続構造
JP4166576B2 (ja) 多層スピンオン多孔性誘電体からなるｌｏｗ−ｋ配線構造
US6710450B2 (en) Interconnect structure with precise conductor resistance and method to form same
US7304386B2 (en) Semiconductor device having a multilayer wiring structure
US7285853B2 (en) Multilayer anti-reflective coating for semiconductor lithography and the method for forming the same
JP2011061228A (ja) ハイブリッド誘電体を備えた高信頼低誘電率相互接続構造
US10062645B2 (en) Interconnect structure for semiconductor devices
KR100473513B1 (ko) 패터닝된 상호접속 구조물 형성 방법
US20070249164A1 (en) Method of fabricating an interconnect structure
US6724069B2 (en) Spin-on cap layer, and semiconductor device containing same
US20060105558A1 (en) Inter-metal dielectric scheme for semiconductors
US6225226B1 (en) Method for processing and integrating copper interconnects
US20060118955A1 (en) Robust copper interconnection structure and fabrication method thereof
JP3774399B2 (ja) デュアルダマシン構造体及びその形成方法、並びに半導体装置及びその製造方法
JP2002043306A (ja) 層間絶縁膜材料並びにそれを用いた半導体装置とその製造方法
JP2001267417A (ja) 半導体装置の製造方法
JP2007242966A (ja) 半導体装置の配線形成方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070710

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070919

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071022

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080307

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080312

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20080404

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110721

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140729

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees