JP4790369B2

JP4790369B2 - 突入電流スルー制御システムおよび方法

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Publication number: JP4790369B2
Application number: JP2005301695A
Authority: JP
Inventors: ジョシュア・ジョン・サイモンソン
Original assignee: Linear Technology LLC
Current assignee: Linear Technology LLC
Priority date: 2004-10-18
Filing date: 2005-10-17
Publication date: 2011-10-12
Anticipated expiration: 2025-10-17
Also published as: JP2006121691A; US20060082407A1; KR101230172B1; US7330065B2; KR20060054051A; TW200623590A; TWI362166B

Description

この開示は電源システムに関し、より特定的には、電力を切換えるための回路を制御するための回路および方法であって、突入（inrush）電流のスルーレート（slew rate）が制限されるものに関する。この開示の主題は、活性な（live）バックプレーンに回路基板が安全に挿入および取外されるシステムに対して適用可能性を有するが、それへの限定を有するものではない。

高稼働率システムにおいては、典型的に多数のボードまたはカードがシャーシまたはバックプレーン内のそれぞれ平行にあるスロットの中に配置される。この種の方式においては、ボードまたはカードは任意に、活性なバックプレーンから取外されかつそこに挿入され得る。ボードには大きな静電容量があることがあり、バックプレーンには、電源とボードコネクタとの間にいくらかのインダクタンスがあることがある。大きな容量性負荷を充電するためにボードとバックプレーンとの間でスイッチによって電流に速い変化があると、バックプレーンのインダクタンスによる電流の速い変化に起因してバックプレーン上に電力ドループまたはリンギングが生じる場合がある。その結果として、バックプレーンの電源ライン上において、ボード、カードまたはチップで不足電圧および過電圧の状態が生じるおそれがある。

各々のプラグインモジュールは、通常ローカルなHot Swap（登録商標）コントローラを有しており、これによって、厳しいホットスワップ状況および定常状態の条件のいずれの間にも、そのボードに対して電力が安全に与えられることが確実となっている。Hot Swap（登録商標）コントローラを用いることで、活性なバックプレーンにボードを安全に挿入および取出すことが可能となっている。Hot Swap（登録商標）コントローラは、大きな突入電流、過電圧および不足電圧の障害、ならびにバックプレーン電圧過渡に対する保護をもたらさなければならない。一例として、この主題の譲受人であるリニアー・テクノロジー・コーポレイション（Linear Technology Corporation）で製造のＬＴＣ４２１４デバイスがある。

活性なバックプレーンに回路基板が挿入されるとき、電源バイパスキャパシタは、その充電に伴って電力バスから大きな過渡電流または突入電流を生じさせることがある。Hot Swap（登録商標）コントローラの主な機能は、この突入電流を許容可能なレベルにまで制限することによって、システムをパワーダウンすることなくオペレータがボードを速やかにかつ容易に挿入することを可能にすることである。このように整然と負荷電流を与えることがなければ、ボードおよびコネクタは重大な損傷を被る場合があり、さらにバックプレーン電圧はプルダウンされるまたはリンギングするおそれがある。

スタートアップ後にボード上で短絡状態といった電流障害が発生した場合、コントローラは電源からボードを隔離することが求められ、こうすることで、ラック内の他のボードが動作状態に保たれることと、単一のボードが障害を起こしたためにバックプレーン電圧がプルダウンされてシステム全体が故障しないようにすることとを確実にする。高稼働率の用途では使用可能時間が重要な点であることから、コントローラは、電流障害が永久的なものであるときにのみボードを永久的に切り離すことが求められる。過渡電流障害に起因するボードのシャットダウンは回避されることが求められるが、過電流の障害の重大性を評価しながらボードを安全に保つためにあらゆる努力がなされることが求められる。

電流スルーレート、すなわち或る時間にわたる電流の変化（ｄＩ／ｄｔ）を制限するよ
うに突入電流プロファイルを適切に設定することによって、電源インダクタンスにおける電流の変化が、いかなる値の容量性負荷についても電源ドループおよびリンギングが問題とならないのに十分遅いものとなることが保証される。以上に鑑みて、バックプレーンとドーターボードまたはカードとの間で電力を切換える回路における突入電流のスルーレートを制限することによって、バックプレーン上に存在する回路に影響を及ぼし得るバックプレーン電源での異常を防ぐための回路が必要とされている。

開示の概要
この開示は、突入電流のスルーレートの制御を可能にするために、活性なバックプレーンに挿入可能な回路基板に電力を供給するために設けられた電界効果トランジスタ（ＦＥＴ）またはその他のトランジスタ素子を制御するための新規の回路および方法を提供するものである。この開示のＦＥＴ制御回路は、入力信号に応答して、上記入力信号に従って可変である出力信号を形成するように上記ＦＥＴを制御するためのＦＥＴ制御信号を生成するための制御回路を備える。上記制御回路は、スタートアップ時に生じ得るように、上記ＦＥＴ制御信号が上記ＦＥＴを制御するのに十分なレベルに到達したときに出力における制御不可能なステップが生じることを防ぐように構成される。一実施例においては、上記制御回路は、上記ＦＥＴ制御信号と、上記ＦＥＴの制御端子を充電するための電流に対応し得る基準値と比較するための比較器を含み、上記ＦＥＴ制御信号が上記基準値を超過して上記ＦＥＴが制御され得ることを示すまで上記入力信号が変化することを防ぐ。上記比較器は、上記ＦＥＴ制御信号が上記基準値以下であるときに上記入力信号を遅くするまたはその挙動を所定の態様で変更してもよい。

この開示の一局面に従うと、上記比較器は、上記制御回路により生成されるＦＥＴ制御信号と、上記ＦＥＴの制御端子を充電するための電流に関係する基準電流とを比較してもよい。上記ＦＥＴ制御電流が上記基準電流以下である場合、上記比較器はディスエーブル信号を生成して、上記制御回路への上記入力信号が動くことを防いでもよい。上記ＦＥＴ制御電流が上記基準電流を超過したとき、上記比較器は、上記入力信号の動きを再開させるためのイネーブル信号を生成する。

この開示の一実施例に従うと、上記ＦＥＴは、増幅器により制御される電界効果トランジスタを含み、上記増幅器は、その入力のうちの１つに印加されたランプ（ramp）電圧に応答して出力を生成するようにしてもよい。上記増幅器における別の入力には、上記ＦＥＴを通る電流に対応するセンス電圧が供給されて、上記制御信号は強制的に上記センス電圧を上記ランプ電圧に追従させ、こうして突入電流のスルーレートを制御する。上記比較器は、上記入力信号の動きを制御するために設けられた入力制御回路を制御するために、上記制御電流に対してミラーされた電流と上記基準電流とを比較してもよい。上記増幅器は、相互コンダクタンス増幅器であってもよい。

この開示の別の局面に従うと、上記増幅器は、上記電界効果トランジスタのゲートを制御するために上記出力電流を生成する。上記比較器は、上記増幅器により生成される上記制御電流が、上記ランプ電圧に追従するセンス電圧を生成するために上記電界効果トランジスタのゲートがアクティブに制御されていることを示すのに十分であるか否かを決定してもよい。

以下の詳細な説明から、この開示についての追加の利点および局面が当業者に容易に明らかとなるであろう。以下の詳細な説明においては、この開示の実施例が、単にこの開示を実施するために意図された最良の形態の説明として示されかつ記述される。下に述べるように、この開示はその他のかつ異なる実施例が可能であり、その詳細のいくつかは、こ
の開示の意味からいずれも逸脱することなく種々の明らかな点で変形を受けることが可能である。したがって、ここでの図面および説明は、その本質上例示的であって制限的ではないと考えられるべきである。

この開示の各実施例についての以下の詳細な説明は、下に述べる図面との関連で読んだ場合に最もよく理解可能である。図中においては、各部分は必ずしも一定の縮尺で描かれてはおらず、該当する部分を最もよく示すように描いてある。

実施例の詳細な開示
以下、ボード電源をオンにするためのＦＥＴの制御を例としてこの開示を行なう。しかしながら、ここに記載の概念は、さまざまな種類のＦＥＴまたはその他のトランジスタ素子を用いた任意の電源用途における入力電流のスルーレートの制御に適用可能である。

図１は、バックプレーンから電力を供給するために活性なバックプレーンに挿入可能な回路基板上に設けられ得るＭＯＳＦＥＴスイッチＳを制御するための回路１０を示す。下により詳細に説明するように、回路１０は、予め設定された電圧ランプに比例してＭＯＳＦＥＴ電流を強制的に追従させることによって突入電流を制限する。

具体的には、回路１０は、電流源ＩｒａｍｐおよびキャパシタＣｒａｍｐからなるランプ発生器を含む。電流源Ｉｒａｍｐは、電流をキャパシタＣｒａｍｐ内に駆動してランプ電圧Ｖｒａｍｐを生成し、これは演算増幅器１２における非反転側の入力に供給される。キャパシタＣｒａｍｐの値は、電圧ランプの適当な傾斜を達成するように特定の用途に対して決定され、その値はその特定の用途について許容可能な対応の突入電流スルーレート（ｄＩ／ｄｔ）に基づいて決定される。たとえば、キャパシタＣｒａｍｐは、６８ｎＦの静電容量を有し得る。

演算増幅器１２は、接地を基準とするランプ電圧に比例する電圧が、コマンドされた電圧Ｖ_DD＋Δ未満で複製されることを引起こす。増幅器１２の出力は、Ｎ型電界効果トランジスタＱのゲートを駆動してランプ電圧Ｖｒａｍｐ２をそのドレインにおいて生成する。電圧Ｖｒａｍｐはゼロから線形に増加し正の傾斜を有するのに対し、電圧Ｖｒａｍｐ２は、トランジスタＱのドレインで与えられるコマンドされた電圧Ｖ_DD＋Δで開始し、トランジスタＱの反転のため負の傾斜を有する。ＶｒａｍｐとＶｒａｍｐ２との傾斜間の比率は、トランジスタＱ１のソースおよびドレイン端子に接続された抵抗Ｒ１およびＲ２間の比率によって決定される。図２は、電圧Ｖ_DD＋Δからゼロへ線形に減少する電圧Ｖｒａｍｐ２を示すタイミング図である。

電圧Ｖｒａｍｐ２は、相互コンダクタンス増幅器１４の反転側の入力に供給され、相互コンダクタンス増幅器１４は、ＭＯＳＦＥＴスイッチＳのゲートを制御するための出力電流Ｉｏを生成する。このゲートはさらに、ＭＯＳＦＥＴスイッチＳのゲートおよびこれに連結された負荷容量Ｃ_Lを充電するためのチャージポンプにより与えられるプルアップ電流または充電電流Ｉｃによって制御される。ＭＯＳＦＥＴ負荷電流は、ＭＯＳＦＥＴのドレイン端子に結合された抵抗器Ｒｓｅｎｓｅにおける現在のセンス電圧Ｖｓｅｎｓｅを決定する。センス電圧Ｖｓｅｎｓｅは、相互コンダクタンス増幅器１４における非反転側の入力に供給される。相互コンダクタンス増幅器１４の出力電流Ｉｏはその入力における電圧間の差に対応するため、相互コンダクタンス増幅器１４は、電圧Ｖｓｅｎｓｅを強制的に電圧Ｖｒａｍｐ２の値に追従させる。したがって、ＭＯＳＦＥＴ負荷電流は、電圧Ｖｒａｍｐ２により規定される態様で強制的に変動させられ、こうして突入電流を制御する。

図３に示すように、ＭＯＳＦＥＴスイッチＳのゲートで形成される電圧Ｖｇａｔｅは、
線形に減少する電圧Ｖｒａｍｐ２がＶ_DD値に到達したときに接地を上回って上昇し始める。しかしながら、プルアップ電流として用いられる充電電流Ｉｃは制限されるため、ゲート電圧Ｖｇａｔｅは、遅延時間ｄが経ってはじめてＭＯＳＦＥＴ閾値電圧Ｖｔｈのレベルに到達してＭＯＳＦＥＴスイッチＳをオンにする。この遅延時間の間、電圧Ｖｒａｍｐ２は、Ｖｄｄレベルよりも低いレベルＶｒまで落ちている。その結果として、ＭＯＳＦＥＴスイッチＳが遅延時間ｄ後にオンにされたとき、電圧Ｖｒａｍｐ２の値に追従する電圧Ｖｓｅｎｓｅの値は、ドレイン電圧Ｖ_DDにより規定されたレベルからＶｒレベルまでほとんど直ちに急降下する（図４）。電圧Ｖｓｅｎｓｅにおけるこの制御されないステップの結果、初期の電流スルーレート（ｄＩ／ｄｔ）は意図するよりも大きくなる場合がある。

ＭＯＳＦＥＴゲートを閾値電圧にするために必要な遅延時間ｄはＣ_gateｘ（Ｖｔｈ／Ｉｃ）に等しく、ここでＣ_gateはゲートの静電容量であり、Ｖｔｈは閾値電圧であり、Ｉｃはプルアップ電流または充電電流である。ゲート容量が１０ｎＦ、閾値電圧が２Ｖおよびプルアップ電流が２０μＡである典型的なＭＯＳＦＥＴの場合、ゲートは閾値レベルにスルーするために１ｍｓを要する。ｄＩ／ｄｔ限界が１Ａ／ｍｓである５Ａ電源システムにおいては、電流は遅延時間ｄの終わりに短期間の間１Ａまで上昇することになり、その結果０から１Ａまでの突入電流における制御されないステップが生じる。したがって、制御されないステップは、最大許容電流の２０％に達するおそれがある。このようなステップはバックプレーンの異常を引起こすおそれがある。

図５は、突入電流における制御されないステップをなくすことのできる制御回路２０を示す。図１の制御回路１０と同様、制御回路２０は、バックプレーンから電力を供給するために活性なバックプレーンに挿入可能な回路基板上に設けられ得るＭＯＳＦＥＴスイッチＳを制御することができる。

制御回路２０は、電流源ＩｒａｍｐおよびキャパシタＣｒａｍｐからなるランプ発生器を含み、キャパシタＣｒａｍｐは、電流制限増幅器として働く電界効果トランジスタＱ１のドレイン端子に接続される。トランジスタＱ１のゲートは、電流Ｉｒａｍｐに基づいてランプ電圧Ｖｒａｍｐの生成を可能または不可能にするように制御される。電界効果トランジスタＱ１がオンにされると、電流源Ｉｒａｍｐがイネーブルされて電流をキャパシタＣｒａｍｐ内に駆動して、ゼロで始まり正の傾斜を有するランプ電圧Ｖｒａｍｐを生成する。キャパシタＣｒａｍｐの値は、電圧ランプの適当な傾斜を達成するように特定の用途について決定され、その値はその特定の用途について許容可能な対応の突入電流スルーレート（ｄＩ／ｄｔ）に基づいて決定される。たとえば、キャパシタＣｒａｍｐは６８ｎＦの静電容量を有し得る。

電圧Ｖｒａｍｐは、演算増幅器２２における非反転側の入力に供給され、演算増幅器２２は、電界効果トランジスタＱ２のゲートを駆動することによって、トランジスタＱ２のドレインで与えられるコマンドされた電圧値Ｖ_DD＋Δで始まり負の傾斜を有するランプ電圧Ｖｒａｍｐ２を生成する（図６）。ＶｒａｍｐとＶｒａｍｐ２との傾斜間の比率は、トランジスタＱ２のソースおよびドレイン端子に接続された抵抗器Ｒ１，Ｒ２間の比率によって決定される。

ランプ電圧Ｖｒａｍｐ２は、相互コンダクタンス増幅器２４の反転側の入力に供給され、相互コンダクタンス増幅器２４は、ＭＯＳＦＥＴスイッチＳのゲートで電圧Ｖｇａｔｅをプルダウンするための出力電流Ｉｏを生成する。充電電流Ｉｃは、ＭＯＳＦＥＴスイッチＳのゲートおよびこれに連結された負荷容量Ｃ_Lを充電してこのゲートをプルアップするためのチャージポンプにより生成される。充電電流値は、このチャージポンプの能力に基づいて設定され得る。たとえば、２０μＡの充電電流が設定され得る。負荷電流に従って抵抗器Ｒｓｅｎｓｅで生成される現在のセンス電圧Ｖｓｅｎｓｅは、相互コンダクタン
ス増幅器２４における非反転側の入力に供給されて出力電流Ｉｏを生成し、これはセンス電圧Ｖｓｅｎｓｅをランプ電圧Ｖｒａｍｐ２に強制的に追従させる。

電流Ｉｏに対してミラーされた電流Ｉｏ′が電流比較器２６の反転側の入力に供給され、電流比較器２６は、この電流と、非反転側の入力に供給される基準電流Ｉｃｏｍｐとを比較する。基準電流Ｉｃｏｍｐは、充電電流Ｉｃに基づいて選択される。たとえば、基準電流は充電電流の１０％に設定され得る。

電流比較器２６は、相互コンダクタンス増幅器２４の出力電流が充電電流に対してプルダウンしているか否か、すなわち、相互コンダクタンス増幅器２４がＭＯＳＦＥＴスイッチＳのゲートを制御して、ランプ電圧Ｖｒａｍｐ２に追従するセンス電圧Ｖｓｅｎｓｅを生成することができるか否かを調べる。

ランプの始めにおいて、相互コンダクタンス増幅器２４に入力されるＶｒａｍｐ２は、負の電流に対応するセンス抵抗器Ｒｓｅｎｓｅにおける電圧をコマンドするが、それはランプ電圧Ｖｒａｍｐ２が現在のセンス電圧よりも低いからである。相互コンダクタンス増幅器２４は、ＭＯＳＦＥＴスイッチＳの閾値未満にゲートを引下げて充電電流を下げる。電流比較器２６は、相互コンダクタンス電流Ｉｏが、充電電流未満である基準電流Ｉｃｏｍｐよりも大きいと判断して論理「０」を出力し、これはトランジスタＱ１をオン状態に維持してランプ電圧Ｖｒａｍｐが上昇を続けることを可能にする。

ランプ電圧Ｖｒａｍｐが、現在のセンス電圧Ｖｓｅｎｓｅのゼロ値に対応する点に達したとき、相互コンダクタンス増幅器２４は、ゲートノードからの充電電流の引込みを停止し、ゲートが上昇することを可能にするとともにＭＯＳＦＥＴスイッチＳがオンになり始めることを可能にする。図６に示すように、この時点で、ランプ電圧ＶｒａｍｐはＶ_DDレベルに到達している。相互コンダクタンス増幅器２４がゲートをプルダウンしない場合、図７に示すようにゲートが上方にスルーすることを可能にする。その場合、電流Ｉｏ₁は基準電流Ｉｃｏｍｐよりも小さくなる。この条件に応答して、電流比較器２６はその出力において論理「１」を生成し（図９）、ランプ発生器を制御するトランジスタＱ１をオフにする。トランジスタＱ１がオフであるとき、ランプ発生器はランプ電圧Ｖｒａｍｐをゼロ付近の値に保つ。したがって、電圧Ｖｒａｍｐ２は、Ｖ_DDレベルに到達したとき、トランジスタＱ１がオンにされるまでこのレベルに留まる。

ランプ電圧Ｖｒａｍｐがゼロ付近の値に保持されている間、一定の充電電流Ｉｃがゲートを充電してゲート電圧を増加させる。図７にてゲート電圧Ｖｇａｔｅが閾値レベルＶｔｈに到達したとき、負荷電流は、ランプ電圧Ｖｒａｍｐ２に対応するコマンドされた電流を超過し、相互コンダクタンス増幅器２４は、センス電圧を調整するのに伴い充電電流Ｉｃのいくらかを引込むことを再開する。相互コンダクタンス増幅器がセンス電流を調整するために充電電流Ｉｃを引き込んだとき、電流Ｉｏ’は基準電流Ｉｃｏｍｐを超過してい
る。この条件に応答して、電流比較器２６は、その出力において論理「０」を生成してトランジスタＱ１をオンにし、これによりランプ発生器はランプ電圧Ｖｒａｍｐの生成を再開することが可能となる。ランプ電圧Ｖｒａｍｐ２は、ランプ電圧Ｖｒａｍｐに従ってＶDDレベルからの減少を再開する。したがって、図８に示すように、センス電圧Ｖｓｅｎｓｅは、Ｖｄｄレベルから減少するのに伴いランプ電圧Ｖｒａｍｐ２に線形に追従して突入電流のスルーレートを制限する。

したがって、制御回路２０は、Ｖ_DDレベルに対してランプ電圧Ｖｒａｍｐ２を減少させることで引起こされるセンス電圧Ｖｓｅｎｓｅにおける制御されないステップをなくす。結果として、回路２０は、ＭＯＳＦＥＴスイッチＳのゲートを閾値電圧Ｖｔｈにスルーすることにおける遅延に起因して突入電流スルーレートが増大することを防ぐ。

以上の説明はこの発明のいくつかの局面を例示し記述するものである。加えて、この開示は、単に好ましい実施例を示しかつ記述するものであり、上述のように、この発明は、その他さまざまな組合せ、変形および環境での使用が可能であり、かつ、ここに表現された発明の概念の範囲内に属し上述の教示に相応の、かつ／または当該技術の技能または知識に属する変化または変形が可能であると考えられるべきである。たとえば、この発明は、単一のランプ発生器を用いた多チャンネル電源システムにおいて実現されて、チャネルのうちのいずれかがスルーするときにランプ電圧に変化を生じさせることを防いでもよく、またはスイッチを通る電流が、センス抵抗器以外の何らかの手段によって測定されてもよい。

上述の実施例はさらに、この発明の実施について知られている最良の形態を説明することを意図するとともに、このようなまたはその他の実施例において、かつこの発明の特定の用途または使用に必要な種々の変形を伴って、この発明を利用することを他の当業者に可能にすることを意図している。

したがって、ここでの説明は、ここに開示する形態にこの発明を限定することは意図しない。また、添付の特許請求の範囲は、代替的な実施例を含むように解釈されることを意図している。

突入電流のスルーレートを制限するための回路である。図１に示す回路において生成されるランプ電圧を示すタイミング図である。図１に示す回路において生成されるゲート電圧を示すタイミング図である。図１に示す回路において生成されるセンス電圧を示すタイミング図である。センス電圧におけるステップ的な変化のために突入電流のスルーレートが増大することを防ぐ回路である。図５に示す回路において生成されるランプ電圧を示すタイミング図である。図５に示す回路において生成されるゲート電圧を示すタイミング図である。図５に示す回路において生成されるセンス電圧を示すタイミング図である。電流比較器の出力を示すタイミング図である。

符号の説明

２０制御回路、２２演算増幅器、２４相互コンダクタンス増幅器、２６電流比較器。

Claims

電界効果トランジスタ（ＦＥＴ）に関連した突入電流のスルーレートを制限するためのシステムであって、スタートアップの際にＦＥＴ出力信号において制御不可能なステップを引起こす傾向にある遅延期間の後に、ＦＥＴに印加されるゲート電圧はＦＥＴの閾値電圧に到達し、前記システムは、
入力信号に応答して、ＦＥＴを制御するためのＦＥＴ制御信号を生成するための制御回路と、
前記ＦＥＴ出力信号において前記制御不可能なステップが生じることを防ぐために、前記遅延期間の間、前記入力信号を禁止するように構成された回路とを備える、システム。
それ以下ではＦＥＴが制御不可能であるゲート閾値電圧を有するＦＥＴを制御することによってスタートアップの際に突入電流のスルーレートを制限するための方法であって、ＦＥＴに印加されるゲート電圧は、ＦＥＴ出力信号において制御不可能なステップを引起こす傾向にある遅延期間の後に前記ゲート閾値電圧に到達し、前記方法は、
可変の入力信号に応答して、ＦＥＴの出力電圧が前記可変の入力信号に応じて変動することを引起こすようにＦＥＴを制御するためのＦＥＴ制御信号を生成するステップと、
前記ＦＥＴ出力信号において前記制御不可能なステップが生じることを防止するために、前記ゲート電圧が閾値電圧レベルに到達するまで、前記遅延期間の間、前記可変の入力信号を予め定められたレベルに維持するために前記ＦＥＴ制御信号と基準値とを比較するステップとを含む、方法。
スタートアップの際にＦＥＴに関連した突入電流のスルーレートを制限するためのシステムであって、ＦＥＴはそれ以下ではＦＥＴが制御不可能であるゲート閾値電圧を有し、ＦＥＴに印加されるゲート電圧は、ＦＥＴ出力信号において制御不可能なステップを引起こす傾向にある遅延期間の後に前記ゲート閾値電圧に到達し、前記システムは、
入力信号に応答して、ＦＥＴを制御するためのＦＥＴ制御信号を生成するための制御回路と、
前記ＦＥＴ制御信号がＦＥＴを制御するのに十分であるか否かを決定するように構成された決定回路とを備え、そして、これに応答して、前記ＦＥＴ出力信号において前記制御不可能なステップが生じることを防ぐために、前記ゲート電圧が前記ゲート閾値電圧に到達するまで、前記遅延期間の間、前記入力信号を禁止する、システム。
前記決定回路は、前記ＦＥＴ制御信号がＦＥＴを制御するのに十分であることを示す基準値を、前記ＦＥＴ制御信号が超過するまで、前記入力信号を予め定められたレベルに維持するために、前記ＦＥＴ制御信号と前記基準値とを比較するように構成される、請求項３に記載のシステム。
前記決定回路は、前記ＦＥＴ制御信号がＦＥＴを制御するのに十分であることを示す基準値を超過するまで、前記入力信号の挙動を変更するために前記ＦＥＴ制御信号と前記基準値とを比較するように構成される、請求項３に記載のシステム。
前記決定回路は、ＦＥＴを制御するための制御電圧に対応する値と、ＦＥＴが制御されていることを示す閾値に対応する値とを比較するように構成される、請求項４に記載のシステム。
前記決定回路は、前記制御回路における中間の段によって生成される制御電流と、前記制御回路における次の段にある電流に対応する基準電流とを比較するように構成される、請求項３に記載のシステム。
前記基準値は、ＦＥＴの制御端子を充電するための電流に対応する、請求項４に記載のシステム。
前記決定回路は、ＦＥＴを制御するための制御電流と、ＦＥＴの制御端子を充電するための電流に対応する電流とを比較するように構成される、請求項３に記載のシステム。
それ以下ではＦＥＴが制御不可能であるゲート閾値電圧を有するＦＥＴを制御することによってスタートアップの際に突入電流のスルーレートを制限するためのシステムであって、ＦＥＴに印加されるゲート電圧は、ＦＥＴ出力信号において制御不可能なステップを引起こす傾向にある遅延期間の後に前記ゲート閾値電圧に到達し、前記システムは、
入力信号に応答して、前記入力信号に従って可変である出力信号を形成するようにＦＥＴを制御するための制御回路を備え、前記制御回路は、ＦＥＴ制御信号と基準値とを比較するための比較器を含み、前記ＦＥＴ出力信号において前記制御不可能なステップが生じることを防止するために、前記ゲート電圧が前記ゲート閾値電圧に到達するまで、前記遅延期間の間、前記入力信号を予め定められたレベルに維持するように動作する、システム。
前記基準値は、ＦＥＴの制御端子を充電するための電流に対応する、請求項１０に記載のシステム。
前記比較器は、ＦＥＴを制御するための制御電流と前記基準値とを比較するように構成される、請求項１０に記載のシステム。
前記比較器は、ＦＥＴを制御するための制御電流と、ＦＥＴの制御端子を充電するための電流に対応する電流と比較するように構成される、請求項１０に記載のシステム。
前記比較器は、前記入力信号の挙動を制御するための制御電圧を生成するように構成される、請求項１０に記載のシステム。
前記制御回路は、制御電流を生成するように構成される、請求項１０に記載のシステム。
前記制御回路は、前記制御電流に対してミラーされたミラー電流を生成するように構成される、請求項１５に記載のシステム。
前記比較器は、前記ミラー電流と前記基準値とを比較するように構成される、請求項１６に記載のシステム。
前記制御回路は、ＦＥＴを制御するための制御電流を生成するための相互コンダクタンス増幅器を含む、請求項１０に記載のシステム。
前記入力信号の挙動を制御するための入力制御回路をさらに備える、請求項１０に記載のシステム。
前記比較器は、前記ＦＥＴ制御信号が前記基準値未満であるときに前記入力制御回路をディスエーブルするための比較信号を生成するように構成される、請求項１９に記載のシステム。
前記比較器は、前記ＦＥＴ制御信号が前記基準値未満であるときに前記入力信号を前記予め定められたレベルに維持するための比較信号を生成するように構成される、請求項１０に記載のシステム。
前記入力信号に応答して、前記制御回路を制御するための制御信号を生成するための入力回路をさらに備える、請求項１０に記載のシステム。
前記入力信号は、ランプ型の信号を含む、請求項１０に記載のシステム。
それ以下ではＦＥＴが制御不可能であるゲート閾値電圧を有するＦＥＴを制御することによってスタートアップの際に突入電流のスルーレートを制限するための方法であって、ＦＥＴに印加されるゲート電圧は、ＦＥＴ出力信号において制御不可能なステップを引起こす傾向にある遅延期間の後に前記ゲート閾値電圧に到達し、前記方法は、
入力信号に応答して、前記入力信号に従って可変である出力信号を形成するようにＦＥＴを制御するためのＦＥＴ制御信号を生成するステップと、
前記ＦＥＴ制御信号が、前記ゲート電圧が前記ゲート閾値電圧に到達したことを示す基準値を超過するまで、前記遅延期間の間、前記入力信号が変化することを防ぐために、前記ＦＥＴ制御信号と前記基準値とを比較するステップとを含む、方法。
前記基準値は、ＦＥＴの制御端子を充電するための電流に対応する、請求項２４に記載の方法。
前記比較するステップは、ＦＥＴを制御するための制御電流と前記基準値とを比較するステップを含む、請求項２４に記載の方法。
前記比較するステップは、ＦＥＴを制御するための制御電圧に対応する制御値と前記基準値とを比較するステップを含む、請求項２４に記載の方法。
ＦＥＴの動作によって引起こされる突入電流のスルーレートを制限するためのシステムであって、
ランプ信号を生成するためのランプ発生器と、
前記ランプ信号に応答して、ＦＥＴの出力において信号を形成するようにＦＥＴを制御するためのＦＥＴ制御信号を生成するための第１の入力を有するとともに、出力信号に応答して、前記出力信号を前記ランプ信号に従って強制的に変動させるための第２の入力を有する、演算増幅器と、
前記ＦＥＴ制御信号とＦＥＴの閾値に対応する基準値とを比較するための比較器とを備え、前記ＦＥＴ制御信号が前記閾値以下であるときに前記ランプ信号の増分を停止するように前記ランプ発生器を制御する、システム。
ＦＥＴを制御することによって突入電流のスルーレートを制限するためのシステムであって、スタートアップの際にＦＥＴ出力信号において制御不可能なステップを引起こす傾向にある遅延期間の後に、ＦＥＴに印加されるゲート電圧はＦＥＴの閾値電圧に到達し、前記システムは、入力信号に応答して、前記入力信号に従って可変である出力信号を形成するようにＦＥＴを制御するためのＦＥＴ制御信号を生成するための制御回路を備え、前記制御回路は、前記遅延期間の間、前記ＦＥＴ制御信号がＦＥＴを制御するのに十分であるか否かを決定するための回路を含み、前記ＦＥＴ制御信号が前記制御不可能なステップが生じることを防止するのに十分でないときに前記入力信号を変更するように動作する、システム。
それ以下ではＦＥＴが制御不可能であるゲート閾値電圧を有するＦＥＴを制御することによってスタートアップの際に突入電流のスルーレートを制限するための方法であって、ＦＥＴに印加されるゲート電圧は、ＦＥＴ出力信号において制御不可能なステップを引起こす傾向にある遅延期間の後に前記ゲート閾値電圧に到達し、前記方法は、
所定の態様で可変である入力信号に応答して、前記入力信号に従って可変である出力信号を形成するようにＦＥＴを制御するためのＦＥＴ制御信号を生成するステップと、
前記ＦＥＴ制御信号を発生するために用いられる信号と基準値とを比較するステップとを含み、前記ＦＥＴ制御信号を発生するために用いられる前記信号が、前記ゲート電圧が前記ゲート閾値電圧のレベルに到達したことを示す所定の値を有するまで、前記遅延期間の間、前記入力信号が変化することを防ぐ、方法。