JP4788017B2 - Film forming method and electrode or wiring forming method - Google Patents
Film forming method and electrode or wiring forming method Download PDFInfo
- Publication number
- JP4788017B2 JP4788017B2 JP2000143380A JP2000143380A JP4788017B2 JP 4788017 B2 JP4788017 B2 JP 4788017B2 JP 2000143380 A JP2000143380 A JP 2000143380A JP 2000143380 A JP2000143380 A JP 2000143380A JP 4788017 B2 JP4788017 B2 JP 4788017B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- electrode
- wiring
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0104—Zirconium [Zr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01073—Tantalum [Ta]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【0001】
【発明の属する技術分野】
この発明は膜の形成方法および電極あるいは配線の形成方法に係り、詳しくは、例えば、基板上での所望の領域(例えば、バンプ形成領域)に金属膜を配置する技術に関するものである。
【0002】
【従来の技術】
半導体デバイスの金属電極形成方法として、ホトリソグラフィーを用いたパターン形成方法がよく知られており、これにより、所望の領域に電極を形成することができる。また、この他の手法として、フリップチップ工程での、Cuバンプ用のアンダーバンプメタル膜(以下、UBM膜という)の形成の際に、保護膜と下地電極との密着性の差を利用して粘着シートによりUBM膜を選択的に除去する手法も提案されている(特開平10−64912号公報)。
【0003】
【発明が解決しようとする課題】
ところが、前述のホトリソグラフィーを用いた金属電極の形成方法においては、ホトリソおよびエッチング工程での設備やプロセスコストが非常に高いという問題がある。また、UBM膜を選択的に粘着シートで除去する方法に関しては、更に安定して剥離を行いたいという要求がある。
【0004】
そこで、この発明の目的は、低コストに、所望の膜や電極あるいは配線を配置することができる方法を提供することにある。
【0005】
【課題を解決するための手段】
上記課題を解決するために、第1の材質およびそれとは異なる第2の材質が露出された下地の表面上に膜を成膜し、上記第1の材質上に位置する該膜を除去して上記第2の材質上に位置する該膜を選択的に残すようにした膜の形成方法として、請求項1に記載の発明では、上記第1の材質として絶縁膜、上記第2の材質としてアルミニウムを主成分とする薄膜、上記膜としてチタン、バナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステン、白金、またはこれらの金属の窒化物やこれらの金属を主成分とする合金の膜を用いるとともに、該膜の上に応力調整膜としてニッケル、銅、パラジウム、またはこれらの金属を主成分とする合金の膜を積層し、該応力調整膜の膜厚により上記膜と下地との界面にかかる応力を調整して、上記アルミニウムを主成分とする薄膜上の上記膜を残し上記絶縁膜の上の上記膜を剥離するようにしている。
また、請求項2に記載の発明では、上記第1の材質として絶縁膜、上記第2の材質としてシリコン基板上のシリコン、上記膜としてチタン、バナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステン、白金、またはこれらの金属の窒化物やこれらの金属を主成分とする合金の膜を用い、上記絶縁膜が、シリコン基板上に形成されてその開口部内に上記シリコンを露出させて上記下地を構成するとともに、上記膜の上に応力調整膜としてニッケル、銅、パラジウム、またはこれらの金属を主成分とする合金の膜を積層し、該応力調整膜の膜厚により上記膜と下地との界面にかかる応力を調整して、上記シリコン上の上記膜を残し上記絶縁膜の上の上記膜を剥離するようにしている。
また、請求項3に記載の発明では、上記第1の材質としてシリコン酸化膜、上記第2の材質としてシリコン窒化膜、上記膜としてチタン、バナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステン、白金、またはこれらの金属の窒化物やこれらの金属を主成分とする合金の膜を用いるとともに、該膜の上に応力調整膜としてニッケル、銅、パラジウム、またはこれらの金属を主成分とする合金の膜を積層し、該応力調整膜の膜厚により上記膜と下地との界面にかかる応力を調整して、上記シリコン窒化膜上の上記膜を残し上記シリコン酸化膜の上の上記膜を剥離するようにしている。
また、請求項11に記載の発明では、上記第1の材質としてシリコン酸化膜、上記第2の材質としてアルミニウムを主成分とする薄膜、上記膜として膜厚が220nm以上の白金膜を用いることにより、該白金膜の全応力を調整し上記シリコン酸化膜と上記白金膜の間の密着力を剥離可能な範囲まで低下させて、上記アルミニウムを主成分とする薄膜上の上記白金膜を残し上記シリコン酸化膜の上の上記白金膜を剥離するようにしている。
これらの方法によれば、第1の材質およびそれとは異なる第2の材質が露出された下地の表面上に膜を成膜する際に、該膜の全応力が調整されて、膜と第1の材質との密着力と、膜と第2の材質との密着力の差が制御される。つまり、膜と第1の材質との密着力、および膜と第2の材質との密着力が強く、第1の材質から膜を、また、第2の材質から膜を剥離することができない状態に対し、膜の全応力(total stress)を制御することにより、第1の材質と膜との間の密着力が剥離可能な範囲まで低下する。なお、全応力とは、膜厚と内部応力との乗算値(全応力=膜厚×内部応力)である。
【0006】
そして、第1の材質上に位置する該膜が除去されて、第2の材質上に位置する該膜が選択的に残される。
その結果、従来のホトリソグラフィーを用いた方法のようなホトリソおよびエッチング工程での設備やプロセスコストが非常に高くなることが回避されるとともに、従来のUBM膜を選択的に粘着シートで除去する方法に比べ更に安定して剥離することができるようになる。このようにして、低コストに、所望の膜を配置することができる。
【0010】
また、基板の上において電極部または配線部と絶縁膜が露出した状態から、当該基板の上に金属膜を成膜し、上記電極部または配線部の上の金属膜を残し上記絶縁膜の上の金属膜を剥離するようにした電極あるいは配線の形成方法として、請求項12に記載の発明では、上記電極部または配線部としてアルミニウムを主成分とする薄膜、上記金属膜としてチタン、バナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステン、白金、またはこれらの金属の窒化物やこれらの金属を主成分とする合金の膜を用いるとともに、該金属膜の上に応力調整膜としてニッケル、銅、パラジウム、またはこれらの金属を主成分とする合金の膜を積層し、該応力調整膜の膜厚により上記金属膜と下地との界面にかかる応力を調整して、上記アルミニウムを主成分とする薄膜上の上記金属膜を残し上記絶縁膜の上の上記金属膜を剥離するようにしている。
また、請求項13に記載の発明では、上記電極部または配線部としてシリコン基板での不純物拡散領域、上記金属膜としてチタン、バナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステン、白金、またはこれらの金属の窒化物やこれらの金属を主成分とする合金の膜を用いるとともに、該金属膜の上に応力調整膜としてニッケル、銅、パラジウム、またはこれらの金属を主成分とする合金の膜を積層し、該応力調整膜の膜厚により上記金属膜と下地との界面にかかる応力を調整して、上記不純物拡散領域上の上記金属膜を残し上記絶縁膜の上の上記金属膜を剥離するようにしている。
また、請求項25に記載の発明では、上記絶縁膜としてシリコン酸化膜、上記電極部または配線部としてアルミニウムを主成分とする薄膜、上記金属膜として膜厚が220nm以上の白金膜を用いることにより、該白金膜の全応力を調整し上記シリコン酸化膜と上記白金膜の間の密着力を剥離可能な範囲まで低下させて、上記アルミニウムを主成分とする薄膜上の上記白金膜を残し上記シリコン酸化膜の上の上記白金膜を剥離するようにしている。
また、基板の上において絶縁膜と他の絶縁膜が露出した状態から、当該基板の上に金属膜を成膜し、上記他の絶縁膜の上の金属膜を残し上記絶縁膜の上の金属膜を剥離するようにした電極あるいは配線の形成方法として、請求項14に記載の発明では、上記絶縁膜としてシリコン酸化膜、上記他の絶縁膜としてシリコン窒化膜、上記金属膜としてチタン、バナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステン、白金、またはこれらの金属の窒化物やこれらの金属を主成分とする合金の膜を用いるとともに、該金属膜の上に応力調整膜としてニッケル、銅、パラジウム、またはこれらの金属を主成分とする合金の膜を積層し、該応力調整膜の膜厚により上記金属膜と下地との界面にかかる応力を調整して、上記シリコン窒化膜上の上記金属膜を残し上記シリコン酸化膜の上の上記金属膜を剥離するようにしている。
これらの方法によれば、基板の上ににおいて絶縁膜と電極部または配線部、もしくは絶縁膜と他の絶縁膜が露出した状態から、当該基板の上に金属膜が成膜されるとき、電極部または配線部と金属膜、もしくは他の絶縁膜と金属膜との間の密着力、および絶縁膜と金属膜との間の密着力が強く、電極部または配線部、もしくは他の絶縁膜から金属膜を、また、絶縁膜から金属膜を剥離することができない従来の状態に対し、金属膜の全応力(total stress)を制御することにより、絶縁膜と金属膜との間の密着力が剥離可能な範囲まで低下する。そして、電極部または配線部、もしくは他の絶縁膜の上の金属膜を残し絶縁膜の上の金属膜が剥離される。
【0011】
その結果、従来のホトリソグラフィーを用いた方法のようなホトリソおよびエッチング工程での設備やプロセスコストが非常に高くなることが回避されるとともに、従来のUBM膜を選択的に粘着シートで除去する方法に比べ更に安定して剥離することができるようになる。このようにして、剥離が容易で、かつ、低コストに、電極部または配線部の上に金属膜を配置することができる。
【0015】
【発明の実施の形態】
(第1の実施の形態)
以下、この発明を具体化した第1の実施の形態を図面に従って説明する。
【0016】
図1(a)〜(d)には、本実施形態における半導体装置の製造工程を示す。本実施形態においては、一般にパワー素子と呼ばれる半導体デバイスに具体化している。その半導体デバイスの詳細については後ほど説明する。
【0017】
まず、図1(a)に示すように、半導体基板であるシリコン基板1を用意する。そして、ウェハ状態のシリコン基板1に対し一般的な半導体デバイス製造技術を用いてトランジスタ等の素子(図示略)を形成する。さらに、シリコン基板1の上にCVD法などにより絶縁膜2を形成する。この絶縁膜2はBPSG(Boron- Phosphorus Silicate Glass)膜やPSG(Phosphorus Silicate Glass)膜などから成る。さらに、この絶縁膜2に対しシリコン基板内部(バルク部分)と導通を得るためにフォトリソグラフィー手法により開口部2aを形成する。引き続き、開口部2aを含めた絶縁膜2の上部に、スパッタリング法や蒸着法を用いてアルミ薄膜3を形成する。その後、フォトリソグラフィー手法により、このアルミ薄膜3の不要部分を除去する。このようにして残されたアルミ薄膜3はトランジスタ等の素子の電極部となる。
【0018】
このようにして、シリコン基板1の上において、電極部(アルミ薄膜)3と絶縁膜2が露出した状態となる。
さらに、熱処理を行って、シリコン基板1とアルミ薄膜3とを良好な導通が得られるようにする。なお、シリコン基板1と電極部(アルミ薄膜)3との間に、基板1とアルミ薄膜3の相互拡散によるアロイスパイクの発生を防止する目的で、バリアメタルと呼ばれる金属を形成してもよい。
【0019】
引き続き、図1(b)に示すように、ウェハ状態のシリコン基板1の上に、更に金属膜4,5,6を順に成膜する。この金属膜4,5,6を拡大したものを図2に示す。
【0020】
図2において、第1の層である金属膜4は、アルミ薄膜3と良好な接合を形成するための膜であり、具体的には、チタン薄膜を用いている。なお、チタン薄膜の代わりに、前述の目的を達成する他の金属膜、例えば、バナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステン、白金、または、これらの金属の窒化物やこれらの金属を主成分とする合金などを用いてもよい。また、アルミ薄膜3上には、通常、酸化膜が形成されるため、一般的にアルミ薄膜3上に他の金属膜を成膜する場合、前述の酸化膜を取り除く工程が必要となる。しかし、本実施形態のように第1層目の金属膜としてチタン薄膜を用いた場合、チタンが前述の酸化膜を還元し、自らを酸化することで良好な界面が形成され、そのため、酸化膜除去工程は不要とすることができる。
【0021】
図2において、第2の層である金属膜5は、下地の金属膜4と基板1(絶縁膜2)との界面にかかる応力を調整するための膜であり、具体的にはニッケル薄膜を用いている。なお、ニッケル薄膜の代わりに、前述の目的を達成する他の金属膜、例えば、銅、パラジウム、または、これらの金属を主成分とする合金などを用いてもよい。この金属膜5により、以降の工程において絶縁膜2と金属膜4との間の密着力を剥離可能な範囲まで低下させて金属膜4と絶縁膜2の剥離を容易に行わせることができるようになる。ここで、金属膜4と金属膜(応力調整膜)5の積層膜は全応力(total stress)、つまり、膜厚と内部応力を乗算したもの(全応力=膜厚×内部応力)が100N/m以上である。
【0022】
図2において、第3の層である金属膜6は、はんだ濡れ性の良好な膜であり、具体的には金(Au)を用いている。なお、金(Au)の代わりに、前述の目的を達成する他の金属膜、例えば、銅、銀、白金、鉄、錫、ニッケル−バナジウム合金などを用いてもよい。また、金属膜6は、金属膜5にニッケルなど、はんだ濡れ性の良い金属を用いた場合は省略することも可能である。しかし、ニッケル表面が酸化するとはんだ濡れ性が劣化するため、金属膜6を用いることが望ましい。
【0023】
上述の3つの金属膜4,5,6は、図3に示したような、大気に暴露することなく、真空中で連続成膜可能なスパッタリング装置により成膜する。つまり、真空チャンバ10にはその一端部にウェハ投入口11が、また、他端部にウェハ取り出し口12が設けられ、さらに、同チャンバ10には第1金属膜用ターゲット13と第2金属膜用ターゲット14と第3金属膜用ターゲット15が配置されている。そして、真空チャンバ10内においてウェハを搬送しつつ膜4,5,6を順に成膜することができるようになっている。また、真空チャンバ10の近傍にはコントロールパネル16が配置されている。この図3の装置を使用することにより、金属膜間に酸化膜を形成することなく成膜でき、そのため、各金属膜間の密着性を高め、積層した膜4,5,6は1つの金属膜のような振る舞いをすることとなる。
【0024】
なお、図3の形状の装置でなくても、真空を破ること無く搬送することが可能であれば、異なるスパッタリング装置または蒸着装置においても実現可能である。
【0025】
そして、上述の金属膜4,5,6の成膜後、図3のスパッタリング装置からウェハ状シリコン基板1を取り出し、真空チャック等でウェハ状シリコン基板1を固定し、図1(c)に示すように、粘着シート(粘着フィルム)7を金属膜6上に隙間が生じないように貼り付ける。
【0026】
次に、粘着シート7を、図4に示すように、ウェハ状基板1上から静かに剥ぎ取ると、図1(d)に示すように、金属膜4,5,6の不要部分が半導体デバイスから除去される。つまり、図5に示すように、絶縁膜2上の金属膜4,5,6は粘着シート7に付着し、ウェハ状基板1上から除去されるが、アルミ薄膜3上の金属膜4,5,6はウェハ状基板1に残存する。このようにして、金属膜4,5,6の不要部分が基板1側から(半導体デバイス)から簡単に取り除かれる。
【0027】
図4では、粘着シート7は、ウェハ状のシリコン基板1と同一形状にカットされているが、これは、ウェハ状基板1の搬送や一時保管を容易にするためである。搬送や一時保管をする必要が無いときは、粘着シート7の形状は、ウェハ状基板1と同一形状である必要は無く、ウェハ状基板1より大きなサイズであって、かつ、円形でも、四角形でも問題は無い。特に、一時保管をする必要が無い場合には、ウェハ状基板1より大きなサイズである方が引き剥がし易く、むしろ好ましい。
【0028】
引き剥がしの原理は、以下の通りである。
本実施形態の第1の金属膜4であるチタンはアルミニウムだけでなく絶縁膜2とも良好な接合を形成する。このため、通常、絶縁膜2とチタン薄膜4の間を剥がすことは困難である。しかし、図2に示すように、チタン薄膜4の上部にニッケル薄膜5を成膜すると、剛性率および成膜時の熱膨張率の差から、ニッケル薄膜5の内部に大きな膜応力(引張応力)が発生する(詳しくは、チタンは熱膨張率がアルミやシリコンに近く、ニッケルは熱膨張率がチタンに比べ大きく、また、ニッケル成膜時に150℃から室温に下がるときにおいて引張応力が残留する)。このとき、チタン薄膜4の膜厚を500nm以下とし、上述のようにチタン薄膜4とニッケル薄膜5との間に酸化膜を形成することなく成膜すると、応力の影響はチタン薄膜4と絶縁膜2の界面まで及び、チタン薄膜4と絶縁膜2との間の密着力が剥離可能な範囲まで低下する。
【0029】
このように、下地材料の付着性(密着力)の差と、金属電極薄膜(4,5,6)の内部応力を用いることにより、所望の電極材料を安定して絶縁膜2上のみ剥離することができる。尚、チタン薄膜4は、特開平10−64912号公報に示されるCuのように熱処理によりシリコン酸化物からは剥離しない金属である。即ち、このような金属膜をシリコン酸化物等から剥離する方法として、他の膜の応力を利用するのである。
【0030】
図6に示したように、電極材料として多用されるチタン薄膜はシリコン酸化物(SiO2 )との密着性が高いため、粘着テープによる剥離試験を行っても剥離は発生しない。しかしながら、その上に100N/mの全応力を付与すべくニッケル薄膜を積層してNi/Ti/SiO2 構造とすることにより粘着テープでの剥離が可能となる。その原理は、図7に示した有限要素法の計算結果から明確である(I.Kondo:J.Vac. Sci. Technol. A12(1),169,1994)。図7のAで示す領域が最も応力の高い部分である。つまり、スパッタNi膜には引張応力が存在し、その応力によってチタン薄膜と下地(図7ではシリコン基板)界面に高い引張応力が発生するので、Ti/Si界面での剥離が可能になる。
【0031】
なお、図7ではチタン薄膜の下地材料はシリコン基板であるが、これは、後記する第2の実施形態に対応するものであり、第2の実施形態ではシリコン基板の上にチタン薄膜/ニッケル薄膜を配置している。
【0032】
図8に、チタン薄膜を用いた場合における、全応力を変えたときの粘着テープでの剥離率の測定結果を示す。つまり、チタン薄膜4と絶縁膜(SiO2 )2との間の付着力、および、チタン薄膜4とアルミ薄膜3との間の付着力を、それぞれ測定した結果を示す。なお、ここでのアルミ薄膜は、前処理無し、即ち、表面のアルミ酸化膜は除去していない。図8から、シリコン酸化膜上では100N/mで剥離を生じさせることができることが分かる。これに対し、前処理無しのアルミ薄膜の表面では、380N/mでも剥離は発生しないことが分かる。従って、例えば、300N/mの全応力を用いれば、成膜後において粘着テープを用いた剥離を行えば、前処理無しのアルミ薄膜の表面に選択的にチタン薄膜を残すことができる。
【0033】
このように、金属膜4と絶縁膜2間の付着力は、金属膜4とアルミ薄膜3間の付着力より小さく、全応力が100N/m以上で金属膜4を粘着シート7を用いて引き剥がすと、絶縁膜2上からは剥がれるが、アルミ薄膜3上には残存することとなる。
【0034】
ここで、膜4と膜5の積層膜の全応力は、主にニッケル膜5の膜厚により制御可能である。全応力値は高い方が絶縁膜2上で剥離する上で有利となる。しかし、1500N/m以上の応力となると、ウェハが反り、場合によっては(ウェハ厚が薄い場合など)、ウェハを破損するおそれがあるため、製造上では100N/m以上、1500N/m以下の範囲内で制御することが好ましい。このように、全応力を1500N/m以下に抑えることにより、成膜後のウェハのそりや破損などの不具合を未然に防止することができる。
【0035】
また、図4を用いて説明した粘着シート7により金属膜4,5,6を剥ぎ取る方法として、図9,10,11に示すようにすると、剥ぎ取りをより容易に行うことができる。
【0036】
つまり、図9のように、素子形成領域(半導体デバイスの形成領域)20の周囲を金属膜の剥ぎ取り領域21とする。この場合、剥ぎ取り領域21が、素子形成領域20の間およびウェハ状基板1の外周部となり、かつ、連続している。これにより、粘着シート7の剥ぎ取りの際に、ウェハ状基板1の最外周から剥離が始まり、以後、剥離が連続する。このように、剥離が断続することが無いため、バリの発生や剥ぎ取りムラを防止することができる。また、一旦、剥ぎ取りが開始されると、素子形成領域20における連続していない剥ぎ取り部分も周りからの剥離時の力の作用を受けて、容易に剥離される。
【0037】
また、図9のようにすることが困難な場合には、図10のように、スクライブ部分に直線的に延びる剥ぎ取り領域22を設け、Z方向から剥ぎ取りを行う。すると、剥離の起点を明確にすることができ、剥離を容易に行うことができる。また、スクライブラインに直交する方向(図中のXあるいはY方向)から剥ぎ取りを行うようにすることもできる。
【0038】
この場合、図11に示すように、剥ぎ取り領域22に沿って粘着シート7に切れ目23を入れる。つまり、粘着シート7を切れ目23により半円部7aと半円部7bに区画する。そして、切れ目23から、剥ぎ取りを開始すると、更に剥ぎ取りが容易となる。
【0039】
図1(d)に示すように、粘着シート7を用いて金属膜4,5,6の不要部分を半導体デバイスから除去した後において、図12に示すようにする。図12(a)において、N- 型シリコン基板30の裏面側にはN+ 型領域31が形成され、N- 型シリコン基板30の表層部にはN型領域32とP型領域33が形成されている。さらに、N- 型シリコン基板30の上にはゲート酸化膜34を介してゲート電極35が形成されている。このようにして、トランジスタセルを構成している。なお、ゲート酸化膜34とゲート電極35は絶縁膜2に覆われている。N- 型シリコン基板30の上面側にはアルミ薄膜3aが配置され、アルミ薄膜3aがN型領域32とP型領域33に接しており、ソース電極となっている。また、N- 型シリコン基板30の上面側には、配線としてのアルミ薄膜3bが配置されている。さらに、N- 型シリコン基板30の裏面側がドレインとなる。このように、図1に示したアルミ薄膜3は機能からアルミ電極3aとアルミ配線3bに分けられる。
【0040】
また、上記に記述した、拡散領域はN型、P型は逆でも素子としての機能に問題がなければかまわない。また、図には示さないが、N+ 型領域31をP+ 型領域にすることでIGBT(Insulated Gate Bipolar Transistor )を作成することも可能である。
【0041】
そして、図12(b)に示すように、基板の裏面にドレイン電極36を形成するとともに、基板の上面に保護膜37を形成し、フォトリソグラフィー法により電極部分38を開口する。さらに、図12(c)に示すように、アルミ電極3a上の金属膜4,5,6に、はんだ39を形成する。
【0042】
このように、本実施の形態は下記の特徴を有する。
(イ)膜の形成方法として、図1(b)に示すように、第1の材質(絶縁物)2およびそれとは異なる第2の材質(金属)3が露出された下地の表面上に膜(金属)4を成膜し、図1(d)に示すように、第1の材質2上に位置する該膜4を除去して第2の材質3上に位置する該膜4を選択的に残すようにした膜の形成方法において、図1(b)に示すように、膜4を成膜する際に該膜4の全応力を調整して、膜4と第1の材質2との密着力と、膜4と第2の材質3との密着力の差を制御するようにした。
【0043】
つまり、膜4と第1の材質2との密着力、および膜4と第2の材質3との密着力が強く、第1の材質2から膜4を、また、第2の材質3から膜4を剥離することができない状態に対し、膜4の全応力(total stress)を制御することにより、第1の材質2と膜4との間の密着力が剥離可能な範囲まで低下する。その結果、従来のホトリソグラフィーを用いた方法のようなホトリソおよびエッチング工程での設備やプロセスコストが非常に高くなることが回避されるとともに、従来のUBM膜を選択的に粘着シートで除去する方法に比べ更に安定して剥離することができるようになる。このようにして、低コストに、所望の膜を配置することができる。
【0044】
より詳しくは、膜4の成膜後に図1(c)に示すように粘着シート7を貼着し、当該粘着シート7を剥がすことにより、第1の材質2上に位置する膜4は粘着シート7に被着させて下地表面から除去し、第2の材質3上に位置する膜4は粘着シート7の粘着力に抗して下地表面に残存させる。また、膜4の上に積層する膜5により膜4の全応力を調整することが可能である。さらに、膜4として、第1,第2の材質2,3に直接接触し、還元性を有する膜を用いると好ましい。
(ロ)電極の形成方法として、図1(b)に示すように、その表面に金属3と絶縁膜2とが露出されたシリコンウェハ1の表面上に金属膜4を、当該金属膜4の全応力が金属3上、絶縁膜2上においてともに増大するように成膜して、当該全応力の増大により金属膜4と絶縁膜2との密着力を低下させる。このとき、金属3と金属膜4との間の密着力、および絶縁膜2と金属膜4との間の密着力が強く、金属3から金属膜4を、また、絶縁膜2から金属膜4を剥離することができない状態に対し、金属膜4の全応力(total stress)を制御することにより、絶縁膜2と金属膜3との間の密着力が剥離可能な範囲まで低下する。この状態で図1(c)に示すように、シリコンウェハ1上に粘着シート7を貼着し、そして図5に示すように、当該粘着シート7を剥がすことにより絶縁膜2上に位置する金属膜4を粘着シート7に被着させてシリコンウェハ1上から剥離し、金属3上に位置する金属膜4をシリコンウェハ1上に残存させる。その結果、従来のホトリソグラフィーを用いた方法のようなホトリソおよびエッチング工程での設備やプロセスコストが非常に高くなることが回避されるとともに、従来のUBM膜を選択的に粘着シートで除去する方法に比べ更に安定して剥離することができるようになる。このようにして、剥離が容易で、かつ、低コストに、電極部の上に金属膜を配置することができる。
(ハ)電極の形成方法として、図1(a)に示すように、シリコン基板1の上において電極部3と絶縁膜2が露出した状態から、図1(b)に示すように、シリコン基板1の上に金属膜4を成膜し、さらに、金属膜4の上に、当該金属膜4と下地との界面にかかる応力を調整するための応力調整膜5を形成して、図1(c),(d)に示すように、電極部3の上の金属膜4を残し絶縁膜2の上の金属膜4を剥離するようにした。よって、金属膜4を成膜した後においては、電極部3と金属膜4との間の密着力、および絶縁膜2と金属膜4との間の密着力が強く、電極部3から金属膜4を、また、絶縁膜2から金属膜4を剥離することができない状態となっているが、応力調整膜5により、絶縁膜2と金属膜4との間の密着力が剥離可能な範囲まで低下する。詳しくは、金属膜4には引張応力(あるいは圧縮応力)が存在し、その応力にて金属膜4と下地の界面に高い応力が発生して界面での剥離が可能になる。その結果、従来のホトリソグラフィーを用いた方法のようなホトリソおよびエッチング工程での設備やプロセスコストが非常に高くなることが回避されるとともに、従来のUBM膜を選択的に粘着シートで除去する方法に比べ更に安定して剥離することができるようになる。
【0045】
このようにして、剥離が容易で、かつ、低コストに、電極部3の上に金属膜4,5,6が配置された構造の半導体装置、即ち、図12の縦型パワートランジスタを製造することができる。
(ニ)応力調整膜(金属膜)5をニッケル薄膜としたので、実用上好ましい。
(ホ)金属膜4と金属膜5の積層膜は全応力が100N/m以上となるようにしたので、実用上好ましい。
(ヘ)電極部3はアルミ薄膜(広くは、アルミニウムを主成分とする薄膜)であるので、実用上好ましい。
(ト)図12(a)に示すように、絶縁膜2の上の金属膜4を剥離した後において、図12(b)に示すように、シリコン基板1の上に保護膜37を堆積するとともに、当該保護膜37での電極部3aを露出させ、図12(c)に示すように、露出させた電極部3a上に、はんだ付けを行うものとしたので、実用上好ましい。
(チ)この場合において、図12(a)に示すように、応力調整膜5の上に、はんだ濡れ性の良好な金属膜6を形成したので、実用上好ましい。
(リ)図1(c),(d)に示すように、絶縁膜2の上の金属膜4を剥離する工程は、粘着シート7を用いて行うので、実用上好ましい。
【0046】
なお、電極部3aの代わりに配線部に適用してもよい。つまり、図12では、トランジスタセル上において、はんだ39を配置したが、これ以外の場所でもよい。図13は、トランジスタセル以外のアルミ配線3bの上にはんだ40を配置した例である。これを利用した場合、パワー素子以外でも、例えばフリップチップ実装を行う素子のバンプ用UBMとして利用可能である。
【0047】
また、絶縁膜2の上の金属膜4を剥離した後において、応力調整膜5を除去するようにしてもよい。
また、金属膜4に例えば白金を用いた場合、金属膜5および金属膜6は不要となる場合がある。これは、白金はそれ自身高い真応力(intrinsic stress)を持ち、かつ、金属膜よりも絶縁膜との密着性が低い。図14に示したデータは、白金単体の膜厚に対する白金とアルミの剥離率、および白金とSi酸化膜の剥離率の関係である。図14から、Pt膜厚が約220nm以上であればSi酸化膜上で剥離を生じさせることができることが分かる(酸化シリコン/アルミ/白金系においてPt膜厚を220nm以上とすることにより、酸化シリコン上のみに剥離を発生させることができる)。即ち、金属膜5が無くても、絶縁膜上を選択的に剥離可能である。特に、白金は、はんだ付け可能な金属であるため、金属膜5,6は不要である。このように、電極部(または配線部)と絶縁膜が露出した状態から、基板の上に、金属膜を成膜する際に、この金属膜の全応力(total stress)を制御し、その後、電極部(または配線部)の上の金属膜を残し絶縁膜の上の金属膜を剥離するようにしても、金属膜の全応力の制御にて、やはり、絶縁膜と金属膜との間の密着力が剥離可能な範囲まで低下でき、剥離が容易で、かつ、低コストに、電極部(または配線部)の上に金属膜を配置することができる。
(第2の実施の形態)
次に、第2の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0048】
図15には、本実施形態におけるダイオードの製造工程を示す。
第1の実施形態では電極部(または配線部)を構成する金属膜3はアルミ薄膜であり、その上に金属膜4を形成する例を示したが、本実施形態においては半導体基板であるシリコン基板50での不純物拡散領域51の上に金属膜4を配置している。つまり、第1の材質2は絶縁物であり、第2の材質51はシリコンであり、膜4は金属であり、絶縁物2は、シリコン基板50上に形成されてその開口部52内にシリコン51を露出させ、下地を構成している。
【0049】
図15(a)に示すように、P型シリコン基板50に一般的な半導体デバイス製造技術を用いてN型不純物拡散領域51を形成する。これにより、PN接合を有するダイオードが構成される。そして、第1の実施形態に示したものと同様の絶縁膜2を形成し、フォトリソグラフィー法により開口部52を形成する。さらに、フッ酸等により開口部52に形成される自然酸化膜を除去する。
【0050】
その後、図15(b)に示すように、アルミ薄膜を成膜しないで、金属膜4,5,6を順に成膜する(図2参照)。また、シリコン基板50の裏面に電極53を形成する。
【0051】
続いて、図15(c)に示すように、粘着シート7を貼り付ける。そして、図4,5に示した方法と同様な方法で粘着シート7をウェハ状基板50より引き剥がす。すると、図15(d)に示すように、絶縁膜2の開口部52のみに金属膜4,5,6を残すことができる。そして、図15(e)に示すように、金属膜4,5,6の部分の全面にはんだ付けを行い、はんだ54を実装する。
【0052】
さらに、図8を用いて説明を加える。図8には、チタン薄膜と絶縁膜(SiO2 )との間の付着力、および、チタン薄膜とシリコン基板との間の付着力を、それぞれ測定した結果も示すが、シリコン酸化膜上では100N/mで剥離を生じさせることができ、これに対し、シリコン基板の表面では、380N/mでも剥離は発生しないことが分かる。従って、チタン薄膜と絶縁膜間の付着力は、チタン薄膜とシリコン基板間の付着力より小さく、全応力が100N/m以上でチタン薄膜を粘着シート7を用いて引き剥がすと、絶縁膜上からは剥がれるが、シリコン基板上には残存することとなる。
(第3の実施の形態)
次に、第3の実施の形態を、第2の実施の形態との相違点を中心に説明する。
【0053】
図16には、本実施形態における半導体装置の製造工程を示す。図16は、図15(d)に示す部位ではなく、その周辺でのシリコン基板1に複数の素子を形成した回路(LSI等)の部分を示す。
【0054】
本実施形態では、第1の材質2は酸化シリコンであり、第2の材質60は窒化シリコンであり、膜4は金属である。
まず、図16(a)に示すように、シリコン基板1上に絶縁膜であるシリコン酸化膜2を熱酸化またはCVD法等より形成する。図には示していないが、トランジスタ等の素子形成の後、絶縁膜であるシリコン窒化膜60を形成し、シリコン窒化膜60における不要部分を除去し、その上に金属膜4,5,6を順に成膜する。この金属膜4,5,6は図2に示すと同様な多層構造である。この時、下層のチタン薄膜4がシリコン窒化膜60と密着性が良いことから、ニッケル薄膜5の膜厚を第1,第2の実施形態に比較して薄くすることができる。そして、図4,5に示す方法により金属膜4,5,6を剥がすと、チタン薄膜4とシリコン酸化膜2とは密着が良くないため、図16(b)に示すように、金属膜4,5,6はシリコン窒化膜60上のみに残存する。当然、LSI上にはシリコンと導通を得る部分も存在するためその部分の構造は図15(d)と同等の構造となる。
【0055】
なお、図16を用いて説明した技術を応用して図17に示すように、絶縁基板(ガラス基板等)70を用いることもできる。絶縁基板70の上にシリコン薄膜等の半導体薄膜71が形成され、この半導体薄膜71に素子(薄膜トランジスタなど)が配置され、さらに、半導体薄膜71の上の所定領域にシリコン窒化膜60が配置され、その上にのみ金属膜4,5,6を残存させている。このように、半導体基板上以外でも使用が可能である。
(第4の実施の形態)
次に、第4の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0056】
図18(a)に示すように、金属膜4,5,6の内部応力が極めて高い場合においては、図18(b)に示すように、金属膜4と絶縁膜2の付着性が極めて低くなるため、絶縁膜2上の金属膜4,5,6は自然剥離し、ウェハ状基板1から浮き上がる。そこで、ピンセット等により、その浮き上がった部分をつまみ、引き剥がす。このように、粘着シートを使用しなくても、金属膜3の上にのみ金属膜4,5,6を配置することができる。特に、金属膜4,5,6の下に、AuやPtなど極めて酸化しにくい金属膜を配置する場合には、その効果は顕著となる。
【0057】
このように、金属膜4,5,6の内部応力が極めて高い場合、粘着シートを用いなくても、自発的な剥離を利用して金属膜4,5,6を配置することができる。しかし、この場合でも、粘着シートを用いた方が、より容易で、確実に電極や配線をパターニングできる。
(第5の実施の形態)
次に、第5の実施の形態を、第4の実施の形態との相違点を中心に説明する。
【0058】
図19には、本実施形態における半導体装置の製造工程を示す。
本実施形態においては、第4の実施形態で自然剥離により剥離した金属膜80を他の基板82上に配置している。つまり、本実施形態では、自然剥離した金属膜80を、粘着シート81を用いて第2の基板82に配置する工程を含んでいる。即ち、粘着シート81に被着された膜80を基板82上に移設する工程を含んでいる。
【0059】
図19(a)に示すように、自然剥離した金属膜80を、粘着力の弱い粘着シート81に貼り付ける。また、ウェハ状の第2の基板82に対し、先の粘着力の弱い粘着シート81よりも粘着力の強い粘着剤83を塗布する。このとき、導電性の材料であると望ましい。さらに、図19(b)に示すように、粘着剤83の上部に先の粘着シート81に張り付いた金属膜80を貼り付ける。次に、図19(c)に示すように、粘着シート81を剥がす。すると、金属膜80が基板82側に配置される。
【0060】
このようにして、剥離した金属膜80を他素子の電極や配線として利用することができる。このとき、膜80が基板82上に粘着剤83を用いて固定される。
あるいは、図20(a)に示すように、自然剥離した金属膜90を粘着シート91に貼り付ける。そして、図20(b)に示すように、ウェハ状の第2の基板92に、粘着シート91に張り付いた金属膜90を貼り付ける。さらに、図20(c)に示すように、熱処理して、化合物層(シリサイド)93を形成する。そして、図20(d)に示すように、粘着シート91を剥がすと、金属膜90を第2の基板92に配置できる。このように、膜90と基板92との間の界面に両者の化合物93を形成して、膜90を基板92上に固定することができる。
(第6の実施の形態)
次に、第6の実施の形態を、第5の実施の形態との相違点を中心に説明する。
【0061】
図21には、本実施形態における半導体装置の製造工程を示す。
本実施形態においては、第4の実施形態で自然剥離した金属膜のパターン100を、粘着シート101を用いて第2の基板102に転写している。
【0062】
詳しくは、図21(a)に示すように、自然剥離した金属膜のパターン100を粘着シート(透明)101に貼り付ける。一方、ウェハ状の第2の基板102に、金属膜103を形成するとともに、その上にフォトレジストなどの感光樹脂材料104を塗布する。そして、図21(b)に示すように、基板102の上に先の粘着シート101を貼り付ける。さらに、光を照射(露光)する。次に、図21(c)に示すように、粘着シート101を剥がすとともに、感光部分のレジスト104を剥離する。そして、図21(d)に示すように、残ったレジスト104をマスクとして所定領域の金属膜103をエッチング除去する。さらに、図21(e)に示すように、レジスト104を除去する。
【0063】
このようにして、剥離パターンをマスクとして使用することができる。即ち、粘着シート101に被着された膜100によるパターン形状を用いて、基板102上に配置された感光性樹脂104を露光し、該感光性樹脂104にパターン形状を転写する。
【0064】
あるいは、図21(a)に示すように、自然剥離した金属膜のパターン100を粘着シート101に貼り付けるとともに、ウェハ状基板102に金属膜103と粘着材料104を塗布し、図21(b)に示すように、その上部に先の粘着シート101を貼り付ける。そして、図21(e)に示すように、粘着シート101ごとエッチングして金属膜のパターン100を転写する。
【0065】
なお、これまでの説明においては半導体基板(ウェハ)上に電極や配線のパターンを形成する場合について述べてきたが、配線用基板上に電極や配線のパターンを形成する場合に適用してもよい。
【図面の簡単な説明】
【図1】 第1の実施の形態における半導体装置の製造工程を示す図。
【図2】 要部の拡大図。
【図3】 成膜装置を説明するための斜視図。
【図4】 粘着シートの剥がし工程を説明するための斜視図。
【図5】 粘着シートの剥がし工程を説明するための断面図。
【図6】 テープ試験での剥離測定結果を示す図。
【図7】 有限要素法による応力測定結果を示す図。
【図8】 テープ試験での剥離測定結果を示す図。
【図9】 別例の剥き取り領域を示す図。
【図10】 別例の剥き取り領域を示す図。
【図11】 別例の粘着シートを説明するための図。
【図12】 第1の実施の形態における半導体装置の製造工程を示す図。
【図13】 第1の実施の形態における半導体装置を示す図。
【図14】 テープ試験での剥離測定結果を示す図。
【図15】 第2の実施の形態における半導体装置の製造工程を示す図。
【図16】 第3の実施の形態における半導体装置の製造工程を示す図。
【図17】 半導体装置を示す図。
【図18】 第4の実施の形態における半導体装置の製造工程を示す図。
【図19】 第5の実施の形態における半導体装置の製造工程を示す図。
【図20】 半導体装置の製造工程を示す図。
【図21】 第6の実施の形態における半導体装置の製造工程を示す図。
【符号の説明】
1…シリコン基板、2…絶縁膜、3…アルミ薄膜、4…金属膜、5…応力調整膜、6…金属膜、7…粘着シート、37…保護膜、39…はんだ、50…P型シリコン基板、51…N型不純物拡散領域、80…金属膜、81…粘着シート、82…第2の基板、90…金属膜、91…粘着シート、92…第2の基板、100…金属膜のパターン、101…粘着シート、102…第2の基板。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a film forming method and an electrode or wiring forming method, and more particularly, for example, to a technique of disposing a metal film in a desired region (for example, a bump forming region) on a substrate.
[0002]
[Prior art]
As a method for forming a metal electrode of a semiconductor device, a pattern formation method using photolithography is well known, whereby an electrode can be formed in a desired region. As another method, the difference in adhesion between the protective film and the base electrode is used when forming an under bump metal film for Cu bump (hereinafter referred to as UBM film) in the flip chip process. A method of selectively removing the UBM film with an adhesive sheet has also been proposed (Japanese Patent Laid-Open No. 10-64912).
[0003]
[Problems to be solved by the invention]
However, the above-described method for forming a metal electrode using photolithography has a problem that equipment and process costs in the photolithography and etching processes are very high. In addition, regarding a method of selectively removing the UBM film with an adhesive sheet, there is a demand for further stable peeling.
[0004]
Accordingly, an object of the present invention is to provide a method capable of arranging a desired film, electrode or wiring at a low cost.
[0005]
[Means for Solving the Problems]
In order to solve the above-described problem, a film is formed on the surface of the base on which the first material and the second material different from the first material are exposed, and the film located on the first material is removed. As a method of forming a film that selectively leaves the film positioned on the second material,Claim 1In the invention, the first material is an insulating film, the second material is a thin film mainly composed of aluminum, the film is titanium, vanadium, chromium, cobalt, zirconium, aluminum, tantalum, tungsten, platinum, or these A metal nitride or an alloy film containing these metals as a main component is used, and a nickel, copper, palladium, or alloy film containing these metals as a main component is laminated on the film as a stress adjusting film. Then, the stress applied to the interface between the film and the base is adjusted by the film thickness of the stress adjusting film, and the film on the insulating film is peeled off while leaving the film on the thin film containing aluminum as a main component. I am doing so.
According to a second aspect of the invention, the first material is an insulating film, the second material is silicon on a silicon substrate, and the film is titanium, vanadium, chromium, cobalt, zirconium, aluminum, tantalum, tungsten. , Platinum, or a nitride of these metals or an alloy containing these metals as a main component, and the insulating film is formed on a silicon substrate, exposing the silicon in the opening thereof to form the base. And a film of nickel, copper, palladium, or an alloy containing these metals as a main component is laminated on the film as a stress adjusting film, and the interface between the film and the base is determined by the film thickness of the stress adjusting film. By adjusting the stress applied to the film, the film on the insulating film is peeled off while leaving the film on the silicon.
In the invention of
Further, in the invention described in
According to these methods,When the film is formed on the surface of the base on which the first material and the second material different from the first material are exposed, the total stress of the film is adjusted so that the adhesion between the film and the first material The difference in adhesion between the film and the second material is controlled. That is, the adhesion between the film and the first material and the adhesion between the film and the second material are strong, and the film cannot be peeled off from the first material and from the second material. On the other hand, by controlling the total stress of the film, the adhesive force between the first material and the film is reduced to a range where peeling is possible. The total stress is a product of the film thickness and the internal stress (total stress = film thickness × internal stress).
[0006]
Then, the film located on the first material is removed, and the film located on the second material is selectively left.
As a result, it is avoided that the equipment and process costs in the photolithography and etching process are very high as in the conventional method using photolithography, and the conventional UBM film is selectively removed with an adhesive sheet. Compared to, it becomes possible to peel more stably. In this way, a desired film can be disposed at low cost.
[0010]
In addition, a metal film is formed on the substrate from the state in which the electrode portion or the wiring portion and the insulating film are exposed on the substrate, and the metal film on the electrode portion or the wiring portion is left on the insulating film. As a method for forming an electrode or wiring in which the metal film is peeled off, in the invention according to
In the invention according to
In the invention of claim 25, by using a silicon oxide film as the insulating film, a thin film mainly composed of aluminum as the electrode part or wiring part, and a platinum film having a film thickness of 220 nm or more as the metal film. Adjusting the total stress of the platinum film to reduce the adhesion between the silicon oxide film and the platinum film to a peelable range, leaving the platinum film on the thin film containing aluminum as a main component, The platinum film on the oxide film is peeled off.
Further, from the state in which the insulating film and the other insulating film are exposed on the substrate, a metal film is formed on the substrate, the metal film on the other insulating film is left, and the metal on the insulating film is left. As a method of forming an electrode or wiring that peels off the film,In the invention described in
According to these methods, on the substrateInsulating film and electrode part or wiring part, or insulating film and other insulating filmWhen a metal film is formed on the substrate from the exposed state, the electrode part or the wiring part and the metal filmOr other insulating film and metal filmAdhesive strength between the insulation film and the metal film is strong, and the electrode part or wiring partOr other insulating filmThe adhesion between the insulating film and the metal film is controlled by controlling the total stress of the metal film, compared to the conventional state where the metal film cannot be peeled off from the insulating film. Decreases to a range where peeling is possible. And electrode part or wiring partOr other insulating filmThe metal film on the insulating film is peeled off while leaving the metal film on the top.
[0011]
As a result, it is avoided that the equipment and process costs in the photolithography and etching process are very high as in the conventional method using photolithography, and the conventional UBM film is selectively removed with an adhesive sheet. Compared to, it becomes possible to peel more stably. In this manner, the metal film can be disposed on the electrode portion or the wiring portion at a low cost with easy peeling.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
[0016]
1A to 1D show a manufacturing process of a semiconductor device according to the present embodiment. In the present embodiment, a semiconductor device generally called a power element is embodied. Details of the semiconductor device will be described later.
[0017]
First, as shown in FIG. 1A, a
[0018]
In this way, the electrode part (aluminum thin film) 3 and the insulating
Further, heat treatment is performed so that good conduction can be obtained between the
[0019]
Subsequently, as shown in FIG. 1B,
[0020]
In FIG. 2, a
[0021]
In FIG. 2, a
[0022]
In FIG. 2, the
[0023]
The above-described three
[0024]
In addition, even if it is not the apparatus of the shape of FIG. 3, if it can convey without breaking a vacuum, it is realizable also in a different sputtering apparatus or vapor deposition apparatus.
[0025]
Then, after the
[0026]
Next, when the
[0027]
In FIG. 4, the pressure-
[0028]
The principle of peeling is as follows.
Titanium, which is the
[0029]
As described above, the desired electrode material is stably peeled only on the insulating
[0030]
As shown in FIG. 6, a titanium thin film frequently used as an electrode material is silicon oxide (SiO 2).2)), The peeling does not occur even if a peeling test using an adhesive tape is performed. However, a nickel thin film is laminated thereon to give a total stress of 100 N / m, and Ni / Ti / SiO2By adopting a structure, peeling with an adhesive tape becomes possible. The principle is clear from the calculation result of the finite element method shown in FIG. 7 (I. Kondo: J. Vac. Sci. Technol. A12 (1), 169, 1994). The region indicated by A in FIG. 7 is the portion with the highest stress. That is, there is a tensile stress in the sputtered Ni film, and a high tensile stress is generated at the interface between the titanium thin film and the base (the silicon substrate in FIG. 7), so that peeling at the Ti / Si interface becomes possible.
[0031]
In FIG. 7, the underlying material of the titanium thin film is a silicon substrate, which corresponds to a second embodiment to be described later. In the second embodiment, a titanium thin film / nickel thin film is formed on the silicon substrate. Is arranged.
[0032]
FIG. 8 shows the measurement results of the peeling rate with the adhesive tape when the total stress was changed when the titanium thin film was used. That is, the titanium
[0033]
As described above, the adhesion force between the
[0034]
Here, the total stress of the laminated film of the
[0035]
Moreover, as shown in FIGS. 9, 10, and 11 as a method of stripping the
[0036]
That is, as shown in FIG. 9, the periphery of the element formation region (semiconductor device formation region) 20 is defined as a metal film peeling region 21. In this case, the stripping areas 21 are continuous between the element forming areas 20 and the outer peripheral portion of the wafer-
[0037]
Further, when it is difficult to perform the process as shown in FIG. 9, as shown in FIG. 10, a stripping region 22 extending linearly is provided in the scribe portion, and stripping is performed from the Z direction. Then, the starting point of peeling can be clarified and peeling can be performed easily. It is also possible to perform stripping from a direction orthogonal to the scribe line (X or Y direction in the figure).
[0038]
In this case, as shown in FIG. 11, a
[0039]
As shown in FIG. 1 (d), after removing unnecessary portions of the
[0040]
In addition, the diffusion region described above may be N-type and P-type, but there is no problem in the function as an element. Although not shown in the figure, N+Mold region 31 is P+It is also possible to create an IGBT (Insulated Gate Bipolar Transistor) by making the mold region.
[0041]
Then, as shown in FIG. 12B, a
[0042]
Thus, the present embodiment has the following features.
(A) As a method of forming a film, as shown in FIG. 1B, a film is formed on the surface of the base on which the first material (insulator) 2 and the second material (metal) 3 different from the first material (insulator) 2 are exposed. (Metal) 4 is formed, and as shown in FIG. 1 (d), the
[0043]
That is, the adhesion force between the
[0044]
More specifically, after the
(B) As a method of forming the electrode, as shown in FIG. 1B, the
(C) As a method for forming an electrode, as shown in FIG. 1A, from the state in which the
[0045]
In this manner, a semiconductor device having a structure in which the
(D) Since the stress adjusting film (metal film) 5 is a nickel thin film, it is practically preferable.
(E) The laminated film of the
(F) Since the
(G) After the
(H) In this case, as shown in FIG. 12A, the
(I) As shown in FIGS. 1C and 1D, the step of peeling the
[0046]
In addition, you may apply to a wiring part instead of the
[0047]
Further, the
Further, when platinum is used for the
(Second Embodiment)
Next, the second embodiment will be described focusing on the differences from the first embodiment.
[0048]
FIG. 15 shows a manufacturing process of the diode in this embodiment.
In the first embodiment, the
[0049]
As shown in FIG. 15A, an N-type
[0050]
Thereafter, as shown in FIG. 15B, the
[0051]
Then, as shown in FIG.15 (c), the
[0052]
Further description will be given with reference to FIG. FIG. 8 shows a titanium thin film and an insulating film (SiO 22) And the adhesion force between the titanium thin film and the silicon substrate are also shown, but the separation can be caused at 100 N / m on the silicon oxide film. On the other hand, it can be seen that no peeling occurs on the surface of the silicon substrate even at 380 N / m. Therefore, the adhesive force between the titanium thin film and the insulating film is smaller than the adhesive force between the titanium thin film and the silicon substrate, and when the total stress is 100 N / m or more and the titanium thin film is peeled off using the
(Third embodiment)
Next, the third embodiment will be described with a focus on differences from the second embodiment.
[0053]
FIG. 16 shows a manufacturing process of the semiconductor device according to this embodiment. FIG. 16 shows not a part shown in FIG. 15D but a part of a circuit (LSI or the like) in which a plurality of elements are formed on the
[0054]
In the present embodiment, the
First, as shown in FIG. 16A, a
[0055]
Note that an insulating substrate (glass substrate or the like) 70 can be used as shown in FIG. 17 by applying the technique described with reference to FIG. A semiconductor
(Fourth embodiment)
Next, the fourth embodiment will be described with a focus on differences from the first embodiment.
[0056]
As shown in FIG. 18 (a), when the internal stress of the
[0057]
Thus, when the internal stress of the
(Fifth embodiment)
Next, the fifth embodiment will be described with a focus on differences from the fourth embodiment.
[0058]
FIG. 19 shows a manufacturing process of the semiconductor device according to this embodiment.
In the present embodiment, the
[0059]
As shown in FIG. 19A, the naturally peeled
[0060]
In this way, the peeled
Alternatively, as shown in FIG. 20A, the naturally peeled
(Sixth embodiment)
Next, the sixth embodiment will be described with a focus on differences from the fifth embodiment.
[0061]
FIG. 21 shows a manufacturing process of the semiconductor device according to this embodiment.
In the present embodiment, the
[0062]
Specifically, as shown in FIG. 21A, the naturally peeled
[0063]
In this way, the release pattern can be used as a mask. That is, the
[0064]
Alternatively, as shown in FIG. 21A, the naturally peeled
[0065]
In the above description, the case where the electrode or wiring pattern is formed on the semiconductor substrate (wafer) has been described. However, the present invention may be applied to the case where the electrode or wiring pattern is formed on the wiring substrate. .
[Brief description of the drawings]
FIG. 1 is a diagram showing a manufacturing process of a semiconductor device in a first embodiment.
FIG. 2 is an enlarged view of a main part.
FIG. 3 is a perspective view for explaining a film formation apparatus.
FIG. 4 is a perspective view for explaining an adhesive sheet peeling process.
FIG. 5 is a cross-sectional view for explaining an adhesive sheet peeling process.
FIG. 6 is a diagram showing a peel measurement result in a tape test.
FIG. 7 is a diagram showing a result of stress measurement by a finite element method.
FIG. 8 is a diagram showing a peel measurement result in a tape test.
FIG. 9 is a diagram showing another example of a stripping area.
FIG. 10 is a diagram showing another example of a stripping area.
FIG. 11 is a view for explaining another example of the pressure-sensitive adhesive sheet.
FIG. 12 is a diagram showing a manufacturing process of the semiconductor device in the first embodiment;
FIG. 13 illustrates a semiconductor device in a first embodiment.
FIG. 14 is a diagram showing a peel measurement result in a tape test.
FIG. 15 is a view showing a manufacturing process of the semiconductor device in the second embodiment;
FIG. 16 is a view showing a manufacturing process of the semiconductor device in the third embodiment;
FIG 17 illustrates a semiconductor device.
FIG. 18 is a diagram showing a manufacturing process of the semiconductor device in the fourth embodiment.
FIG. 19 is a diagram showing a manufacturing process of the semiconductor device in the fifth embodiment.
20 is a view showing a manufacturing process of a semiconductor device; FIG.
FIG. 21 is a diagram showing manufacturing steps of the semiconductor device in the sixth embodiment.
[Explanation of symbols]
DESCRIPTION OF
Claims (25)
前記第1の材質として絶縁膜(2)、前記第2の材質としてアルミニウムを主成分とする薄膜(3)、前記膜(4)としてチタン、バナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステン、白金、またはこれらの金属の窒化物やこれらの金属を主成分とする合金の膜を用いるとともに、該膜(4)の上に応力調整膜(5)としてニッケル、銅、パラジウム、またはこれらの金属を主成分とする合金の膜を積層し、該応力調整膜(5)の膜厚により前記膜(4)と下地との界面にかかる応力を調整して、前記アルミニウムを主成分とする薄膜(3)上の前記膜(4)を残し前記絶縁膜(2)の上の前記膜(4)を剥離することを特徴とする膜の形成方法。A film (4) is formed on the surface of the base on which the first material (2) and the second material ( 3) different from the first material (2) are exposed, and the film located on the first material (2) In the method of forming a film in which (4) is removed and the film (4) located on the second material ( 3 ) is selectively left.
The first material is an insulating film (2), the second material is a thin film (3) mainly composed of aluminum, and the film (4) is titanium, vanadium, chromium, cobalt, zirconium, aluminum, tantalum, tungsten. , Platinum, or nitrides of these metals or alloys of these metals as main components, and nickel, copper, palladium, or these as a stress adjusting film (5) on the film (4) A thin film containing aluminum as a main component by laminating an alloy film containing a metal as a main component and adjusting the stress applied to the interface between the film (4) and the base by the thickness of the stress adjusting film (5) (3) A method of forming a film, wherein the film (4) on the insulating film (2) is peeled off while leaving the film (4) on the top .
前記第1の材質として絶縁膜(2)、前記第2の材質としてシリコン基板(50)上のシリコン(51)、前記膜(4)としてチタン、バナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステン、白金、またはこれらの金属の窒化物やこれらの金属を主成分とする合金の膜を用い、前記絶縁膜(2)が、シリコン基板(50)上に形成されてその開口部(52)内に前記シリコン(51)を露出させて前記下地を構成するとともに、前記膜(4)の上に応力調整膜(5)としてニッケル、銅、パラジウム、またはこれらの金属を主成分とする合金の膜を積層し、該応力調整膜(5)の膜厚により前記膜(4)と下地との界面にかかる応力を調整して、前記シリコン(51)上の前記膜(4)を残し前記絶縁膜(2)の上の前記膜(4)を剥離することを特徴とする膜の形成方法。 Insulating film (2) as the first material, silicon (51) on the silicon substrate (50) as the second material, titanium, vanadium, chromium, cobalt, zirconium, aluminum, tantalum as the film (4), The insulating film (2) is formed on the silicon substrate (50) using tungsten, platinum, or a nitride of these metals or an alloy containing these metals as a main component, and the opening (52). The silicon (51) is exposed to form the base, and the stress adjusting film (5) on the film (4) is made of nickel, copper, palladium, or an alloy mainly composed of these metals. The film is laminated, and the stress applied to the interface between the film (4) and the base is adjusted by the film thickness of the stress adjustment film (5), leaving the film (4) on the silicon (51) and the insulation. film( Film formation method, which comprises peeling the film (4) on the).
前記第1の材質としてシリコン酸化膜(2)、前記第2の材質としてシリコン窒化膜(60)、前記膜(4)としてチタン、バナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステン、白金、またはこれらの金属の窒化物やこれらの金属を主成分とする合金の膜を用いるとともに、該膜(4)の上に応力調整膜(5)としてニッケル、銅、パラジウム、またはこれらの金属を主成分とする合金の膜を積層し、該応力調整膜(5)の膜厚により前記膜(4)と下地との界面にかかる応力を調整して、前記シリコン窒化膜(60)上の前記膜(4)を残し前記シリコン酸化膜(2)の上の前記膜(4)を剥離することを特徴とする膜の形成方法。 Silicon oxide film (2) as the first material, silicon nitride film (60) as the second material, titanium, vanadium, chromium, cobalt, zirconium, aluminum, tantalum, tungsten, platinum as the film (4), Alternatively, a nitride of these metals or a film of an alloy containing these metals as a main component is used, and nickel, copper, palladium, or these metals are mainly used as a stress adjusting film (5) on the film (4). An alloy film as a component is laminated, and the stress applied to the interface between the film (4) and the base is adjusted by the film thickness of the stress adjusting film (5), and the film on the silicon nitride film (60) is adjusted. (4) leaving the film (4) on the silicon oxide film (2), leaving a film forming method.
前記第1の材質としてシリコン酸化膜(2)、前記第2の材質としてアルミニウムを主成分とする薄膜(3)、前記膜(4)として膜厚が220nm以上の白金膜を用いることにより、該白金膜の全応力を調整し前記シリコン酸化膜(2)と前記白金膜の間の密着力を剥離可能な範囲まで低下させて、前記アルミニウムを主成分とする薄膜(3)上の前記白金膜を残し前記シリコン酸化膜(2)の上の前記白金膜を剥離することを特徴とする膜の形成方法。 By using a silicon oxide film (2) as the first material, a thin film (3) containing aluminum as a main component as the second material, and a platinum film having a thickness of 220 nm or more as the film (4), The platinum film on the thin film (3) containing aluminum as a main component by adjusting the total stress of the platinum film and reducing the adhesion between the silicon oxide film (2) and the platinum film to a peelable range. And forming the film on the silicon oxide film (2) by removing the platinum film.
前記電極部または配線部としてアルミニウムを主成分とする薄膜(3)、前記金属膜(4)としてチタン、バナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステン、白金、またはこれらの金属の窒化物やこれらの金属を主成分とする合金の膜を用いるとともに、該金属膜(4)の上に応力調整膜(5)としてニッケル、銅、パラジウム、またはこれらの金属を主成分とする合金の膜を積層し、該応力調整膜(5)の膜厚により前記金属膜(4)と下地との界面にかかる応力を調整して、前記アルミニウムを主成分とする薄膜(3)上の前記金属膜(4)を残し前記絶縁膜(2)の上の前記金属膜(4)を剥離することを特徴とする電極あるいは配線の形成方法。From a state in which the electrode portions (3) or the wiring part and the insulating film (2) is exposed in the top of the substrate (1), a metal film (4) on the said substrate (1), wherein the electrode portions (3 ) Or a method of forming an electrode or wiring in which the metal film (4) on the wiring portion is left and the metal film (4) on the insulating film (2) is peeled off .
A thin film (3) containing aluminum as a main component as the electrode part or wiring part, and titanium, vanadium, chromium, cobalt, zirconium, aluminum, tantalum, tungsten, platinum, or a nitride of these metals as the metal film (4) Or an alloy film containing these metals as a main component, and nickel, copper, palladium, or an alloy film containing these metals as a main component as a stress adjusting film (5) on the metal film (4). And the stress applied to the interface between the metal film (4) and the base is adjusted by the film thickness of the stress adjustment film (5), and the metal film on the thin film (3) containing aluminum as a main component (4) leaving the metal film (4) on the insulating film (2), leaving an electrode or wiring formation method.
前記電極部または配線部としてシリコン基板(50)での不純物拡散領域(51)、前記金属膜(4)としてチタン、バナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステン、白金、またはこれらの金属の窒化物やこれらの金属を主成分とする合金の膜を用いるとともに、該金属膜(4)の上に応力調整膜(5)としてニッケル、銅、パラジウム、またはこれらの金属を主成分とする合金の膜を積層し、該応力調整膜(5)の膜厚により前記金属膜(4)と下地との界面にかかる応力を調整して、前記不純物拡散領域(51)上の前記金属膜(4)を残し前記絶縁膜(2)の上の前記金属膜(4)を剥離することを特徴とする電極あるいは配線の形成方法。A metal film (4) is formed on the substrate (50) from the state in which the electrode portion (51) or the wiring portion and the insulating film (2) are exposed on the substrate (50), and the electrode portion (51 ) Or a method of forming an electrode or wiring in which the metal film (4) on the wiring portion is left and the metal film (4) on the insulating film (2) is peeled off.
Impurity diffusion region (51) in a silicon substrate (50) as the electrode portion or wiring portion, titanium, vanadium, chromium, cobalt, zirconium, aluminum, tantalum, tungsten, platinum, or these metals as the metal film (4) And an alloy film containing these metals as a main component, and nickel, copper, palladium, or these metals as a main component as a stress adjusting film (5) on the metal film (4). An alloy film is laminated, the stress applied to the interface between the metal film (4) and the base is adjusted by the film thickness of the stress adjustment film (5), and the metal film on the impurity diffusion region (51) ( 4) leaving the metal film (4) on the insulating film (2), leaving an electrode or wiring formation method.
前記絶縁膜としてシリコン酸化膜(2)、前記他の絶縁膜(60)としてシリコン窒化膜(60)、前記金属膜(4)としてチタン、バナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステン、白金、またはこれらの金属の窒化物やこれらの金属を主成分とする合金の膜を用いるとともに、該金属膜(4)の上に応力調整膜(5)としてニッケル、銅、パラジウム、またはこれらの金属を主成分とする合金の膜を積層し、該応力調整膜(5)の膜厚により前記金属膜(4)と下地との界面にかかる応力を調整して、前記シリコン窒化膜(60)上の前記金属膜(4)を残し前記シリコン酸化膜(2)の上の前記金属膜(4)を剥離することを特徴とする電極あるいは配線の形成方法。 Absolute Te smell on the substrate (1) Enmaku and (2) from another state where the insulating film (60) is exposed, a metal film (4) on the said substrate (1), said other insulating In the method of forming an electrode or wiring in which the metal film (4) on the film (60) is left and the metal film (4) on the insulating film (2) is peeled off,
Silicon oxide film (2) as the insulating film , silicon nitride film (60) as the other insulating film (60 ), titanium, vanadium, chromium, cobalt, zirconium, aluminum, tantalum, tungsten as the metal film (4), A film of platinum or a nitride of these metals or an alloy containing these metals as a main component is used, and nickel, copper, palladium, or these as a stress adjusting film (5) on the metal film (4) An alloy film containing a metal as a main component is laminated, and the stress applied to the interface between the metal film (4) and the base is adjusted by the film thickness of the stress adjusting film (5), and the silicon nitride film (60) A method for forming an electrode or wiring, wherein the metal film (4) on the silicon oxide film (2) is peeled off while leaving the metal film (4) on the top.
前記絶縁膜としてシリコン酸化膜(2)、前記電極部または配線部としてアルミニウムを主成分とする薄膜(3)、前記金属膜(4)として膜厚が220nm以上の白金膜を用いることにより、該白金膜の全応力を調整し前記シリコン酸化膜(2)と前記白金膜の間の密着力を剥離可能な範囲まで低下させて、前記アルミニウムを主成分とする薄膜(3)上の前記白金膜を残し前記シリコン酸化膜(2)の上の前記白金膜を剥離することを特徴とする電極あるいは配線の形成方法。 By using a silicon oxide film (2) as the insulating film, a thin film (3) mainly composed of aluminum as the electrode part or wiring part, and a platinum film having a thickness of 220 nm or more as the metal film (4), The platinum film on the thin film (3) containing aluminum as a main component by adjusting the total stress of the platinum film and reducing the adhesion between the silicon oxide film (2) and the platinum film to a peelable range. A method of forming an electrode or a wiring, wherein the platinum film on the silicon oxide film (2) is peeled off, leaving behind.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000143380A JP4788017B2 (en) | 1999-05-17 | 2000-05-16 | Film forming method and electrode or wiring forming method |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11-136190 | 1999-05-17 | ||
JP1999136190 | 1999-05-17 | ||
JP13619099 | 1999-05-17 | ||
JP2000143380A JP4788017B2 (en) | 1999-05-17 | 2000-05-16 | Film forming method and electrode or wiring forming method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001035854A JP2001035854A (en) | 2001-02-09 |
JP4788017B2 true JP4788017B2 (en) | 2011-10-05 |
Family
ID=26469832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000143380A Expired - Fee Related JP4788017B2 (en) | 1999-05-17 | 2000-05-16 | Film forming method and electrode or wiring forming method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4788017B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4578698B2 (en) * | 2001-02-22 | 2010-11-10 | 日東電工株式会社 | Metal electrode pattern forming method |
JP4704633B2 (en) * | 2001-09-27 | 2011-06-15 | 株式会社デンソー | Pattern forming method and pressure-sensitive adhesive sheet for metal film patterning |
JP4800529B2 (en) * | 2001-09-27 | 2011-10-26 | 株式会社デンソー | Pattern formation method |
JP7140143B2 (en) * | 2018-01-30 | 2022-09-21 | 昭和電工マテリアルズ株式会社 | Semiconductor device manufacturing method and film adhesive |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52126167A (en) * | 1976-04-15 | 1977-10-22 | Hitachi Ltd | Formation of electrode for semiconductor device |
JPS56169325A (en) * | 1980-05-29 | 1981-12-26 | Nec Home Electronics Ltd | Manufacture of semiconductor device |
JP3524221B2 (en) * | 1995-07-05 | 2004-05-10 | 富士通株式会社 | Method for manufacturing semiconductor device |
JPH1064912A (en) * | 1996-08-20 | 1998-03-06 | Matsushita Electric Ind Co Ltd | Production method of semiconductor device |
JPH11145173A (en) * | 1997-11-07 | 1999-05-28 | Sony Corp | Manufacture of semiconductor device |
-
2000
- 2000-05-16 JP JP2000143380A patent/JP4788017B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001035854A (en) | 2001-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4788017B2 (en) | Film forming method and electrode or wiring forming method | |
US6548386B1 (en) | Method for forming and patterning film | |
JP2000357699A (en) | Semiconductor device | |
US4310569A (en) | Method of adhesion of passivation layer to gold metalization regions in a semiconductor device | |
JP7283053B2 (en) | Silicon carbide semiconductor device, silicon carbide semiconductor assembly, and method for manufacturing silicon carbide semiconductor device | |
JP4774575B2 (en) | Pattern formation method | |
EP1061570B1 (en) | Semiconductor device with bumped contacts and manufacturing method thereof | |
JP3194793B2 (en) | Method for manufacturing semiconductor device | |
JP3544340B2 (en) | Method for manufacturing semiconductor device | |
JP4800529B2 (en) | Pattern formation method | |
JPH06196526A (en) | Manufacture of semiconductor device | |
JP3168400B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP2936680B2 (en) | Method for manufacturing semiconductor device | |
JP2020009823A (en) | Semiconductor device and manufacturing method thereof | |
JPS60176231A (en) | Electrode forming process of compound semiconductor element | |
JPH05299418A (en) | Manufacture of semiconductor device | |
KR100236713B1 (en) | Method for forming bump of semiconductor device | |
KR100876286B1 (en) | Semiconductor device and manufacturing method thereof | |
JPH08293521A (en) | Semiconductor device | |
JP3718261B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
JP2000232156A (en) | Manufacture of semiconductor device | |
JPS6246561A (en) | Manufacture of schottky barrier type semiconductor device | |
JPS5810836A (en) | Semiconductor device | |
JP2002075998A (en) | Method of manufacturing semiconductor device | |
JP3329148B2 (en) | Wiring formation method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060616 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100730 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100817 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101015 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110308 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110428 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110621 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110704 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140729 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |