JP4780990B2

JP4780990B2 - ディスプレイ装置

Info

Publication number: JP4780990B2
Application number: JP2005095281A
Authority: JP
Inventors: 潤上山口; 雅博鈴木
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-03-29
Filing date: 2005-03-29
Publication date: 2011-09-28
Anticipated expiration: 2025-03-29
Also published as: JP2006276440A

Description

本発明は、入力映像信号に多階調化処理を施す多階調化処理回路を備えたディスプレイ装置に関する。

表示デバイスとしてプラズマディスプレイパネルを採用したディスプレイ装置では、入力映像信号に対してディザ処理を施すことにより、視覚上における階調数を増加させて画質向上を図るようにしている。

例えば、ディザ処理においては、上下、左右に互いに隣接する４つの画素を１組とし、この１組の画素各々に対応した画素データに互いに異なる係数値からなる４つのディザ係数(例えば、０、１、２、３)を加算する。このディザ係数の加算が為されたディザ加算画素データに基づいて画素毎の発光制御を実施することにより、これら４つの画素を１画素として捉えた見かけ上の輝度階調数を増加させるのである。

しかしながら、画素データにディザ係数を加算すると、元の画素データとは何等関係のない疑似模様が視覚される、いわゆるディザノイズが発生する場合があり、画質を損ねてしまうという問題があった。

そこで、かかるディザノイズを低減させるべく、映像信号の平均輝度レベルに応じて、ディザ係数のパターン変更、又はディザマトリクスの大きさ変更等を行うようにした装置が提案された（例えば、特許文献１参照）
ところが、映像信号の平均輝度レベルに応じてディザ処理の方法を変更しても、この映像信号によって表される絵柄によってはディザノイズが生じてしまうという問題があった。
特開２００４−２５８０６９号公報

本発明は、かかる問題を解決すべく為されたものであり、画質を劣化させることなく入力映像信号に対して多階調化処理を施して良好な画像表示を行うことができるディスプレイ装置を提供することを目的とする。

請求項１に係る発明によるディスプレイ装置は、画素を担う複数の表示セルを備えたディスプレイデバイスを備えたディスプレイ装置であって、前記ディスプレイデバイスにおける単位画素ブロック毎に当該単位画素ブロック内の各画素位置に対応したディザ値からなるディザパターンを発生するディザ発生手段と、映像信号に基づく各画素毎の画素データに前記ディザ値を加算した加算結果に基づいて前記表示セルを発光させる表示駆動手段と、前記単位画素ブロック毎に前記画素データに基づく輝度勾配が所定の基準勾配よりも大であるか否かを検出する輝度勾配検出手段と、を有し、前記ディザ発生手段は、前記輝度勾配が前記基準勾配よりも小である場合には組織的ディザ処理法に基づくディザパターンを発生する一方、前記輝度勾配が前記基準勾配よりも大である場合には前記組織的ディザ処理法に基づくディザパターン以外のディザパターンを発生する。

単位画素ブロック内の輝度勾配が所定の基準勾配よりも大である場合と小である場合とで単位画素ブロック内の各画素位置に対応してディザ値を異なる値とする。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明によるディスプレイ装置の概略構成を示す図である。

図１において、画素データ変換回路１は、入力映像信号を所定のサンプリングクロックに応じてサンプリングして各画素毎の例えば１０ビットの画素データＰＤに変換し、これを多階調化処理回路２に供給する。多階調化処理回路２は、画素データＰＤに対して多階調化処理（後述する）を施して得られた多階調化画素データＭＰＤを表示駆動回路３に供給する。表示駆動回路３は、多階調化画素データＭＰＤに基づき、表示デバイス４を表示駆動すべき各種駆動信号を発生してこの表示デバイス４に供給する。表示デバイス４は、例えばＣＲＴ、プラズマディスプレイパネル、液晶パネル、エレクトロルミネッセンスディスプレイパネル等からなり、上記表示駆動回路３から供給された駆動信号に応じて上記入力映像信号に対応した画像を表示する。

図２は、多階調化処理回路２の内部構成を示す図である。

図２において、誤差拡散処理回路２５は、先ず、上記セレクタ２２から供給された画素データＰＤによる系列中から、図３に示す如き配置関係にある画素Ｇ(j,k)、Ｇ(j,k-1)、Ｇ(j-1,k-1)、Ｇ(j-1,k)、及びＧ(j-1,k+1)各々に対応した画素データを取り出す。次に、誤差拡散処理回路２５は、これら画素Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、及びＧ(j-1,k-1)各々に対応した画素データＰＤ中から、所定のｔビット分の下位ビット群（最下位ビットを含む）を夫々抽出する。次に、誤差拡散処理回路２５は、これら下位ビット群同士を重み付け加算して、下位ビット群重付加算値ＷＬを得る。次に、誤差拡散処理回路２５は、上記画素Ｇ(j,k)に対応した画素データＰＤ中から上記ｔビット分の下位ビット群を排除した上位ビット群を抽出する。そして、誤差拡散処理回路２５は、下位ビット群重付加算値ＷＬが所定値よりも大なる場合には「１」、小なる場合には「０」を上記の如き上位ビット群に加算し、その加算結果を誤差拡散処理画素データＥＤとしてディザ処理回路２６に供給する。

輝度勾配検出回路２７は、入力映像信号に基づく各画素毎の画素データＰＤに基づき、Ｎ行×Ｍ列の単位画素ブロック毎に、その単位画素ブロック内での輝度の勾配が所定の基準勾配よりも大であるか否かを判定し、その判定結果を示す輝度勾配検出信号ＨＤを生成する。

図４は、４行×４列の画素ブロック毎に輝度勾配を検出する場合に採用される輝度勾配検出回路２７の内部構成の一例を示す図である。

図４において、１画素遅延素子Ｄ１〜Ｄ１２各々は、供給された画素データを上記サンプリングクロックの１周期分だけ遅延して出力する。１ライン遅延素子ＤＨ１〜ＤＨ３各々は、供給された画素データを１水平走査期間分だけ遅延して出力する。

よって、図４に示す如き１画素遅延素子Ｄ１〜Ｄ１２及び１ライン遅延素子ＤＨ１〜ＤＨ３によれば、図５に示す４行×４列の画素ブロック内の画素Ｇ_(4,4)に対応した画素データＰＤ_(4,4)が画素データ変換回路１から供給された際には、
１画素遅延素子Ｄ３から画素Ｇ_(4,1)に対応した画素データＰＤ_(4,1)、
１画素遅延素子Ｄ２から画素Ｇ_(4,2)に対応した画素データＰＤ_(4,2)、
１画素遅延素子Ｄ１から画素Ｇ_(4,3)に対応した画素データＰＤ_(4,3)、
１画素遅延素子Ｄ６から画素Ｇ_(3,1)に対応した画素データＰＤ_(3,1)、
１画素遅延素子Ｄ５から画素Ｇ_(3,2)に対応した画素データＰＤ_(3,2)、
１画素遅延素子Ｄ４から画素Ｇ_(3,3)に対応した画素データＰＤ_(3,3)、
１ライン遅延素子ＤＨ１から画素Ｇ_(3,4)に対応した画素データＰＤ_(3,4)、
１画素遅延素子Ｄ９から画素Ｇ_(2,1)に対応した画素データＰＤ_(2,1)、
１画素遅延素子Ｄ８から画素Ｇ_(2,2)に対応した画素データＰＤ_(2,2)、
１画素遅延素子Ｄ７から画素Ｇ_(2,3)に対応した画素データＰＤ_(2,3)、
１ライン遅延素子ＤＨ２から画素Ｇ_(2,4)に対応した画素データＰＤ_(2,4)、
１画素遅延素子Ｄ１２から画素Ｇ_(1,1)に対応した画素データＰＤ_(1,1)、
１画素遅延素子Ｄ１１から画素Ｇ_(1,2)に対応した画素データＰＤ_(1,2)、
１画素遅延素子Ｄ１０から画素Ｇ_(1,3)に対応した画素データＰＤ_(1,3)、
１ライン遅延素子ＤＨ３から画素Ｇ_(1,4)に対応した画素データＰＤ_(1,4)、
各々が出力される。

差分器ＳＨ１は、図５に示す如き画素Ｇ_(1,1)に対応した画素データＰＤ_(1,1)と、この画素Ｇ_(1,1)の右横に隣接する画素Ｇ_(1,2)に対応した画素データＰＤ_(1,2)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ２は、図５に示す如き画素Ｇ_(1,2)に対応した画素データＰＤ_(1,2)と、この画素Ｇ_(1,2)の右横に隣接する画素Ｇ_(1,3)に対応した画素データＰＤ_(1,3)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ３は、図５に示す如き画素Ｇ_(1,3)に対応した画素データＰＤ_(1,3)と、この画素Ｇ_(1,3)の右横に隣接する画素Ｇ_(1,4)に対応した画素データＰＤ_(1,4)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ４は、図５に示す如き画素Ｇ_(2,1)に対応した画素データＰＤ_(2,1)と、この画素Ｇ_(2,1)の右横に隣接する画素Ｇ_(2,2)に対応した画素データＰＤ_(2,2)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ５は、図５に示す如き画素Ｇ_(2,2)に対応した画素データＰＤ_(2,2)と、この画素Ｇ_(2,2)の右横に隣接する画素Ｇ_(2,3)に対応した画素データＰＤ_(2,3)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ６は、図５に示す如き画素Ｇ_(2,3)に対応した画素データＰＤ_(2,3)と、この画素Ｇ_(2,3)の右横に隣接する画素Ｇ_(2,4)に対応した画素データＰＤ_(2,4)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ７は、図５に示す如き画素Ｇ_(3,1)に対応した画素データＰＤ_(3,1)と、この画素Ｇ_(3,1)の右横に隣接する画素Ｇ_(3,2)に対応した画素データＰＤ_(3,2)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ８は、図５に示す如き画素Ｇ_(3,2)に対応した画素データＰＤ_(3,2)と、この画素Ｇ_(3,2)の右横に隣接する画素Ｇ_(3,3)に対応した画素データＰＤ_(3,3)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ９は、図５に示す如き画素Ｇ_(3,3)に対応した画素データＰＤ_(3,3)と、この画素Ｇ_(3,3)の右横に隣接する画素Ｇ_(3,4)に対応した画素データＰＤ_(3,4)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ１０は、図５に示す如き画素Ｇ_(4,1)に対応した画素データＰＤ_(4,1)と、この画素Ｇ_(4,1)の右横に隣接する画素Ｇ_(4,2)に対応した画素データＰＤ_(4,2)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ１１は、図５に示す如き画素Ｇ_(4,2)に対応した画素データＰＤ_(4,2)と、この画素Ｇ_(4,2)の右横に隣接する画素Ｇ_(4,3)に対応した画素データＰＤ_(4,3)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ１２は、図５に示す如き画素Ｇ_(4,3)に対応した画素データＰＤ_(4,3)と、この画素Ｇ_(4,3)の右横に隣接する画素Ｇ_(4,4)に対応した画素データＰＤ_(4,4)との差分の絶対値を加算器ＡＤ１に供給する。

加算器ＡＤ１は、差分器ＳＨ１〜ＳＨ１２各々から供給された値の総和を求め、これを、画面水平方向における輝度の勾配を示す水平方向輝度勾配信号Ｈｇとして加算器ＡＤ３及び比較器ＣＭ１に供給する。比較器ＣＭ１は、かかる水平方向輝度勾配信号Ｈｇにて示される値が基準水平勾配値Ｔ_Hよりも大であるか否かを判定する。この際、水平方向輝度勾配信号Ｈｇにて示される値が基準水平勾配値Ｔ_Hよりも小であると判定された場合、比較器ＣＭ１は、水平方向における輝度勾配が小であることを示す論理レベル０の水平勾配検出信号ＨＧＤを生成する。一方、上記水平方向輝度勾配信号Ｈｇにて示される値が基準水平勾配値Ｔ_Hよりも大であると判定された場合には、比較器ＣＭ１は、水平方向における輝度勾配が大であることを示す論理レベル１の水平勾配検出信号ＨＧＤを生成する。比較器ＣＭ１は、かかる水平勾配検出信号ＨＧＤをＯＲゲート回路ＯＲに供給する。

差分器ＳＶ１は、図５に示す如き画素Ｇ_(1,1)に対応した画素データＰＤ_(1,1)と、この画素Ｇ_(1,1)の真下に隣接する画素Ｇ_(2,1)に対応した画素データＰＤ_(2,1)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ２は、図５に示す如き画素Ｇ_(1,2)に対応した画素データＰＤ_(1,2)と、この画素Ｇ_(1,2)の真下に隣接する画素Ｇ_(2,2)に対応した画素データＰＤ_(2,2)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ３は、図５に示す如き画素Ｇ_(1,3)に対応した画素データＰＤ_(1,3)と、この画素Ｇ_(1,3)の真下に隣接する画素Ｇ_(2,3)に対応した画素データＰＤ_(2,3)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ４は、図５に示す如き画素Ｇ_(1,4)に対応した画素データＰＤ_(1,4)と、この画素Ｇ_(1,4)の真下に隣接する画素Ｇ_(2,4)に対応した画素データＰＤ_(2,4)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ５は、図５に示す如き画素Ｇ_(2,1)に対応した画素データＰＤ_(2,1)と、この画素Ｇ_(2,1)の真下に隣接する画素Ｇ_(3,1)に対応した画素データＰＤ_(3,1)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ６は、図５に示す如き画素Ｇ_(2,2)に対応した画素データＰＤ_(2,2)と、この画素Ｇ_(2,2)の真下に隣接する画素Ｇ_(3,2)に対応した画素データＰＤ_(3,2)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ７は、図５に示す如き画素Ｇ_(2,3)に対応した画素データＰＤ_(2,3)と、この画素Ｇ_(2,3)の真下に隣接する画素Ｇ_(3,3)に対応した画素データＰＤ_(3,3)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ８は、図５に示す如き画素Ｇ_(2,4)に対応した画素データＰＤ_(2,4)と、この画素Ｇ_(2,4)の真下に隣接する画素Ｇ_(3,4)に対応した画素データＰＤ_(3,4)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ９は、図５に示す如き画素Ｇ_(3,1)に対応した画素データＰＤ_(3,1)と、この画素Ｇ_(3,1)の真下に隣接する画素Ｇ_(4,1)に対応した画素データＰＤ₍₄,₁₎との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ１０は、図５に示す如き画素Ｇ_(3,2)に対応した画素データＰＤ_(3,2)と、この画素Ｇ_(3,2)の真下に隣接する画素Ｇ_(4,2)に対応した画素データＰＤ_(4,2)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ１１は、図５に示す如き画素Ｇ_(3,3)に対応した画素データＰＤ_(3,3)と、この画素Ｇ_(3,3)の真下に隣接する画素Ｇ_(4,3)に対応した画素データＰＤ_(4,3)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ１２は、図５に示す如き画素Ｇ_(3,4)に対応した画素データＰＤ_(3,4)と、この画素Ｇ_(3,4)の真下に隣接する画素Ｇ_(4,4)に対応した画素データＰＤ_(4,4)との差分の絶対値を加算器ＡＤ２に供給する。

加算器ＡＤ２は、差分器ＳＶ１〜ＳＨ１２各々から供給された値の総和を求め、これを、画面垂直方向における輝度の勾配を示す垂直方向輝度勾配信号Ｖｇとして加算器ＡＤ３及び比較器ＣＭ２に供給する。比較器ＣＭ２は、かかる垂直方向輝度勾配信号Ｖｇにて示される値が基準垂直勾配値Ｔ_Vよりも大であるか否かを判定する。この際、垂直方向輝度勾配信号Ｖｇにて示される値が基準垂直勾配値Ｔ_Vよりも小であると判定された場合、比較器ＣＭ２は、垂直方向における輝度勾配が小であることを示す論理レベル０の垂直勾配検出信号ＶＧＤを生成する。一方、上記垂直方向輝度勾配信号Ｖｇにて示される値が基準水平勾配値Ｔ_Hよりも大であると判定された場合には、比較器ＣＭ２は、垂直方向における輝度勾配が大であることを示す論理レベル１の垂直勾配検出信号ＶＧＤを生成する。比較器ＣＭ２は、かかる垂直勾配検出信号ＶＧＤをＯＲゲート回路ＯＲに供給する。

加算器ＡＤ３は、上記水平方向輝度勾配信号Ｈｇ及び上記垂直方向輝度勾配信号Ｖｇを加算した加算結果を係数乗算器ＭＰＸに供給する。係数乗算器ＭＰＸは、かかる加算結果に（１／２）を乗算した乗算結果を、画面斜め方向における輝度の勾配を示す斜め方向輝度勾配信号Ｎｇとして比較器ＣＭ３に供給する。比較器ＣＭ３は、かかる斜め方向輝度勾配信号Ｎｇにて示される値が基準斜め勾配値Ｔ_Nよりも大であるか否かを判定する。この際、斜め方向輝度勾配信号Ｎｇにて示される値が基準斜め勾配値Ｔ_Nよりも小であると判定された場合、比較器ＣＭ３は、斜め方向における輝度勾配が小であることを示す論理レベル０の斜め勾配検出信号ＮＧＤを生成する。一方、上記斜め方向輝度勾配信号Ｎｇにて示される値が基準斜め勾配値Ｔ_Nよりも大であると判定された場合には、比較器ＣＭ３は、斜め方向における輝度勾配が大であることを示す論理レベル１の斜め勾配検出信号ＮＧＤを生成する。比較器ＣＭ３は、かかる斜め勾配検出信号ＮＧＤをＯＲゲート回路ＯＲに供給する。ＯＲゲート回路ＯＲは、上記水平勾配検出信号ＨＧＤ、垂直勾配検出信号ＶＧＤ、及び斜め勾配検出信号ＮＧＤ各々の内の少なくとも１つが論理レベル１である場合には輝度勾配が大であることを示す論理レベル１の輝度勾配検出信号ＨＤを生成する。一方、上記水平勾配検出信号ＨＧＤ、垂直勾配検出信号ＶＧＤ、及び斜め勾配検出信号ＮＧＤ各々が全て論理レベル０である場合には輝度勾配が小であることを示す論理レベル０の輝度勾配検出信号ＨＤを生成する。

すなわち、図４に示す如き構成により、輝度勾配検出回路２７は、先ず４行×４列の単位画素ブロック毎に、その単位画素ブロック内での垂直方向、水平方向及び斜め方向の各方向毎に互いに隣接する画素に対応した画素データ同士の輝度差の総和（Ｈｇ、Ｖｇ、Ｎｇ）を求める。次に、輝度勾配検出回路２７は、各方向毎に、かかる輝度差の総和が基準勾配値（Ｔ_H、Ｔ_V、Ｔ_N）よりも大であるか否かを判定することにより、単位画素ブロック内での輝度勾配が大であるか否かを各方向毎に検出する（ＨＧＤ、ＶＧＤ、ＮＧＤ）。ここで、輝度勾配検出回路２７は、これら垂直方向、水平方向及び斜め方向の内の少なくとも１の方向において輝度勾配が大であると判定された場合には、この単位画素ブロック内での輝度勾配が大であることを示す論理レベル１の輝度勾配検出信号ＨＤを生成する。一方、これら垂直方向、水平方向及び斜め方向の全ての方向において輝度勾配が小であると判定された場合には、輝度勾配検出回路２７は、この単位画素ブロック内での輝度勾配が小であることを示す論理レベル０の輝度勾配検出信号ＨＤを生成する。輝度勾配検出回路２７は、かかる輝度勾配検出信号ＨＤをディザ処理回路２６に供給する。

ディザ処理回路２６は、第１ディザ発生回路２６１、第２ディザ発生回路２６２、セレクタ２６３、加算器２６４及び上位ビット抽出回路２６５から構成される。

第１ディザ発生回路２６１は、組織ディザ処理法に基づき、図５に示す如き４行×４列の単位画素ブロック内の各画素位置Ｇ_(1,1)〜Ｇ_(4,4)に対応させて１６個のディザ値Ａ_(1,1)〜Ａ_(4,4)を発生し、順次、セレクタ２６３に供給する。

例えば第１ディザ発生回路２６１は、図６（ａ）に示す如き、
Ａ_(1,1)：０
Ａ_(1,2)：８
Ａ_(1,3)：２
Ａ_(1,4)：１０
Ａ_(2,1)：１２
Ａ_(2,2)：４
Ａ_(2,3)：１４
Ａ_(2,4)：６
Ａ_(3,1)：３
Ａ_(3,2)：１１
Ａ_(3,3)：１
Ａ_(3,4)：９
Ａ_(4,1)：１５
Ａ_(4,2)：７
Ａ_(4,3)：１３
Ａ_(4,4)：５
なる値を有するディザ値Ａ_(1,1)〜Ａ_(4,4)を発生する。

第２ディザ発生回路２６２は、図５に示す如き４行×４列の単位画素ブロック内の各画素位置Ｇ_(1,1)〜Ｇ_(4,4)に対応させてディザ値Ｂ_(1,1)〜Ｂ_(4,4)を発生し、順次、セレクタ２６３に供給する。

例えば第２ディザ発生回路２６２は、図６（ｂ）に示す如き、
Ｂ_(1,1)：０
Ｂ_(1,2)：４
Ｂ_(1,3)：８
Ｂ_(1,4)：１２
Ｂ_(2,1)：６
Ｂ_(2,2)：２
Ｂ_(2,3)：１４
Ｂ_(2,4)：１０
Ｂ_(3,1)：９
Ｂ_(3,2)：１３
Ｂ_(3,3)：１
Ｂ_(3,4)：５
Ｂ_(4,1)：１５
Ｂ_(4,2)：１１
Ｂ_(4,3)：７
Ｂ_(4,4)：３
なる値を有するディザ値Ｂ_(1,1)〜Ｂ_(4,4)を発生する。

すなわち、第１ディザ発生回路２６１及び第２ディザ発生回路２６２は共に、４行×４列の単位画素ブロック毎に「０」〜「１５」なる１６種類のディザ値（Ａ_(1,1)〜Ａ_(4,4)、Ｂ_(1,1)〜Ｂ_(4,4)）を生成する。ところが、第１ディザ発生回路２６１と第２ディザ発生回路２６２とでは、図６（ａ）及び図６（ｂ）に示すように、単位画素ブロック内の画素位置Ｇ_(1,1)〜Ｇ_(4,4)に対応させて発生すべきディザ値が互いに異なっている。この際、図６（ａ）に示す如きディザ値Ａ_(1,1)〜Ａ_(4,4)による単位画素ブロック毎のディザパターンは組織的ディザ処理法に基づくものであるが、図６（ｂ）に示す如きディザ値Ｂ_(1,1)〜Ｂ_(4,4)による単位画素ブロック毎のディザパターンは、組織的ディザ処理法においては適用されない特殊なディザパターンである。

セレクタ２６３は、上記ディザ値Ａ_(1,1)〜Ａ_(4,4)、及びディザ値Ｂ_(1,1)〜Ｂ_(4,4)の内から、上記輝度勾配検出信号ＨＤに応じた一方を選択し、選択した方のディザ値群（Ａ_(1,1)〜Ａ_(4,4)、又はＢ_(1,1)〜Ｂ_(4,4)）を加算器２６４に供給する。すなわち、輝度勾配が小であることを示す論理レベル０の輝度勾配検出信号ＨＤが供給された場合には、セレクタ２６３は、ディザ値Ａ_(1,1)〜Ａ_(4,4)及びＢ_(1,1)〜Ｂ_(4,4)の内から、ディザ値Ａ_(1,1)〜Ａ_(4,4)を選択して加算器２６４に中継供給する。一方、輝度勾配が大であることを示す論理レベル１の輝度勾配検出信号ＨＤが供給された場合には、セレクタ２６３は、ディザ値Ｂ_(1,1)〜Ｂ_(4,4)を選択して加算器２６４に中継供給する。

加算器２６４は、上記誤差拡散処理回路２５から供給された上記誤差拡散処理画素データＥＤに、セレクタ２６３から供給されたディザ値Ａ_(1,1)〜Ａ_(4,4)、又はＢ_(1,1)〜Ｂ_(4,4)を加算して得られた加算結果をディザ加算画素データとして上位ビット抽出回路２６５に供給する。尚、加算器２６４は、各画素に対応した誤差拡散処理画素データＥＤに、その画素位置に対応したディザ値（Ａ_(1,1)〜Ａ_(4,4)、Ｂ_(1,1)〜Ｂ_(4,4)）を加算する。上位ビット抽出回路２６５は、かかるディザ加算画素データ中から、所定のビット数からなる上位ビット群（最上位ビットを含む）を抽出し、これを上記多階調化画素データＭＰＤとして出力する。

以上の如く、図２に示される多階調化処理回路２は、画素データに対してディザ処理を施すにあたり、単位画素ブロック内の輝度勾配が所定の基準勾配よりも大である場合と小である場合とで、単位画素ブロック内の各画素位置に対応づけして発生するディザ値を異ならせるようにしている。

すなわち、多階調化処理回路２は、輝度勾配が所定の基準勾配よりも小となる、いわゆる輝度の高低幅が小なる絵柄に対応した映像信号が供給された場合には、図６（ａ）に示す如き組織的ディザ処理法に適用したディザパターンを有するディザ値Ａ_(1,1)〜Ａ_(4,4)を用いたディザ処理を各画素に対応した画素データに施す。

ここで、４行×４列の単位画素ブロック毎に、図６（ａ）に示す如きディザパターンを有するディザ値Ａ_(1,1)〜Ａ_(4,4)を用いたディザ処理を、この単位画素ブロック内での輝度勾配が小なる図７（ａ）に示す如き画素データＰＤに施すと、図７（ｂ）に示す如き多階調化画素データＭＰＤが生成される。この際、図７（ｂ）に示す多階調化画素データＭＰＤにおける単位画素ブロック内での平均輝度は「８」となり、図７（ａ）に示す如き画素データＰＤに基づく単位画素ブロック内での平均輝度と同一となる。一方、かかる単位画素ブロック内での輝度勾配が比較的大なる図７（ｃ）に示す如き画素データＰＤに対して、図６（ａ）に示す如きディザ値Ａ_(1,1)〜Ａ_(4,4)を用いたディザ処理を施すと、図７（ｄ）に示す如き多階調化処理画素データＭＰＤが生成される。ところが、図７（ｄ）に示す多階調化処理画素データＭＰＤにおける単位画素ブロック内での平均輝度は「１７」となり、図７（ｃ）に示す如き画素データＰＤに基づく単位画素ブロック内での平均輝度「１５」とは異なる輝度レベルとなってしまい、正しい画像が表示されない場合が生じる。

そこで、単位画素ブロック内での輝度勾配が比較的大なる画素データＰＤが供給された場合には、図６（ａ）に代わり図６（ｂ）に示すディザパターンを有するディザ値Ｂ_(1,1)〜Ｂ_(4,4)を用いたディザ処理を入力画素データに対して施すようにする。すなわち、単位画素ブロック内での輝度勾配が比較的大なる図８（ａ）に示す如き画素データＰＤに対してディザ値Ｂ_(1,1)〜Ｂ_(4,4)を用いたディザ処理を施すことにより、図８（ｂ）に示す如く、単位画素ブロック内の平均輝度レベルが図８（ａ）に示す画素データＰＤと同一の輝度レベル「１５」となる多階調化処理画素データＭＰＤが生成されるのである。

要するに、多階調化処理回路２は、単位画素ブロック内の輝度勾配が所定の基準勾配よりも大である場合と小である場合とで、この単位画素ブロック内の各画素位置に対応して発生するディザ値を異ならせることにより、周期的なフリッカやノイズを回避しているのである。

本発明によるディスプレイ装置の概略構成を示す図である。図１に示されるディスプレイ装置に搭載されている多階調化処理回路２の構成を示す図である。図２に示される誤差拡散処理回路２５における誤差拡散処理を説明する為の図である。図２に示される輝度勾配検出回路２７の回路構成の一例を示す図である。４行×４列の単位画素ブロックを示す図である。第１ディザ発生回路２６１が４行×４列の単位画素ブロック内の各画素位置に対応させて発生するディザ値、並びに第２ディザ発生回路２６２が単位画素ブロック内の各画素位置に対応させて発生するディザ値の一例を夫々示す図である。ディザ処理回路２６によるディザ処理結果の一例を示す図である。ディザ処理回路２６によるディザ処理結果の一例を示す図である。

符号の説明

２多階調化処理回路
２５誤差拡散処理回路
２６ディザ処理回路
２７輝度勾配検出回路
２６１第１ディザ発生回路
２６２第２ディザ発生回路
２６３セレクタ
２６４加算器

Claims

画素を担う複数の表示セルを備えたディスプレイデバイスを備えたディスプレイ装置であって、
前記ディスプレイデバイスにおける単位画素ブロック毎に当該単位画素ブロック内の各画素位置に対応したディザ値からなるディザパターンを発生するディザ発生手段と、映像信号に基づく各画素毎の画素データに前記ディザ値を加算した加算結果に基づいて前記表示セルを発光させる表示駆動手段と、前記単位画素ブロック毎に前記画素データに基づく輝度勾配が所定の基準勾配よりも大であるか否かを検出する輝度勾配検出手段と、を有し、
前記ディザ発生手段は、前記輝度勾配が前記基準勾配よりも小である場合には組織的ディザ処理法に基づくディザパターンを発生する一方、前記輝度勾配が前記基準勾配よりも大である場合には前記組織的ディザ処理法に基づくディザパターン以外のディザパターンを発生することを特徴とするディスプレイ装置。
前記輝度勾配検出手段は、前記単位画素ブロック内の水平方向における水平輝度勾配を検出する手段と垂直方向における垂直輝度勾配を検出する手段と斜め方向における斜め輝度勾配を検出する手段とを有し、
前記ディザ発生手段は、前記水平輝度勾配、前記垂直輝度勾配及び前記斜め輝度勾配の内の少なくとも１つが前記基準勾配よりも大である場合と、前記水平輝度勾配、前記垂直輝度勾配及び前記斜め輝度勾配の全てが前記基準勾配よりも小である場合とで前記単位画素ブロック内の各画素位置に対応して前記ディザ値を異なる値とすることを特徴とする請求項１記載のディスプレイ装置。