JP4765003B2

JP4765003B2 - Multiprocessor system

Info

Publication number: JP4765003B2
Application number: JP2006071501A
Authority: JP
Inventors: 聡甲斐
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2006-03-15
Filing date: 2006-03-15
Publication date: 2011-09-07
Anticipated expiration: 2026-03-15
Also published as: JP2007249547A

Description

本発明は、電子機器や電子システムに組み込まれるマルチプロセッサシステムに関する。 The present invention relates to a multiprocessor system incorporated in an electronic device or an electronic system.

図１２は、従来のマルチプロセッサシステムの構成を示すブロック図である。この図１２に示すマルチプロセッサシステムは、非特許文献１でも略同様の構成例が紹介されている組込み用マルチプロセッサシステムの典型的な構成例である。
図１２に示すマルチプロセッサシステムは、各々が半導体チップにより形成されたｎ個のプロセッサ１Ａ〜１Ｎと、これらプロセッサ１Ａ〜１Ｎの各内部に、半導体チップ内のＣＰＵ（中央処理装置）である演算プロセッサ１１Ａ〜１１Ｎと、これら演算プロセッサ１１Ａ〜１１Ｎに接続された読書き可能な内蔵メモリ１２Ａ〜１２Ｎと、外部バスＩＦ１３Ａ〜１３Ｎとを有し、また、各外部バスＩＦ（インタフェース）１３Ａ〜１３Ｎにローカルバス４Ａ〜４Ｎを介して接続されたイネーブル付バスドライバ４１Ａ〜４１Ｎ、Ｅ²ＰＲＯＭ(Electrically Erasable Programmable Read-Only Memory)等のローカルメモリ４２Ａ〜４２Ｎ及びローカルＩ／Ｏ(Input／Output)４３Ａ〜４３Ｎと、更に、イネーブル付バスドライバ４１Ａ〜４１Ｎから共通バス９を介して接続された共有メモリ２と、各外部バスＩＦ１３Ａ〜１３Ｎに接続されたアクセス調停装置３とを備えて構成されている。 FIG. 12 is a block diagram showing a configuration of a conventional multiprocessor system. The multiprocessor system shown in FIG. 12 is a typical configuration example of an embedded multiprocessor system whose non-patent document 1 introduces a substantially similar configuration example.
The multiprocessor system shown in FIG. 12 includes n processors 1A to 1N each formed of a semiconductor chip, and an arithmetic processor that is a CPU (central processing unit) in the semiconductor chip inside each of the processors 1A to 1N. 11A to 11N, read / write internal memories 12A to 12N connected to these arithmetic processors 11A to 11N, and external bus IFs 13A to 13N, and local to each external bus IF (interface) 13A to 13N Bus drivers with enable 41A to 41N connected via buses 4A to 4N, local memories 42A to 42N such as E ² PROM (Electrically Erasable Programmable Read-Only Memory), and local I / O (Input / Output) 43A to 43N And bus drivers 41A to 41N with enable via the common bus 9. And shared memory 2 is continued, and is configured by a arbiter 3 connected to each external bus IF13A～13N.

なお、以下の説明において各構成要素の数字符号の後ろに付したＡ〜Ｎ等のサフィックスは省略する場合もある。
更に説明すると、外部バスＩＦ１３Ａ〜１３Ｎは、各プロセッサ１Ａ〜１Ｎ、即ち半導体チップの外部のバスへのアクセス制御を行う半導体チップ内のインタフェースコントローラである。共通バス９は、各プロセッサ１Ａ〜１Ｎが共有メモリ２へアクセスする時に使用する共通のバスである。 In the following description, suffixes such as A to N attached after the numerical symbols of the constituent elements may be omitted.
More specifically, the external bus IFs 13A to 13N are interface controllers in the semiconductor chip that perform access control to the processors 1A to 1N, that is, the buses outside the semiconductor chip. The common bus 9 is a common bus used when the processors 1A to 1N access the shared memory 2.

アクセス調停装置３は、複数のアクセス要求があった場合に、１つのアクセスのみ選択して許可する調停を行う。このアクセス調停装置３と各プロセッサ１Ａ〜１Ｎ間のアクセス要求信号５Ａ〜５Ｎは、アクセス許可を要求する信号であり、アクセス許可信号６Ａ〜６Ｎは、アクセス許可の要求信号５Ａ〜５Ｎに対するアクセスを許可する信号である。
このマルチプロセッサシステムでは、ｎ個のプロセッサ１Ａ〜１Ｎで共通に使用する共有メモリ２を備え、各プロセッサ１Ａ〜１Ｎによって共有メモリ２の予め約束されたアドレスに書込み又は読出しを行うことで、データの共有と交換を行っている。 The access arbitration device 3 performs arbitration that selects and permits only one access when there are a plurality of access requests. Access request signals 5A to 5N between the access arbitration device 3 and the processors 1A to 1N are signals requesting access permission, and the access permission signals 6A to 6N permit access to the access permission request signals 5A to 5N. Signal.
This multiprocessor system includes a shared memory 2 that is commonly used by n processors 1A to 1N, and each processor 1A to 1N writes or reads data at a predetermined promised address of the shared memory 2 to thereby store data. Sharing and exchanging.

共有メモリ２及び共通バス９は、各プロセッサ１Ａ〜１Ｎで同時に使用することが出来ないため、アクセス調停装置３が設けられている。共有メモリ２へアクセスしたいプロセッサ（例えば１Ａ）は、第１ステップとしてアクセス要求信号５Ａを出力し、第２ステップでアクセス調停装置３からアクセス許可信号６Ａを受け取ったら、第３ステップでイネーブル付バスドライバ４１Ａを開き、共通バス９を介して共有メモリ２への読書きを行う。 Since the shared memory 2 and the common bus 9 cannot be used simultaneously by the processors 1A to 1N, the access arbitration device 3 is provided. A processor (for example, 1A) that wants to access the shared memory 2 outputs the access request signal 5A as the first step. When the access permission signal 6A is received from the access arbitration device 3 in the second step, the enabled bus driver in the third step. 41A is opened, and the shared memory 2 is read and written via the common bus 9.

プロセッサ１Ａ〜１Ｎがローカルに使用するローカルメモリ４２Ａ〜４２Ｎ又はローカルＩ／Ｏ４３Ａ〜４３Ｎにアクセスする際は、イネーブル付バスドライバ４１Ａ〜４１Ｎは閉じており、共通バス９へは影響を与えない。
各プロセッサ１Ａ〜１Ｎで同時に２つ以上のアクセス要求が重なった場合には、アクセス調停装置３が決められた規則に従いアクセス要求の内の１つを選択して、それに対するアクセス許可信号を返答するようになっており、共通バス９と共有メモリ２を複数のプロセッサが同時に使用しないようになっている。 When the processors 1A to 1N access the local memories 42A to 42N or local I / Os 43A to 43N used locally, the bus drivers with enable 41A to 41N are closed, and the common bus 9 is not affected.
When two or more access requests overlap at the same time in each of the processors 1A to 1N, the access arbitration device 3 selects one of the access requests according to the determined rule, and returns an access permission signal corresponding thereto. Thus, a plurality of processors do not use the common bus 9 and the shared memory 2 at the same time.

「マイクロプロセッサ技術：昭和５４年５月１０日初版発行、編集兼発行者・電気学会、発売元・オーム社」の「４．３マルチプロセッサシステム／４．３．３具体例／（７）プロセス制御システム」"4.3 Multiprocessor System / 4.3.3 Specific Example / (7) Process" of "Microprocessor Technology: Published May 10, 1979, First Edition, Editor and Publisher, The Institute of Electrical Engineers, Publisher, Ohmsha" Control system "

しかし、従来のマルチプロセッサシステムにおいて、共有メモリ２は、各プロセッサ１Ａ〜１Ｎの半導体チップ外部に設置されるので、演算プロセッサ１１Ａ〜１１Ｎの動作クロックの高速化と共に、同じ半導体チップ上にある内蔵メモリ１２Ａ〜１２Ｎに対する読込み・書込み動作に要する時間に対して、外部バスＩＦ１３Ａ〜１３Ｎから共通バス９を介した共有メモリ２等の半導体チップ外部に対する読込み・書込み動作に要する時間が相対的に長くかかるようになってきた。 However, in the conventional multiprocessor system, since the shared memory 2 is installed outside the semiconductor chip of each of the processors 1A to 1N, the operation clock of the arithmetic processors 11A to 11N is increased, and the built-in memory on the same semiconductor chip is used. The time required for the read / write operation from the external bus IFs 13A to 13N to the outside of the semiconductor chip such as the shared memory 2 via the common bus 9 is relatively longer than the time required for the read / write operation to 12A to 12N. It has become.

これに加え、外部バスＩＦ１３Ａ〜１３Ｎにはローカルバス４Ａ〜４Ｎを介してローカルメモリ４２Ａ〜４２Ｎ及びローカルＩ／Ｏ４３Ａ〜４３Ｎが接続されているので、ローカルメモリ４２Ａ〜４２Ｎ又はローカルＩ／Ｏ４３Ａ〜４３Ｎにもアクセスする場合、共通バス９を介した共有メモリ２へのアクセスと時分割で行われることになる。この場合、共通バス９を介した共有メモリ２等の半導体チップ外部に対する読込み・書込み動作に要する時間が更に長く掛かってしまう。 In addition, since the local memories 42A to 42N and the local I / Os 43A to 43N are connected to the external bus IFs 13A to 13N via the local buses 4A to 4N, the local memories 42A to 42N or the local I / Os 43A to 43N are connected. Is also accessed in a time-sharing manner with access to the shared memory 2 via the common bus 9. In this case, the time required for the read / write operation to the outside of the semiconductor chip such as the shared memory 2 via the common bus 9 is further increased.

汎用的な演算プロセッサにおいては、特に読込み動作について、演算プロセッサ１１Ａ〜１１Ｎに読込むデータが何時使用されるかはプログラム次第であって不明である。このため、読込みデータが演算プロセッサ１１Ａ〜１１Ｎの内部レジスタに格納されるまで、プログラム処理が停止する。
これらの理由により、マルチプロセッサシステムにて必須となる共有メモリ２への読み書きが、プログラム処理効率を低下させるという問題がある。
本発明は、このような課題に鑑みてなされたものであり、共有メモリへの読書きに起因するプログラム処理効率の低下を防止することができるマルチプロセッサシステムを提供することを目的としている。 In a general-purpose arithmetic processor, it is unclear when the data read into the arithmetic processors 11A to 11N is used, particularly for the read operation, depending on the program. For this reason, the program processing is stopped until the read data is stored in the internal registers of the arithmetic processors 11A to 11N.
For these reasons, there is a problem that reading and writing to the shared memory 2 which is essential in the multiprocessor system lowers the program processing efficiency.
The present invention has been made in view of such problems, and an object of the present invention is to provide a multiprocessor system capable of preventing a decrease in program processing efficiency due to reading and writing to a shared memory.

上記目的を達成するために、本発明の請求項１によるマルチプロセッサシステムは、半導体チップ内に、演算プロセッサと、データ読書き可能な内蔵メモリと、当該半導体チップ外部のローカルバスとの間でデータの入出力を行う外部バスインタフェースとを有して成る複数のプロセッサが、互いにデータの共有・交換を行うマルチプロセッサシステムにおいて、前記プロセッサの内部に、前記データの共有・交換に使用可能な記憶容量を有して前記内蔵メモリ内に配備された仮想共有メモリと、この仮想共有メモリに内部バスで接続されてデータの読書きを行う共通バスインタフェースとを備え、前記プロセッサの外部に、前記共通バスインタフェースを介して他プロセッサ毎に接続されたシリアル通信線の束から成る共通バスを備え、前記共通バスインタフェースは、前記演算プロセッサにより各プロセッサを区別するコードが設定される第１の設定手段と、他プロセッサへデータをシリアルに送信する送信手段と、他プロセッサから前記共通バスを介して送信されてきたデータを受信し、他プロセッサ毎に対応して設けられた受信手段と、前記第１の設定手段の設定コードに応じて前記送信手段及び前記受信手段を前記共通バスのシリアル通信線に接続する切替回路と、前記仮想共有メモリに書込まれた送信データを読出して前記送信手段へ入力し、前記受信手段での受信データを前記仮想共有メモリに書込むＤＭＡプロセッサとを備えたことを特徴とする。 In order to achieve the above object, a multiprocessor system according to claim 1 of the present invention is a semiconductor chip in which data is transferred between an arithmetic processor, a built-in memory capable of reading and writing data, and a local bus outside the semiconductor chip. In a multiprocessor system in which a plurality of processors each having an external bus interface for performing input / output of each other share and exchange data with each other, a storage capacity that can be used for sharing and exchanging the data inside the processor A virtual shared memory provided in the built-in memory and a common bus interface connected to the virtual shared memory via an internal bus for reading and writing data, and outside the processor, the common bus It has a common bus consisting of a bundle of serial communication lines connected to each other processor via an interface. Common bus interface, a first setting means for distinguishing encoding each processor by the arithmetic processor is set, and transmitting means for transmitting data to the serial to other processors, it is transmitted via the common bus from the other processor And receiving means provided corresponding to each other processor, and connecting the transmitting means and the receiving means to the serial communication line of the common bus according to the setting code of the first setting means And a DMA processor that reads the transmission data written in the virtual shared memory, inputs the data to the transmission means, and writes the reception data from the reception means in the virtual shared memory. And

この構成によれば、各プロセッサの演算プロセッサはデータの共有・交換を行うために、従来技術のような半導体チップ外部に共有メモリを設け直接アクセスする必要はなく、同じ半導体チップ上にある仮想共有メモリへの書込み・読出しを行えば良い。これによって、共有メモリへの読書きに起因するプログラム処理効率の低下を防止することができる。 According to this configuration, it is not necessary for the arithmetic processors of each processor to share and exchange data, so that it is not necessary to provide a shared memory outside the semiconductor chip as in the prior art and directly access the virtual shared memory on the same semiconductor chip. It is only necessary to write / read to / from. As a result, it is possible to prevent a decrease in program processing efficiency due to reading and writing to the shared memory.

また、自プロセッサの仮想共有メモリに書込まれた送信データを読み出して他プロセッサへの送信手段へ入力し、これとは独立に他プロセッサからの送信データを仮想共有メモリに書込むといった処理を高速で行うことができる。 Also, the transmission data written in the virtual shared memory of the own processor is read out and input to the transmission means to the other processor, and the transmission data from the other processor is written to the virtual shared memory independently of this. it can be carried out in.

また、本発明の請求項２によるマルチプロセッサシステムは、半導体チップ内に、演算プロセッサと、データ読書き可能な内蔵メモリと、当該半導体チップ外部のローカルバスとの間でデータの入出力を行う外部バスインタフェースとを有して成る複数のプロセッサが、互いにデータの共有・交換を行うマルチプロセッサシステムにおいて、前記プロセッサの内部に、前記データの共有・交換に使用可能な記憶容量を有して前記内蔵メモリ内に配備された仮想共有メモリと、この仮想共有メモリに内部バスで接続されてデータの読書きを行う共通バスインタフェースとを備え、前記プロセッサの外部に、前記共通バスインタフェースを介して他プロセッサ毎に接続されたシリアル通信線の束から成る共通バスを備え、前記共通バスインタフェースは、送信モード設定時に他プロセッサへデータをシリアルに送信し、受信モード設定時に他プロセッサから前記共通バスを介して送信されてきたデータを受信し、プロセッサ毎に対応して設けられた送受信手段と、前記演算プロセッサにより各プロセッサを区別するコードが設定され、この設定コードに対応する前記送受信手段へ前記送信モード又は受信モードの設定を指示する信号を出力する第２の設定手段と、前記仮想共有メモリに書込まれた送信データを読出して前記送受信手段へ入力し、前記送受信手段での受信データを前記仮想共有メモリに書込むＤＭＡプロセッサとを備えたことを特徴とする。 According to a second aspect of the present invention, there is provided a multiprocessor system including an external processor for inputting / outputting data between an arithmetic processor, a built-in memory capable of reading and writing data, and a local bus outside the semiconductor chip. In a multiprocessor system in which a plurality of processors having a bus interface share and exchange data with each other, the processor has a storage capacity that can be used for sharing and exchanging the data, and the built-in processor A virtual shared memory provided in the memory, and a common bus interface connected to the virtual shared memory via an internal bus for reading and writing data; and other processors via the common bus interface outside the processor A common bus comprising a bundle of serial communication lines connected to each other, and the common bus interface The transmission / reception means provided for each processor is configured to transmit data serially to other processors when the transmission mode is set, and receive data transmitted from the other processors via the common bus when the reception mode is set. A code for distinguishing each processor is set by the arithmetic processor, and a second setting means for outputting a signal instructing setting of the transmission mode or the reception mode to the transmission / reception means corresponding to the setting code, and the virtual And a DMA processor for reading transmission data written in the shared memory and inputting the transmission data to the transmission / reception means, and writing the reception data received by the transmission / reception means into the virtual shared memory.

この構成によれば、自プロセッサの仮想共有メモリに書込まれた送信データを読み出して他プロセッサへの送信モードが設定された送受信手段へ入力し、これとは独立に他プロセッサからの送信データを仮想共有メモリに書込むといった処理を高速で行うことができる。 According to this configuration, the transmission data written in the virtual shared memory of the own processor is read out and input to the transmission / reception means in which the transmission mode to the other processor is set, and the transmission data from the other processor is independent of this. Processing such as writing to the virtual shared memory can be performed at high speed .

また、本発明の請求項３によるマルチプロセッサシステムは、請求項１または２において、前記仮想共有メモリは、自プロセッサ用の送信データが前記演算プロセッサで書込まれる自領域を有すると共に、他プロセッサからの受信データが書込まれる他領域を他プロセッサ毎に専用に有することを特徴とする。 A multiprocessor system according to claim 3 of the present invention is the multiprocessor system according to claim 1 or 2 , wherein the virtual shared memory has its own area in which transmission data for its own processor is written by the arithmetic processor, and from another processor. receiving data of you, comprising other regions to be written to a dedicated every other processor.

また、本発明の請求項４によるマルチプロセッサシステムは、半導体チップ内に、演算プロセッサと、データ読書き可能な内蔵メモリと、当該半導体チップ外部のローカルバスとの間でデータの入出力を行う外部バスインタフェースとを有して成る複数のプロセッサが、互いにデータの共有・交換を行うマルチプロセッサシステムにおいて、
前記プロセッサの内部に、前記データの共有・交換に使用可能な記憶容量を有して前記内蔵メモリ外に配備されたデュアルポートの仮想共有メモリと、この仮想共有メモリの第１及び第２のポートに独立の内部バスで接続されてデータの読書きを行う共通バスインタフェースとを備え、
前記プロセッサの外部に、前記共通バスインタフェースを介して他プロセッサ毎に接続されたシリアル通信線の束から成る共通バスを備え、前記共通バスインタフェースは、前記演算プロセッサにより各プロセッサを区別するコードが設定される第１の設定手段と、他プロセッサへデータをシリアルに送信する送信手段と、他プロセッサから前記共通バスを介して送信されてきたデータを受信し、他プロセッサ毎に対応して設けられた受信手段と、前記第１の設定手段の設定コードに応じて前記送信手段及び前記受信手段を前記共通バスのシリアル通信線に接続する切替回路と、前記仮想共有メモリの第１及び第２のポートに各々独立に接続された内部バスと、ＤＭＡプロセッサとを備え、前記第ＤＭＡプロセッサは、前記仮想共有メモリに対するデータの読書きを前記演算プロセッサから独立した内部バスを介して行うことを特徴とする。 According to a fourth aspect of the present invention , there is provided a multiprocessor system comprising an external processor for inputting / outputting data between an arithmetic processor, a built-in memory capable of reading and writing data, and a local bus outside the semiconductor chip. In a multiprocessor system in which a plurality of processors having a bus interface share and exchange data with each other,
A dual-port virtual shared memory provided outside the built-in memory having a storage capacity that can be used for sharing and exchanging the data inside the processor, and first and second ports of the virtual shared memory With a common bus interface connected to an independent internal bus for reading and writing data,
A common bus comprising a bundle of serial communication lines connected to each other processor via the common bus interface is provided outside the processor, and the common bus interface is set with a code for distinguishing each processor by the arithmetic processor First setting means, transmission means for serially transmitting data to other processors, data received from other processors via the common bus, and provided corresponding to each other processor A receiving circuit; a switching circuit for connecting the transmitting unit and the receiving unit to a serial communication line of the common bus according to a setting code of the first setting unit; and first and second ports of the virtual shared memory And an internal bus connected to each other independently, and a DMA processor , wherein the second DMA processor is connected to the virtual shared memory. You wherein performing against or writes data via the internal bus which is independent from the processors.

この構成によれば、各プロセッサの演算プロセッサはデータの共有・交換を行うために、従来技術のような半導体チップ外部に共有メモリを設け直接アクセスする必要はなく、同じ半導体チップ上にある仮想共有メモリへの書込み・読出しを行えば良い。これによって、共有メモリへの読書きに起因するプログラム処理効率の低下を防止することができる。According to this configuration, it is not necessary for the arithmetic processors of each processor to share and exchange data, so that it is not necessary to provide a shared memory outside the semiconductor chip as in the prior art and directly access the virtual shared memory on the same semiconductor chip. It is only necessary to write / read to / from. As a result, it is possible to prevent a decrease in program processing efficiency due to reading and writing to the shared memory.

また、本発明の請求項５によるマルチプロセッサシステムは、半導体チップ内に、演算プロセッサと、データ読書き可能な内蔵メモリと、当該半導体チップ外部のローカルバスとの間でデータの入出力を行う外部バスインタフェースとを有して成る複数のプロセッサが、互いにデータの共有・交換を行うマルチプロセッサシステムにおいて、前記プロセッサの内部に、前記データの共有・交換に使用可能な記憶容量を有して前記内蔵メモリ外に配備されたデュアルポートの仮想共有メモリと、この仮想共有メモリの第１及び第２のポートに独立の内部バスで接続されてデータの読書きを行う共通バスインタフェースとを備え、前記仮想共有メモリを前記共通バスで接続されたプロセッサの数だけ備え、前記共通バスインタフェースを、送信モード設定時に他プロセッサへデータをシリアルに送信し、受信モード設定時に他プロセッサから前記共通バスを介して送信されてきたデータを受信し、プロセッサ毎に対応して設けられた送受信手段と、前記演算プロセッサにより各プロセッサを区別するコードが設定され、この設定コードに対応する前記送受信手段へ前記送信モード又は受信モードの設定を指示する信号を出力する第２の設定手段とを備えて構成し、前記仮想共有メモリの各々を前記送受信手段に１対１で内部バスで接続したことを特徴とする。 According to a fifth aspect of the present invention, there is provided a multiprocessor system comprising an external processor for inputting / outputting data between an arithmetic processor, a built-in memory capable of reading and writing data, and a local bus outside the semiconductor chip. In a multiprocessor system in which a plurality of processors having a bus interface share and exchange data with each other, the processor has a storage capacity that can be used for sharing and exchanging the data, and the built-in processor A dual-port virtual shared memory arranged outside the memory, and a common bus interface connected to the first and second ports of the virtual shared memory via independent internal buses for reading and writing data, There are as many shared memories as the number of processors connected by the common bus, and the common bus interface has a transmission mode. Transmitting and receiving means provided serially for each processor, receiving data transmitted from the other processor via the common bus at the time of setting the reception mode, A code for distinguishing each processor is set by the processor, and a second setting means for outputting a signal instructing the setting of the transmission mode or the reception mode to the transmission / reception means corresponding to the setting code, you characterized in that each of the virtual shared memory are connected by an internal bus in a one-to-one to said transmitting and receiving means.

この構成によれば、仮想共有メモリに対するデータの読書きを演算プロセッサ側の内部バスと独立して行うので、内部バス使用の競合がないため高速に読書きを行うことができる。 According to the configuration of this, since the reading and writing of data to the virtual shared memory independently of the internal bus of the arithmetic processor side, it is possible to perform reading and writing at a high speed because there is no internal bus contention.

以上説明したように本発明によれば、共有メモリへの読書きに起因するプログラム処理効率の低下を防止することができるという効果がある。 As described above, according to the present invention, there is an effect that it is possible to prevent a decrease in program processing efficiency due to reading and writing to the shared memory.

以下、本発明の実施の形態を、図面を参照して説明する。但し、本明細書中の全図において相互に対応する部分には同一符号を付し、重複部分においては後述での説明を適時省略する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るマルチプロセッサシステムの構成を示すブロック図である。
図１に示すマルチプロセッサシステムが、図１２に示した従来のマルチプロセッサシステムと異なる構成点を説明する。
Ｎ個のプロセッサ１Ａ〜１Ｎに、バスへのアクセス用のインタフェース回路である共通バスＩＦ１４Ａ〜１４Ｎを設け、これら共通バスＩＦ１４Ａ〜１４Ｎにローカルバスとは独立した共通バス９２を接続し、更に、共通バスＩＦ１４を、演算プロセッサ１１、内蔵メモリ１２２及び外部バスＩＦ１３と共に内部バス１７Ａ〜１７Ｎで接続した。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, parts corresponding to each other in all the drawings in this specification are denoted by the same reference numerals, and description of the overlapping parts will be omitted as appropriate.
(First embodiment)
FIG. 1 is a block diagram showing a configuration of a multiprocessor system according to the first embodiment of the present invention.
The configuration of the multiprocessor system shown in FIG. 1 that is different from the conventional multiprocessor system shown in FIG. 12 will be described.
N processors 1A to 1N are provided with common bus IFs 14A to 14N, which are interface circuits for accessing the buses, and a common bus 92 independent of the local bus is connected to these common buses IF 14A to 14N. The bus IF 14 is connected to the arithmetic processor 11, the built-in memory 122, and the external bus IF 13 through internal buses 17A to 17N.

また、内蔵メモリ１２２Ａ〜１２２Ｎは、各々が半導体チップによって形成される各プロセッサ１Ａ〜１Ｎの読書き可能なメモリ（シングルポートメモリ）であるが、この内部に、仮想共有メモリ１２１Ａ〜１２１Ｎと称する記憶領域（単に、領域とも称す）を設けた。また、内蔵メモリ１２２Ａ〜１２２Ｎがシングルポートメモリなので、仮想共有メモリ１２１Ａ〜１２１Ｎへの読書きは、内部バス１７Ａ〜１７Ｎからのみ行われる。
なお、必要な場合を除き各構成要素に付した符号のフィックス、例えばプロセッサ１Ａ〜１Ｎを表すサフィックスＡ〜Ｎ等は省略し、プロセッサ１のように表記する。 The built-in memories 122A to 122N are readable / writable memories (single port memories) of the processors 1A to 1N, each of which is formed by a semiconductor chip. A region (also simply referred to as a region) was provided. Since the built-in memories 122A to 122N are single port memories, reading and writing to the virtual shared memories 121A to 121N are performed only from the internal buses 17A to 17N.
Except where necessary, the reference symbols attached to the constituent elements, for example, suffixes A to N representing the processors 1A to 1N are omitted, and are represented as the processor 1.

共通バス９２は、図２（ａ）に示すようにＮ本のシリアル通信線９２１Ａ〜９２１Ｎの束である。同図（ｂ）にも示すように、シリアル通信線９２１Ａはプロセッサ１Ａのみがブロードキャスト送信出力で他のプロセッサが受信用、シリアル通信線９２１Ｂはプロセッサ１Ｂのみがブロードキャスト送信出力で他のプロセッサが受信用、以下同様に、シリアル通信線９２１Ｎはプロセッサ１Ｎのみがブロードキャスト送信出力で他のプロセッサが受信用として使用される。 The common bus 92 is a bundle of N serial communication lines 921A to 921N as shown in FIG. As shown in FIG. 6B, the serial communication line 921A is broadcast transmission output only by the processor 1A for reception by other processors, and the serial communication line 921B is only broadcast transmission output by the processor 1B for reception by other processors. Similarly, in the serial communication line 921N, only the processor 1N is a broadcast transmission output, and other processors are used for reception.

図３に示すように、共通バスＩＦ１４は、プロセッサ番号設定部１４１と、Ｎ個のスイッチ１４２−１〜１４２−Ｎを有する切替回路１４２と、ＤＭＡ(Direct Memory Access)プロセッサ１４５と、送信コントローラ１４６と、Ｎ個の受信コントローラ１４７−１〜１４７−Ｎとを備えて構成されている。
プロセッサ番号設定部１４１に、演算プロセッサ１１によってプロセッサ１Ａ〜１Ｎを区別するためのコードが設定されると、この設定に応じたＳＷ設定信号１４３が切替回路１４２へ出力され、このＳＷ設定信号１４３に応じたスイッチング状態に各スイッチ１４２−１〜１４２−Ｎが切替わる。 As shown in FIG. 3, the common bus IF 14 includes a processor number setting unit 141, a switching circuit 142 having N switches 142-1 to 142-N, a DMA (Direct Memory Access) processor 145, and a transmission controller 146. And N reception controllers 147-1 to 147 -N.
When a code for distinguishing the processors 1A to 1N is set in the processor number setting unit 141 by the arithmetic processor 11, the SW setting signal 143 corresponding to this setting is output to the switching circuit 142, and the SW setting signal 143 Each switch 142-1 to 142-N is switched to the corresponding switching state.

この図３の例では、送信コントローラ１４６がスイッチ１４２−２を介してシリアル通信線９２１Ｂに接続され、各受信コントローラ１４７−１〜１４７−Ｎがスイッチ１４２−１，１４２−３〜１４２−Ｎを介して他のシリアル信号線９２１Ａ，９２１Ｃ〜９２１Ｎに接続される。つまり、図３はプロセッサ１Ｂの共通バスＩＦ１４Ｂを示している。
ＤＭＡプロセッサ１４５は、予め設定された規則に従って指定された領域からデータを読み出して送信コントローラ１４６へ格納し、受信コントローラ１４７−１〜１４７−Ｎから受信データを読み出して予め設定された規則に従って指定された領域へ書込む動作を行う。 In the example of FIG. 3, the transmission controller 146 is connected to the serial communication line 921B via the switch 142-2, and the reception controllers 147-1 to 147-N are connected to the switches 142-1, 142-3 to 142-N. To the other serial signal lines 921A and 921C to 921N. That is, FIG. 3 shows the common bus IF 14B of the processor 1B.
The DMA processor 145 reads data from a specified area according to a preset rule, stores it in the transmission controller 146, reads out received data from the reception controllers 147-1 to 147-N, and is specified according to a preset rule. Write to the specified area.

なお、本説明では、説明を簡単とするために、送信コントローラ１４６を１個としているが、送信コントローラ１４６が複数個ある場合は、１プロセッサが送信出力用に使用するシリアル通信線９２１が複数本であっても良い。
仮想共有メモリ１２１は、プロセッサ１の半導体チップ上に読書き可能なメモリであり、記憶領域の割付けは図４（ａ）に示すように、各プロセッサ１Ａ〜１Ｎの専用書込み領域Ａ〜Ｎが割付けられている。プロセッサ１Ａが領域Ａ、プロセッサ１Ｂが領域Ｂ、以下同様に、プロセッサ１Ｎが領域Ｎへ書込みを行うように割り付けられている。 In this description, for the sake of simplicity, only one transmission controller 146 is provided. However, when there are a plurality of transmission controllers 146, a plurality of serial communication lines 921 used by one processor for transmission output are provided. It may be.
The virtual shared memory 121 is a readable / writable memory on the semiconductor chip of the processor 1, and the storage areas are allocated by the dedicated write areas A to N of the processors 1A to 1N as shown in FIG. It has been. The processor 1A is assigned to the area A, the processor 1B is assigned to the area B, and so on.

図４（ｂ）に示すように、各仮想共有メモリ１２１Ａ〜１２１Ｎを代表する仮想共有メモリ１２１Ｂにおいて、自領域Ｂは、自プロセッサ１Ｂの演算プロセッサ１１Ｂがデータを書込み、この書込まれたデータを、自共通バスＩＦ１４ＢのＤＭＡプロセッサ１４５が内部バス１７Ｂを介して読み出し、これを送信コントローラ１４６で他のプロセッサ１Ａ，１Ｃ〜１Ｎへ送信するために用いる記憶領域である。また、領域Ｂは、この記憶領域の先頭から最後尾のアドレスであるオフセットアドレス００〜ｘｘで指定され、この指定アドレスの領域に送信データが書き込まれて格納されるようになっている。 As shown in FIG. 4B, in the virtual shared memory 121B representing each of the virtual shared memories 121A to 121N, in the own area B, the arithmetic processor 11B of the own processor 1B writes the data, and the written data is This is a storage area used for the DMA processor 145 of the own common bus IF 14B to read via the internal bus 17B and transmit this to the other processors 1A, 1C to 1N by the transmission controller 146. The area B is designated by offset addresses 00 to xx that are addresses from the beginning to the end of the storage area, and transmission data is written and stored in the area of the designated address.

例えば演算プロセッサ１１Ｂは、仮想共有メモリ１２１Ｂの自領域Ｂの各オフセットアドレス００〜ｘｘの領域に図５（ａ）に示す通信フレーム信号１００を形成するための各送信データを書き込む。この際、１つの通信フレーム信号１００は、各オフセットアドレス００〜ｘｘの領域に格納されたデータ（図にはオフセットアドレス００〜ｘｘのデータと記載）を備えて成る。 For example, the arithmetic processor 11B writes each transmission data for forming the communication frame signal 100 shown in FIG. 5A in the area of each offset address 00 to xx of the own area B of the virtual shared memory 121B. At this time, one communication frame signal 100 includes data stored in the areas of the offset addresses 00 to xx (denoted as data of offset addresses 00 to xx in the figure).

各データを仮想共有メモリ１２１の自領域における各オフセットアドレス００〜ｘｘの領域に書き込む場合、同一オフセットアドレス（例えば００）の領域への図５（ｂ）に示す時刻ｔ１とｔ２とのデータ書き込み間隔（ｔ１−ｔ２と表現）が通信周期時間Ｔ_PRDより長くなければならない。但し、その書き込み間隔ｔ１−ｔ２は一定ではないので、最短の書き込み間隔が通信周期時間Ｔ_PRDより長くなければならないとする。 When writing each data in the area of each offset address 00 to xx in its own area of the virtual shared memory 121, the data writing interval between the times t1 and t2 shown in FIG. 5B to the area of the same offset address (for example, 00) (Expressed as t1-t2) must be longer than the communication cycle time T _PRD . However, since the writing interval t1-t2 is not constant, it is assumed that the shortest writing interval must be longer than the communication cycle time T _PRD .

ここで、時刻ｔ１でデータＤ１が書き込まれ、ｔ２でデータＤ２が書き込まれるとする。この場合に時刻ｔ１とｔ２との時間間隔が通信周期時間Ｔ_PRDより長い場合、時刻ｔ１で書き込まれたデータＤ１が当該時刻ｔ１を含む通信周期時間Ｔ_PRDの通信フレーム信号１００で送信され、次の時刻ｔ２で書き込まれたデータＤ２が当該時刻ｔ２を含む通信周期時間Ｔ_PRDの通信フレーム信号１００で正常に送信される。 Here, it is assumed that data D1 is written at time t1, and data D2 is written at t2. In this case, when the time interval between the times t1 and t2 is longer than the communication cycle time T _PRD , the data D1 written at the time t1 is transmitted by the communication frame signal 100 of the communication cycle time T _PRD including the time t1. The data D2 written at time t2 is normally transmitted by the communication frame signal 100 of the communication cycle time T _PRD including the time t2.

一方、時刻ｔ１とｔ２との時間間隔が通信周期時間Ｔ_PRDより短い場合、時刻ｔ１でオフセットアドレス００の領域にデータＤ１を書き込んでも、同一通信周期時間Ｔ_PRD中で次の時刻ｔ２でのデータＤ２の書込みが、同一オフセットアドレス００の領域に対して行われるので、データＤ１にＤ２が上書きされることになる。この場合、本来送信すべきデータＤ１が送信でき無くなる。 On the other hand, if the time interval between the time t1 and t2 is shorter than the communication cycle time T _PRD, also write data D1 in the region of the offset address 00 at time t1, data in the same communication cycle time T _PRD at the next time t2 Since the writing of D2 is performed on the area of the same offset address 00, the data D1 is overwritten with D2. In this case, data D1 that should originally be transmitted cannot be transmitted.

なお、仮想共有メモリ１２１Ｂの何れかのオフセットアドレス００〜ｘｘの領域にはデータが格納されないこともあるが、この場合は通信フレーム信号１００の該当箇所にＸＸ等の不定データが挿入されるようになっている。
また、仮想共有メモリ１２１Ｂの他の領域Ａ，Ｃ〜Ｎは、自プロセッサ１Ｂの受信コントローラ１４７−１〜１４７−Ｎで、他のプロセッサ１Ａ，１Ｃ〜１Ｎからブロードキャスト送信されて来たデータを受信し、この受信データを自ＤＭＡプロセッサ１４５が内部バス１７Ｂを介して読み出し、これを自仮想共有メモリ１２１の指定領域に書き込むための記憶領域である。 Note that data may not be stored in any of the offset addresses 00 to xx in the virtual shared memory 121B. In this case, indefinite data such as XX is inserted in the corresponding portion of the communication frame signal 100. It has become.
In the other areas A and C to N of the virtual shared memory 121B, the reception controllers 147-1 to 147-N of the own processor 1B receive the data broadcast from the other processors 1A and 1C to 1N. This received data is a storage area for the own DMA processor 145 to read out via the internal bus 17B and write it to the designated area of the own virtual shared memory 121.

更に、全ての領域Ａ〜Ｎは、自プロセッサ１Ｂの演算プロセッサ１１Ｂが書込まれたデータを読出し可能な領域となっている。
このような構成において、例えばプロセッサ１Ａの仮想共有メモリ１２１Ａから通信フレーム信号１００をブロードキャスト送信すれば、仮想共有メモリ１２１Ａの自領域データが共通バス９２のシリアル通信線９２１Ａを介した通信により、他のプロセッサ１Ｂ〜１Ｎの仮想共有メモリ１２１Ｂ〜１２１Ｎ内のプロセッサ１Ａ用領域に複写される。 Further, all the areas A to N are areas from which data written by the arithmetic processor 11B of the processor 1B can be read.
In such a configuration, for example, if the communication frame signal 100 is broadcasted from the virtual shared memory 121A of the processor 1A, the local area data of the virtual shared memory 121A is transmitted through the communication via the serial communication line 921A of the common bus 92. It is copied to the area for the processor 1A in the virtual shared memories 121B to 121N of the processors 1B to 1N.

図５（ｂ）の通信フレーム１００の時間的配置のタイミングチャートに示すように、プロセッサ１ｘ内の仮想共有メモリ１２１ｘの自領域データも、時間的に同時並列に共通バス９２のシリアル通信線９２１ｘを介した通信により、他プロセッサの仮想共有メモリ１２１のプロセッサ１ｘ用領域に複写される。
自演算プロセッサ１１の仮想共有メモリ１２１の自領域の各オフセットアドレス００〜ｘｘへデータを書き込む間隔（この間隔は一定ではないので、最短の間隔）を、通信周期時間Ｔ_PRDより長くしてあるので、通信フレーム信号１００で他の演算プロセッサ１１へ送信するデータを各オフセットアドレス００〜ｘｘの領域に適正に書き込んだのち送信することができる。 As shown in the timing chart of the temporal arrangement of the communication frame 100 in FIG. 5B, the local area data of the virtual shared memory 121x in the processor 1x is also connected to the serial communication line 921x of the common bus 92 in parallel in time. Is copied to the processor 1x area of the virtual shared memory 121 of another processor.
Since the interval for writing data to each offset address 00 to xx in the own area of the virtual shared memory 121 of the own processor 11 (this interval is not constant, the shortest interval) is longer than the communication cycle time T _PRD . The data to be transmitted to the other arithmetic processor 11 with the communication frame signal 100 can be transmitted after properly written in the areas of the respective offset addresses 00 to xx.

また、この送信とは独立に、自プロセッサ１１の受信コントローラ１４７−１〜１４７−Ｎで、他のプロセッサ１１からブロードキャスト送信されて来たデータを受信し、これを内部バス１７を介して自ＤＭＡプロセッサ１４５が読み出し、自仮想共有メモリ１２１の自領域以外の指定領域に書き込むようにした。
よって、各プロセッサ１の演算プロセッサ１１はデータの共有・交換を行うために、図１２に示した従来技術のような半導体チップ外部に共有メモリ２を設け直接アクセスする必要はなく、同じ半導体チップ上にある仮想共有メモリ１２１への書込み・読出しを行えば良い。これによって、共有メモリ２への読書きに起因するプログラム処理効率の低下を防止することができる。 Independent of this transmission, the reception controllers 147-1 to 147 -N of the own processor 11 receive the data broadcasted from the other processors 11, and receive this data via the internal bus 17 through the own DMA. The processor 145 reads and writes to a designated area other than the own area of the own virtual shared memory 121.
Therefore, the arithmetic processor 11 of each processor 1 does not need to provide the shared memory 2 outside the semiconductor chip as in the prior art shown in FIG. 12 and directly access it in order to share and exchange data. What is necessary is just to write / read to a certain virtual shared memory 121. As a result, it is possible to prevent a decrease in program processing efficiency due to reading and writing to the shared memory 2.

次に、このような第１の実施の形態に基づく具体的な実施例を説明する。
（第１の実施の形態の実施例１）
本実施例１のマルチプロセッサシステムの構成は、上記第１の実施の形態で説明したマルチプロセッサシステムと同構成である。本特徴である共通バスＩＦ１４Ａ〜１４Ｎを、プロセッサ１Ａの共通バスＩＦ１４Ａを代表してその動作を説明する。 Next, a specific example based on the first embodiment will be described.
(Example 1 of the first embodiment)
The configuration of the multiprocessor system according to the first embodiment is the same as that of the multiprocessor system described in the first embodiment. The operation of the common bus IFs 14A to 14N, which is this feature, will be described as a representative of the common bus IF 14A of the processor 1A.

図３を参照し、プロセッサ番号設定部１４１Ａにプロセッサ１Ａを示すコード１Ａを設定すると、これに応じたＳＷ設定信号１４３によって切替回路１４２のスイッチが、送信コントローラ１４６を破線で示すように共通バス９２のシリアル通信線９２１Ａに接続し、受信コントローラ１４７−２を破線で示すようにシリアル通信線９２１Ｂに接続し、受信コントローラ１４７−３をシリアル通信線９２１Ｃに接続し、以下同様に、受信コントローラ１４７−Ｎをシリアル通信線９２１Ｎに接続するスイッチング動作を行う。 Referring to FIG. 3, when the code 1A indicating the processor 1A is set in the processor number setting unit 141A, the switch of the switching circuit 142 is switched by the SW setting signal 143 corresponding thereto, and the transmission controller 146 is indicated by the broken line as shown by the broken line 92. Connected to the serial communication line 921A, the reception controller 147-2 is connected to the serial communication line 921B as indicated by a broken line, the reception controller 147-3 is connected to the serial communication line 921C, and so on. A switching operation for connecting N to the serial communication line 921N is performed.

これによって、共通バス９２とプロセッサ１Ａの送受信の関係が図２（ｂ）の表の状態となる。
この状態において、共通バスＩＦ１４ＡのＤＭＡプロセッサ１４５は、仮想共有メモリ１２１Ａの自領域Ａからデータを読み出して送信コントローラ１４６へ書込み、送信コントローラ１４６はシリアル通信線９２１Ａヘブロードキャスト送信を行う。
また、同ＤＭＡプロセッサ１４５は、受信コントローラ１４７−２の受信データを仮想共有メモリ１２１Ａの領域Ｂへ書込み、受信コントローラ１４７−３の受信データを仮想共有メモリ１２１Ａの領域Ｃへ書込み、以下同様に、受信コントローラ１４７−Ｎの受信データを仮想共有メモリ１２１Ａの領域Ｎへ書込む。 As a result, the transmission / reception relationship between the common bus 92 and the processor 1A is as shown in the table of FIG.
In this state, the DMA processor 145 of the common bus IF 14A reads data from its own area A of the virtual shared memory 121A and writes it to the transmission controller 146, and the transmission controller 146 performs broadcast transmission to the serial communication line 921A.
The DMA processor 145 also writes the reception data of the reception controller 147-2 to the area B of the virtual shared memory 121A, writes the reception data of the reception controller 147-3 to the area C of the virtual shared memory 121A, and so on. The reception data of the reception controller 147-N is written into the area N of the virtual shared memory 121A.

また、同ＤＭＡプロセッサ１４５は、送信コントローラ１４６に対して予め設定された規則の動作として、図４（ｂ）及び図５に示すように、通信フレーム信号１００の第１の送信データとして自領域Ａのオフセットアドレス００のデータ、第２の送信データとして自領域Ａのオフセットアドレス０１のデータ、以下同様に＋１ずつインクリメントして最後に、第ｘの送信データとして自領域Ａのオフセットアドレスｘｘのデータを送信するための動作を行う。 In addition, the DMA processor 145 operates as its own region A as the first transmission data of the communication frame signal 100 as shown in FIG. 4B and FIG. Offset address 00 data, second transmission data as the offset address 01 data of the own area A, and similarly incremented by +1, and finally the data of the offset address xx of the own area A as the xth transmission data. Perform the action to send.

また、同ＤＭＡプロセッサ１４５は、受信コントローラ１４７−２に対して予め設定された規則の動作として、図４（ｂ）及び図５に示すように、通信フレーム信号１００の第１の受信データを領域Ｂのオフセットアドレス００へ格納、第２の受信データを領域Ｂのオフセットアドレス０１へ格納、以下同様に＋１ずつインクリメントして最後に、第ｘの受信データを領域Ｂのオフセットアドレスｘｘへ格納する動作を行う。 Further, the DMA processor 145 sets the first received data of the communication frame signal 100 as a region as shown in FIG. 4B and FIG. 5 as an operation of a rule preset for the reception controller 147-2. Store to offset address 00 of B, store second received data to offset address 01 of area B, and similarly increment +1 and finally store xth received data to offset address xx of area B I do.

これは、受信コントローラ１４７−３〜１４７−Ｎに対しても格納領域は変わるが、通信フレーム信号１００のデータ順番とオフセットアドレスの変化規則は同様である。
但し、上記のように通信フレーム信号１００のデータ順番に対するオフセットアドレスの変化規則は、インクリメントだったが、デクリメントでも良く、その他の規則であっても良い。 This is because the storage area of the reception controllers 147-3 to 147 -N changes, but the data order of the communication frame signal 100 and the change rule of the offset address are the same.
However, although the change rule of the offset address with respect to the data order of the communication frame signal 100 is increment as described above, it may be decremented or other rules.

このように、各プロセッサ１Ａ〜１Ｎが共通バス９２のシリアル通信線９２１Ａ〜９２１Ｎを介して、図５に示すように同時並列に通信を行うことで、例えば演算プロセッサ１１Ａは自プロセッサ内の仮想共有メモリ１２１の自領域Ａへのデータの書込みと、他プロセッサ用の領域Ｂ〜Ｎからのデータの読出しとを行うことができるので、他のプロセッサ１Ｂ〜１Ｎとデータの共有・交換を行うことができる。 As described above, the processors 1A to 1N perform simultaneous and parallel communication via the serial communication lines 921A to 921N of the common bus 92 as shown in FIG. Since data can be written to the local area A of the memory 121 and data can be read from the areas B to N for other processors, data can be shared and exchanged with the other processors 1B to 1N. it can.

（第１の実施の形態の実施例２）
本実施例２のマルチプロセッサシステムは、図６に示すように、共通バスＩＦ１４が、プロセッサ番号設定部１４９と、ＤＭＡプロセッサ１４５と、送信／受信コントローラ１４８−１〜１４８−Ｎとを備えて構成されている。つまり、図３の送信コントローラ１４６及び受信コントローラ１４７−１〜１４７−Ｎに代え、送信／受信コントローラ１４８−１〜１４８−Ｎを用いた。 (Example 2 of the first embodiment)
In the multiprocessor system of the second embodiment, as shown in FIG. 6, the common bus IF 14 includes a processor number setting unit 149, a DMA processor 145, and transmission / reception controllers 148-1 to 148-N. Has been. That is, the transmission / reception controllers 148-1 to 148-N are used instead of the transmission controller 146 and the reception controllers 147-1 to 147-N in FIG.

プロセッサ番号設定部１４９は、演算プロセッサ１１によってプロセッサ１Ａ〜１Ｎを区別するためのコードが設定され、この設定コードに応じた送信／受信コントローラ１４８−１〜１４８−Ｎへ、送信又は受信モード設定する動作モード設定信号１４４を出力する。
送信／受信コントローラ１４８−１〜１４８−Ｎは、動作モード設定信号１４４によって設定された送信又は受信モードに応じて送信又は受信動作を行うコントローラであり、送信／受信コントローラ１４８−１がシリアル通信線９２１Ａに接続され、送信／受信コントローラ１４８−２がシリアル通信線９２１Ｂに接続され、以下同様に、送信／受信コントローラ１４８−Ｎがシリアル通信線９２１Ｎに接続されている。 The processor number setting unit 149 is set with a code for distinguishing the processors 1A to 1N by the arithmetic processor 11, and sets the transmission or reception mode to the transmission / reception controllers 148-1 to 148-N according to the setting code. An operation mode setting signal 144 is output.
The transmission / reception controllers 148-1 to 148-N are controllers that perform transmission or reception operations according to the transmission or reception mode set by the operation mode setting signal 144. The transmission / reception controller 148-1 is a serial communication line. The transmission / reception controller 148-2 is connected to the serial communication line 921B, and the transmission / reception controller 148-N is similarly connected to the serial communication line 921N.

このような実施例２の共通バスＩＦ１４は、次に説明するように動作する。但し、プロセッサ１Ａの共通バスＩＦ１４Ａを代表して説明する。
プロセッサ番号設定部１４９に、例えばプロセッサ１Ａを示すコードが設定されたとすると、これに応じた動作モード設定信号１４４によって送信／受信コントローラ１４８−１が送信モード、その他の送信／受信コントローラ１４８−２〜１４８−Ｎが受信モードに設定される。この場合、共通バス９２とプロセッサ１Ａの送受信の関係が図３に示す表の状態となる。 The common bus IF 14 according to the second embodiment operates as described below. However, the common bus IF 14A of the processor 1A will be described as a representative.
If, for example, a code indicating the processor 1A is set in the processor number setting unit 149, the transmission / reception controller 148-1 is set in the transmission mode by the operation mode setting signal 144 corresponding thereto, and the other transmission / reception controllers 148-2˜ 148-N is set to the reception mode. In this case, the transmission / reception relationship between the common bus 92 and the processor 1A is as shown in the table of FIG.

ＤＭＡプロセッサ１４５は、仮想共有メモリ１２１Ａの自領域Ａからデータを読み出して送信／受信コントローラ１４８−１へ書込み、送信／受信コントローラ１４８−１はシリアル通信線９２１Ａヘブロードキャスト送信を行う。
また、同ＤＭＡプロセッサ１４５は、送信／受信コントローラ１４８−２の受信データを仮想共有メモリ１２１の他プロセッサ１Ｂ用の領域Ｂへ書込み、送信／受信コントローラ１４８−３の受信データを仮想共有メモリ１２１の他プロセッサ１Ｃ用の領域Ｃへ書込み、以下同様に、送信／受信コントローラ１４８−Ｎの受信データを仮想共有メモリ１２１の他プロセッサ１Ｎ用の領域Ｎへ書込む。 The DMA processor 145 reads data from its own area A of the virtual shared memory 121A and writes it to the transmission / reception controller 148-1. The transmission / reception controller 148-1 performs broadcast transmission to the serial communication line 921A.
The DMA processor 145 also writes the received data of the transmission / reception controller 148-2 to the area B for the processor 1 B in addition to the virtual shared memory 121, and writes the received data of the transmission / reception controller 148-3 in the virtual shared memory 121. Write to the area C for the other processor 1C, and similarly write the received data of the transmission / reception controller 148-N to the area N for the other processor 1N of the virtual shared memory 121.

また、同ＤＭＡプロセッサ１４５は、送信／受信コントローラ１４８−１〜１４８−Ｎに対して予め設定された規則の動作として、図４（ｂ）及び図５に示すように、通信フレーム信号１００の第１の受信データを領域Ｂのオフセットアドレス００へ格納、第２の受信データを領域Ｂのオフセットアドレス０１へ格納、以下同様に＋１ずつインクリメントして最後に、第ｘの受信データを領域Ｂのオフセットアドレスｘｘへ格納する動作を行う。 In addition, the DMA processor 145 operates as a rule operation preset for the transmission / reception controllers 148-1 to 148-N, as shown in FIG. 4B and FIG. 1 received data is stored in the offset address 00 of the area B, the second received data is stored in the offset address 01 of the area B, and similarly, incremented by +1 and finally the xth received data is offset in the area B. The operation of storing in the address xx is performed.

但し、上記のように通信フレーム信号１００のデータ順番に対するオフセットアドレスの変化規則は、インクリメントだったが、デクリメントでも良く、その他の規則であっても良い。
このように、各プロセッサ１Ａ〜１Ｎが共通バス９２のシリアル通信線９２１Ａ〜９２１Ｎを介して、図５に示すように同時並列に通信を行うことで、例えば演算プロセッサ１１Ａは自プロセッサ内の仮想共有メモリ１２１の自領域Ａへのデータの書込みと、他プロセッサ用の領域Ｂ〜Ｎからのデータの読出しとを行うことができるので、他のプロセッサ１Ｂ〜１Ｎとデータの共有・交換を行うことができる。 However, although the change rule of the offset address with respect to the data order of the communication frame signal 100 is increment as described above, it may be decremented or other rules.
As described above, the processors 1A to 1N perform simultaneous and parallel communication via the serial communication lines 921A to 921N of the common bus 92 as shown in FIG. Since data can be written to the local area A of the memory 121 and data can be read from the areas B to N for other processors, data can be shared and exchanged with the other processors 1B to 1N. it can.

（第２の実施の形態）
図７は、本発明の第２の実施の形態に係るマルチプロセッサシステムの構成を示すブロック図である。
図７に示すマルチプロセッサシステムが、図１に示した第１の実施の形態のマルチプロセッサシステムと異なる構成点を説明する。デュアルポートメモリである読書き可能な仮想共有メモリ２２Ａ〜２２Ｎをプロセッサ１Ａ〜１Ｎの半導体チップ上に備え、仮想共有メモリ２２Ａ〜２２Ｎの一方のポートを内部バス１７Ａ〜１７Ｎに接続し、他方のポートを内部バス１８Ａ〜１８Ｎを介して共通バスＩＦ１５Ａ〜１５Ｎに接続した。また、内蔵メモリ１２２Ａ〜１２２Ｎは、図１のように仮想共有メモリ１２１Ａ〜１２１Ｎを備えない構成となっている。 (Second Embodiment)
FIG. 7 is a block diagram showing a configuration of a multiprocessor system according to the second embodiment of the present invention.
The configuration of the multiprocessor system shown in FIG. 7 that is different from the multiprocessor system of the first embodiment shown in FIG. 1 will be described. Dual read / write virtual shared memories 22A to 22N are provided on the semiconductor chips of the processors 1A to 1N, one port of the virtual shared memories 22A to 22N is connected to the internal buses 17A to 17N, and the other port Are connected to the common buses IF15A to 15N via the internal buses 18A to 18N. The built-in memories 122A to 122N are configured not to include the virtual shared memories 121A to 121N as shown in FIG.

仮想共有メモリ２２の内部割付とその役割は、図４に示したものと同様である。また、シングルポートの仮想共有メモリ１２１との違いは、演算プロセッサ１１から仮想共有メモリ２２への読書きは内部バス１７側のポートから行い、共通バスＩＦ１５からの読書きは内部バス１８側のポートから行う。これによって、共通バスＩＦ１５が行う仮想共有メモリ２２への読書き動作が、演算プロセッサ１１の内部バス１７を介して行う読書き動作に影響を及ぼさないようにしてある。 The internal allocation of virtual shared memory 22 and its role are the same as those shown in FIG. The difference from the single-port virtual shared memory 121 is that reading / writing from the arithmetic processor 11 to the virtual shared memory 22 is performed from the port on the internal bus 17 side, and reading / writing from the common bus IF 15 is performed on the port on the internal bus 18 side. To do. As a result, the read / write operation to the virtual shared memory 22 performed by the common bus IF 15 does not affect the read / write operation performed via the internal bus 17 of the arithmetic processor 11.

図８に示すように、共通バスＩＦ１５は、プロセッサ番号設定部１５１と、Ｎ個のスイッチ１５２−１〜１５２−Ｎを有する切替回路１５２と、ＤＭＡ(Direct Memory Access)プロセッサ１５５と、送信コントローラ１５６と、Ｎ個の受信コントローラ１５７−１〜１５７−Ｎとを備えて構成されている。
プロセッサ番号設定部１５１は、内部バス１７に接続され、この内部バス１７を介した演算プロセッサ１１によるプロセッサ１Ａ〜１Ｎを区別するためのコードが設定されると、この設定に応じたＳＷ設定信号１５３を切替回路１５２へ出力する。切替回路１５２は、そのＳＷ設定信号１５３に応じたスイッチング状態に各スイッチ１５２−１〜１５２−Ｎが切替わる。 As shown in FIG. 8, the common bus IF 15 includes a processor number setting unit 151, a switching circuit 152 having N switches 152-1 to 152-N, a DMA (Direct Memory Access) processor 155, and a transmission controller 156. And N reception controllers 157-1 to 157-N.
The processor number setting unit 151 is connected to the internal bus 17. When a code for distinguishing the processors 1A to 1N by the arithmetic processor 11 via the internal bus 17 is set, the SW setting signal 153 corresponding to this setting is set. Is output to the switching circuit 152. In the switching circuit 152, the switches 152-1 to 152-N are switched to a switching state according to the SW setting signal 153.

ＤＭＡプロセッサ１５５は、図１のＤＭＡプロセッサ１４５と異なり、２つのポートを備え、一方が内部バス１７に接続され、他方が内部バス１８を介して送信コントローラ１５６及び受信コントローラ１５７−１〜１５７−Ｎに接続されている。これらの接続が図１のものと異なる。
即ち、共通バスＩＦ１５が共通バスＩＦ１４と異なる点は、プロセッサ番号設定部１５１及びＤＭＡプロセッサ１５５の通信フレーム信号１００のデータ順番に対するオフセットアドレス００〜ｘｘの変化規則の設定は、演算プロセッサ１１が内部バス１７を介して行う。しかし、ＤＭＡプロセッサ１５５による送信コントローラ１５６並びに受信コントローラ１５７−１〜１５７−Ｎと、仮想共有メモリ２２との間の通信データの読書き動作は内部バス１８を介して行う。 Unlike the DMA processor 145 of FIG. 1, the DMA processor 155 includes two ports, one connected to the internal bus 17 and the other via the internal bus 18 to the transmission controller 156 and the reception controllers 157-1 to 157-N. It is connected to the. These connections are different from those in FIG.
That is, the common bus IF 15 differs from the common bus IF 14 in that the processor 11 sets the change rule of the offset address 00 to xx with respect to the data order of the communication frame signal 100 of the processor number setting unit 151 and the DMA processor 155 when the arithmetic processor 11 17 through. However, the communication data read / write operation between the transmission controller 156 and the reception controllers 157-1 to 157-N and the virtual shared memory 22 by the DMA processor 155 is performed via the internal bus 18.

これによって、例えばプロセッサ１Ｂが、共通バス９２のシリアル通信線９２１Ａ〜９２１Ｎを介して図５（ｂ）の通信フレーム信号１００の時間的配置に示すように同時並列に通信を行うことで、自プロセッサ１Ｂ内の仮想共有メモリ２２の自領域Ｂへのデータ書込みと他領域Ａ，Ｃ〜Ｎからのデータ読出しによって、他のプロセッサ１Ａ，Ｃ〜Ｎとデータの共有・交換を行うことができる。 As a result, for example, the processor 1B performs simultaneous and parallel communication via the serial communication lines 921A to 921N of the common bus 92 as shown in the temporal arrangement of the communication frame signal 100 in FIG. Data can be shared and exchanged with the other processors 1A, C to N by writing data to the own area B of the virtual shared memory 22 in 1B and reading data from the other areas A and C to N.

よって、各プロセッサ１の演算プロセッサ１１はデータの共有・交換を行うために、従来技術のような半導体チップ外部に共有メモリ２を設け直接アクセスする必要はなく、同じ半導体チップ上にある仮想共有メモリ２２への書込み・読出しを行えば良い。これによって、共有メモリ２への読書きに起因するプログラム処理効率の低下を防止することができる。 Therefore, the arithmetic processor 11 of each processor 1 does not need to provide the shared memory 2 outside the semiconductor chip as in the prior art and directly access it in order to share and exchange data, but the virtual shared memory 22 on the same semiconductor chip. It is only necessary to write / read to / from. As a result, it is possible to prevent a decrease in program processing efficiency due to reading and writing to the shared memory 2.

（第３の実施の形態）
図９は、本発明の第３の実施の形態に係るマルチプロセッサシステムの構成を示すブロック図である。
図９に示すマルチプロセッサシステムが、図７に示した第２の実施の形態のマルチプロセッサシステムと異なる点は、仮想共有メモリ２２Ａ〜２２Ｎに代え、仮想共有メモリグループ部２３Ａ〜２３Ｎを備え、この仮想共有メモリグループ部２３Ａ〜２３Ｎに内部バス群１９Ａ〜１９Ｎで接続された共通バスＩＦ１６Ａ〜１６Ｎとしたことにある。
図１０に、共通バスＩＦ１６と仮想共有メモリグループ部２３の構成を示す。 (Third embodiment)
FIG. 9 is a block diagram showing a configuration of a multiprocessor system according to the third embodiment of the present invention.
The multiprocessor system shown in FIG. 9 is different from the multiprocessor system of the second embodiment shown in FIG. 7 in that virtual shared memory groups 23A to 23N are provided instead of the virtual shared memories 22A to 22N. The common bus IFs 16A to 16N are connected to the virtual shared memory group units 23A to 23N via the internal bus groups 19A to 19N.
FIG. 10 shows the configuration of the common bus IF 16 and the virtual shared memory group unit 23.

共通バスＩＦ１６は、内部バス１７に接続されたプロセッサ番号設定部１６１と、送信／受信コントローラ１６９−１〜１６９−Ｎとを備えて構成されている。プロセッサ番号設定部１６１は、内部バス１７を介した演算プロセッサ１１によるプロセッサ１Ａ〜１Ｎを区別するためのコードが設定された際に、これに応じたＳＷ設定信号１６４を送信／受信コントローラ１６９−１〜１６９−Ｎへ出力する。
各送信／受信コントローラ１６９−１〜１６９−Ｎは、図１１に示すように、ＤＭＡプロセッサ１６９１及び送受信シリパラ変換部１６９２を備えて構成されている。 The common bus IF 16 includes a processor number setting unit 161 connected to the internal bus 17 and transmission / reception controllers 169-1 to 169-N. When a code for distinguishing the processors 1A to 1N by the arithmetic processor 11 via the internal bus 17 is set, the processor number setting unit 161 transmits the SW setting signal 164 corresponding thereto to the transmission / reception controller 169-1. To 169-N.
As shown in FIG. 11, each of the transmission / reception controllers 169-1 to 169-N includes a DMA processor 1691 and a transmission / reception serial / parallel conversion unit 1692.

仮想共有メモリグループ部２３Ａ〜２３Ｎは、各プロセッサ１Ａ〜１Ｎに対応したデュアルポートメモリである領域Ａ用メモリ２３１−１〜領域Ｎ用メモリ２３１−Ｎを備え、領域Ａ用メモリ２３１−１の一方のポートが送信／受信コントローラ１６９−１に、領域Ｂ用メモリ２３１−２の一方のポートが送信／受信コントローラ１６９−２に、領域Ｃ用メモリ２３１−３の一方のポートが送信／受信コントローラ１６９−３に、…、領域Ｎ用メモリ２３１−Ｎの一方のポートが送信／受信コントローラ１６９−Ｎに接続され、各メモリ２３１−１〜２３１Ｎの他方のポートが内部バス１７に接続されている。 The virtual shared memory group units 23A to 23N include area A memory 231-1 to area N memory 231-N, which are dual port memories corresponding to the processors 1A to 1N, and one of the area A memories 231-1. Of the area B memory 231-2 is connected to the transmission / reception controller 169-2, and one port of the area C memory 231-3 is connected to the transmission / reception controller 169. -3,..., One port of the area N memory 231 -N is connected to the transmission / reception controller 169 -N, and the other port of each of the memories 231-1 to 231 N is connected to the internal bus 17.

上記第２の実施の形態との違いは、共通バスＩＦ１６の送信／受信コントローラ１６９−１〜１６９−Ｎと領域Ａ〜Ｎ用メモリ２３１−１〜２３１−Ｎとが個別の内部バス１９で接続されているため、送信／受信コントローラ１６９−１〜１６９−Ｎ同士のデュアルポートメモリヘのアクセス競合がない点である。
従って、各送信／受信コントローラ１６９−１〜１６９−Ｎと各領域Ａ〜Ｎ用メモリ２３１−１〜２３１−Ｎとの間の通信データの遣り取りは、個々のＤＭＡプロセッサ１６９１が内部バス１９を介して行う。また、各ＤＭＡプロセッサ１６９１の制御で領域Ａ〜Ｎ用メモリ２３１−１〜２３１−Ｎに読書きされる通信データは、送受信シリパラ変換部１６９２で共通バス９２への送信時にパラレルデータからシリアルデータに変換され、共通バス９２からの受信時にシリアルデータからパラレルデータに変換される。 The difference from the second embodiment is that the transmission / reception controllers 169-1 to 169-N of the common bus IF 16 and the areas A to N memories 231-1 to 231-N are connected by individual internal buses 19. Therefore, there is no contention for access to the dual port memory between the transmission / reception controllers 169-1 to 169-N.
Therefore, each DMA processor 1691 exchanges communication data between the transmission / reception controllers 169-1 to 169-N and the areas A to N memories 231-1 to 231-N via the internal bus 19. Do it. The communication data read / written to / from the areas A to N memories 231-1 to 231-N under the control of each DMA processor 1691 is changed from parallel data to serial data at the time of transmission to the common bus 92 by the transmission / reception serial / parallel conversion unit 1692. The data is converted and converted from serial data to parallel data when received from the common bus 92.

このような構成において、共通バス９２のシリアル通信線９２１Ａ〜９２１Ｎは、図５（ｂ）の通信フレーム信号１００の時間的配置に示すように同時並列に通信を行うことで、自プロセッサ内の仮想共有メモリグループ部２３Ａ〜２３Ｎの自領域へのデータ書込みと他領域からのデータ読出しで、他のプロセッサとデータの共有・交換を行うことができる。
よって、各プロセッサ１の演算プロセッサ１１はデータの共有・交換を行うために、従来技術のような半導体チップ外部に共有メモリ２を設け直接アクセスする必要はなく、同じ半導体チップ上にある仮想共有メモリグループ部２３Ａ〜２３Ｎへの書込み・読出しを行えば良い。 In such a configuration, the serial communication lines 921A to 921N of the common bus 92 communicate with each other in parallel as shown in the temporal arrangement of the communication frame signal 100 in FIG. Data can be shared and exchanged with other processors by writing data to the local areas of the shared memory group units 23A to 23N and reading data from other areas.
Therefore, it is not necessary for the arithmetic processor 11 of each processor 1 to share and exchange data, so that it is not necessary to provide the shared memory 2 outside the semiconductor chip and directly access it as in the prior art, but a virtual shared memory group on the same semiconductor chip. What is necessary is just to write / read to the units 23A to 23N.

以上の実施の形態の効果を総括すると、一般的に、同半導体チップ上にある内蔵メモリ対する読込み・書込み動作に要する時間は、外部バスを介して外部の半導体チップ（共有メモリ２）に対する読込み・書込み動作に要する時問よりも遥かに短い。従って、共有メモリ２への読書きに起因するプログラム処理効率の低下を防止することができる。 Summarizing the effects of the above-described embodiments, generally, the time required for the read / write operation with respect to the built-in memory on the same semiconductor chip is the time required for reading / writing to the external semiconductor chip (shared memory 2) via the external bus. It is much shorter than the time required for the write operation. Accordingly, it is possible to prevent a decrease in program processing efficiency due to reading / writing to the shared memory 2.

本発明の第１の実施の形態に係るマルチプロセッサシステムの構成を示すブロック図である。1 is a block diagram showing a configuration of a multiprocessor system according to a first embodiment of the present invention. （ａ）は本実施の形態に係るマルチプロセッサシステムの各プロセッサ接続用の共通バスの構成、（ｂ）は共通バスを構成する各シリアル通信線上の送受信タイミングを示す図である。(A) is a configuration of a common bus for connecting each processor of the multiprocessor system according to the present embodiment, and (b) is a diagram showing transmission / reception timing on each serial communication line constituting the common bus. 第１の実施の形態に係るマルチプロセッサシステムにおける共通バスＩＦの構成を示すブロック図である。2 is a block diagram showing a configuration of a common bus IF in the multiprocessor system according to the first embodiment. FIG. （ａ）本実施の形態に係るマルチプロセッサシステムの仮想共有メモリの記憶領域の割付け図、（ｂ）は仮想共有メモリの各記憶領域へのデータの読書き動作の説明図である。(A) Allocation diagram of storage area of virtual shared memory of multiprocessor system according to this embodiment, (b) is an explanatory diagram of a data read / write operation to each storage area of the virtual shared memory. （ａ）は本実施の形態に係るマルチプロセッサシステムの共通バスに送信される通信フレーム信号のフレーム構成、（ｂ）は共通バスを構成する各シリアル通信線上の通信フレーム信号の時間的配置を示す図である。(A) is a frame configuration of a communication frame signal transmitted to the common bus of the multiprocessor system according to this embodiment, and (b) is a temporal arrangement of communication frame signals on each serial communication line constituting the common bus. FIG. 第１の実施の形態に係る実施例２のマルチプロセッサシステムにおける共通バスＩＦの構成を示す図である。It is a figure which shows the structure of common bus IF in the multiprocessor system of Example 2 which concerns on 1st Embodiment. 本発明の第２の実施の形態に係るマルチプロセッサシステムの構成を示すブロック図である。It is a block diagram which shows the structure of the multiprocessor system which concerns on the 2nd Embodiment of this invention. 第２の実施の形態に係るマルチプロセッサシステムにおける共通バスＩＦの構成を示すブロック図である。It is a block diagram which shows the structure of common bus IF in the multiprocessor system which concerns on 2nd Embodiment. 本発明の第３の実施の形態に係るマルチプロセッサシステムの構成を示すブロック図である。It is a block diagram which shows the structure of the multiprocessor system which concerns on the 3rd Embodiment of this invention. 第３の実施の形態に係るマルチプロセッサシステムにおける共通バスＩＦの構成を示すブロック図である。It is a block diagram which shows the structure of common bus IF in the multiprocessor system which concerns on 3rd Embodiment. 第３の実施の形態に係るマルチプロセッサシステムにおける共通バスＩＦの送信／受信コントローラの構成を示すブロック図である。It is a block diagram which shows the structure of the transmission / reception controller of the common bus IF in the multiprocessor system which concerns on 3rd Embodiment. 従来のマルチプロセッサシステムの構成を示すブロック図である。It is a block diagram which shows the structure of the conventional multiprocessor system.

Explanation of symbols

１Ａ〜１Ｎプロセッサ
２共有メモリ
４Ａ〜４Ｎローカルバス
１２Ａ〜１２Ｎ，１２２Ａ〜１２２Ｎ内蔵メモリ
１３Ａ〜１３Ｎ外部バスＩＦ
１４５，１５５，１６９１ＤＭＡプロセッサ
１４Ａ〜１４Ｎ，１５Ａ〜１５Ｎ，１６Ａ〜１６Ｎ共通バスＩＦ
１６Ａ〜１６Ｎ，１２１Ａ〜１２１Ｎ仮想共有メモリ
１７Ａ〜１７Ｎ，１８Ａ〜１８Ｎ，１９Ａ〜１９Ｎ内部バス
２３Ａ〜２３Ｎ仮想共有メモリグループ部
２３１−１〜２３１−Ｎ領域Ａ〜Ｎ用メモリ
４２Ａ〜４２Ｎローカルメモリ
４３Ａ〜４３ＮローカルＩ／Ｏ
９２共通バス
１４２，１５２切替回路
１４２−１〜１４２−Ｎ，１５２−１〜１５２−Ｎスイッチ
１４６，１５６送信コントローラ
１４７−１〜１４７−Ｎ，１５７−１〜１５７−Ｎ受信コントローラ
１４８−１〜１４８−Ｎ，１６９−１〜１６９−Ｎ送信／受信コントローラ
９２１Ａ〜９２１Ｎシリアル通信線
１６９２送受信シリパラ変換部 1A to 1N Processor 2 Shared memory 4A to 4N Local bus 12A to 12N, 122A to 122N Internal memory 13A to 13N External bus IF
145, 155, 1691 DMA processor 14A-14N, 15A-15N, 16A-16N Common bus IF
16A to 16N, 121A to 121N Virtual shared memory 17A to 17N, 18A to 18N, 19A to 19N Internal bus 23A to 23N Virtual shared memory group part 231-1 to 231-N Area A to N memory 42A to 42N Local memory 43A ~ 43N Local I / O
92 Common Bus 142, 152 Switching Circuit 142-1 to 142-N, 152-1 to 152-N Switch 146, 156 Transmission Controller 147-1 to 147-N, 157-1 to 157-N Reception Controller 148-1 148-N, 169-1 to 169-N transmission / reception controller 921A to 921N serial communication line 1692 transmission / reception serial-parallel converter

Claims

A plurality of processors each having an arithmetic processor, a built-in memory capable of reading and writing data, and an external bus interface for inputting / outputting data to / from a local bus outside the semiconductor chip are provided in the semiconductor chip. In a multiprocessor system that shares and exchanges data,
A virtual shared memory provided in the built-in memory having a storage capacity that can be used for sharing and exchanging the data inside the processor, and data read / write connected to the virtual shared memory via an internal bus And a common bus interface
Outside the processor, provided with a common bus consisting of a bundle of serial communication lines connected to each other processor via the common bus interface,
The common bus interface includes a first setting unit in which a code for distinguishing each processor is set by the arithmetic processor, a transmission unit that serially transmits data to another processor, and a transmission from another processor via the common bus Receiving the received data, the receiving means provided corresponding to each other processor, and the transmitting means and the receiving means to the serial communication line of the common bus according to the setting code of the first setting means A switching circuit to be connected; and a DMA processor that reads transmission data written in the virtual shared memory, inputs the data to the transmission unit, and writes reception data in the reception unit into the virtual shared memory. A featured multiprocessor system.

A plurality of processors each having an arithmetic processor, a built-in memory capable of reading and writing data, and an external bus interface for inputting / outputting data to / from a local bus outside the semiconductor chip are provided in the semiconductor chip. In a multiprocessor system that shares and exchanges data,
A virtual shared memory provided in the built-in memory having a storage capacity that can be used for sharing and exchanging the data inside the processor, and data read / write connected to the virtual shared memory via an internal bus And a common bus interface
Outside the processor, provided with a common bus consisting of a bundle of serial communication lines connected to each other processor via the common bus interface,
The common bus interface serially transmits data to other processors when the transmission mode is set, and receives data transmitted from other processors via the common bus when the reception mode is set, and is provided for each processor. A transmission / reception means, and a second setting means for setting a code for distinguishing each processor by the arithmetic processor and outputting a signal for instructing the setting of the transmission mode or the reception mode to the transmission / reception means corresponding to the setting code; , the transmission data written to the virtual shared memory reads out the input to the receiving means, wherein the to luma that a DMA processor for writing data received by said receiving means to said virtual shared memory Luci processor system.

The virtual shared memory has its own area in which transmission data for its own processor is written by the arithmetic processor, and has another area dedicated to each other processor in which received data from another processor is written. The multiprocessor system according to claim 1 or 2.

A plurality of processors each having an arithmetic processor, a built-in memory capable of reading and writing data, and an external bus interface for inputting / outputting data to / from a local bus outside the semiconductor chip are provided in the semiconductor chip. In a multiprocessor system that shares and exchanges data,
A dual-port virtual shared memory provided outside the built-in memory having a storage capacity that can be used for sharing and exchanging the data inside the processor, and first and second ports of the virtual shared memory With a common bus interface connected to an independent internal bus for reading and writing data,
Outside the processor, provided with a common bus consisting of a bundle of serial communication lines connected to each other processor via the common bus interface,
The common bus interface includes a first setting unit in which a code for distinguishing each processor is set by the arithmetic processor, a transmission unit that serially transmits data to another processor, and a transmission from another processor via the common bus receiving data that has been receiving means provided in correspondence with each other processor, the serial communication line of the common bus the transmission means and the receiving means in response to setting the code of the first setting means A switching circuit connected to each other, an internal bus connected independently to each of the first and second ports of the virtual shared memory , and a DMA processor ,
The multiprocessor system, wherein the second DMA processor reads / writes data to / from the virtual shared memory via an internal bus independent of the arithmetic processor .

A plurality of processors each having an arithmetic processor, a built-in memory capable of reading and writing data, and an external bus interface for inputting / outputting data to / from a local bus outside the semiconductor chip are provided in the semiconductor chip. In a multiprocessor system that shares and exchanges data,
A dual-port virtual shared memory provided outside the built-in memory having a storage capacity that can be used for sharing and exchanging the data inside the processor, and first and second ports of the virtual shared memory With a common bus interface connected to an independent internal bus for reading and writing data,
The virtual shared memory is provided by the number of processors connected by the common bus,
The common bus interface, and transmits the data to another processor to serially transmit mode settings, receives data transmitted via the common bus from other processors when setting reception mode, provided for each processor A transmission / reception means, and a second setting means for setting a code for distinguishing each processor by the arithmetic processor and outputting a signal for instructing the setting of the transmission mode or the reception mode to the transmission / reception means corresponding to the setting code; A multiprocessor system , wherein each of the virtual shared memories is connected to the transmission / reception means on a one-to-one basis via an internal bus .