JP4761934B2 - Semiconductor substrate with alignment mark and method of manufacturing alignment mark - Google Patents
Semiconductor substrate with alignment mark and method of manufacturing alignment mark Download PDFInfo
- Publication number
- JP4761934B2 JP4761934B2 JP2005317619A JP2005317619A JP4761934B2 JP 4761934 B2 JP4761934 B2 JP 4761934B2 JP 2005317619 A JP2005317619 A JP 2005317619A JP 2005317619 A JP2005317619 A JP 2005317619A JP 4761934 B2 JP4761934 B2 JP 4761934B2
- Authority
- JP
- Japan
- Prior art keywords
- alignment mark
- semiconductor substrate
- engraving
- opening
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
本発明は、アライメントマーク付き半導体基板及びアライメントマークの製造方法に係
り、特に透明な半導体基板上に加工時の位置検出に用いるアライメントマークを設けたア
ライメントマーク付き半導体基板及びアライメントマークの製造方法に関する。
The present invention relates to a semiconductor substrate with an alignment mark and a method for manufacturing the alignment mark, and more particularly to a semiconductor substrate with an alignment mark provided with an alignment mark used for position detection during processing on a transparent semiconductor substrate and a method for manufacturing the alignment mark.
半導体素子や半導体集積回路等の製造工程においては、いわゆるフォトリソグラフィ技
術により、フォトレジスト等が塗布された半導体基板上に、露光装置を用いてフォトマス
ク等に形成されたパターンを転写してレジストパターンを形成し、このレジストパターン
をマスクとしてドライエッチング等による加工がくり返し行なわれる。
In the manufacturing process of semiconductor elements and semiconductor integrated circuits, a resist pattern is formed by transferring a pattern formed on a photomask or the like using an exposure apparatus onto a semiconductor substrate coated with photoresist or the like by so-called photolithography technology. Then, processing by dry etching or the like is repeated using this resist pattern as a mask.
特に、近年においては形成されるパターンがますます微細になっているため、所望の性
能を有する半導体素子や半導体集積回路等を製造する際には、加工の位置あわせの精度向
上が要求されている。
In particular, in recent years, since the patterns to be formed have become increasingly fine, when manufacturing semiconductor elements and semiconductor integrated circuits having desired performance, it is required to improve processing alignment accuracy. .
この位置あわせには、例えば、半導体基板上に位置情報検出用のアライメントマークを
形成しておき、露光装置がこのアライメントマークを検出することによって半導体基板の
位置を特定する。そして、その検出結果に基づいて加工工程に必要な所定の位置制御を行
なう手法が多用される。
For this alignment, for example, an alignment mark for position information detection is formed on the semiconductor substrate, and the position of the semiconductor substrate is specified by the exposure apparatus detecting this alignment mark. A method of performing predetermined position control necessary for the machining process based on the detection result is frequently used.
図5に、アライメントマーク付き半導体基板におけるアライメントマークの部位の断面
形状の一例を示す。この図5に示した事例は、いわゆる彫りこみマーカと呼ばれる形状の
ものであり、ベースとなる半導体基板51上に、凹状の彫りこみ52が所定の方向に複数
個配列された構成としている。そして、半導体素子を製造する一連の工程中の比較的初期
段階において、例えば、素子形成のためのエッチング等による加工とあわせてあらかじめ
形成される。
FIG. 5 shows an example of a cross-sectional shape of an alignment mark portion in a semiconductor substrate with an alignment mark. The example shown in FIG. 5 has a shape called a so-called engraving marker, and has a configuration in which a plurality of
フォトリソグラフィ技術により半導体基板を加工する際は、露光装置において所定の精
度で半導体基板の位置あわせが行なわれる。基板位置を特定するための手法は種々案出さ
れているが、アライメントマーカ付き半導体基板の場合には、例えば、以下に述べるよう
に、アライメントマーカからの反射光を用いる手法がある。
When processing a semiconductor substrate by photolithography, the alignment of the semiconductor substrate is performed with a predetermined accuracy in an exposure apparatus. Various methods for specifying the substrate position have been devised. In the case of a semiconductor substrate with an alignment marker, for example, as described below, there is a method using reflected light from the alignment marker.
すなわち、レーザ光等を発する専用のアライメント光源を設け、このアライメント光源
からの照射光を、レンズやビームスプリッタ等を介して半導体基板上に設けられたアライ
メントマークに照射し、その表面からの反射光を、同様にレンズやビームスプリッタ等を
介してアライメント検出器で受光し、アライメントマークの位置を検出する。そして、そ
の検出結果に基づいて、半導体基板が載置されているステージをX、Y、Z、及びθ方向
にそれぞれ移動制御して位置調整を行なう。
That is, a dedicated alignment light source that emits laser light or the like is provided, and the irradiation light from this alignment light source is irradiated to an alignment mark provided on the semiconductor substrate via a lens, a beam splitter, or the like, and reflected light from the surface. Is received by an alignment detector via a lens, a beam splitter, or the like, and the position of the alignment mark is detected. Then, based on the detection result, the stage on which the semiconductor substrate is placed is controlled to move in the X, Y, Z, and θ directions to adjust the position.
なお、上述のような手法により半導体基板の位置あわせを行なう事例は、例えば、特許
文献1に開示されている。
ところで、半導体素子の製造には、ベースとなる半導体基板としてガラス、サファイア
、炭化シリコン等の透明な基板が用いられる。また、特に高周波用の素子を形成する場合
には、この透明な基板上に窒化ガリウムや窒化アルミニウムガリウムといった、同じく透
明な薄膜が積層される。そして、このような積層された薄膜層も含めて透明な半導体基板
上に、図5のようなアライメントマーク52を形成し、このアライメントマーク52の位
置を特定しながら、フォトリソグラフィ技術による製造工程を進行させ、所望する半導体
素子を形成する。
By the way, in the manufacture of a semiconductor element, a transparent substrate such as glass, sapphire, or silicon carbide is used as a base semiconductor substrate. Further, when a high frequency device is formed, a transparent thin film such as gallium nitride or aluminum gallium nitride is laminated on the transparent substrate. Then, an
しかしながら、加工対象の半導体基板が透明の場合、その位置あわせのために図5に例
示したような、凹状の彫りこみ52を所定の方向に配列した従来の彫りこみ形のアライメ
ントマークでは、アライメント光源から照射されたレーザ光は基板表面での散乱によりわ
ずかに反射するのみで、そのほとんどが半導体基板を透過してしまう。このため、アライ
メント検出器側で十分な反射光を得ることができず、半導体基板の位置、及び基板上の所
定位置を安定に検出し特定することができないという課題があった。
However, when the semiconductor substrate to be processed is transparent, the conventional engraved alignment mark in which the
また、透明な半導体基板に対しては、上述したような彫りこみマーカではなく、金属膜
で形成した、いわゆるメタルマーカを用いる手法もある。しかし、このためには、金属蒸
着によりメタルマーカを形成するための独自の工程を必要とするため、製造工程数が増加
し複雑化する要因となっていた。
For a transparent semiconductor substrate, there is a method using a so-called metal marker formed of a metal film instead of the engraved marker as described above. However, this requires a unique process for forming a metal marker by metal vapor deposition, which increases the number of manufacturing processes and complicates the process.
本発明は、上述の課題を解決するためになされたものであり、半導体基板の加工時にお
ける位置決めの際に、透明な基板に対しても良好な位置検出を実現するアライメントマー
クを設けたアライメントマーク付き半導体基板及びアライメントマークの製造方法を提供
することを目的とする。
The present invention has been made in order to solve the above-described problems. An alignment mark provided with an alignment mark that realizes good position detection even for a transparent substrate when positioning a semiconductor substrate is performed. It is an object of the present invention to provide a method for manufacturing an attached semiconductor substrate and an alignment mark.
上記目的を達成するために、本発明のアライメントマーク付き半導体基板は、表面の所定の位置に彫りこみ形のアライメントマークを有するアライメントマーク付き半導体基板であって、前記アライメントマークは、所定の間隔で複数個配列された凹状に彫りこまれた第一段目の彫りこみの底面にさらに第二段目の凹状の彫りこみを設け、前記第一段目の彫りこみの底面から前記第二段目の彫りこみの底面までの距離は、前記アライメントマークを有する前記アライメントマーク付き半導体基板の表面に屈折率nの感光材料を塗布し波長λの露光用光源を照射して露光するにあたって、あらかじめλ/2n以上としたことを特徴とする。 In order to achieve the above object, a semiconductor substrate with an alignment mark of the present invention is a semiconductor substrate with an alignment mark having a carved alignment mark at a predetermined position on the surface, and a plurality of the alignment marks are provided at predetermined intervals. A second-stage concave engraving is further provided on the bottom surface of the first-stage engraving engraved in a concave shape, and the bottom surface of the second-stage engraving is provided from the bottom surface of the first-stage engraving. The distance to the surface of the semiconductor substrate with the alignment mark having the alignment mark is λ / 2n or more in advance when a photosensitive material with a refractive index n is applied to the surface of the semiconductor substrate and irradiated with an exposure light source with a wavelength λ. It is characterized by.
また、本発明のアライメントマークの製造方法は、表面に彫りこみ形のアライメントマ
ークを有するアライメントマーク付き半導体基板のアライメントマークの製造方法であっ
て、半導体基板上に第1のフォトレジストを塗布して第1のフォトレジスト層を形成し、
この第1のフォトレジストよりはく離剤に対する溶解速度の遅い第2のフォトレジストを
前記第1のフォトレジスト層の上に塗布して第2のフォトレジスト層を形成し、これら第
1及び第2のフォトレジスト層を形成した半導体基板に前記アライメントマークのマスク
パターンを露光し、前記マスクパターンを現像処理して前記アライメントマーク形成部位
以外にレジスト膜を形成し、前記アライメントマーク形成部位の前記第1及び第2のフォ
トレジスト層を前記はく離剤により除去し、前記第1のフォトレジスト層の開口が前記第
2のフォトレジスト層の開口よりも大きい形状の開口部を形成し、ECRエッチングによ
り前記開口部から前記半導体基板をエッチングして第1の凹状の彫りこみを形成するとと
もに、このエッチングの進行とともに前記凹状の彫りこみの周縁を覆うように前記開口部
周縁の前記第2のフォトレジスト層のレジスト膜を変形させることによって前記開口部の
開口を狭め、この狭められた開口部に対しさらに所定の深さまでECRエッチングを継続
して第2の凹状の彫りこみを形成し、前記ECRエッチング終了後に前記レジスト膜をは
く離することを特徴とする。
The method for manufacturing an alignment mark according to the present invention is a method for manufacturing an alignment mark of a semiconductor substrate with an alignment mark having an engraved alignment mark on the surface, wherein a first photoresist is applied on the semiconductor substrate. 1 photoresist layer is formed,
The second photoresist layer is formed by applying a second photoresist having a slower dissolution rate to the release agent than the first photoresist on the first photoresist layer, and the first and second photoresist layers are formed. A semiconductor substrate on which a photoresist layer is formed is exposed to a mask pattern of the alignment mark, the mask pattern is developed to form a resist film other than the alignment mark formation site, and the alignment mark formation site The second photoresist layer is removed by the release agent, an opening having a shape in which the opening of the first photoresist layer is larger than the opening of the second photoresist layer is formed, and the opening is formed by ECR etching. The semiconductor substrate is etched to form a first concave engraving and the progress of this etching The opening of the opening is narrowed by deforming the resist film of the second photoresist layer at the periphery of the opening so as to cover the periphery of the concave engraving, and a predetermined amount is further applied to the narrowed opening. ECR etching is continued to a depth to form a second concave engraving, and the resist film is peeled off after completion of the ECR etching.
本発明によれば、半導体基板の加工時における位置決めの際に、透明な基板に対しても
良好な位置情報の検出を実現することのできるアライメントマークを設けたアライメント
マーク付き半導体基板及びアライメントマークの製造方法を得ることができる。
According to the present invention, a semiconductor substrate with an alignment mark provided with an alignment mark capable of realizing good position information detection even for a transparent substrate during positioning of the semiconductor substrate, and the alignment mark A manufacturing method can be obtained.
以下に、本発明に係るアライメントマーク付き半導体基板及びアライメントマークの製
造方法を実施するための最良の形態について、図1乃至図4を参照して説明する。
The best mode for carrying out the semiconductor substrate with an alignment mark and the method for manufacturing the alignment mark according to the present invention will be described below with reference to FIGS.
図1は、本発明に係るアライメントマーク付き半導体基板の一実施例を示す平面図であ
る。この図1に示した事例では、このアライメントマーク付き半導体基板1上に複数の半
導体素子を形成する場合をモデル化して示している。
FIG. 1 is a plan view showing an embodiment of a semiconductor substrate with alignment marks according to the present invention. In the example shown in FIG. 1, the case where a plurality of semiconductor elements are formed on the
すなわち、図1(a)に示すように、アライメントマーク付き半導体基板1のベースと
なる半導体基板2上には、半導体素子を形成するための素子形成領域3が複数設けられて
いる。これら素子形成領域3のそれぞれには、図1(b)に示すように、X方向の位置情
報を検出するためのアライメントマーク4、及びY方向の位置情報を検出するためのアラ
イメントマーク5が形成されている。これらアライメントマーク4、及び5は、いずれも
彫りこみ形に形成されており、方形の彫りこみ6がそれぞれX方向及びY方向に所定の間隔
で複数個配列されている。
That is, as shown in FIG. 1A, a plurality of
図2は、このアライメントマーク付き半導体基板1上のひとつのアライメントマークで
ある図1(b)におけるアライメントマーク4のA−A面に沿った断面をモデル化して示
す断面図である。なお、Y方向のアライメントマーク5も同様の断面を有する。
FIG. 2 is a cross-sectional view showing a model of a cross section along the AA plane of the
図2に例示したように、このアライメントマーク4は、ベースとなる半導体基板2を彫
りこんで形成した5個の彫りこみ6が所定の間隔で配列されている。これらの彫りこみ6
のそれぞれは、凹状に彫りこまれた第一段目の彫りこみの底面61に、さらに凹状の彫り
こみ62が設けられており、その断面形状は、二段の階段状をなしている。ここに、第一
段目の彫りこみの底面61までの深さは、1μm程度としている。
As illustrated in FIG. 2, the
In each of these, a
また、第一段目の彫りこみの底面61から第二段目の彫りこみ62の底面までの距離d
は、あらかじめ次のような値の範囲となるように設定している。すなわち、このアライメ
ントマーク付き半導体基板1上に半導体素子を形成する工程中において、その表面に塗布
される感光材料の屈折率をn、照射する露光用光源の波長をλとしたときに、dはλ/2
n以上としている。
Further, the distance d from the
Is set in advance to have the following value range. That is, in the process of forming the semiconductor element on the
n or more.
次に、上記した構造のアライメントマークを有するアライメントマーク付き半導体基板
1の加工工程中において、例えば、アライメントマーク4に対してアライメント光源から
の照射光を照射し、その反射光によってその位置情報を検出する場合について説明する。
なお、アライメント光源用からの照射光としては、例えば波長633nmのレーザ光が用
いられる。
Next, during the process of processing the
For example, laser light having a wavelength of 633 nm is used as irradiation light from the alignment light source.
このアライメントマーク4を構成するそれぞれの彫りこみ6は、図2の断面図に示した
ように二段の階段状に形成されている。このため、図5に例示したような従来のアライメ
ントマークの場合に比較して、アライメント光源を照射したときに散乱による反射を起こ
しやすい。従って、ベースとなる半導体基板2が不透明な場合はもちろん、透明な場合に
おいても従来よりも十分な安定した反射光を得ることができ、良好な位置情報の検出を行
なうことができる。
Each of the
また、例えばこのアライメントマーク付き半導体基板1上に半導体素子を形成する加工
工程中においてフォトエッチング等を行なう際は、これらアライメントマークを含む基板
表面に屈折率nの感光材料が塗布された上で波長λの照射光が露光用光源から照射される
。この場合には、第一段目の彫りこみの底面61から第二段目の彫りこみ62の底面まで
の距離dは、λ/2n以上に設定しているので、第一段目の彫りこみの底面61からの反
射光と第二段目の彫りこみ62の底面からの反射光との感光材料内での光路差が、照射光
の1波長以上になる。従って、ベースとなる半導体基板2が透明な場合においても、この
光路差により反射光の強度の高まった距離で十分な安定した反射光を検出することができ
、良好な位置情報の検出を行なうことができる。
Further, for example, when performing photo-etching or the like in a processing step of forming a semiconductor element on the
次に、本発明に係るアライメントマーク付き半導体基板1のアライメントマークの製造
方法について、図2乃至図4を参照して説明する。このアライメントマークは、図2の断
面図に例示したように、ベースとなる半導体基板2を彫りこんで二段の階段状に形成した
5個の彫りこみ6が所定の間隔で配列されている。以下の説明では、これら彫りこみ6の
ひとつを取りあげ、その製造方法について説明する。
Next, a method for manufacturing an alignment mark of the
図3及び図4は、この彫りこみ6の製造方法の一実施例を工程順に示す断面図である。
まず、図3(a)に示すように、ベースとなる半導体基板2上に第1のフォトレジストを
塗布し、第1のフォトレジスト層7を形成する。さらにその上層に、第1のフォトレジス
トよりはく離剤に対する溶解速度の遅い第2のフォトレジストを塗布し、第2のフォトレ
ジスト層8を形成する。
3 and 4 are cross-sectional views showing an embodiment of the method of manufacturing the
First, as shown in FIG. 3A, a first photoresist is applied on a
次に、これら第1のフォトレジスト層7及び第2のフォトレジスト層8を形成した半導
体基板の上面に、アライメントマークのマスクパターンを露光後、これを現像処理する。
そして、図3(b)に示すように、アライメントマーク形成部位9以外にレジスト膜10
を形成する。
Next, the mask pattern of the alignment mark is exposed on the upper surface of the semiconductor substrate on which the
Then, as shown in FIG. 3B, in addition to the alignment mark forming portion 9, the resist
Form.
次に、アライメントマークの形成部位9の2層のフォトレジスト層7及び8を、はく離
剤により除去する。このときに除去を開始した直後は、図3(c)に示すように、第1の
フォトレジスト層7及び第2のフォトレジスト層8は、どちらも同じようにはく離される
。ここで、さらにはく離を継続すると、時間経過とともに、2層のフォトレジストの剥離
剤に対する溶解速度の差によって第1のフォトレジスト層7のはく離が進行し、図3(d
)に示すように、第1のフォトレジスト層7の開口が第2のフォトレジスト層8の開口よ
りも大きな形状の開口部11が形成される。
Next, the two
), An
これに続けて、ECRエッチングにより開口部11からベースとなる半導体基板2をエ
ッチングし、図4(a)に示すように彫りこみ12を形成する。ここで形成された彫りこ
み12は第一段目の彫りこみとなり、その底面61までの深さは、例えば1μm程度とし
ている。
Subsequently, the
また、このECRエッチング時の加熱によって、開口部11にオーバーハングしていた
第2のフォトレジスト層8によるレジスト膜をECRエッチングの進行とともに次第に垂
下させ、図4(b)に示すように、彫りこみ12の周縁を覆うように変形させて、ECR
エッチングの対象となる開口部を狭める。
Further, by the heating during the ECR etching, the resist film formed by the
Narrow the opening to be etched.
そして、この狭められた開口部13に対して、あらかじめ設定した所定の深さに達する
までECRエッチングを継続し、図4(c)に示すように、第二段目の彫りこみ62を形
成する。このときの第二段目の彫りこみ62の底面までの深さdは、例えばこのアライメ
ントマーク付き半導体基板1上に半導体素子を形成する工程中において、その表面に塗布
される感光材料の屈折率をn、照射する露光用光源の波長をλとしたときに、λ/2n以
上の値としている。
Then, ECR etching is continued for the narrowed
この後、図4(d)に示すように、すべてのレジスト膜を有機溶剤等によりはく離して
、所望の彫りこみ6を得る。
Thereafter, as shown in FIG. 4D, all resist films are peeled off with an organic solvent or the like to obtain a desired
以上説明したように、本実施例に示したアライメントマーク付き半導体基板1において
は、彫りこみ形のアライメントマーク4及び5を構成するそれぞれの彫りこみ6は、第一
段目の彫りこみの底面61にさらに第二段目の彫りこみ62を設けた、二段の階段状に形
成されている。これにより、アライメント光源等を照射したときに散乱による反射を発生
しやすく、十分な安定した反射光を得ることができるので、透明な基板に対しても良好な
位置情報の検出を実現することができる。
As described above, in the
また、第二段目の彫りこみ62の深さdは、このアライメントマーク付き半導体基板1
上に半導体素子等を形成する工程中においてフォトエッチング等を行なう際に使用される
露光用光源及び感光材料の特性値に基づいて、あらかじめλ/2n以上としている。これ
により、露光用光源に対する第一段目の彫りこみの底面からの反射光と第二段目の彫りこ
みの底面からの反射光との光路差を、露光用光源の1波長以上とし、強度の高まった距離
において十分な安定した反射光を得ることができるので、透明な半導体基板に対しても良
好な位置情報の検出を実現することができる。
The depth d of the second-
On the basis of the characteristic values of the exposure light source and the photosensitive material used when performing photo-etching or the like in the process of forming a semiconductor element or the like on the top, λ / 2n or more is set in advance. Thereby, the optical path difference between the reflected light from the bottom surface of the first engraving and the reflected light from the bottom surface of the second engraving with respect to the exposure light source is set to one wavelength or more of the exposure light source, and the intensity is increased. Since sufficiently stable reflected light can be obtained at a long distance, it is possible to realize good position information detection even for a transparent semiconductor substrate.
1 アライメントマーク付き半導体基板
2 ベースとなる半導体基板
3 素子形成領域
4、5 アライメントマーク
6、12、62 彫りこみ
7 第1のフォトレジスト層
8 第2のフォトレジスト層
9 アライメントマークの形成部位
10 レジスト膜
11、13 開口部
61 第一段目の彫りこみの底面
DESCRIPTION OF
Claims (3)
前記アライメントマークは、所定の間隔で複数個配列された凹状に彫りこまれた第一段目の彫りこみの底面にさらに第二段目の凹状の彫りこみを設け、
前記第一段目の彫りこみの底面から前記第二段目の彫りこみの底面までの距離は、前記アライメントマークを有する前記アライメントマーク付き半導体基板の表面に屈折率nの感光材料を塗布し波長λの露光用光源を照射して露光するにあたって、あらかじめλ/2n以上としたことを特徴とするアライメントマーク付き半導体基板。 A semiconductor substrate with an alignment mark having an engraved alignment mark at a predetermined position on the surface,
The alignment mark is further provided with a second-stage concave engraving on the bottom surface of the first-stage engraving engraved into a plurality of recesses arranged at predetermined intervals ,
The distance from the bottom surface of the first-stage engraving to the bottom surface of the second-stage engraving is such that a photosensitive material having a refractive index n is applied to the surface of the semiconductor substrate with the alignment mark having the alignment mark and has a wavelength λ. A semiconductor substrate with an alignment mark, which is set to λ / 2n or more in advance when irradiating an exposure light source for exposure .
半導体基板上に第1のフォトレジストを塗布して第1のフォトレジスト層を形成し、
この第1のフォトレジストよりはく離剤に対する溶解速度の遅い第2のフォトレジストを前記第1のフォトレジスト層の上に塗布して第2のフォトレジスト層を形成し、
これら第1及び第2のフォトレジスト層を形成した半導体基板に前記アライメントマークのマスクパターンを露光し、
前記マスクパターンを現像処理して前記アライメントマーク形成部位以外にレジスト膜を形成し、
前記アライメントマーク形成部位の前記第1及び第2のフォトレジスト層を前記はく離剤により除去し、前記第1のフォトレジスト層の開口が前記第2のフォトレジスト層の開口よりも大きい形状の開口部を形成し、
ECRエッチングにより前記開口部から前記半導体基板をエッチングして第1の凹状の彫りこみを形成するとともに、このエッチングの進行とともに前記凹状の彫りこみの周縁を覆うように前記開口部周縁の前記第2のフォトレジスト層のレジスト膜を変形させることによって前記開口部の開口を狭め、
この狭められた開口部に対しさらに所定の深さまでECRエッチングを継続して第2の凹状の彫りこみを形成し、
前記ECRエッチング終了後に前記レジスト膜をはく離する
ことを特徴とするアライメントマークの製造方法。 A method of manufacturing an alignment mark of a semiconductor substrate with an alignment mark having a carved alignment mark on a surface,
Applying a first photoresist on a semiconductor substrate to form a first photoresist layer;
The second photoresist layer is formed by applying a second photoresist having a slower dissolution rate to the release agent than the first photoresist on the first photoresist layer,
Exposing the mask pattern of the alignment mark to the semiconductor substrate on which the first and second photoresist layers are formed,
Developing the mask pattern to form a resist film other than the alignment mark formation site,
The first and second photoresist layers at the alignment mark formation site are removed by the release agent, and the opening of the first photoresist layer is larger than the opening of the second photoresist layer. Form the
The semiconductor substrate is etched from the opening by ECR etching to form a first concave engraving, and as the etching proceeds, the second photo on the periphery of the opening is covered so as to cover the periphery of the concave engraving. Narrowing the opening of the opening by deforming the resist film of the resist layer,
ECR etching is continued to a predetermined depth for the narrowed opening to form a second concave engraving.
A method of manufacturing an alignment mark, comprising peeling off the resist film after the ECR etching is completed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005317619A JP4761934B2 (en) | 2005-10-31 | 2005-10-31 | Semiconductor substrate with alignment mark and method of manufacturing alignment mark |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005317619A JP4761934B2 (en) | 2005-10-31 | 2005-10-31 | Semiconductor substrate with alignment mark and method of manufacturing alignment mark |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007123781A JP2007123781A (en) | 2007-05-17 |
JP4761934B2 true JP4761934B2 (en) | 2011-08-31 |
Family
ID=38147252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005317619A Expired - Fee Related JP4761934B2 (en) | 2005-10-31 | 2005-10-31 | Semiconductor substrate with alignment mark and method of manufacturing alignment mark |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4761934B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4531713B2 (en) * | 2006-03-31 | 2010-08-25 | 三菱電機株式会社 | Alignment mark and method for forming the same, semiconductor device and method for manufacturing the same |
JP5172904B2 (en) * | 2010-07-13 | 2013-03-27 | 株式会社東芝 | Wide gap semiconductor substrate and method of manufacturing semiconductor device using the same |
KR102217245B1 (en) | 2014-07-25 | 2021-02-18 | 삼성전자주식회사 | Method of manufacturing semiconductor device |
JP6705670B2 (en) * | 2016-03-15 | 2020-06-03 | 富士電機株式会社 | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS602948A (en) * | 1983-06-20 | 1985-01-09 | Oki Electric Ind Co Ltd | Etching method |
JPS62128118A (en) * | 1985-11-29 | 1987-06-10 | Nec Corp | Semiconductor device |
JPS63240068A (en) * | 1987-03-27 | 1988-10-05 | Nec Corp | Manufacture of semiconductor device |
JPH01169963A (en) * | 1987-12-25 | 1989-07-05 | Hitachi Ltd | Manufacture of semiconductor device |
JPH02276231A (en) * | 1989-04-18 | 1990-11-13 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
JPH04171711A (en) * | 1990-11-02 | 1992-06-18 | Mitsubishi Electric Corp | Resist formation method |
JP3881072B2 (en) * | 1996-11-07 | 2007-02-14 | 株式会社デンソー | Manufacturing method of semiconductor device |
-
2005
- 2005-10-31 JP JP2005317619A patent/JP4761934B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007123781A (en) | 2007-05-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7056013B2 (en) | Templates and template blanks, manufacturing method of template substrate for imprint, manufacturing method of template for imprint, and template | |
US7922960B2 (en) | Fine resist pattern forming method and nanoimprint mold structure | |
JP2011066238A (en) | Method of preparing pattern-forming template | |
CN108292593B (en) | Method for patterning a substrate using extreme ultraviolet lithography | |
US20100086877A1 (en) | Pattern forming method and pattern form | |
JP4761934B2 (en) | Semiconductor substrate with alignment mark and method of manufacturing alignment mark | |
JPH1124234A (en) | Production of phase shift mask | |
JPH0450730B2 (en) | ||
KR101118409B1 (en) | Template with identification mark and manufacturing method thereof | |
TWI689987B (en) | Euv patterning using photomask substrate topography | |
JP2003140366A (en) | Preparing method of alignment mark | |
KR20090099871A (en) | Alignment key of semiconductor device and method for forming of the same | |
JP6950224B2 (en) | Imprint mold and imprint mold manufacturing method | |
JP6538592B2 (en) | Pattern formation method | |
KR20090068003A (en) | Method for fabricating in photomask | |
US6228661B1 (en) | Method to determine the dark-to-clear exposure dose for the swing curve | |
JPH0544169B2 (en) | ||
US7387871B2 (en) | Mask complementary multiple exposure technique | |
JP2004200577A (en) | Method for forming microstructure | |
JP5187524B2 (en) | Photomask substrate manufacturing method | |
JP2014232809A (en) | Method for correcting wafer defect and device for manufacturing semiconductor | |
KR20080054995A (en) | Marking method for semiconductor wafer | |
KR100985307B1 (en) | Photo mask and method for forming overlay vernier in semiconductor device using the same | |
KR20120126716A (en) | Method for manufacturing pattern in semiconductor device | |
JP2012148447A (en) | Method for manufacturing board |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080414 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100907 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100914 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101115 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110513 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110607 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140617 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140617 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |