JP4755204B2 - 並列残差補償を用いた適応重み付き干渉除去のためのシステム、装置及び方法 - Google Patents

Description

本発明は、一般に、多元接続通信システムに関し、特に、多元接続干渉の抑制を強化するシステム、装置及び方法に関する。

一般的に言えば、セルラ通信システムとは、例えばセルなど一定のサービスエリア内で、複数のユーザに同時に通信チャネルを供給するものである。このような通信チャネルには、アップリンク、すなわち移動体端末から基地局への通信チャネル、及びダウンリンク、すなわち基地局から移動体端末への通信チャネルが含まれ、多数のユーザを対象に、双方向の多元接続通信を可能にしている。しかし、採用されている多元接続通信方式にかかわらず、一定のセル内でサービス可能なユーザの数は、ある上限によって制限される。

例えば、時分割多元接続（ＴＤＭＡ：Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）システムにおいては、各セルに収容できるユーザ数は、アップリンク及びダウンリンクの周波数帯域内で得られるタイムスロットの数、Ｍによって制限される。このような周波数帯域は、連続した時間周波数平面として表すことができ、時間周波数平面内にＭ個のタイムスロットが得られることになる。例えば、それぞれの基地局と同時に通信できる移動体端末の数がＭである場合には、Ｍ番目のユーザは、アップリンクのＭ番目のタイムスロット内の信号エネルギーを低デューティサイクルで送信する。基地局から移動体端末へのダウンリンクの受信についても、同様に制限される。

一方、符号分割多元接続（ＣＤＭＡ：Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）システムでは、信号エネルギーが時間周波数平面の全体にわたって連続的に分布しており、そのため各ユーザは広帯域符号化信号波形を採用することによって時間周波数平面全体を共用する。このように、ＣＤＭＡシステムにおいて同時に収容できるユーザ数は、時間周波数平面内で得られるタイムスロットの数によって制限されるものではなく、通信チャネル内に存在するユーザの数と、ＣＤＭＡシステムが採用している処理利得（ＰＧ：Ｐｒｏｃｅｓｓｉｎｇ Ｇａｉｎ）の値との関数となる。ＣＤＭＡシステムのＰＧは、単位がヘルツ（Ｈｚ：Ｈｅｒｔｚ）の拡散信号の帯域幅と、単位がＨｚのデータ信号帯域幅との比率として定義される。

特定のＣＤＭＡチャネル内で送信を行うユーザの数は、不要な受信信号電力の総量に影響し、故にＣＤＭＡチャネル内の多元接続ユーザがもたらす妨害信号電力の尺度となる。したがって、ＣＤＭＡ受信器で見られるＰＧ及び妨害信号電力に応じて、特定のＣＤＭＡチャネルが収容可能なユーザ数に関する上限を計算してもよい。

例えば、送信されるデータ信号の情報帯域幅が９６００Ｈｚであり、このデータ信号の伝送帯域幅が１．１５２メガヘルツ（Ｍｈｚ：Ｍｅｇａｈｅｒｔｚ）である場合、ＰＧ＝１１５２０００／９６００＝１２０、すなわち２０．８デシベル（ｄＢ：ｄｅｃｉｂｅｌｓ）となる。更に、ＣＤＭＡ通信システムの許容性能に必要なビットエネルギー対雑音電力スペクトル密度比（Ｅｂ／Ｎｏ：ｂｉｔ ｅｎｅｒｇｙ−ｔｏ−ｎｏｉｓｅ ｓｐｅｃｔｒａｌ ｄｅｎｓｉｔｙ ｒａｔｉｏ）が６ｄＢとすれば、１４．８ｄＢを上回る妨害信号電力が存在する場合であっても、通信利用者の目的は達せられる。すなわち、受信器が許容する妨害余裕度は、２０．８−６＝１４．８ｄＢになると計算される。このように、スペクトル拡散帯域幅内の全てのユーザが場所にかかわらず、理想的な電力制御方式を介して同一量の信号電力を基地局アンテナに供給するのであれば、当該ＣＤＭＡチャネルによって１０^2.08＝１２０の多元接続（ＭＡ：Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）ユーザを収容することができる。

故に、ＣＤＭＡ通信システムの構想は、最大数の同一チャネル通信利用者を収容することによって、妨害余裕度を拡張することである。上述のように、これらの同一チャネル通信利用者は、周波数時間平面を同時に占拠し、したがって、ＣＤＭＡ受信器から見ると干渉、又は妨害電力の原因となる。理論上は、ＣＤＭＡチャネル内のＭＡユーザに起因する多元接続干渉（ＭＡＩ：Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ Ｉｎｔｅｒｆｅｒｅｎｃｅ）は、それぞれの信号が互いに直交であるならばゼロにまで減らすことができる。しかし実際には、非同期に到着する信号の遅延及び減衰した信号レプリカについては、その元来の成分に対して直交ではないため、同一チャネル干渉、すなわち他の符号からの相互相関は依然として存在する。同様に、隣接セルから受信した信号は非同期であり、したがって帰属セルから受信した信号と直交ではないため、ＭＡＩの一因となる。

従来型のＣＤＭＡ受信器は、各ユーザの信号について、あたかもそれが唯一存在する信号であるかのようにして、このユーザの信号波形に整合したフィルタのバンクを用いて復調する。ユーザの信号は、他のコードとの相互相関、すなわち干渉も含んでいるため、ユーザ数が増えるか又は干渉信号の相対的な電力が大きくなるにつれて、整合フィルタは次第に性能が低下してくる。したがって、この干渉の存在下において、Ｎ個の候補となるメッセージのうちのいずれが送信メッセージであるかを受信器が判定できるようになることが肝要である。

周知のように、最大事後確率（ＭＡＰ：ｍａｘｉｍｕｍ ａ ｐｏｓｔｅｒｉｏｒｉ ｐｒｏｂａｂｉｌｉｔｙ）の受信器原理を利用した最尤（ＭＬ：Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）系列検出器は、干渉の存在下で上述のような判定を実行するのに最適な受信器である。しかしながら、ＭＬ系列検出器の複雑度は、処理の対象となる符号の数と指数関数的に関連し、そのため計算及び記憶の実施が極めて困難となる。

性能と複雑度との間でうまくトレードオフを達成しようとする先行技術の試みにより、多数のマルチユーザ検出（ＭＵＤ：Ｍｕｌｔｉ−Ｕｓｅｒ Ｄｅｔｅｃｔｉｏｎ）を研究する動きが出てきた。中でも、多段並列干渉除去（ＰＩＣ：Ｐａｒａｌｌｅｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｃａｎｃｅｌｌａｔｉｏｎ）技術は、計算の複雑度が比較的低く性能も良いため、実時間実装に有望なアルゴリズムを提示している。特に文献では、完全ＰＩＣ（Ｃｏｍｐｌｅｔｅ−ＰＩＣ）及び部分的ＰＩＣ（Ｐａｒｔｉａｌ−ＰＩＣ）アルゴリズムが注目を集めている。

完全ＰＩＣは、減算型干渉除去方式であり、前段からのシンボル検出が正しいことを前提としている。続いて、前段の検出からＭＡＩ推定値が作成され、次にこれを完全に受信信号から差し引く。シンボル検出の一部に誤りがあった場合、例えばシステム負荷が大きかったり又は反復の初期段階であったりした場合は、結果として誤った干渉推定値がもたらされ、これを受信信号から差し引いた際には以前にも増して干渉を取り込むことになり得る。この現象は、従来型の完全ＰＩＣ方式におけるいわゆる「ピンポン」現象につながる。

上記のような状況で、推定干渉全体を除去してしまうことは好ましくない。そこで、ＭＡＩの部分的な除去、すなわち部分的ＰＩＣを、各段に重みを採用することによって実行してもよい。この重みは、それぞれの重みの値が０から１の間の値を取るという制約を伴い、試行錯誤によって求められる。完全ＰＩＣを相当に上回る能力強化が部分的ＰＩＣにより達成されるとはいえ、各段で使用される重みの選択が性能に著しい影響を及ぼすことは周知である。したがって、重みの選択が正確でないと、決して容認できない性能特性となる。

ＭＡＩ軽減の技術は発展し続けているが、その一方で、これらの技術の超大規模集積回路（ＶＬＳＩ：Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）実装の実行可能性を検討してきた研究活動はほとんどない。完全ＰＩＣ及び部分的ＰＩＣアルゴリズムは、比較的複雑でない計算で優れた性能を発揮するが、一方、これらの実時間ハードウェア実装は、依然として極めて困難である。上述のアルゴリズムを実用化することは、特に、ハードウェア資源を効率的に適用して低電力及び低コストを設計上達成することのできる実行可能なＶＬＳＩアーキテクチャを見つけることにかかっている。

したがって、通信産業においては、既存の技術よりも計算の複雑度を更に低下させるＭＡＩ軽減アルゴリズムが必要とされている。加えて、計算の複雑度を低下させて、ＭＡＩ軽減アルゴリズムに固有の特性を利用してＶＬＳＩの実装を補うことが望ましい。本発明は、上述及びその他の必要性を満たし、先行技術のＭＡＩ軽減方法に優るその他の利点を供給する。

先行技術における上述の限界を克服するために、更に本明細書を読んで理解することにより明らかになるその他の限界を克服するために、本発明は、ＭＡＩ抑圧の強化のための多段並列残差補償（ＰＲＣ：Ｐａｒａｌｌｅｌ Ｒｅｓｉｄｕｅ Ｃｏｍｐｅｎｓａｔｉｏｎ）受信器に関するシステム、装置及び方法を開示する。本発明は、適応正規化最小二乗平均（ＮＬＭＳ：Ｎｏｒｍａｌｉｚｅｄ Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズムから計算されたユーザ固有の重みを使用することによって、ＭＡＩ推定の精度の向上を可能にしている。このような方法で、マルチユーザ間の共通性及びＭＡＩ抑制アルゴリズム自体の特性を利用することにより、直接的な干渉除去が回避され、アルゴリズムの複雑度の低下が達成される。

本発明の一実施形態によれば、多段の、正規化最小二乗平均（ＮＬＭＳ）による並列残差補償（ＰＲＣ）受信器には、マルチユーザ信号を受信するように結合され、各ユーザの復調ビットストリームのグループを表すデータシンボルを供給するようになっている整合フィルタ段が備わっている。受信器には、更に、データシンボルを受信するように結合され、各ユーザのデータシンボルの変調表現を生成してマルチユーザ信号のレプリカを作成するようになっている信号復元器と、マルチユーザ信号のレプリカを受信するように結合され、このレプリカの重み付き推定値を計算するようになっているＮＬＭＳブロックと、レプリカの重み付き推定値及びマルチユーザ信号を受信するように結合され、レプリカの重み付き推定値及びマルチユーザ信号から共通残差信号を生成するようになっている並列補償残差（ＰＲＣ）ブロックとが備わっている。共通残差信号は、最終的には、各ユーザのデータシンボルに関連する干渉を除去するために各ユーザのデータシンボルから差し引かれる。

本発明の別の実施形態によれば、マルチユーザ通信システムにおいて複数のユーザから送信されるシンボルを推定する方法には、マルチユーザ信号の重み付き推定値を計算することと、マルチユーザ信号からマルチユーザ信号の重み付き推定値を差し引くことによって共通残差信号を生成することと、各ユーザの干渉除去済み信号を得るために各ユーザの信号を共通残差信号で補償することと、各ユーザの送信シンボルの推定値を得るために各ユーザの干渉除去済み信号をフィルタリングすることとが含まれる。

本発明の別の実施形態によれば、正規化最小二乗平均（ＮＬＭＳ）による並列残差補償（ＰＲＣ）受信器を含む符号分割多元接続（ＣＤＭＡ）チップセットが検討されている。受信器には、マルチユーザ信号を受信するように結合され、各ユーザの変調ビットストリームのグループを表すデータシンボルを供給するようになっており、更に、各ユーザのデータシンボル用に変調表現を生成してマルチユーザ信号のレプリカを作成するようになっている信号復元回路が備わっている。ＣＤＭＡチップセットによる受信器は、更に、マルチユーザ信号のレプリカを受信するように結合され、マルチユーザ信号とマルチユーザ信号の重み付きレプリカとの差として生成される第１及び第２の重み付け信号を累積するようになっているＮＬＭＳ回路を備え、マルチユーザ信号のレプリカには、第１の拡散符号ビットストリームと、第１及び第２のデータストリームとが含まれる。ＣＤＭＡチップセットによる受信器は、更に、マルチユーザ信号の重み付きレプリカを受信するように結合され、マルチユーザ信号の重み付きレプリカから第１及び第２の誤差信号を生成するようになっている並列残差補償（ＰＲＣ）回路を含む。第１及び第２の誤差信号は、各ユーザのデータシンボルと関連する干渉を除去するために、各ユーザのデータシンボルから差し引かれる。

本発明の別の実施形態によれば、正規化最小二乗平均（ＮＬＭＳ）による並列残差補償（ＰＲＣ）受信器を実装してマルチユーザ信号の各ユーザに関する多元接続干渉を軽減する方法が検討される。この方法は、ユーザの２つのグループについて作用するように２つの並列処理経路を構築し、そこでは各処理経路が組合せ論理を用いて実装されユーザの各グループについて逐次的に作用するようになっている。各処理経路における逐次的作用には、ユーザのグループの各ユーザのシンボルを推定することと、ユーザのグループの各ユーザの重み付きシンボルを計算することと、ユーザのグループの各ユーザの加重和チップ信号を計算することと、各ユーザの加重和チップ信号から検出ビットベクトルを生成することと、検出ビットベクトルの各ビットと各ユーザのシンボル推定値との間に差を生成することと、各ユーザの重み付きシンボルにこの差を加えることと、検出ビットベクトルの全てのビットが処理された時点で各シンボルに関する干渉除去済み信号を生成することとが含まれる。

本発明を特徴付ける前述あるいは他の様々な利点及び新規性の特徴は、本明細書に添付され本明細書の一部を成す請求項の中で詳細に示される。しかしながら、本発明、その利点、及び本発明の使用によって達せられる目的をより深く理解するために、本発明によるシステム、装置及び方法の代表的な例を図示及び説明し、本明細書の更に別の一部を成す図面及びそれに伴う説明を参照されたい。

本発明は、添付の図面に示された実施形態に関連して説明される。

本特許文書の開示の一部は、著作権保護を受けている。本特許文書又は本特許開示は特許商標局の特許ファイル又は記録に掲載されているものであり、著作権所有者は、誰でもこれを複製できることに異存はないが、それ以外のあらゆることに関しては著作権を完全に留保する。

以下に記載する各種の例示的な実施形態の説明においては、本明細書の一部を成し、本発明を実践することのできる様々な実施形態を図解している添付の図面を参照する。当然のことながら、本発明の範囲を逸脱することなく構造上及び操作上の変更を施すことが可能であり、したがって他の実施形態を利用してもよい。
なお、以下の記載において表１に示す文字の置換えを行っている。

本発明は、全般的には、新規の、多段並列残差補償（ＰＲＣ）受信器のアーキテクチャを供給し、符号分割多元接続（ＣＤＭＡ）システムにおける多元接続干渉（ＭＡＩ）の抑制を強化する。適応正規化最小二乗平均（ＮＬＭＳ）アルゴリズムにより計算される一連の重みを用いて、干渉推定の精度が高められる。上記のアルゴリズムは、完全又は部分的な干渉除去のいずれかを前提にしている従来型の並列干渉除去（ＰＩＣ）アルゴリズムに対して、著しい性能の向上を達成している。

複雑度を低下させる目的で、ＰＲＣの構造を導き出すために多符号処理の共通性を抽出して使用し、直接的な干渉除去を回避する。導き出されたＰＲＣ構造は、干渉除去の複雑度を、ユーザ数の二乗に比例する複雑度から、ユーザ数に対してリニアな複雑度へと低下させる。

更に、本発明は、単純な加減乗除ユニット（ＳＭＵ：Ｓｕｍｓｕｂ−ＭＵＸ−Ｕｎｉｔ）組合せ論理を用いて、拡張可能なシステムオンチップ（ＳｏＣ：Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ）のＶＬＳＩアーキテクチャを検討する。提示されたアーキテクチャは、専用の乗算器を使用することを避け、それによりハードウェア資源の割り当てを少なくとも１０倍改善するのに効果を発揮する。上述のアーキテクチャをＦＰＧＡシステムにおいて実装するのに、効率的なＰｒｅｃｉｓｉｏｎ−Ｃによる高レベル合成（ＨＬＳ：Ｈｉｇｈ Ｌｅｖｅｌ Ｓｙｎｔｈｅｓｉｓ）設計手法が適用される。マルチレベルの並列処理及びパイプライン化を検証することによってハードウェア効率の良さが達成され、従来型の設計に対して大幅な改善がもたらされる。

本発明の原理による一実施形態では、強化されたＭＡＩ抑制アルゴリズムが、特定用途集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の中に実装され、これが更に各ＣＤＭＡチップセットの物理層（ＰＨＹ：ｐｈｙｓｉｃａｌ ｌａｙｅｒ）処理エンジンの中に組み込まれている。この実装には、ＮＬＭＳ重み更新、ＰＲＣ、及び整合フィルタのコンポーネント群のパイプライン型アーキテクチャが含まれる。加えて、本発明は、ＳＭＵ組合せ論理が専用の乗算器に取って代わるように、論理素子を最適化することを検討している。あるいは別の実施形態では、必要とされるタイムクリティカルなブロックの実時間処理に適切なレベルの並列処理及びパイプライン化が実現できるのであれば、デジタル信号プロセッサ（ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）を使用してもよい。

本発明の適用は、基地局及び移動体端末内でスペクトル拡散技術を利用するあらゆるセルラ通信に関して検討されている。このような通信システムには、例えばＣＤＭＡ２０００に適合するＣＤＭＡシステム、広帯域ＣＤＭＡ（ＷＣＤＭＡ：Ｗｉｄｅｂａｎｄ ＣＤＭＡ）、ＷＣＤＭＡの高速ダウンリンクパケット接続（ＨＳＤＰＡ：Ｈｉｇｈ Ｓｐｅｅｄ Ｄｏｗｎｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）システム、及びその他の大容量多元接続通信プロトコルが挙げられる。

図１は、マルチユーザ通信システム１００の例示的なシステム図を表しており、ユーザ１からユーザＫまでは、対応する基地局（図示せず）へのＣＤＭＡアップリンク物理層のＫ人のユーザを表している。図１でＣＤＭＡアップリンクが強調されているものの、ここに図示されてはいないが対応するダウリンクも同様にあることが、当業者には当然理解される。１からＫのユーザは、加法性白色ガウス雑音（ＡＷＧＮ：Ａｄｄｉｔｉｖｅ Ｗｈｉｔｅ Ｇａｕｓｓｉａｎ Ｎｏｉｓｅ）１１４と推定される雑音を伴う共通単一経路チャネル１１６を共に使用しており、そのため、１人のユーザを隣のユーザから見分けるのに、伝送ビットを変調する直交又はほぼ直交の符号を使用している。拡散ブロック１０８から１１２の直交符号、いわゆる拡散シーケンスが、必要な変調を実行する。

チャネルエンコーダ１０２から１０６は、マルチユーザ通信システム１００に誤り訂正能力を提供し、これにより、離散時間型入力系列が、冗長性を示している離散時間型出力系列にマッピングされる。上記の冗長性は、雑音平均化特性を備えるのに効力を発揮し、それにより雑音、ひずみ、フェージングなどを原因とするチャネル効果に対するデコーダ１２８の脆弱性を抑えることができる。

ＣＤＭＡ通信システム１００は、任意の数の変調方式を用いてもよいが、ここでは説明のために、拡散ブロック１０８から１１２における四位相偏移変調（ＱＰＳＫ：ＱｕａｄｒｉＰｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）の変調方式について述べる。このような変調方式を使用することにより、送信器におけるｋ番目のユーザのｎ番目のデータシンボルは、バイナリビットのグループ｛ｂ_k ^o（ｎ），ｂ_k ¹（ｎ）｝∈｛０，１｝を用いてコンスタレーションポイントにマッピングされる。変調器（図示せず）におけるシンボル出力は、等確率で

によって表される。ＡＷＧＮチャネルでは、受信器１３０が受信した複素ベースバンド信号は、ｎ番目のシンボルのｉ番目のチップにあるとき、

で表され、式中、α_k ⁽ⁿ⁾及びＰ_k ⁽ⁿ⁾は、ｋ番目のユーザの、複素チャネル振幅及び送信電力である。ｃ_k［ｉ＋（ｎ−１）Ｎ］は、ｋ番目のユーザの、ｎ番目のシンボルのｉ番目のチップにおける拡散符号であり、｛＋／−１｝の値を取る。Ｎは拡散因子、Ｋ∈［１，Ｎ］はアクティブユーザ数、及びｚ（ｉ）は両側電力スペクトル密度Ｎｏ／２の複素加法性ガウス雑音の標本値である。

１つのシンボル期間内のＮ個のチップ標本をベクトルにまとめると、受信ベクトルの式は、

で表すことができる。整合フィルタ１１８から１２２を使用して受信信号の逆拡散を行うとよく、更にマルチユーザのシンボルの軟推定値を、

で生成するとよい。ここで、ｆｒａｋｔ−Ｒ＝［ｂａｒ−Ｃ＊ｂａｒ−Ｃ^H］／Ｎは、拡散符号の相互相関行列であり、上付き文字のＨは、エルミート共役を意味する。ＭＡＩが現れるのは、相互相関行列ｆｒａｋｔ−Ｒが単位行列に等しくない場合である。ｔｉｌｄｅ−Ｓ_MF0の要素、すなわちｋ番目のユーザのシンボル推定値は、

によって得られる。

次に、チャネル推定ブロック１３２及びマルチユーザ検出器１２６を用いたチャネル推定段階によって整合フィルタ出力が修正され、マルチユーザのチャネルデコーダ１２８へ送られる。デコーダでは、推定ビットが、

で検出される。式中「・／」は、配列右除算を意味する。式（６）及び（７）のベクトルの要素は、

によって得られる。

マルチユーザ検出器１２６の実装に際して使用されている特定のマルチユーザ検出器の一群は、干渉除去（ＩＣ：Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｃａｎｃｅｌｌａｔｉｏｎ）、特に並列干渉除去（ＰＩＣ）を用いている。これは、ＰＩＣを用いると計算要求の軽減及びハードウェア本位の構造を実現することができるので、目的とするユーザ以外の全てのユーザによって生じる干渉を除去することをコンセプトにしている。従来は、反復多段ＰＩＣ方式が使用されており、それによれば１つの特定の段の入力は、その前段の推定ビットである。（ｍ−１）番目の段のビット推定値を各ユーザの伝送ビットと仮定すると、ｍ番目の段における各ユーザにとっての干渉の推定値は、当該の特定ユーザを除いて、信号を復元することによって求められる。

しかしながら、先に述べたように、初期の段の推定値が十分に正確なものでない場合には、ＰＩＣアルゴリズムによって、信号に更なる干渉を取り込むことになりかねない。したがって、より正確な干渉除去を実現するために、本発明により各段に一連の部分的重みを取り入れる。個々の重みは、シンボル推定の精度にしたがって各ユーザ用に選択される。受信信号ｒ（ｉ）と全ユーザの推定信号の加重和との間の二乗ユークリッド距離をコスト関数と定義すると、コスト関数の平均二乗誤差（ＭＳＥ：Ｍｅａｎ Ｓｑｕａｒｅｄ Ｅｒｒｏｒ）を最小化することによって、最適な重みが

のように得られる。このとき、ｍ番目の段における全ユーザの硬判定シンボルの加重和は、

によって得られる。

ここで、Ｗ^(m)＝［ｗ₁ ^mｗ₂ ^m・・・ｗ_K ^m］は、ｍ番目の段の重み付けベクトルであり、

は、ＰＩＣの復元器内のマルチユーザ拡散器の出力ベクトルである。

ｍ番目の段における所望の応答と推定値との残差を、ε^(m)（ｉ）＝ｒ（ｉ）−ｈａｔ−ｒ_W ^(m)（ｉ）と定めると、ＭＭＳＥ最適化の式（９）は、ビット間隔でチップレートに基づいて機能する反復更新の式である

において、正規化最小二乗平均（ＮＬＭＳ）アルゴリズムによって解くことができる。式中、μはステップサイズであり、ｈａｔ−Ω^(m-1)は、ＮＬＭＳアルゴリズムへの入力ベクトルである。適応ＰＩＣにおける各ユーザに対する干渉は、直接形式では、Ｋ人の全ユーザに関して、

で推定される。

干渉が除去された状態のチップレベル信号は、

で各ユーザ用に生成され、シンボルは、

で検出される。

計算の複雑度は、機能ユニットの数など必要なハードウェア資源のコストを決めるので、ＰＩＣ方式の実装において最も重要な検討事項の１つとなる。Ｋ人のユーザの１つのチップにおける直接形式ＰＩＣの複雑度は、４Ｋ^*（Ｋ−１）の実数乗算、２Ｋの実数加算、及び２Ｋの減算となる。更に、各ユーザループに関してハードウェア比較器にマッピングされた１つの「ｉｆ」文があり、それによりループ構造が一様でなくなり、パイプライン化につながらない。そこで、本発明によれば、全ユーザに関する計算の規則性が考慮されており、そのため「干渉推定」及び「干渉除去」の順序は変更される。

本発明によるアーキテクチャでは、故に、以下のステップを実行する。第１に、

で、全ユーザの重み付き信号を合計することによって加重和チップ関数を計算し、チップレート標本中の受信信号の重み付き推定値を求める。

第２に、

で、元の信号からの１回の減算によって、全ユーザの共通残差信号が生成される。

第３に、

で、各ユーザに残差を補償し、干渉除去済みチップ信号を得る。

最後に、上記の式（１４）のように、訂正済みの信号にマルチユーザ「チップ整合フィルタ」を実行すればよい。このように、上述の４ステップで概説される手順によって、チップレベルＰＲＣ（ＣＬ−ＰＲＣ：Ｃｈｉｐ−Ｌｅｖｅｌ ＰＲＣ）構造が実装される。

更に、整合フィルタと、式（１５）、（１６）及び（１７）の残差補償ステップを合わせて考慮することにより、０番目の段のマルチユーザ整合フィルタ出力を利用して、シンボルレベルＰＲＣ（ＳＬ−ＰＲＣ：Ｓｙｍｂｏｌ−Ｌｅｖｅｌ ＰＲＣ）アーキテクチャを生成することができる。各ユーザの重み付きシンボルに対して「拡散」に続き更に「整合フィルタ」プロシージャを行うことは、チップレベルでは冗長である。故に、整合フィルタリングは、加重和チップに関してのみ必要であり、

で実行される。最終的に、

によって、訂正済み信号の軟判定整合フィルタ出力がシンボルレベルで生成される。

式（１３）の最適な重み付きシンボル（ＷＳ：Ｗｅｉｇｈｔｅｄ Ｓｙｍｂｏｌ）は、式（１３）の拡散に先立って、

のように計算されてもよく、続いてレジスタ又はアレイに保存されてもよい。

直接形式（ＤＦ：Ｄｉｒｅｃｔ−Ｆｏｒｍ）ＰＩＣ構造、ＣＬ−ＰＲＣ構造、及びＳＬ−ＰＲＣ構造の複雑度の要旨が表２に示されている。干渉除去の複雑度は、ＤＦ−ＰＩＣにおけるＯ（Ｋ^2*Ｎ）から、ＰＲＣアーキテクチャにおけるユーザ数と線形を成すＯ（Ｋ^*Ｎ）の順に低減していることがわかる。ＳＬ−ＰＲＣアーキテクチャはＣＬ−ＰＲＣと類似しているとはいえ、ＳＬ−ＰＲＣアーキテクチャのチップインデックスのためのループチェーンは、よりコンパクトで、かつパイプライン化及び並列処理アーキテクチャのスケジューリングに対して一様であり、そのため、ＳＬ−ＰＲＣアーキテクチャはＣＬ−ＰＲＣアーキテクチャに比べてより高速な設計を創出しやすい。

ここで図２を参照すると、本発明の原理による概念上のＳｏＣアーキテクチャが例示されており、ここでは設計サイクルの全ての局面を対象とするスケーラブルな検証ソリューションが供給され、検証上のギャップを減じている。図２のシステムレベルのＶＬＳＩ設計は、ＮＬＭＳによる適応ＰＲＣアーキテクチャの一実施形態を例示しており、これは、いくつかのサブシステムブロック（ＳＢ：Ｓｕｂｓｙｓｔｅｍ Ｂｌｏｃｋｓ）に分割され、この分割はそれぞれの機能及び各ＳＢが示すタイミング関係によっている。各ＳＢは、１つのＰｒｅｃｉｓｉｏｎ−Ｃ設計ブロックを表し、ここで各ＳＢは、例えば適切なハードウェア設計言語（ＨＤＬ：Ｈａｒｄｗａｒｅ Ｄｅｓｉｇｎ Ｌａｎｇｕａｇｅ）デザイナを使用するなどにより、パイプライン構成２０２に縦続接続される。各ＳＢはいくつかの処理要素（ＰＥ：Ｐｒｏｃｅｓｓｉｎｇ Ｅｌｅｍｅｎｔｓ）を含み、これらはパイプライン構成２０４及び／又は並列構成２０６のいずれかに構成される。ＰＥレベルでのパイプライン化及び並列処理は、アルゴリズムにおけるループ構造を反映し、最適化に関して最大の機会を有する。ＰＥは、機能ユニット（ＦＵ：Ｆｕｎｃｔｉｏｎａｌ Ｕｎｉｔｓ）２１０のレジスタ、メモリ、乗算器、加算器などのハードウェア資源にマッピングされて、それぞれが並列構成２０８の付加的レベルを示している。

図３を参照すると、本発明によるビットベクトルジョイント変調器３０６、拡散器３０８、及び多符号結合器３１０の、面積制約アーキテクチャが図示されている。送信器において、Ｋ人のユーザの入力ビットストリームは、

のように単一ワードのビットベクトルバッファ３０２に収容され、それによりストレージ資源を節約する。Ｋ人のユーザの拡散符号が、

のように結合して符号ベクトルＲＯＭ３１２を形成してもよい。

ベクトルバッファ３０２からビットが読み取られ、直列から並列への変換器３０４を介して、並列の、Ｉ／Ｑビットストリームへと変換される。図３のハードウェア構成において、ビットベクトルジョイント変調器３０６及び拡散器３０８は、ループアーキテクチャ上で共通性を利用するように合併させられる。拡散器３０８の乗算は、ビットレベルの組合せ論理を使用して乗算器の使用を避けるように設計されている。組合せ論理のハードウェア設計のスクリプトは、下記の符号セグメント（２３）によって示される。

Ｋ人のユーザは、論理的には並列に処理されることができるが、システムクロックが十分に高速であるならば、実時間の要件を満たしながらＫ人の全ユーザが逐次的に処理されてもよい。図３を検分すると分かるように、組合せ論理を使用して効率的なＶＬＳＩアーキテクチャが設計されており、そこでは変調器３０６及び拡散器３０８が、シフトレジスタ、ＡＮＤゲート、及びＫ人のユーザの拡散符号ビットによって制御されるマルチプレクサを利用している。多符号結合器３１０は、最小限の設計エリアを使用して実時間要件を達成することのできる累積器アーキテクチャを利用して、信号ＳＩｓｕｍ（ｉ）及びＳＱｓｕｍ（ｉ）を作成する。

受信器分割のブロック図である図４を参照すると、アルゴリズムにおけるループ構造及び本質的なタイミングが最適化されてパイプライン化及び並列処理を実現するようになっており、加えて更に最適化されることによって、冗長な計算を削減し、タイミング衝突を回避し、レジスタ及びメモリ並びに機能ユニットを共用する。機能ユニット４０２から４１２が、最適化のために論理的に組み合わされているのが分かる。

本発明による多段ＮＬＭＳ受信器のシステムレベルアーキテクチャ４００は、第１段として、機能ユニット４０２の中で多符号整合フィルタを利用する。Ｋ個の符号に関する第１段の整合フィルタ出力は、シンボルレベルＰＲＣのために、メモリブロックＳ＿ＭＦ０［Ｋ］４１４に保存される。復調器ＤＥＭＯＤ１からＤＥＭＯＤＫの出力において、Ｋ人のユーザの検出ビットが、ＱＰＳＫ変調のためにＢ０及びＢ１の２ワードに収容される。復元器４０４は、直列から並列へ変換された後の検出ビットを受け取り、それにより、変調器ＭＯＤ１からＭＯＤＫ及び拡散ユニットＳＰ１からＳＰＫを介して検出ビットを用いた信号の復元を実施することができる。復元器４０４の出力は、重み計算のために機能ユニット４０６の第１段ＮＬＭＳブロックに引き渡され、同時に、第１段ＰＲＣ処理のためにバッファリングされる。干渉除去済み信号は、併合された整合フィルタ及び復調器のユニット（ＭＦＵ＋ＤＥＭＵ：Ｍａｔｃｈｅｄ Ｆｉｌｔｅｒ ａｎｄ Ｄｅｍｏｄｕｌａｔｏｒ Ｕｎｉｔ）４０８によって、Ｋ人のユーザ用に検出される。ＮＬＭＳ−ＰＲＣブロックの多段ハードウェアユニット４１０から４１２は、Ｍ個の段用にパイプラインモードで展開し、検出ビットは多段処理のために後続の段Ｍへと引き渡され、更に、様々なチェーンにおける処理上の遅延のバランスを保つために、必要に応じてＦＩＦＯが適用される。

図５は、図４のマルチユーザ整合フィルタブロック４０２の例示的な実施形態を図示しており、並列した２つの逆拡散器ユニット（ＤＳＵ：ＤｅＳｐｒｅａｄｅｒ Ｕｎｉｔ）＋ＭＦＵエンジン５０２及び５０６を伴うアーキテクチャが設計されている。この設計は、拡散符号の特性を利用して組合せロジックによって実装され、それにより乗算回路を不要にしている。Ｋ人のユーザは、Ｋ／２人の２つのグループに分割され、各グループのユーザは、例えば図２に例示されるように、１つのＰＥを逐次的に利用する。ＭＦＵからの暫定的な結果は、個々のデュアルポートランダムアクセスメモリ（ＤＰＲＡＭ：Ｄｕａｌ Ｐｏｒｔ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）ベクトル５０４及び５０８にそれぞれ保存され、続いて、累積器５１４及び５１６にそれぞれ累積される。各入力チップ標本Ｒｅ［ｉ］及びＩｍ［ｉ］に関しては、Ｋ／２人のユーザの拡散符号Ｃ１［ｉ］及びＣ２［ｉ］が、それぞれ符号ベクトルＲＯＭ５１０及び５１２から逐次的にシフトされてきて、このチップ標本に乗算される。シンボルが累積器５１４及び５１６によって累積されたのを受けて、シンボル準備完了（ＳＹＭＢＯＬ ＲＥＡＤＹ）の信号がアサートされ、復調器ユニットにシンボル推定値を読み取る必要のあることを知らせる。

先に述べたように、このアルゴリズムは、式（１１）に例示されるような、広範囲にわたるフィードバックを伴う除算及び乗算の演算を利用しているため、１からＭのＮＬＭＳ段は、スループット上の重大な障害となっている。ＮＬＭＳ設計ブロックは、チップに基づいた複雑なＮＬＭＳアルゴリズムを受け入れ、式（１０）及び（１１）で説明されるように、各シンボルの全ユーザ用に最適な重みを計算する。本発明の適応ＮＬＭＳアルゴリズムをハードウェアにマッピングするには、効果的な分割のためのデータフロー及びタイミングに対して特に関心が払われる。

ＬＭＳアルゴリズムを並列及びパイプライン型のアーキテクチャにマッピングする従来の方法では、係数更新に遅延を取り込むか、あるいは過度のハードウェア要求を課すことになる。しかし、本発明によれば、ＮＬＭＳ適合のためにハードウェア効率のよいパイプライン型アーキテクチャが考慮されており、これは、遅延を伴うことなく、標準のＬＭＳアーキテクチャと実質的に変わらない出力及び誤差信号を供給するものである。更に、本発明によるアーキテクチャのスループットは、入力ベクトルの長さすなわちユーザ数と無関係である。

上述の式（１０）及び（１１）を再度参照すると、トップレベルのループ構造Ｌ１及びＬ２との対応関係を導き出すことができる。Ｌ１ループは、式（１０）による各シンボルに関するチップ毎の更新のために再帰的なループを表し、一方、Ｌ２ループは、式（１１）によって１つのシンボルが用意されたら、レジスタからメモリブロックまでの重み推定値を更新する。ループＬ１及びＬ２は、図６のブロック図に例示されるようにハードウェアユニットへマッピングされる。

ループＬ１は、ブロック６０２及び６０４で示す第２レベルの２つのループによって例示される。ブロック６０２及び６０４は、ユーザインデックスに対応しており、ブロック６０２が現在の重みに基づいて受信信号の重み付き推定値を計算し、ブロック６０４がユーザＫ人分の反復重みを計算する。符号インデックスｋ及びチップインデックスｉのループ構造にしたがって、ＮＬＭＳブロックが、以下の主要な２つの機能に分割されるとよい。すなわち、式（１０）で表されるようなブロック６０２の加重和機能（ＷＳＦ：Ｗｅｉｇｈｔｅｄ Ｓｕｍ Ｆｕｎｃｔｉｏｎ）、及び式（１１）で表されるようなブロック６０４の重み付き適応機能（ＷＡＦ：Ｗｅｉｇｈｔｅｄ Ａｄａｐｔｉｏｎ Ｆｕｎｃｔｉｏｎ）である。

ＷＳＦブロック６０２においては、ブロック６１４のデパッキングユニット（ＤＰＵ：Ｄｅ−Ｐａｃｋｉｎｇ Ｕｎｉｔ）によって、推定硬判定ビットがビットベクトルＢ０及びＢ１から抽出される。下記式（２４）のオメガベクトルは、送信器におけるのと同じ変調器拡散器ユニット（ＭＳＵ：Ｍｏｄｕｌａｔｏｒ Ｓｐｒｅａｄｅｒ Ｕｎｉｔ）を用いて推定ビット及び拡散符号ベクトルＣ［ｉ］から生成され、続いてメモリブロック又はレジスタファイルのいずれかに保存される。同じループ構造の中で、チップ重み付けユニット（ＣＷＵ：Ｃｈｉｐ−Ｗｅｉｇｈｔｉｎｇ−Ｕｎｉｔ）／複素加算ユニット（ＣＡＵ：Ｃｏｍｐｌｅｘ−Ａｄｄ−Ｕｎｉｔ）６１６が式（１０）に表されるように、レプリカの加重和を生成する。受信信号のレプリカは、次に、式（１６）のように、受信チップ標本値から差し引かれて残差を形成する。式（２４）のオメガベクトル及び式（１６）の残差は、次に、ＷＡＦブロック６０４に送られる。

オメガベクトルには、最初に残差を乗算じ、次に係数μ／ｎｏｒｍを乗算する。この数量は、次に、重み付けの前の反復に加算され、Ｗ_tmp［Ｋ］スペース６１０にライトバックされる。この処理は、１つのシンボル内の全チップに対して反復して行われる。各シンボルに対する重みの用意が整い次第、重み負荷処理（ＷＬＰ：Ｗｅｉｇｈｔ Ｌｏａｄ Ｐｒｏｃｅｓｓ）６０６が干渉除去のために最適な重み６０８を載せる。

ピンポンバッファ６１２は、ＮＬＭＳブロックが重みを計算している間、次のシンボルの入力チップ標本を記憶するように設計されている。ＮＬＭＳのＬ１構造においては、カウンタ６１８が反復を制御しており、各シンボルの第１のチップに関して、式（２５）の重みベクトルの初期値６２０が、ＳＣＡＬＥ＿ＮＵＭ＝２^Bwでスケールされる各ユーザのチャネル推定値となるようになっている。ここでＢ_Wはスケーリングシステムのビット幅である。

まとめとして、ＷＳＦ６０２及びＷＡＦ６０４のループのスクリプトを以下の符号セグメントの式（２６）及び（２７）にそれぞれ示す。

ＷＳＦブロック６０２においては、変調のベクトル処理がＫ人の全ユーザに対して成される。ＷＡＦブロック６０４においては、ベクトルｈａｔ−Ω^re[k]及びｈａｔ−Ω^im[k]のノルムを計算する必要がある。オメガベクトルのノルムの単純な計算は、次のように行われる。

式（２８）は、２Ｋ個の乗算及び（Ｋ−１）個の加算の複雑度を有する。ｈａｔ−Ω^re[k]及びｈａｔ−Ω^im[k]が、それぞれメモリアレイに保存されている場合、それにより複雑度は２Ｋ個のメモリ読み込み分増加することになる。しかし、ＱＰＳＫに関しては、ｈａｔ−ｓ₁ ^(m-1)∈｛±１±ｊ｝及びｃ_k（ｉ）∈｛±１｝であるので、各シンボル用にノルムを個別に計算する必要はない。‖ｈａｔ−Ω‖²＝２Ｋの数量は一定であることが分かるので、したがって除算は、ｌｏｇ₂（２Ｋ）の右側シフトによって実施すればよい。ステップサイズμはそれほど精密な値である必要がないため、μとノルムとを組合せて１つの係数にし、これに続いてｌｏｇ₂（Ｋ）だけ右へシフトすることが可能となる。これはオフラインで定数として計算してもよい。

ブロック６０２及び６０４のＭＳＵ及びＣＷＵを実装している従来型の設計では、Ｋユーザの完全にパイプライン型の加算のために、ブロック６１６のＣＡＵ用に６の乗算及びツリーレイアウトを必要とする。しかし、ｈａｔ−Ｓ^re（ｋ），ｈａｔ−Ｓ^im（ｋ），ｈａｔ−Ω^re（ｋ），ｈａｔ−Ω^im（ｋ），及びＣ_i（ｋ）は｛＋／−１｝の値をとるので、これらの値を表すために｛０，１｝を代わりに使用し、Ｋ人のユーザをベクトルワードＢ₀、Ｂ₁及びＣ_iに収容してもよい。ビット単位の値は、ｂ₀＝（Ｂ₀＞＞ｋ）＆１；ｂ₁＝（Ｂ₁＞＞ｋ）＆１；及びＣ_k（ｉ）＝（Ｃ［ｉ］＞＞ｋ）＆１のように、ベクトルワードから抽出される。ｈａｔ−Ω^re（ｋ）及びｈａｔ−Ω^im（ｋ）の実際の値は、表３に示されるように、拡散符号の各種入力ビット及び硬判定ビットに基づく真理値表から導き出すことができる。加えて、ｈａｔ−Ω^re（ｋ）及びｈａｔ−Ω^im（ｋ）を表すのに｛０，１｝を｛＋／−１｝の代わりに使用することによって、論理設計は、

になることが分かる。

式（１０）及び（１１）のような、２ビットの値｛＋／−１｝を有するｈａｔ−Ω^(m-1)の乗算は、１ビットの値｛０，１｝を有するｈａｔ−Ω^re（ｋ）及びｈａｔ−Ω^im（ｋ）のデコーダで制御されているマルチプレクサ（ＭＵＸ：Ｍｕｌｔｉｐｌｅｘｅｒ）回路を用いて実施してもよい。式（１０）における乗算は、次に、加算減算ＭＵＸユニット（ＳＭＵ）の重み付きシンボルのもの（ＳＭＵｗ：ＳＭＵ ｆｏｒ Ｗｅｉｇｈｔｅｄ ｓｙｍｂｏｌｓ）として、

のように実施してもよい。

同様の構造は、式（１１）の中の［ｈａｔ−Ω^(m-1)（ｉ）］^*ε^(m)（ｉ）に関しても、誤差のＳＭＵブロック（ＳＭＵｅ：ＳＭＵ ｂｌｏｃｋ ｆｏｒ Ｅｒｒｏｒ）として

のように、使用することができる。

１つのＳＭＵｗ／ＳＭＵｅ７０２に関する回路論理が図７に表されており、累積器７１０への符号及び入力のみが４入力ＭＵＸ７０８によって制御されている。ＳＭＵ７０２がＳＭＵｗ又はＳＭＵｅのいずれとして機能するか、その違いを決定するのは、ＭＵＸ７０８への入力並びに接続ネットワーク（ＣＮ：Ｃｏｎｎｅｃｔｉｏｎ Ｎｅｔｗｏｒｋ）７０６の構成である。選択デコーダ７０４によって、元のオメガベクトルに置き換わるＳＥＬ［Ｋ］信号が生成され、次に、この信号は、表３に示すようにＭＵＸ７０８の制御に使用される。なお、表４は、ＳＭＵ７０２のＳＭＵｗ及びＳＭＵｅ両構成に関するＣＮ７０６の構成を決定するものである。

図６を再度参照すると、上述のように、ＮＬＭＳアルゴリズムのＷＳＦブロック６０２及びＷＡＦブロック６０４は、図７の基本的なＳＭＵ設計ブロックを使用して統合してもよいことが分かる。例えば、本発明による一実施形態では、ＳＭＵｗ及びＳＭＵｅの２つのエンジンを並列に配置したものが図８のように示される。ブロック８０２及び８０４のＷＳＦ機能において、Ｋ人のユーザがＫ／２人のユーザの２つのブロックに分割され、ここで選択デコーダ８１２及び８１６が、ビットストリームＣ［ｉ］、Ｂ［０］及びＢ［１］をそれぞれ受信して、ＳＭＵｗ８１４及び８１８の選択信号ＳＥＬ１［Ｋ／２］及びＳＥＬ２［Ｋ／２］を生成する。ＳＭＵｗ８１４及び８１８は、一時重みメモリブロック８２４及び８２６からの入力も受信する。

ＣＡＵ８０６が上記各経路の２つの部分を加えることで総加重和チップ信号が得られ、次にこれは元の受信信号、Ｒｅ［ｉ］及びＩｍ［ｉ］から差し引かれて誤差信号が生成され、続いてＷＡＦブロック８０８及び８１０のＳＭＵｅ８２０及び８２２へそれぞれ転送される。全ての加重和チップ信号が信号μ＿ｎｏｒｍで乗算されたら、前の反復からの重みによる調整を施され、一時重みメモリブロック８２４及び８２６へ書戻される。このように、各エンジンがＫ／２人のユーザの逐次的処理に関して単一のプロセッサとして機能し、それにより、従来型の乗算器設計に比べて、ＶＬＳＩ面積及びタイミング収束の最適化が著しく向上する。

本発明の原理による別の実施形態では、図７の基本的なＳＭＵ設計ブロックを使用して、上述の式（１５）から（１９）のような、加重和整合フィルタ（ＷＳＭＦ：Ｗｅｉｇｈｔｅｄ−Ｓｕｍ−Ｍａｔｃｈｅｄ−Ｆｉｌｔｅｒ）及び残差補償（ＲＣ：Ｒｅｓｉｄｕａｌ−Ｃｏｍｐｅｎｓａｔｏｉｎ）ブロックを実装することができる。図８のＮＬＭＳブロックと同様に、図９の、シンボルレベルの重み付きシンボル用加算減算ＭＵＸユニット（ＳＭＵｗｓ：Ｓｕｍ−ｓｕｂ−ＭＵＸ−Ｕｎｉｔ ｆｏｒ Ｗｅｉｇｈｔｅｄ Ｓｙｍｂｏｌ）のブロック図が、ビットウェア組合せ論理によって設計されて、式（２０）で計算されるようにｗｓ［ｋ］を生成してもよい。このような事例では、ＳＭＵｗｓ９０８は、Ｂ［０］及びＢ［１］のベクトルによって始動する選択デコーダ９１４によってのみ制御される。重み整合フィルタユニット（ＷＭＦＵ：Ｗｅｉｇｈｔ−Ｍａｔｃｈｉｎｇ−Ｆｉｌｔｅｒ−Ｕｎｉｔ）９１０に内在するＭＵＸは、ＷＭＦＵ９１０のユーザインデックスｋに基づく累積に際して、拡散符号Ｃ［ｉ］によって制御されて最適な加重和チップ信号ｈａｔ−ｒ_W,opt（ｉ）を累積する。

図９に例示されるような基本的なＳＭＵｗｓの設計モジュールに基づき、式（１５）から（１９）に表されるＷＳＭＦ及びＰＲＣ処理に関する完全なデータ経路理論ブロック図は、図１０のように示される。並列のＰＥ１００２及び１００４は、組合せ論理で構築されてＫ／２人のユーザの２つのグループに対して作用しており、各グループのユーザは、それぞれのＰＥを逐次的に利用する。ＰＥ１００２及び１００４のそれぞれにおいて、最適な重み１００６及び１０２０が、ＳＭＵｗｓ１００８及び１０２２のそれぞれに入力され、重み付きシンボルｗｓ［ｋ］１０１０及びｗｓ［ｋ］１０２４、並びに加重和チップ信号であるｈａｔ−ｒ_W,opt（ｉ）を計算する。加重和チップ信号は、次にＷＭＦＵ１０１２及び１０２６によって検出されて、ｈａｔ−ｆｒａｋｔ−Ｒ［ｋ］の信号１０１４及び１０２８を形成し、これが次にｋ番目のユーザのシンボル推定値であるｔｉｌｄｅ−Ｓ_MFO［ｋ］から差し引かれて、更に重み付きシンボル１０１０及び１０２４にしたがって加算される。この処理は、ｔｉｌｄｅ−Ｓ［ｍ］の干渉除去済み信号の整合フィルタ出力１０１８及び１０３２を確認することで終了する。シンボルが全て累積されたら、シンボル準備完了（ＳＹＭＢＯＬ ＲＥＡＤＹ）の信号がアサートされ、復調器ユニットにシンボル推定値を読み取るよう働きかける。

なお、図１０のアーキテクチャでは、従来より使われているような汎の乗算器を必要としない。それ故に、ビットレベルの組合せ論理ＶＬＳＩを使用して、クロックレートの著しい改善、並びに設計に必要とされる構成可能論理ブロック（ＣＬＢｓ：Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋｓ）の数の削減を実現することができる。クロックレートの改善により、各ユーザ及び各チップの処理に関する時間資源の拡大が促進される。

上述のように、本発明によるＶＬＳＩアーキテクチャは、Ｐｒｅｃｉｓｉｏｎ−Ｃ手法を用いて実装される。例示的な設計の実装では、実時間設計の仕様は、ＷＣＤＭＡ、及びＷＣＤＭＡの高速ダウンリンクパケット接続（ＨＳＤＰＡ）システムに対応したＰｒｅｃｉｓｉｏｎ−Ｃ手法を用いて分析することができる。特に、上記のシステムのダウンリンク無線マルチメディアサービスのチップレートは３．８４ＭＨｚであり、拡散利得は１６である。動作中のクロックレートが３８．４ＭＨｚとすれば、各チップに１０サイクルの資源が作り出され、各シンボルには１６０サイクルの資源が作り出されることになる。

特定の設計における遅延は、必要なサイクル数の、動作中のクロックレートに対する比率、すなわち

によって決定される。この式（３３）は、したがって、遅延を削減するのに２つの変数を使用できることを示唆している。つまり、必要なサイクル数、Ｎ_cycleを減らすか、又は動作中のクロック周波数、ｆ_clkを増やすかのいずれかである。いくつかの異なる機能ユニットを備えたＰＥに関しては、クリティカル経路によって、達成可能な最速のクロックレートが決定する。クリティカル経路における遅延は全ての機能ユニットの遅延の累積であるので、クロック周波数を増加するには、通常、タイミング再生が必要とされる。しかしながら、設計が複雑になると、設計の仕様が変更した場合、従来の設計手法を用いたタイミング再生は極めて困難である。

利用可能な各種の記憶ハードウェアを検討する際には、スピードとサイズとの間にトレードオフが存在する。例えば、レジスタファイルがデータアレイをマッピングするのに適用されている場合、これらには、１つのサイクルにおいて並列に接続可能である。故に、レジスタファイルの使用によって、並列性が向上する傾向がある。一方、多機能ユニットを共用するために複数レジスタファイルが必要とされる場合、ＭＵＸによってこの多機能ユニットに対する入力を制御しなければならない。しかし、ＭＵＸは設計サイズの主要な要因になり得るため、並列性を追加した結果、より大きなチップ面積が必要な設計になることも多い。

このように、アーキテクチャ上の多様な制約を伴うＶＬＳＩ実装の効率を最大にするには、マッピング及びパイプライン化の様々な選択肢を検証することが望ましい。加えて、合成を通じて検証などをすることにより、乗算器に基づいたアーキテクチャと、本発明によるＳＭＵに基づいたアーキテクチャとの、啓発的な比較がもたらされる。例えば、乗算器に基づいたＮＬＭＳアーキテクチャを最適化すると、２６９７のＣＬＢ、９１のブロック乗算器、１４７のサイクル、及び４８．４ＭＨｚの動作クロック周波数が必要な設計ができあがる。それに対して、本発明による最適化されたＳＭＵに基づくＮＬＭＳアーキテクチャでは、３４７７のＣＬＢ、９のＡＳＩＣ乗算器、１５１のサイクル、及び５９ＭＨｚの動作周波数が必要な例示的な設計ができあがる。このように、ＳＭＵに基づく設計が１６０サイクルの資源制約の内にとどまるとはいえ、必要な乗算器の数を１０分の１に減らすことに加えて、使用周波数の向上ももたらす。本明細書で説明したその他のＳＭＵに基づくアーキテクチャについても、同様の結果を得ることができる。

本発明は、ＣＤＭＡシステムにおけるＭＡＩ抑制の適応ＰＲＣアルゴリズムを検討している。本発明によるアルゴリズムは、従来型のＰＩＣ及びＰＰＩＣアルゴリズムに比べて干渉除去の確実性レベルを高め、かつ精度を向上するために、一連の重みを利用することを検討している。加えて、適応ＰＲＣの計算アーキテクチャは、冗長計算を削減して効率的なＶＬＳＩ設計を容易にするように最適化されている。ＶＬＳＩ設計の効率の良さを達成できる主な要因は、専用のＡＳＩＣ乗算器の使用を避けるために、組合せ論理回路を利用していることである。

前述の、本発明の例示的な実施形態に関する記述は、例示及び説明のために提示されてきた。これは網羅的に示そうとするものではなく、開示された形態そのものに本発明を限定しようとするものではない。上述に教示した点に照らして、多様な変更及び変形が可能である。例えば、適応ＰＲＣアルゴリズムのアーキテクチャのスピードとサイズとの間におけるトレードオフは、１つの設計制約を他のものに優先させる目的で行われてもよい。このような場合には、サイズをスピードに対して優先させてもよく、それにより特定のアーキテクチャに必要なＣＬＢの数を減少でき、同時に動作クロックの最大周波数を減少させることができる。本発明の範囲は、この詳細な記述によって制限されるものではなく、本明細書に添付されている請求項によって判断されるものである。

マルチユーザ通信システムの例示的なシステム図である。 本発明による例示的なシステムオンチップ（ＳｏＣ）アーキテクチャを示す図である。 本発明による例示的な変調器の面積制約アーキテクチャを示す図である。 本発明による多段正規化最小二乗平均（ＮＬＭＳ）受信器の例示的なシステムレベルアーキテクチャを示す図である。 本発明による例示的なマルチユーザ整合フィルタブロックを示す図である。 本発明による各シンボルをチップ毎に更新する例示的なループ構造を示す図である。 本発明による基本的な加減乗除ユニット（ＳＭＵ）設計ブロックの例示的なブロック図を示す図である。 図７の基本的なＳＭＵ設計ブロックの並列配置の例示的なブロック図を示す図である。 本発明による例示的なＳＭＵ重み付きシンボル（ＳＭＵｗｓ）ブロック図を示す図である。 本発明による例示的な加重和整合フィルタ（ＷＳＭＦ）及び残差補償（ＲＣ）のブロック図を示す図である。

Claims (18)

1. 多段の、正規化最小二乗平均（ＮＬＭＳ：Ｎｏｒｍａｌｉｚｅｄ Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）による並列残差補償（ＰＲＣ：Ｐａｒａｌｌｅｌ Ｒｅｓｉｄｕｅ Ｃｏｍｐｅｎｓａｔｉｏｎ）受信器であって、
   ａ）マルチユーザ信号を受信し、ｂ）前記マルチユーザ信号の複数のユーザを２つのグループに区分し、ｃ）前記複数のユーザごとに復調ビットストリームのグループを表すデータシンボルを供給するように構成した整合フィルタ段と、
   前記データシンボルを受信するように結合され、各ユーザのデータシンボルの変調表現を生成して前記マルチユーザ信号のレプリカを作成するようになっている信号復元器と、
   前記マルチユーザ信号の前記レプリカを受信するように結合され、前記レプリカの重み付き推定値を計算するようになっているＮＬＭＳブロックであって、前記ＮＬＭＳブロックは前記２つのグループのユーザに対して逐次的に作用する２つの並列処理経路を含み、該２つの並列処理経路はそれぞれ、専用の第１及び第２の組合せ論理ブロックを備え、
   前記第１組合せ論理ブロック（ＳＭＵｗ）によって、前記マルチユーザ信号のレプリカを拡散符号ベクトルで乗算して前記レプリカのチップごとに硬判定ビットベクトルを抽出するステップであって、データシンボル当たり少なくとも１つのチップが存在するステップと、
   前記硬判定ビットベクトルを累積シンボル重み値で乗算して前記レプリカのチップごとに重み付き推定値を生成するステップと、
   前記レプリカのチップごとの前記重み付き推定値から前記マルチユーザ信号を減算して残差信号を生成するステップと、
   第２組合せ論理ブロック（ＳＭＵｅ）によって、前記累積シンボル重み値を前記残差信号と前記硬判定ビットベクトルとの積に加算するステップと、
   前記データシンボルのチップごとの重みが累積されて前記レプリカの重み付き推定値になったとき、最終シンボル重み値を供給するステップと、
   を実行することによって前記レプリカの重み付き推定値を反復計算する、ＮＬＭＳブロックと、
   前記レプリカの前記重み付き推定値及び前記マルチユーザ信号を受信するように結合された並列補償残差（ＰＲＣ）ブロックであって、該ＰＲＣブロックは前記２つのグループのユーザに逐次的に作用する２つの並列処理経路を含み、該並列処理経路はそれぞれ専用の第３組合せ論理ブロックを備え、
   前記第３組合せ論理ブロック（ＳＭＵｗｓ）によって、前記レプリカの重み付き推定値を用いて、重み付きシンボル及び重み付き合計チップ信号を計算するステップと、
   前記マルチユーザ信号から共通残差信号を生成するステップであって、前記共通残差信号を、各ユーザのデータシンボルから減算して各ユーザのデータシンボルに関連する干渉を除去するステップと、
   を実行するＰＲＣブロックと、
   を備える受信器。
2. 前記ＮＬＭＳブロックが、前記レプリカの各チップの前記硬判定ビットベクトルを保存するように結合されているメモリブロックを備える請求項１に記載の受信器。
3. 前記マルチユーザ信号のレプリカが、第１拡散符号ビットストリーム並びに第１及び第２のデータストリームを含み、前記ＮＬＭＳブロックの前記処理経路がそれぞれ、前記第１拡散符号ビットストリーム並びに前記第１及び第２のデータストリームを受信するように結合され、前記第１拡散符号ビットストリーム並びに前記第１及び第２のデータストリームのそれぞれのビット値に応じた第１及び第２の選択信号を生成するようになっている第１選択デコーダを備え、
   前記第１組合せ論理ブロックは、前記第１及び第２の選択信号並びに前記第１及び第２の重み付け信号を受信するように結合され、前記第１及び第２の重み付け信号の和の累積を供給するようになっており、前記第１及び第２の重み付き信号の符号が前記第１及び第２の選択信号によって決定される第１マルチプレクサ回路を備え、
   前記第２組合せ論理ブロックは、前記第１及び第２選択信号並びに前記第１及び第２の誤差信号を受信するように結合され、前記第１及び第２の誤差信号の和を供給するようになっており、前記第１及び第２の誤差信号の符号が前記第１及び第２の選択信号によって決定される第２マルチプレクサ回路を備える、
   請求項１に記載の受信器。
4. 前記第１選択デコーダが、前記第１及び第２の選択信号を生成する複数の組合せ論理ゲートを含む請求項３に記載の受信器。
5. 前記組合せ論理ゲートが、
   前記第１拡散符号ビットストリームと前記第１データストリームとの排他的論理和が前記第１選択信号を生成する第１排他的論理和ゲートと、
   前記第１拡散符号ビットストリームと前記第２データストリームとの排他的論理和が前記第２選択信号を生成する第２排他的論理和ゲートと、
   を含む請求項４に記載の受信器。
6. 前記第１マルチプレクサ回路が、
   前記第１及び第２の重み付け信号を受信するように結合され、前記第１重み付け信号と前記第２重み付け信号との和を第１出力として供給し前記第１重み付け信号と前記第２重み付け信号との反転和を第２出力として供給するようになっている加算器と、
   前記第１及び第２の重み付け信号を受信するように結合され、前記第１重み付け信号と前記第２重み付け信号との差を第１出力として供給し前記第１重み付け信号と前記第２重み付け信号との反転差を第２出力として供給するようになっている減算器と、
   を含む請求項３に記載の受信器。
7. 前記第１マルチプレクサ回路が、前記加算器及び前記減算器の前記第１及び第２の出力を受信するように結合されて、前記第１選択信号に応じて前記加算器及び前記減算器の前記第１及び第２の出力のうちの１つを選択するようになっている第１マルチプレクサを含む請求項６に記載の受信器。
8. 前記第１マルチプレクサ回路が、前記加算器及び前記減算器の前記第１及び第２の出力を受信するように結合されて、前記第２選択信号に応じて前記加算器及び前記減算器の前記第１及び第２の出力のうちの１つを選択するようになっている第２マルチプレクサを更に含む請求項７に記載の受信器。
9. 前記第１マルチプレクサ回路が、前記加算器及び前記減算器の前記第１及び第２の出力を予め定められた経路指定方式に従って前記第１及び第２のマルチプレクサへ送信するように結合されている接続ネットワークを更に含む請求項７に記載の受信器。
10. 前記第２マルチプレクサ回路が、
    前記第１及び第２の誤差信号を受信するように結合され、前記第１誤差信号と前記第２誤差信号との和を第１出力として供給し、前記第１誤差信号と前記第２誤差信号との反転和を第２出力として供給するようになっている加算器と、
    前記第１及び第２の誤差信号を受信するように結合され、前記第１誤差信号と前記第２誤差信号との間の差を第１出力として供給し、前記第１誤差信号と前記第２誤差信号との間の反転差を第２出力として供給するようになっている減算器と、
    を含む請求項３に記載の受信器。
11. 前記第２マルチプレクサ回路が、前記加算器及び前記減算器の前記第１及び第２の出力を受信するように結合され、前記第１選択信号に応じて前記加算器及び前記減算器の前記第１及び第２の出力のうちの１つを選択するようになっている第１マルチプレクサを更に含む請求項１０に記載の受信器。
12. 前記第２マルチプレクサ回路が、前記加算器及び前記減算器の前記第１及び第２の出力を受信するように結合され、前記第２選択信号に応じて前記加算器及び前記減算器の前記第１及び第２の出力のうちの１つを選択するようになっている第２マルチプレクサを更に含む請求項１１に記載の受信器。
13. 前記第２マルチプレクサ回路が、前記加算器及び前記減算器の前記第１及び第２の出力を予め定められた経路指定方式に従って前記第１及び第２のマルチプレクサへ送信するように結合されている接続ネットワークを更に含む請求項１２に記載の受信器。
14. 前記ＮＬＭＳブロックが、前記処理経路双方の第１組合せ論理ブロックから出力を受信するように結合された１つの複素加算ユニット（ＣＡＵ）を更に備える請求項１に記載の受信器。
15. マルチユーザ信号のユーザごとに多元接続干渉を軽減するために正規化最小二乗平均（ＮＬＭＳ）による並列残差補償（ＰＲＣ）受信器を実装する方法であって、
    前記マルチユーザ信号の複数のユーザを２つのグループに区分し、前記複数のユーザごとに復調ビットストリームのグループを表すデータシンボルを供給するステップと、
    各ユーザのデータシンボルの変調表現を生成して前記マルチユーザ信号のレプリカを作成するステップと、
    ２つのユーザグループに作用するように２つの並列処理経路を確立するステップであって、各処理経路が各ユーザグループに逐次的に作用する第１，第２及び第３の組合せ論理ブロックを備え、前記の逐次的作用が、
    前記第１組合せ論理ブロック（ＳＭＵｗ）によって、前記マルチユーザ信号のレプリカを拡散符号ベクトルで乗算して前記レプリカのチップごとに硬判定ビットベクトルを抽出するステップであって、データシンボル当たり少なくとも１つのチップが存在するステップと、
    前記硬判定ビットベクトルを累積シンボル重み値で乗算して前記レプリカのチップごとに重み付き推定値を生成するステップと、
    前記レプリカのチップごとの前記重み付き推定値から前記マルチユーザ信号を減算して残差信号を生成するステップと、
    第２組合せ論理ブロック（ＳＭＵｅ）によって、前記累積シンボル重み値を前記残差信号と前記硬判定ビットベクトルの積に加算するステップと、
    前記データシンボルのチップごとの重みが累積されて前記レプリカの重み付き推定値になったとき、最終シンボル重み値を供給するステップと、
    前記第３組合せ論理ブロック（ＳＭＵｗｓ）によって、前記レプリカの重み付き推定値を用いて、重み付きシンボル及び重み付き合計チップ信号を計算するステップと、
    前記マルチユーザ信号から共通残差信号を生成するステップであって、前記共通残差信号を、各ユーザのデータシンボルから減算して各ユーザのデータシンボルに関連する干渉を除去するステップと、
    を実行することによって前記レプリカの重み付き推定値を反復計算するステップと、
    を有する方法。
16. 前記マルチユーザ信号のレプリカが、第１拡散符号ビットストリーム並びに第１及び第２のデータストリームを含み、前記第１及び第２の組合せ論理ブロックが第１及び第２マルチプレクサ回路を含み、前記方法が更に、
    前記第１拡散符号ビットストリーム並びに前記第１及び第２のデータストリームのそれぞれのビット値に応じた第１及び第２の選択信号を生成するステップと、
    前記第１組合せ論理ブロックによって、前記第１及び第２の重み付け信号の和の累積を供給するステップであって、前記第１及び第２の重み付き信号の符号が前記第１及び第２の選択信号によって決定されるステップと、
    前記第２組合せ論理ブロックによって、前記第１及び第２の誤差信号の和を供給するステップであって、前記第１及び第２の誤差信号の符号が前記第１及び第２の選択信号によって決定されるステップと、
    を有する請求項１５に記載の方法。
17. 前記第１マルチプレクサ回路によって、前記第１重み付け信号と前記第２重み付け信号との和を第１出力として供給し、前記第１重み付け信号と前記第２重み付け信号との反転和を第２出力として供給するステップと、
    前記第２マルチプレクサ回路によって、前記第１重み付け信号と前記第２重み付け信号との差を第１出力として供給し、前記第１重み付け信号と前記第２重み付け信号との反転差を第２出力として供給するステップと、
    を更に有する請求項１６に記載の方法。
18. 前記第２マルチプレクサ回路によって、前記第１誤差信号と前記第２誤差信号との和を第１出力として供給し、第１誤差信号と第２誤差信号との反転和を第２出力として供給するステップと、
    前記第１誤差信号と前記第２誤差信号との間の差を第１出力として供給し、前記第１誤差信号と前記第２誤差信号との間の反転差を第２出力として供給するステップと、
    を更に有する請求項１６に記載の方法。

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