TWI467932B - 使用平行殘餘補償消除自調變加權干擾之系統、裝置及方法 - Google Patents

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Description

使用平行殘餘補償消除自調變加權干擾之系統、裝置及方法
本發明有關多重進接通訊系統，而更明確而言，有關增強多重進接干擾抑制之系統、裝置及方法。
一般而言，細胞式通訊系統可在一特定服務區域(例如單元)中將通訊頻道同時提供給多位使用者。此通訊頻道包括一上行鏈路(即是，一行動終端機至基地台通訊頻道)；及一下行鏈路(即是一基地台至行動終端機通訊頻道)，可促進與許多用戶的雙向多重進接通訊。然而不管多重進接通訊方法的使用，在一特定單元中服務的使用者數量會受上限的束縛。
在一分時多工存取(TDMA)系統中，例如，相對單元可適應的使用者數量是受到在上行鏈路與下行鏈路頻帶中可用時隙數量M的束縛。此頻帶能以相鄰的時間頻率平面表示，其中M時隙可在時頻平面中使用。例如，行動終端機的數量亦可同時與等於M的他們相對基地台通訊，藉使第M使用者使用一低工作週期而在上行鏈路的第M時隙中傳送信號能量。從基地台到行動終端機的接收同樣會在下行鏈路受束縛。
另一方面，在一分碼多工存取(CDMA)系統中，信號能量持續經由整個時頻平面分配，藉使每位用戶可過使用一寬頻編碼信令波形而分享整個時頻平面。因此，可同時適應在一CDMA系統的使用者數量不會受到在時頻平面中可用時隙數量的束縛，但是最好是在通訊頻道中出現的使用者數量與CDMA系統所使用處理增益(PG)量的函數。一CDMA系統的PG是定義為以赫茲(Hz)為單位的展佈頻寬的頻寬與以赫茲為單位的資料信號比。
在一特定CDMA通道中傳送的使用者數量會造成不想要的總接收信號功率量，如此，會是從CDMA通道的多重存取使用者所造成壅塞信號功率的度量。因此，此取決於在CDMA接收器上呈現的PG和壅塞信號功率，一上限可為一特定CDMA通道所支援的使用者數量而計算。
例如，如果傳輸資料信號的資訊頻寬是9600赫茲，且資料信號的傳輸頻寬是1.152百萬赫(MHz)，然後PG＝1152000/9600＝120、或20.8分貝(dB)。此外，如果CDMA通訊系統的需要位元能量－雜訊頻譜密度比(Eb/N0)等於6分貝，那麼通訊者可甚至在超過14.8分貝的壅塞信號功率出現而達成。即是說，接收器冗許的壅塞邊際計算會是20.8－6＝14.8分貝。因此，如果在展佈頻譜頻寬中的每位用戶經由一完美的功率控制方法而將相同的信號功率量供應基地台天線，而不管位置，那麼102 . 0 8 ＝120多工存取(MA)使用者可通過CDMA引導而適應。
因此，一CDMA通訊系統的觀面是通過適應可能最大數量共通道通訊者而擴展到壅塞邊際。如前述，這些共通道通訊者會同時佔用時頻平面，如此會在CDMA接收器上看到干擾、或壅塞功率。埋論上，如果他們的相對信號互相正交，在CDMA通道中的MA使用者所引起的多重進接干擾(MAI)會減少到零。然而，實際上，既然非同步到達的信號延遲與衰減的複製並未與他們的主要元件正交，所以來自其他編碼的共通道干擾或相關性仍然存在。同樣地，既然這些信號是非同步，所以從相鄰單元接收的信號對MAI有助益，如此不與從起始單元接收的信號形成正交。
一傳統CDMA接收器可解調變每位用者的信號，就好像它是通過使用符合使用者信號波形的一堆濾波器所呈現的信號。既然使用者的信號亦包含來自其他編碼的相關聯，即是干擾，所以當使用者數量增加時、或當干擾信號的相關功率變成較大時，匹配的濾波器會逐漸呈現不良的效能。因此，需要的接收器可決定N個可能訊息之那一者是在此干擾出現所被傳送的訊息。
根據最大事後機率(MAP)接收器原理的最大似然法(MV)序列偵測器是用於干擾出現執行此決定的最佳接收器。然而，ML序列偵測器的複雜度是與處理的編碼數量成指數關係，並會造成高度挑戰計算和儲存實施。
先前技術嘗試在效能與複雜度之間達成一良好的取捨，並已產許多多用戶偵測(MUD)研究活動。在這些之中，多級平行干擾消除(PIC)技術提出用於即時實施的一有可能的演算法，因為它的計算複雜度相當低並有良好的效能。特別是，完整的PIC與部分的PIC演算法已在文獻中獲得注意。
完整PIC是假設來自一前級的符號偵測是正確的一干擾消除檢測器方法。一MAI估計然後從前級偵測達成，其然後會從接收的信號完全減去。如果一些符號偵測是錯誤，例如，當系統負荷較高或反複是在它的前級，一錯誤的干擾估計會產生，其當從接收的信號減去會造成甚至比先前存在更多的干擾。此現象在傳統完整PIC方法中會導致所謂的"乒乓"效應。
在此情況，消除整個估計的干擾非較好。因此，MAI的一部分消除(即是部分PIC)可通過在每級中引用一加權而執行。該等加權可通過嘗試與錯誤、與每一加權值採用在0與1之間的值限制而找到。雖然在整個PIC演算法上的相當容量增強可通過部分PIC達成，但是在每級中所使用的加權選擇會明顯影響效能。因此，加權的不正確選擇具有較低的可接受的效能特性。
雖然MAI減輕技術持續發展，但是非常少的研究活動已研究這些技術的超大型積體電路(VLSI)實施的實行可能性。雖然整個PIC與部分PIC演算法可提供具相當低計算複雜度的良好效能，但是他們的即時硬體實施仍然非常挑戰性。這些演算法的商業化是特別取決於發現一有效率的VLSI結構，且可有效應用硬體資源以達成低功率與低成本設計。
因此，在通訊工業中需要一MAI減輕演算法，以進一步減少既有技術的計算複雜度。此外，降低計算複雜度可通過利用MAI減輕演算法的固有特徵而進行它的VLSI實施。本發明可實現這些及其他需要，並在先前技術MAI減輕方法上提供其他的優點。
若要克服前述先前技術的限制，及克服對閱讀及了解目前規格變得更顯然的其他限制，本發明揭示用以提高MAI抑制的一多級平行殘餘補償(PRC)接收器的一系統、裝置及方法。本發明可經由從一適應性歸一化最小均方誤差(NLMS)演算法計算的使用者特殊加權使用而允許MAI估計精確的改善。如此，直接干擾消除可避免，且降低演算法複雜度可通過使用MAI抑制演算法本身的多用戶與特徵之中的共通性而達成。
根據本發明的一實施例，一多級以歸一化最小均方誤差(NLMS)、平行殘餘補償(PRC)接收器包含一匹配濾波器級，且其耦合以接受一多用戶信號，並提供代表每位用戶的解調變位元流群的資料符號。該接收器進一步包含：一信號重建裝置，其耦合以接收資料符號，及適應性產生每位用戶資料符號的調變表示，以產生多用戶信號的複製；一NLMS方塊，其耦合以接收多用戶信號的複製，且適應性計算複製的一加權估計；及一平行補償殘餘(PRC)方塊，其耦合以接收複製和多用戶信號的加權估計，並可適應性從複製與多用戶信號的加權估計而產生一般剩餘誤差信號。該平常剩餘誤差信號最後是從每位用戶的資料符號減去，以消除與每位用戶的資料符號有關的干擾。
根據本發明的另一實施例，在一用戶通訊系統中的複數個用戶所傳送的估計符號方法包含計算一多用戶信號的一加權估計，以使用來自多用戶信號的多用戶信號的加權估計去除而產生一般剩餘信號，以使用平常的剩餘信號來補償每使用者的信號以獲得每位用戶的一干擾消除信號，並過濾每位用戶的干擾消除信號以獲得每位用戶的傳輸符號估計。
根據本發明的另一實施例，考慮一分碼多工存取(CDMA)晶片組合，其包含一以歸一化最小均方誤差(NLMS)為主之平行殘餘補償(PRC)接收器。該接收器包含一信號重建電路，且其耦合以接收一多用戶信號，並適應性提供資料符號，以代表每位用戶的解調變位元流群，且進一步適應性產生每位用戶資料符號的調變表示，以產生多用戶信號的複製。該以CDMA晶片組為主之接收器進一步包含一NLMS電路，其耦合以接收多用戶信號的複製，及適應性累積所產生的第一與第二加權信號，當作在多用戶信號與多用戶信號加權複製之間的差，其中多用戶信號的複製包括一第一展頻碼位元流、及第一和第二資料流。該以CDMA晶片組為主之接收器進一步包含一平行補償殘餘(PRC)電路，其耦合以接收多用戶信號的加權複製，並適應性從多用戶信號的加權複製而產生第一和第二誤差信號。第一和第二誤差信號是從每位用戶的資料符號減去，以消除與每位用戶的資料符號有關的干擾。
根據本發明的另一實施例，一方法考慮用於實施一以歸一化最小均方誤差(NLMS)為主之平行殘餘補償(PRC)接收器，以減少一多用戶信號的每位用戶的多重進接干擾。該方法包含建立兩平行處理路徑，以於兩群的使用者上操作，其中每一處理路徑是以組合邏輯實施，以在每群使用者上連續工作。每一處理路徑的連續操作包括：估計一群使用者的每位用戶的符號；計算一群使用者的每位用戶的加權符號；計算使用者群的每位用戶的加權總和碼片信號；在偵測位元向量的每一位元與每位用戶符號估計之間產生一差；將該差加到每位用戶的加權符號；且只要處理該偵測位元向量的所有位元，產生每個符號的干擾消除信號。
本發明的這些特色及其他優點和特徵是在文後申請專利範圍描述。然而，為了對本發明、其優點、及其使用所獲得目的的更佳瞭解，將參考形成進一步元件的圖式與相關描述，其將根據本發明描述系統、裝置、及方法的代表性範例。
一部分的本專利文件揭示包含針對版權保護的內容。版權擁有者對於專利文件或專利揭示之任一情況可將如同出現在專利與商標局檔案或記錄進行傳真複製是沒有異議，但是保留所有版權。
在下列各種不同實施例的描述中，將參考形成部份的的附圖進行描述，其是經由實施本發明的各種不同實施例而顯示。了解到其他實施例可利用，結構和操作變化可變更而不致脫離本發明的範圍。
通常，本發明可提供用於增強分碼多工存取(CDMA)系統的多重進接干擾(MAI)抑制之一新的多級平行殘餘補償(PRC)接收器結構。該干擾估計的精確可使用從一適應性歸一化最小均方誤差(NLMS)演算法計算的一組加權而改善。該演算法可達成假設完整或部分干擾消除的傳統平行干擾消除(PIC)演算法的重要效能增益。
為了要減少複雜度，多碼處理的共通性可被擷取及用來取得一PRC結構以避免直接干擾消除。該取得的PRC結構可減少從與使用者數量平方成比例的複雜度至與使用者數量成線性的複雜度之干擾消除。
此外，本發明考慮通過使用簡單Sumsub－MUX－UNIT(SMU)組合邏輯的一可擴充系統晶片(SoC)VLSI結構。該提議的結構可避免使用專屬的乘法器，其在硬體資源配置方面可有效提供至少十倍改善的因素的。一有效率、以精確C為主之高階合成(HLS)設計方法可運用來在FPGA系統中實施這些結構。硬體效率可通過研究多位準平行和管線達成，以在傳統設計上產生一實質的改善。
根據本發明的一實施例原理，增強的MAI抑制演算法的實施是在一應用特殊積體電路(ASIC)中，且其進一步集成在相對CDMA晶片組的實體層(PHY)處理引擎。實施的包括是用於NLMS加權更新、PRC、和匹配濾波器元件的管線結構。此外，本發明考慮邏輯元件的最佳化，以使用SMU組合邏輯取代專屬乘法器。在另一實施例中，只要平行和管線的適當位準可於對需要即時處理時間決定性方塊達成，一數位信號處理器(DSP)可使用。
本發明的應用可考慮用於在基地台和行動終端機中利用展佈頻譜技術的任何細胞式通訊演算法。此通訊系統包括CDMA系統，且其符合例如CDMA2000、寬頻CDMA(WCDMA)、用於WCDMA的高速下行鏈路封包存取(HSDPA)系統、和其他高容量、多重進接通訊協定。
圖1係一多用戶通訊系統100的系統圖，藉使使用者1至使用者K代表對應基地台(未在圖顯示)的一CDMA上行鏈路實體層的K個使用者。雖然強調在圖1的CDMA上行鏈路，但是熟諳此技者可了解到對應的下行鏈路亦提供，但是未在圖顯示。使用者1－K可分享一般單一路徑通道116，並具有如加強性白高斯雜訊(AWGN)114的雜訊估計，藉使一使用者從下一者區別包括使用正交、或幾乎正交碼來調變傳送的位元。展佈方塊108－112的正交碼、或所謂的展佈序列可執行必需的調變。
通道編碼器102－106可將錯誤修正能力提供給多用戶通訊系統100，藉使非連續時間輸入序列映射到呈現冗餘的非連續時間輸出序列。此冗餘可有效提供一雜訊平均特徵，以使通道解碼器128較不易受到由於雜訊、失真、衰減等通道效應的傷害。
CDMA通訊系統100可使用任何數目的調變方法，而為了說明，討論在展佈方塊108－112中的一四相相移鍵控(QPSK)調變方法。通過使用此一調變方法，在發射器上用於第k使用者的第n資料符號是通過使用一群二進位位元{(n ),(n )}{0,1}而映射到星座點。在調變器(未在圖顯示)的符號輸出是通過下式表示：
隨著相等的可能性。在一AWGN通道中，在第n符號的第i碼片上，在接收器130上接收的複雜基帶信號可表示如下：
其中和是有關第k使用者的複雜通道振幅與傳輸功率。c k [i ＋(n －1)N ]是有關第k使用者的第n符號的第i碼片展頻碼，並採用{＋/－1}的值。N是展佈因素，K[1,k]是主動使用者數量，且z(i)是具兩端頻譜密度N0 /2的複雜加強性高斯雜訊取樣。
通過將在一符號持續時間的N碼片取樣收集在一向量，一接收向量的表示式可以下式表示：
匹配的濾波器118－122可用來解展佈接收的信號，並用來產生多用戶符號的軟估計，如下式表示：
其中是展頻碼的關聯性矩陣，且上標H表示Hermetian共軛。當關聯性矩陣R 不等於恆等矩陣時，MAI會出現。 MF 0 的元件(即是第k使用者的符號估計)是通過下式表示：
匹配濾波器輸出然後可通過使用通道估計方塊132和多用戶偵測器126的通道估計階段而修正，並傳送給通道解碼器128。在解碼器上，估計的位元可以下式偵測：
其中”．/”表示點除法。向量(6)和(7)的元件可通過下式提供：
在多用戶偵測器126實施中所使用的一特殊群多用戶偵測器是根據干擾消除(積IC)，尤其是平行干擾消除(PIC)。觀念是既然較低的計算要求和硬體相關結構可通過使用PIC而實施，所以要消除除了需要使用者之外的全部使用者所產生的干擾。傳統上，使用一反覆多級PIC方法，藉使一特殊級的輸入前級的估計位元。通過將第(m－1)級的位元估計假設為每位用戶的傳輸位元，在每一使用者的第m級的干擾估計可通過重建除了特殊使用者之外的信號而決定。
然而，如前述，如果前級的估計非充份正確，PIC演算法會將甚至更多的干擾帶給信號。因此，若要達成更正確的干擾消除，根據本發明，一組部分的加權要使用於每一級。個別的加權是被選擇用於每位用戶，此取決於符號估計的精確度。通過從接收的信號r(i)與所有使用者估計信號的加權總和之間的平方Euclidean距離觀點以定義一成本函數，最佳的加權可通過減少成本函數的均方誤差(MSE)而提供：
其中在第m級上的所有使用者的硬判斷符號的加權總和可通過下式提供：
在此，W( m ) ＝是第m級的加權向量，且是在PIC的重建裝置中的多用戶展佈器的輸出向量。
通過在第m級將在想要的反應舉其估計之間的殘餘誤差定義成ε( m ) (i )＝r (i )－(i )，方程式(9)的MMSE可在碼片率上的位元間隔中允算的一反複更新方程式中通過歸一化最小均方誤差(NLMS)演算法而解決， 其中μ是步進大小，且是NLMS演算法的輸入向量。在適應性PIC中每位用戶的干擾可以用於所有K使用者在一直接形式而估計成如下式所示： 具消除干擾的碼片位準信號可於每位用戶如下式產生： 且符號可如下式發現：
既然計算的複雜度可決定例如功能單元數量的需要硬體資源成本，所以它是在PIC方法實施中的最重要考慮之一。對於K使用者而言，在一碼片中的直接形式PIC的複雜度是4K*(K－1)實數乘算、2K(K－1)實數加算、和2K減算。而且，有一"如果”敘數，且其映射到每位用戶迴路的一硬體比較器，其造成會蘆結構不規則，且對管線處埋無益。因此，根據本發明，所有使用者的計算規律性可考慮，藉使改變"干擾估計"和"干擾消除"的順序。
因此，根據本發明的結構可執行下列步驟。首先，一加權之總和碼片函數可通過將所有使用者的加權信號加在一起來計算，以獲得如下式所示在碼片率取樣中的接收信號加權估計：
其次，所有使用者的一般剩餘信號可通過來自最初信號的單一減少而產生，如下所示：
第三，該剩餘錯誤可為每位用戶補償，以獲得干擾消除碼片信號：
最後，多用戶"碼片匹配濾波器"可如前述方程式(14)的修正信號上實施。因此，在前面第四步驟描述的程序可實施一碼片位準PRC(CL－PRC)結構。
此外，通過在方程式(15)、(16)、和(17)中加入考慮匹配濾波器和殘餘補償步驟，第0級用戶匹配濾波器輸出可用來產生符號位準PRC(SL－PRC)結構。每位用戶的加權符號的"展佈"和然後"匹配濾波器"程序在碼片位準中是冗餘的。因此，匹配過濾只對加權總和碼片是需要的，並可如下執行： 而且，修正信號的軟式決定匹配濾波器輸出最後可如下式所示在符號位準中產生： 最好是，在方程式(13)的展佈之前，方程式(13)的加權符號(WS)可如下式計算： 且隨後儲存在暫存器或陣排。
直接形式(DF)PIC結構、CL－PRC結構、和SL－PRC結構的複雜度摘要資訊是在表1提供。如下所示：
干擾消除複雜度可從在DF－PIC的O(K2 *N)至在PRC結構中的O(K*N)的順序而減少，且其是與使用者數量成線性。雖然SL－PRC結構是類似CL－PRC，但是SL－PRC結構的碼片索引的迴路鏈是更小且規則，用以排程管線和平行結構；如此，相較於CL－PRC結構，SL－PRC結構可容易產生一更快的設計。
請即參考圖2，根據本發明原理的一觀念SoC結構是提供一可擴充確認解決的範例，其描述設計週期的所有觀點，及減少確認間隙。圖2的系統位準VLSI設計說明以NLMS為主之適應性PRC結構的一實施例，並根據相對功能和每一SD所展現的時序關係而被劃分成數個子系統方塊(SB)。每一子系統方塊代表一精確C設計方塊，其中每一子系統方塊是在例如使用一適當硬體設計語言(HDL)設計工具使用期間而在管線組態202中串接。每一子系統方塊是由數個處理元件(PE)所組成，且其被組態在管線結構204及/平行結構206。在處理元件位準中的管線和平行反映在演算法中的迴路結構，並具有最佳化的最大機會。處理元件是映射到功能單元(FU)的硬體資源210，其包括暫存器、記憶體、乘法器、加法器等，且每一呈現平行結構208的額外位準。
請即參考圖3，其根據本發明描述位元向量共同調變器306、展頻器308、和多碼組合器310一區域限制結構。在發射器上，用於K使用者的輸入位元流是被封裝在單一字位元向量緩衝器302，使得
為了要節省儲存資源。有關K使用者的展頻碼亦可組合以形成如下式所示的碼向量ROM 312：
位元是從向量緩衝器302讀取，並經由序列與平行轉換器304而轉換成平行I/Q位元流。在圖3的硬體結構中，位元向量共同調變器306和展頻器308可合併，以應用在迴路結構上的共通性。展頻器308的乘算是使用位元－準組合邏輯設計，以避免乘法器的使用。組合邏輯硬體設計的Script是在下面所示的程式碼片段(23)中描述：for(I＝0；I<N－1；i＋＋){ for(k＝1；k<＝K；k＋＋){c k (i )＝[(C [i ]>>k )&1]；SI k ＝{[(B [0]>>k )&1}＋1；SQ k ＝{[(B [1]>>k )&1}＋1； (23) if(c k (i )＝＝0){SI sum (i )＋＝－SI k ；SQ sum (i )＋＝－SQ k ； else if(ck(i)！＝0){SI sum (i )＋＝SI k ；SQ sum (i )＋＝SQ k ； } }
雖然K使用者可平行邏輯處理，但是當符合即時需求時，所有K使用者可連續處理，假設系統時脈夠快。如圖3的檢驗所示，有效率的VLSI結構可使用組合邏輯設計，其中調變器306和展頻器308是利用由K使用者的展頻碼位元所控制的移位暫存器、「及」閘、和乘法器。多碼組合器310是利用累加器結構來產生信號SIsum(i)和SQsum(i)，其可通過使用最小的設計區域來達成有關K使用者的即時需求。
請即參考圖4的接收器劃分方塊圖，演算法中的迴路結構和本質時序可被最佳化，以達成管線和平行，並可是進一步最佳化以減少冗餘的計算，避免時序干擾，及共用功能單元、以及暫存器與記憶體。可看出功能單元402－412是最佳化的邏輯組合。
根據本發明的多級NLMS接收器的系統位準結構400是將一多碼匹配濾波器當作在功能單元402中的一第一級使用。用於K碼的第一級匹配濾波器輸出是儲存在用於符號位準PRC的記憶體方塊S_MF0[K]414。在解調變器DEMOD 1－DEMOD K的輸出上，K使用者的偵測位元可被封裝在用於QPSK調變的兩個字B0和B1。在平行至序列轉變後，重建裝置404可接收偵測的位元，所以使用偵測位元的信號重建可經由調變器MOD 1－MOD K和展佈單元SP 1－SP K實施。當同時緩衝以供第一級PRC處理時，重建裝置404的輸出會傳遞給功能單元406的第一級NLMS方塊以供加權計算。在干擾消除後的信號可被用於K使用者的合併匹配濾波器與解調變器單元(MFU＋DEMU)408所偵測。有關NLMS－PRC方塊410－412的多級硬體單元被設計可在管線模式用於M級，其中偵測的位元會傳遞給後級M以供多級處理，且先進先出(FIFOs)可選擇性運用在平衡各種不同鏈中的處埋延遲。
圖5顯示圖4的多用戶匹配濾波器方塊402的實施例，藉使結構是以兩平行解展頻器單元(DSU)＋MFU引擎502和506而設計。設計是通過使用展頻碼特徵而使用組合邏輯實施，為了要減去對乘法器電路的需要。K使用者被分成兩群的K/2使用者，其中每群的用戶是連續利用如例如圖2簡化所示的一處理元件。來自MFUs的暫時結果是分別儲存在個別雙埠隨機存取記憶體(DPRAM)向量504和508，且隨後分別由累加器514和516所積積。對於每一輸入碼片取樣Re[i]和Im[i]而言，K/2使用者展頻碼C1[i]和C2[i]是分別連續從碼向量ROMs 510和512改變，用以與碼片取樣相乘。只要一符號被累積器514和516所累加，信號SYMBOL READY會確立，以表示需要解調變器單元讀取符號估計。
如前述，既然演算法是利用如使用回授的方程式(11)所示的除算和乘算，所以NLMS級1至M代表一重要的產出量瓶頸。NLMS設計方塊可接收以晶片為主之複雜NLMS演算法，並計算如方程式(10)和(11)所述的所有使用者的最佳加權。為了要將本發明的適應性NLMS演算法映射到硬體，特別注意是關於資料流程和時序以供有效率劃分。
將LMS演算法映射到平行和管線結構的傳統方法會在係數更新上造成延遲，或者加上過度的硬體需求。然而，根據本發明，硬體有效率的管線結構可慮用於實質提供與一標準LMS結構相同而沒有相關延遲的輸出與誤差信號的NLMS適應性。此外，根據本發明的結構產出率是與輸入向量的長度無關(即是，使用者數量)。
請即重新參考前述的方程式(10)和(11)，一對應高位準迴路結構，L1和L2可取得。L1迴路代表用於每一方程式(10)的每一符號的以碼片為主之更新的遞回迴路，而L2迴路可當一符號在每一方程式(11)準備好時，更新從暫存器至記憶體方塊的加權估計。回路L1和L2是映射到如圖6的方塊圖所示的硬體單元。
迴路L1是例如通過方塊602和604所述的兩第二位準迴路而描述。方塊602和604是對應使用者索引，其中方塊602可根據目前的加權而計算接收信號的加權估計，且方塊604可計算有關K使用者的反複加權。根據碼索引k和碼片索引1的迴路結構，NLMS方塊可被劃分成兩主要功能：如方程式(10)所述方塊602的加權總和函數(WSF)、及如方程式(1)所述方塊604的加權適應性函數(WAF)。
在WSF方塊602中，估計的硬式決定位元是通過方塊614的解封裝單元(DPU)而從位元向量B0和B1擷取。如下式所示，
方程式(24)的Ω向量是使用與在發射器來自估計位元和展頻碼向量C[i]相同的調變器展頻器單元(MSU)產生，且隨後儲存在記憶體區塊或暫存器檔案。在相同迴路結構中，碼片加權單元(CWU)/複數增加單元(CAU)616產生如方程式(10)所述的複製加權總和。接收信號的複製然後會從接收的碼片取樣減去，以形成如方程式(16)的殘餘誤差。方程式(24)的Ω向量和方程式(16)的殘餘誤差然後傳送給WAF方塊604。
Ω向量是先乘以殘餘，然後乘以因素μ/常模。此量然後加入加權的先前重複，並寫回到WT M P [K]空間610。該處理會在一符號中於所有的碼片反覆地重複。只要加權弧預備好用於每一符號，加權負荷處理(WLP)606便會載入最佳的加權608以供干擾消除。
乒乓緩衝器612是被設計成當NLMS方塊正在計算加權時，可儲存下一符號的的輸入碼片取樣。在NLMS L1結構中，計數器618可控制重複，藉使對於每一符號的第一碼片而言，方程式(25)的加權向量的初始值620是設定成每位用戶經由SCALE_NUM＝2B w 決定大小的通道估計，其中Bw 是用於測量系統的位元寬度。
概括而言，WSF 602和WAF 404迴路的Scripts是分別在下列的碼片段(26)和(27)中描述。
在WSF方塊602中，一調變向量處理可於所有K使用者形成。在WAF方塊604中，需要計算[k ]、[k ]向量的常模。Ω向量的一簡單計算如下式所示：
方程式(28)具有2K乘算和(K－1)加算的複數運算。如果[k ]、[k ]是儲存在記憶體陣列，那麼複數會以2K記憶體讀取增加。然而，對於QP SK而言，既然{±1±j}，且ck {±1}，常模不需個別於每一符號計算。它顯示量＝2k 是一常數；如此，除算可通過log2 (2K)的右移而實施。既然步驟大小μ不需要是一非常正確值，所以將μ和常模組合在一係數可通過接著將log2 (K)右移而實施，且其能以一固定離線計算。
對於K使用者的整個管線而言，實施方塊602和604的MSU和CWU之傳統設計需要6個乘算、與有關方塊616的CAU的一樹狀設計。然而，既然(k )、(k )、[k ]、[k ]和Ci (k)是使用來自{＋/－1}的值，所以{0,1}可取代使用來表示這些值，且K使用者然後封裝在向量字B0 、B1 、和Ci 。位元類型值從向量字擷取，例如：b0＝(B0 >>k)&1；b1＝(B1 >>k)&1；及Ck(i)＝(C[i]>>k)&1。[k ]、[k ]的實際值可根據如表2所示的展頻碼和硬式決定位元的不同輸入位元而從一真值表取得。此外，通過使用{0,1}而不是{＋/－1}來表示(k )、(k )。
邏輯設計如下所示： 如方程式(10)和(11)所示，具2位元值{＋/－1}的乘算可使用通過具1位元值{0,1}的[k ]、[k ]解碼器所控制的多工器(MUX)電路實施。然後，方程式(10)的乘算可如加權符號(SMUw)的Sumsub－MUX－Unit(SMU)實施， 相同結構可用於在方程式(11)中的，當作Error(SMUe)的SMU方塊。
一SMUw/SMUe 702的電路邏輯是在圖7描述，其中只有符號和輸入累加器710是受到4通道MUX 708控制。在不管SMU 702是否以一SMUW 或SMUe操作間的不同可通過MUXs 708的輸入和連接網路(CN)706組態而決定。選擇解碼器704可產生SEL[K]信號，以取代最初的Ω向量，其然後用來控制如表3所述的MUXs 708。應該注意，表3可決定有關SMU 702的CN 706的SMUW 和SMUe結構的組態。
請即重新參考圖6，可看出用於NLMS演算法的WSF方塊602和WAF方塊604可使用如圖7描述的基本SMU設計方塊整合。在根據發明的一實施例中，例如，SMUW 和SMUe引擎的平行方向是在圖8描述。在方塊802和804的WSF功能中，K使用者是被劃分成K/2使用者的兩方塊，藉使選擇解碼器812和816可接收相對的C[i]、B[0]、和B[1]位元流以產生選擇信號SEL1[K/2]和SEL2[K/2]，以用於SMUW 814和818。SMUw 814和818亦接收來自暫時加權記憶體方塊824和826的輸入。
CAU 806增加兩部分的路徑，以獲得整個加權總和碼片信號，其然後從接收的最初信號Re[l]、Im[i]減去，以產生誤差信號，然後分別轉送給WAF方塊808和810的SMUE 820和922。只要整個加權總和碼片信號乘以信號μ_norm，它便可通過來自先前重複的加權所調整，並寫回到暫時加權記憶體方塊824和826。如此，每一引擎可充當用於K/2使用者序列處理的單一處理器，相較於傳統乘法器設計，其代表在VLSI區域和時序收斂的重要最佳化改善。
在根據本發明另一實施例的原理中，圖7的基本SMU設計方塊亦可用來實施如前面方程式(15)至(19)所述的加權總和匹配濾波器(WSMF)和殘餘補償(RC)方塊。類似圖8的NLMS方塊，用於圖9的加權符號(SMUws)方塊圖的Sum－sub－MUX－Unit可使用位元類型組合邏輯設計，以產生如方程式(29)計算的ws[k]。在此一範例中，SMUws 908只受到選擇解碼器914的控制，且此選擇解碼器914是受到B[0]和B[1]向量的觸發。當WMFU 910正累積在使用者索引k時，加權坡配濾波器單元(WMFU)910的一MUX內部會受到展頻碼C[i]的控制，以累積最佳的加權總和碼片信號， w , opt (i )。
根據如圖9所示的基本SMUws設計模組，如方程式(15)至(19)所述的WSMF和PRC處理之整個資料路徑邏輯方塊圖將參考圖10描述。平行處理元件1002和1004是從組合邏輯建立以在兩群K/2使用者上操作，其中在每一群中的使用者是連續使他們的相對處理元件。在處理元件1002和1004的每一者中，最佳加權1006和1020是輸入SMUws 1008和1022之每一者以計算加權符號ws[k]1010和ws[k]1024、和加權總和碼片信號 w , opt (i )。加權之總和晶片信號然後會被WMFU 1012和1026偵測，以形成信號[k ]1014和1028，其然後從第k使用者的符號估計 MFO [k ]減去，並根據加權的符號1010和1024而增加。該處理可透找出干擾消除信號[m ]1018和1032的匹配濾波器輸出而結束。只要一整個符號已累積，信號SYMBOL READY便確定，以警示解調變器單元讀取符號估計。
圖10的結構不需要使用如傳統使用的一般目的乘法器。因此，位元位準組合邏輯VLSI結構可能用來達成時脈率的明顯改善、以及減少設計所需的建構邏輯方塊(CLBs)的數量。時脈率改善有助於每位用戶和每一碼片處理的較長時間資源。
如前述，根據本發明的VLSI結構可使用精確C方法實施。在一設計實施中，即時設計規格可使用符合WCDMA的精確C方法、與用於WCDMA的高速下行鏈路封包存取(HSDPA)系統而分析。特別是，這些系統的下行鏈路無線多媒體服務的碼片率是3.84 MHz，且展頻增益16。假設，一工作時脈率38.4MHz，一10週期資源是建立用於每一碼片，且一160週期資源是建立用於每一符號。
一特殊設計的延遲是通過工作時脈率所需的週期數量率決定，如下式所示：T L ＝N cycle /f clk (33)方程式(33)如此表示兩變數可能用來減少延遲：減少所需週期數量Nc y c l e ；或增加工作時脈的頻率fc l k 。對於具數個不同功能單元的處理元件而言，重要路徑能決定可達成的最高時脈率。既然重要路徑的延遲是所有功能單元的累積，所以通常需要時序重定以增加時脈頻率。然而，當設計變成複雜時，當設計規格改變時，使用傳統設計方法的時序重定是非長不容易。
當考慮可利用的不同類型儲存硬體時，在速度與大小之間存在者取捨。如果運用暫存檔案以映射資料陣列，例如，他們可在一週期中平行存取。因此，暫存檔案的使用可容易提供增加平行。另一方面，如果需要多重暫存檔案以分享多重功能單元，需要MUXs以控制多重功能單元的輸入。然而，既然MUXs是一主要用來設計大小，所以增加的平行時常會造成需要更多碼片區域的設計。
因此，各種不同映射與管線選項的研究是想要的，為了要讓使用各種不同結構限制的VLSI實施效率最大化。此外，根據本發明，此一經由合成的研究可在以乘法器為主之結構與以SMU為主之結構之間產生一啟發式比較。例如，一以乘法器為主之NLMS結構的最佳化會產生需要2697 CLBs、91區塊乘法器、147個週期、和48.4 MHz工作時脈頻率的設計。另一方面，根據本發明的一以最佳化SMU為主之NLMS結構可產生需要3477 CLBs、9個ASIC乘法器、153個週期、和59 MHz工作頻率的設計。因此，當以SMU為主之設計保持在160個週期資源限制時，它可在額外提供改善工作頻率、與減少所需乘法器數量10的因素。類似的結果可於在此討論的其他以SMU為主之結構獲得。
本發明考慮在CDMA系統中有關MAI抑制的一適應性PRC演算法。相較於傳統PIC和PPIC演算法，根據本發明的演算法考慮利用一組加權可增加信心位準及改善干擾消除的精確度。此外，適應性PRC的計算結構可被最佳化，以減少冗餘計算及幫助有效率的VLSI設計。由於利用組合邏輯電路，所以可大部份達成VLSI設計效率，為了要避免使用專屬的ASIC乘法器。
前面的本發明實施例描述是用於例證及描述，不是完全或將本發明侷限於揭示的精確形式。鑑於前述，所以可達成許多的修改和變化。例如，在適應性PRC演算法結構的速度與大小之間可進行取捨，為了要使一設計限制的優先權超過另一者。在此一情況中，大小可具有比速度更高的優先權，如此允許減少一特殊結構所需的CLBs數量，而同時減少最大的工作時脈頻率。本發明的範圍並未被侷限在此詳細的描述，而是由文後的申請專利範圍所決定。
100．．．通訊系統
102－106．．．通道編碼器
108－112．．．展佈方塊
114．．．白高斯雜訊(AWGN)
116．．．單一路徑通道
118－122．．．濾波器
126．．．多用戶偵測器
128．．．通道解碼器
130．．．接收器
132．．．通道估計方塊
202．．．管線組態
204．．．管線結構
206．．．平行結構
210．．．硬體資源
306．．．調變器
308．．．展頻器
310．．．多碼組合器
302．．．向量緩衝器
400．．．系統位準結構
402－412．．．功能單元
404．．．重建裝置
514．．．累加器
510、512．．．連續從碼向量ROMs
514、516．．．累積器
612．．．乒乓緩衝器
618．．．計數器
620．．．初始值
710．．．輸入累加器
824、826．．．暫時加權記憶體方塊
914．．．選擇解碼器
1002、1004．．．平行處理元件
1006、1020．．．最佳加權
1010、1024．．．加權的符號
圖1係一多用戶通訊系統的系統圖；圖2顯示本發明之系統晶片(SoC)結構；圖3顯示本發明之調變器的區域限制結構；圖4顯示本發明之多級、歸一化最小均方誤差(NLMS)接收器的一系統層級結構；圖5係本發明之多用戶匹配濾波器方塊；圖6係本發明中每個符號的更新以碼片為主之迴路結構；圖7係本發明之基本Sumsub－MUX－Unit(SMU)設計方塊的方塊圖；圖8係圖7的基本SMU設計方塊的一平行方向的方塊圖；圖9係本發明之SMU加權符號(SMUws)方塊圖；及圖10係本發明之加權總和匹配濾波器(WSMF)與殘餘補償(RC)的方塊圖。
602、604．．．方塊
606．．．加權負荷處理(WLP)
608．．．最佳的加權
612．．．乒乓緩衝器
618．．．計數器
620．．．初始值

Claims (18)

  1. 一種以多級歸一化最小均方(NLMS)為主之平行殘餘補償(PRC)接收器，包含：一匹配濾波器級，其組配來：a)接收一多用戶信號；b)將該多用戶信號之多個用戶劃分成兩群；c)並提供代表有關該等多個用戶之各者的解調變位元串流的資料符號；一信號重建器，其耦合以接收該等資料符號，並適於產生有關每位用戶之資料符號的調變表示，以產生該多用戶信號的一複製信號；一NLMS方塊，其耦合以接收該多用戶信號的該複製信號，並適於計算該複製信號的一加權估計，其中該NLMS方塊包括兩個平行處理路徑以在該兩群用戶上連續操作，其中每一處理路徑包含專用的第一及第二組合邏輯組件，並藉由進行下列動作反覆運算該複製信號之該加權估計：經由該第一組合邏輯組件使該多用戶信號之該複製信號乘以一擴展碼向量，以擷取用於該複製信號之各切片的一硬式決定位元向量，其中每一資料符號存在至少一切片；將該硬式決定位元向量乘以一累積的符號加權值，以產生用於該複製信號之各切片的一加權估計；從用於該複製信號之各切片的加權估計減去該多用戶信號，以產生一殘餘信號；經由該第二組合邏輯組件將該累積的符號加權值加到該殘餘信號與該硬式決定位元向量的一乘積；及 一旦用於該資料符號之各切片的加權累積，提供一最後符號加權值，以形成該複製信號的加權估計；以及一平行補償殘餘(PRC)方塊，其耦合以接收該複製信號的加權估計和該多用戶信號，其中，該PRC方塊包括兩個平行處理路徑以在該兩群用戶上連續操作，其中每一處理路徑包含一專用的第三組合邏輯組件並進行下列動作：經由該第三組合邏輯組件使用該複製信號之加權估計來運算加權符號及一加權總和切片信號；及從該加權總和切片信號產生一個一般殘餘誤差信號，其中該一般殘餘誤差信號自每位用戶的資料符號減去，以消除與每位用戶的資料符號相關聯的干擾。
  2. 如申請專利範圍第1項之接收器，其中該NLMS方塊進一步包括一記憶體方塊，其耦合以儲存有關該複製信號之各切片的硬式決定位元向量。
  3. 如申請專利範圍第1項之接收器，其中該NLMS方塊進一步包含一單一複數加法單元，其耦合以接收來自兩處理路徑之第一組合邏輯組件的輸出。
  4. 如申請專利範圍第1項之接收器，其中該多用戶信號之複製信號包括一第一擴展碼位元串流及第一和第二資料串流，且其中該NLMS方塊之每一處理路徑包含：一第一 選擇解碼器，其耦合以接收該第一擴展碼位元串流、及該等第一和第二資料串流，並適於響應於該第一擴展碼位元串流與第一和第二資料串流之個別位元值而產生第一和第二選擇信號；且其中該第一組合邏輯組件包含一第一多工器電路，其耦合以接收該等第一和第二選擇信號、與第一和第二加權信號，並適於提供該等第一和第二加權信號之總和累加，其中該等第一和第二加權信號的符號係由該等第一和第二選擇信號決定；及其中該第二組合邏輯組件包含一第二多工器電路，其耦合以接收該等第一和第二選擇信號、與第一和第二誤差信號，並適於提供該等第一和第二誤差信號之總和，其中該等第一和第二誤差信號的符號係由該等第一和第二選擇信號決定。
  5. 如申請專利範圍第4項之接收器，其中該第一選擇解碼器包含組合邏輯閘，用以產生該等第一和第二選擇信號。
  6. 如申請專利範圍第5項之接收器，其中該組合邏輯閘包括：一第一「互斥或」閘，其中該第一擴展碼位元串流與該第一資料串流的「互斥或」運算產生該第一選擇信號；及一第二「互斥或」閘，其中該第一擴展碼位元串流與該第二資料串流的「互斥或」運算產生該第二選擇信號。
  7. 如申請專利範圍第4項之接收器，其中該第一多工器 電路包含：一加法器，其耦合以接收該等第一和第二加權信號，並適於提供該第一加權信號與該第二加權信號之總和，當作一第一輸出，及該第一加權信號與該第二加權信號的反轉總和，當作一第二輸出；及一減法器，其耦合以接收該等第一和第二加權信號，並適於提供該第一加權信號與該第二加權信號之間的一差，當作一第一輸出，及該第一加權信號與該第二加權信號之間的一反轉差，當作一第二輸出。
  8. 如申請專利範圍第7項之接收器，其中該第一多工器電路進一步包含一第一多工器，其耦合以接收該加法器和該減法器的第一和第二輸出，並適於響應於該第一選擇信號而選擇該加法器和該減法器的第一和第二輸出之一。
  9. 如申請專利範圍第8項之接收器，其中該第一多工器電路進一步包含一第二多工器，其耦合以接收該加法器和該減法器的第一和第二輸出，並適於響應於該第二選擇信號而選擇該加法器和該減法器的第一和第二輸出之一。
  10. 如申請專利範圍第9項之接收器，其中該第一多工器電路進一步包含一連接網路，其耦合以根據一預定路由安排體系而將該加法器和該減法器的第一和第二輸出予以安排路由給該等第一和第二多工器。
  11. 如申請專利範圍第4項之接收器，其中該第二多工器電路包含：一加法器，其耦合以接收該等第一和第二誤差信號，並適於提供該第一誤差信號與該第二誤差信號之總和，當作一第一輸出，及該第一誤差信號與該第二誤差信號之一反轉總和，當作一第二輸出；及一減法器，其耦合以接收該等第一和第二誤差信號，並適於提供該第一誤差信號和該第二誤差信號之間的一差，當作一第一輸出，及該第一誤差信號與該第二誤差信號之間的一反轉差，當作一第二輸出。
  12. 如申請專利範圍第11項之接收器，其中該第二多工器電路進一步包含一第一多工器，其耦合以接收該加法器和該減法器的第一和第二輸出，並適於響應於該第一選擇信號而選擇該加法器和該減法器的第一和第二輸出之一。
  13. 如申請專利範圍第12項之接收器，其中該第二多工器電路進一步包含一第二多工器，其耦合以接收該加法器和該減法器的第一和第二輸出，並適於響應於該第二選擇信號而選擇該加法器和該減法器的第一和第二輸出之一。
  14. 如申請專利範圍第13項之接收器，其中該第二多工器電路進一步包含一連接網路，其耦合以根據一預定路由安排體系而將該加法器和該減法器的第一和第二輸出予以安 排路由給該等第一和第二多工器。
  15. 一種實施以歸一化最小均方(NLMS)為主之平行殘餘補償(PRC)接收器之方法，以減少一多用戶信號的每位用戶的多重接取干擾，該方法包含下列步驟：將該多用戶信號之多個用戶劃分成兩群；以及提供代表用於該等多個用戶之各者的解調變位元串流的資料符號；產生用於每位用戶之資料符號的調變表示，以產生該多用戶信號的一複製信號；建立兩平行處理路徑以在兩群用戶上操作，其中每一處理路徑包含專用的第一、第二及第三組合邏輯組件，以在每群用戶上連續操作，該連續操作包括藉由進行下列動作反覆運算該複製信號之加權估計：經由該第一組合邏輯組件使該多用戶信號之該複製信號乘以一擴展碼向量，以擷取用於該複製信號之各切片的一硬式決定位元向量，其中每一資料符號存在至少一切片；將該硬式決定位元向量乘以一累積的符號加權值，以產生用於該複製信號之各切片的一加權估計；從用於該複製信號之各切片的加權估計減去該多用戶信號，以產生一殘餘信號；經由第二組合邏輯組件將該累積的符號加權值加到該殘餘信號與該硬式決定位元向量的一乘積； 一旦用於該資料符號之各切片的加權累積，提供一最後符號加權值，以形成該複製信號的加權估計；經由該第三組合邏輯組件使用該複製信號之加權估計來運算加權符號及一加權總和切片信號；及從該加權總和切片信號產生一個一般殘餘誤差信號，其中該一般殘餘誤差信號自每位用戶的資料符號減去，以消除與每位用戶的資料符號相關聯的干擾。
  16. 如申請專利範圍第15項之方法，其中該多用戶信號之該複製信號包括一第一擴展碼位元串流及第一和第二資料串流，且其中該第一及第二組合邏輯組件包含第一及第二多工器電路，該方法進一步包含下列步驟：響應於該第一擴展碼位元串流與第一和第二資料串流之個別位元值而產生第一和第二選擇信號；經由該第一多工器電路提供第一和第二加權信號之總和累加，其中該等第一和第二加權信號的符號係由該等第一和第二選擇信號決定；以及經由該第二多工器電路提供第一和第二誤差信號之總和，其中該等第一和第二誤差信號的符號係由該等第一和第二選擇信號決定。
  17. 如申請專利範圍第16項之方法，進一步包含下列步驟：經由該第一多工器電路提供該第一加權信號與該第二 加權信號之總和作為一第一輸出，及該第一加權信號與該第二加權信號之一反轉總和作為一第二輸出；以及經由該第一多工器電路提供該第一加權信號與該第二加權信號之間的一差作為一第一輸出，及該第一加權信號與該第二加權信號之間的一反轉差作為一第二輸出。
  18. 如申請專利範圍第16項之方法，進一步包含下列步驟：經由該第二多工器電路提供該第一誤差信號與該第二誤差信號之總和作為一第一輸出，及該第一誤差信號與該第二誤差信號之一反轉總和作為一第二輸出；以及提供該第一誤差信號與該第二誤差信號之間的一差作為一第一輸出，及該第一誤差信號與該第二誤差信號之間的一反轉差作為一第二輸出。
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