JP4737470B2

JP4737470B2 - Game machine

Info

Publication number: JP4737470B2
Application number: JP2009147748A
Authority: JP
Inventors: 高明市原; 洋二川上; 昌則中村; 重貴稲葉
Original assignee: Daiichi Shokai Co Ltd
Current assignee: Daiichi Shokai Co Ltd
Priority date: 2009-06-22
Filing date: 2009-06-22
Publication date: 2011-08-03
Anticipated expiration: 2023-12-04
Also published as: JP2009207922A

Description

本発明は、画像表示装置を備えた遊技機に関するものである。 The present invention relates to a gaming machine provided with an image display device.

パチンコ機やスロットマシンなどの遊技機には、遊技の進行に応じた動画像を液晶ディスプレイ（Liquid Crystal Display、以下、ＬＣＤという）などの画像表示装置に表示することによって、遊技の興趣を高めたものがある。これらの遊技機は、画像表示装置の他、遊技の進行を制御する主制御装置や、遊技の進行に応じた動画像を画像表示装置に表示させる表示制御装置などを備える。 For gaming machines such as pachinko machines and slot machines, the game has been enhanced by displaying moving images according to the progress of the game on an image display device such as a liquid crystal display (LCD). There is something. These gaming machines include an image display device, a main control device that controls the progress of the game, a display control device that displays a moving image according to the progress of the game on the image display device, and the like.

遊技機の表示制御装置は、主制御装置から出力された表示コマンドに基づいて画像表示装置における動画像の表示態様を制御する表示制御プロセッサと、この表示態様の制御に基づいて画像表示装置によって動画像表示が可能な映像信号を生成する画像表示プロセッサ（Video Display Processor、以下、ＶＤＰという）とを備え、表示制御プロセッサ側からＶＤＰ側へと種々のデータが転送される。これら転送されるデータは、近年の遊技機に要求される動画像表示の品質の高まりに伴って、比較的大きなデータ量となる場合がある。 The display control device of the gaming machine includes a display control processor that controls a display mode of a moving image on the image display device based on a display command output from the main control device, and a video by the image display device based on the control of the display mode. An image display processor (Video Display Processor, hereinafter referred to as VDP) that generates a video signal capable of image display is provided, and various data is transferred from the display control processor side to the VDP side. These transferred data may have a relatively large amount of data as the quality of moving image display required in recent gaming machines increases.

従来、データ量が比較的大きなデータについては、表示制御プロセッサの処理負担を軽減するため、表示制御プロセッサ側からＶＤＰ側へのデータ転送を、ダイレクトメモリアクセス（Direct Memory Access、以下、ＤＭＡという）転送によって行う遊技機があった。このＤＭＡ転送中には表示制御プロセッサの全ての処理が停止するため、実施中の動画像表示に対して表示制御プロセッサの停止が影響しないタイミングでＤＭＡ転送を行っていた。下記特許文献１には、表示制御プロセッサ側からＶＤＰ側へのＤＭＡ転送を行う遊技機が記載されている。 Conventionally, for data with a relatively large amount of data, direct memory access (hereinafter referred to as DMA) transfer is used to transfer data from the display control processor to the VDP in order to reduce the processing load on the display control processor. There was a gaming machine to do by. Since all processes of the display control processor are stopped during the DMA transfer, the DMA transfer is performed at a timing at which the stop of the display control processor does not affect the moving image display being performed. Patent Document 1 below describes a gaming machine that performs DMA transfer from the display control processor side to the VDP side.

特開２０００−２６８１９４号公報JP 2000-268194 A

遊技機特有の事情として、主制御装置は、表示制御プロセッサから信号を受け取るという形態では、表示コマンドが受信されたか否かを確認できない。そのため、ＤＭＡ転送中に主制御装置からの表示コマンドの出力が開始され終了してしまった場合には、表示制御プロセッサは、その表示コマンドを受信することができず、取りこぼした表示コマンドに基づいた動画像表示の制御を行うことができない虞があり、設計に多くの時間を費やしていた。 As a situation peculiar to the gaming machine, the main control device cannot confirm whether or not the display command is received in the form of receiving a signal from the display control processor. Therefore, if the output of the display command from the main controller is started and ended during the DMA transfer, the display control processor cannot receive the display command and is based on the missed display command. There is a possibility that control of moving image display cannot be performed, and a lot of time has been spent on designing.

実施中の動画像表示とは無関係なタイミングで出力される表示コマンドとして、例えば、「あたり」または「はずれ」の表示を行う図柄の変動表示を実施する予定回数の報知（いわゆる保留表示）を画像表示装置で行う遊技機における、その保留表示に関する表示コマンドがある。この保留表示に関する表示コマンドは、遊技球が所定の入賞口に入賞した際に出力されるため、実施中の動画像表示とは無関係なタイミングで出力されることとなる。 As a display command output at a timing irrelevant to the moving image display being performed, for example, a notification of the scheduled number of times to perform the variable display of the symbol that displays “success” or “out” (so-called hold display) is displayed as an image. There is a display command related to the hold display in the gaming machine executed by the display device. Since the display command related to the hold display is output when the game ball wins a predetermined winning opening, it is output at a timing unrelated to the moving image display being performed.

本発明は、上記の問題を解決することを目的としてなされ、実施中の動画像表示とは無関係なタイミングで主制御装置から出力される表示コマンドの取りこぼしを回避しつつ、表示制御プロセッサ側からＶＤＰ側へのＤＭＡ転送を実現することができる遊技機を提供することを目的とする。 The present invention has been made in order to solve the above-mentioned problems, and avoids missing a display command output from the main controller at a timing irrelevant to the moving image display being performed, while the VDP from the display control processor side. An object of the present invention is to provide a gaming machine capable of realizing DMA transfer to the side.

上記した課題を解決するため、本発明の遊技機は、遊技の進行に応じて背景画像およびキャラクタ画像と共に複数の図柄画像を変動させて表示する画像表示装置を備え、前記複数の図柄画像の組み合わせに応じて遊技者にとって有利な遊技を実行する遊技機であって、
前記複数の図柄画像を変動させて表示するパターンを指示する変動コマンドを出力する主制御装置と、
前記主制御装置から前記変動コマンドを受け取り、該変動コマンドに基づいて前記画像表示装置に表示される動画像を制御する表示制御装置と
を備え、
前記表示制御装置は、
データをやり取りするバスに接続され、前記変動コマンドに応じた動画像フレームの描画を指示する描画指示データを生成する表示制御プロセッサと、
前記表示制御プロセッサから前記描画指示データを受け取り、該描画指示データに基づいて前記動画像フレームを描画する画像表示プロセッサと、
前記バスに接続され、データを記憶する第１および第２のメモリと、
前記バスに接続され、前記第１のメモリから前記第２のメモリへのデータのダイレクトメモリアクセス転送を行う転送コントローラと
を含み、
前記表示制御プロセッサは、前記動画像フレームの描画に用いられる外部画像データを生成し、該外部画像データを前記第１のメモリに書き込む手段を含み、
前記転送コントローラは、前記外部画像データが前記第１のメモリに書き込まれた場合、該外部画像データの前記第１のメモリから前記第２のメモリへのダイレクトメモリアクセス転送を、前記画像表示装置に対する垂直同期信号のブランク期間を契機に、前記主制御装置が一出力単位の前記変動コマンドを出力している時間より短い時間で転送可能な転送単位に分割して実行する手段を含み、
前記画像表示プロセッサは、前記描画指示データに基づいて、前記第２のメモリにダイレクトメモリアクセス転送された外部画像データを前記第２のメモリから読み出し、該外部画像データを用いて前記動画像フレームを描画する手段を含むことを特徴とする。ここで、一出力単位の一出力とは、主制御装置が表示制御プロセッサに対して一度に処理可能なデータ量の出力である。 In order to solve the above-described problems, the gaming machine of the present invention includes an image display device that displays a plurality of symbol images together with a background image and a character image as the game progresses, and a combination of the symbol images. A game machine that executes a game advantageous to the player according to
A main control device that outputs a change command for instructing a pattern to be displayed by changing the plurality of design images;
A display control device that receives the variation command from the main control device and controls a moving image displayed on the image display device based on the variation command;
With
The display control device includes:
A display control processor connected to a bus for exchanging data and generating drawing instruction data for instructing drawing of a moving image frame according to the variation command ;
An image display processor that receives the drawing instruction data from the display control processor and draws the moving image frame based on the drawing instruction data ;
First and second memories connected to the bus for storing data;
Connected to said bus, and transfer controller from the first memory performing direct memory access transfer of data to the second memory
Including
The display control processor includes means for generating external image data used for drawing the moving image frame and writing the external image data in the first memory,
When the external image data is written in the first memory, the transfer controller performs direct memory access transfer of the external image data from the first memory to the second memory to the image display device. Triggered by a blank period of the vertical synchronization signal, the main control unit includes a unit that divides and executes a transfer unit that can be transferred in a time shorter than a time in which the output command of one output unit is output,
The image display processor reads external image data transferred by direct memory access to the second memory from the second memory based on the drawing instruction data, and uses the external image data to read the moving image frame. It includes a means for drawing . Here, one output of one output unit is an output of a data amount that can be processed at a time by the main control device to the display control processor.

また、上記した課題を解決するため、上述の発明をＤＭＡ転送方法に適用しても良い。 In order to solve the above-described problems, the above-described invention may be applied to a DMA transfer method .

本発明の遊技機およびＤＭＡ転送方法によれば、一出力単位の表示コマンドが出力される時間よりも、一転送単位のＤＭＡ転送が行われる時間の方が短時間であるため、ＤＭＡ転送中に表示コマンドの出力が開始され終了してしまう事態を回避することができる。その結果、ＤＭＡ転送中に表示コマンドの出力が開始された場合であっても、そのＤＭＡ転送の一転送単位の終了後に再稼動する表示制御プロセッサは、その表示コマンドを受け取ることができる。したがって、実施中の動画像表示とは無関係なタイミングで主制御装置から出力される表示コマンドの取りこぼしを回避しつつ、表示制御プロセッサ側からＶＤＰ側へのＤＭＡ転送を実現することができる。 According to the gaming machine and the DMA transfer method of the present invention, the time during which the DMA transfer in one transfer unit is performed is shorter than the time in which the display command in one output unit is output. It is possible to avoid the situation where the output of the display command starts and ends. As a result, even when the display command output is started during the DMA transfer, the display control processor that is restarted after the end of one transfer unit of the DMA transfer can receive the display command. Therefore, it is possible to realize DMA transfer from the display control processor side to the VDP side while avoiding missing the display command output from the main control device at a timing unrelated to the moving image display being performed.

上記の構成を有する本発明の遊技機は、以下の態様を採ることもできる。例えば、前記画像表示プロセッサ、転送コントローラ、前記第２のメモリは、単一のチップに一体に回路形成されていても良い。 The gaming machine of the present invention having the above configuration can also take the following aspects . For example, the image display processor, the transfer controller, and the second memory may be integrally formed on a single chip.

また、前記外部画像は、前記背景画像、前記キャラクタ画像、前記図柄画像の少なくともいずれかの画像であっても良い。 The external image may be at least one of the background image, the character image, and the design image.

パチンコ機１０の正面図である。1 is a front view of a pachinko machine 10. FIG. パチンコ機１０の電気的な概略構成を機能的に示すブロック図である。2 is a block diagram functionally showing an electrical schematic configuration of a pachinko machine 10. FIG. ＬＣＤ３５における動画像表示の一例を示す説明図である。It is explanatory drawing which shows an example of the moving image display in LCD35. パチンコ機１０が備える表示制御装置３０の電気的な構成を示すブロック図である。3 is a block diagram showing an electrical configuration of a display control device 30 provided in the pachinko machine 10. FIG. ＤＭＡコントローラ３４０のレジスタ３４２の構成を模式的に示す説明図である。3 is an explanatory diagram schematically showing a configuration of a register 342 of a DMA controller 340. FIG. 表示制御プロセッサ３１０における表示コマンドの受信の様子を示す説明図である。FIG. 10 is an explanatory diagram showing how a display command is received by the display control processor 310. 図６におけるタイミングｔ３０〜ｔ５０の詳細を示す説明図である。It is explanatory drawing which shows the detail of the timing t30-t50 in FIG. ＤＭＡ転送の転送容量と所要時間の関係の一例を示す説明図である。It is explanatory drawing which shows an example of the relationship between the transfer capacity of DMA transfer, and required time.

以上説明した本発明の構成および作用を一層明らかにするために、以下本発明を適用した遊技機の１つとしてパチンコ機について次の順序で説明する。なお、本明細書において、信号名の先頭に「＃」が付されているものは、負論理であることを意味している。「ハイレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「ローレベル」は「０」レベルを意味している。 In order to further clarify the configuration and operation of the present invention described above, a pachinko machine will be described in the following order as one of the gaming machines to which the present invention is applied. In the present specification, a signal name prefixed with “#” means negative logic. “High level” means the “1” level of the two levels of the binary signal, and “Low level” means the “0” level.

目次
Ａ．実施例
Ａ−（１）．パチンコ機１０の全体構成
Ａ−（２）．パチンコ機１０が備える表示制御装置３０の構成
Ａ−（３）．表示制御プロセッサ３１０における表示コマンドの受信
Ｂ．その他の実施形態 Table of Contents A. Example A- (1). Overall configuration of pachinko machine 10 A- (2). Configuration of display control device 30 provided in pachinko machine 10 A- (3). Reception of display command in display control processor 310 Other embodiments

Ａ．実施例：
Ａ−（１）．パチンコ機１０の全体構成：
はじめに、本発明の実施例のパチンコ機１０の全体構成について説明する。図１は、パチンコ機１０の正面図である。パチンコ機１０は、パチンコ店の島設備等に固定される外枠１１、外枠１１に嵌め込まれる内枠１２、内枠１２の中央上寄りに配置され遊技球による遊技が行われる遊技板１３、遊技板１３の前面に配置され中央部にガラス板を有するガラス枠１４、遊技者による遊技板１３への遊技球の発射の指示を受け付けるハンドル１５、遊技球の貸し出しを処理するカードユニット９０などを備える。 A. Example:
A- (1). Overall configuration of the pachinko machine 10:
First, the overall configuration of the pachinko machine 10 according to the embodiment of the present invention will be described. FIG. 1 is a front view of the pachinko machine 10. The pachinko machine 10 includes an outer frame 11 that is fixed to an island facility of a pachinko store, an inner frame 12 that is fitted into the outer frame 11, a game board 13 that is arranged near the center of the inner frame 12 and plays a game ball, A glass frame 14 disposed in front of the game board 13 and having a glass plate in the center, a handle 15 for receiving an instruction to launch a game ball onto the game board 13 by the player, a card unit 90 for processing the rental of the game ball, and the like Prepare.

遊技板１３の中央部には、動画像を表示する画像表示装置であるＬＣＤ３５が設けられ、このＬＣＤ３５の下方には、遊技球の入賞を受け付ける入賞口６１が設けられている。この入賞口６１は、入賞した遊技球を検知するスイッチ６５、所定の場合に遊技球の導入経路を拡縮するソレノイド６６を備える。パチンコ機１０は、発光ダイオード（Light Emitting Diode、以下、ＬＥＤという）を内蔵し発光する電飾５５，５６，５７，５８，５９を備える。電飾５５，５６は遊技板１３の左右の端にそれぞれ設けられ、電飾５７はＬＣＤ３５の上部に設けられ、電飾５８，５９は、ガラス枠１４の上部の左右にそれぞれ設けられている。内枠１２の正面中央には、音声を出力するスピーカ４５が内蔵されている。 An LCD 35 that is an image display device for displaying a moving image is provided at the center of the game board 13, and a winning opening 61 for receiving a winning game ball is provided below the LCD 35. The winning opening 61 includes a switch 65 that detects a winning game ball and a solenoid 66 that expands and contracts the introduction path of the gaming ball in a predetermined case. The pachinko machine 10 includes electrical decorations 55, 56, 57, 58, and 59 that incorporate a light emitting diode (hereinafter referred to as LED) and emit light. The electrical decorations 55 and 56 are provided on the left and right ends of the game board 13, the electrical decoration 57 is provided on the upper part of the LCD 35, and the electrical decorations 58 and 59 are provided on the left and right of the upper part of the glass frame 14, respectively. A speaker 45 for outputting sound is built in the front center of the inner frame 12.

次に、パチンコ機１０の電気的な概略構成について説明する。図２は、パチンコ機１０の電気的な概略構成を機能的に示すブロック図である。パチンコ機１０は、遊技の進行を制御する主制御装置２０を備え、この主制御装置２０には、表示制御装置３０，音声制御装置４０，ランプ制御装置５０，払出制御装置７０などの各種制御装置の他、スイッチ６５やソレノイド６６などが電気的に接続されている。主制御装置２０は、スイッチ６５からの入力信号を受信するとともに、制御信号を出力してソレノイド６６を駆動する。主制御装置２０を始めとする種々の制御装置は、図１に示した内枠１２の裏面（図示しない）に設けられている。 Next, an electrical schematic configuration of the pachinko machine 10 will be described. FIG. 2 is a block diagram functionally showing an electrical schematic configuration of the pachinko machine 10. The pachinko machine 10 includes a main control device 20 that controls the progress of the game. The main control device 20 includes various control devices such as a display control device 30, a sound control device 40, a lamp control device 50, and a payout control device 70. In addition, a switch 65, a solenoid 66, and the like are electrically connected. Main controller 20 receives an input signal from switch 65 and outputs a control signal to drive solenoid 66. Various control devices including the main control device 20 are provided on the back surface (not shown) of the inner frame 12 shown in FIG.

表示制御装置３０は、遊技の進行に応じた動画像をＬＣＤ３５に表示させる。なお、表示制御装置３０の詳細については後述する。音声制御装置４０は、主制御装置２０の制御信号に基づいてスピーカ４５における音声の出力を制御する。ランプ制御装置５０は、主制御装置２０の制御信号に基づいて電飾５５，５６，５７，５８，５９の発光を制御する。払出制御装置７０は、主制御装置２０の制御信号に基づいて景品球としての遊技球の払い出しを行い、カードユニット９０の制御信号に基づいて貸出球としての遊技球の払い出しを行う。なお、図１および図２には、電飾、スイッチ、ソレノイドの全てを示さないが、パチンコ機１０は、それぞれを複数備える。また、ＬＣＤ３５およびスピーカ４５を複数備えた構成としても良い。 The display control device 30 displays a moving image corresponding to the progress of the game on the LCD 35. Details of the display control device 30 will be described later. The sound control device 40 controls the output of sound in the speaker 45 based on the control signal of the main control device 20. The lamp control device 50 controls the light emission of the electric decorations 55, 56, 57, 58 and 59 based on the control signal of the main control device 20. The payout control device 70 pays out a game ball as a prize ball based on a control signal from the main control device 20, and pays out a game ball as a rental ball based on a control signal from the card unit 90. 1 and 2 do not show all of the electrical decorations, switches, and solenoids, the pachinko machine 10 includes a plurality of each. Moreover, it is good also as a structure provided with multiple LCD35 and the speaker 45. FIG.

次に、ＬＣＤ３５における動画像表示について説明する。図３は、ＬＣＤ３５における動画像表示の一例を示す説明図である。パチンコ機１０は、スイッチ６５において遊技球の入賞が検知されると、ＬＣＤ３５において図柄変動表示を行う。本実施例の図柄変動表示は、ＬＣＤ３５における中段部に、左特定図柄表示領域ＭＬ，中特定図柄表示領域ＭＣ，右特定図柄表示領域ＭＲの３つの特定図柄表示領域が、この順に横並びに設けられている。それぞれの特定図柄表示領域には、「一」から「十」の１０個の漢数字が描かれた特定図柄画像が、ＬＣＤ３５の上段から下段へ（図３中の矢印方向）、次々に表示された後、いずれかの特定図柄画像が確定表示される。この確定表示された３つの特定図柄画像が全て揃った場合には「あたり」を意味し、遊技者にとって有利な遊技が実行される。３つの特定図柄画像が揃わない場合には「はずれ」を意味し、通常の遊技が継続して実行される。なお、特定図柄画像の確定表示の形態は、横並びに限るものではなく、縦方向や斜め方向に並べても良い。また、特定図柄画像の数は、３つに限るものではなく、２つや３つ以上の特定図柄画像を並べても良い。また、「あたり」の確定表示の形態は、３つの特定図柄画像が全て揃う場合ではなく、特定の組み合わせで揃った場合としても良い。 Next, moving image display on the LCD 35 will be described. FIG. 3 is an explanatory diagram showing an example of moving image display on the LCD 35. When the winning of a game ball is detected by the switch 65, the pachinko machine 10 displays a symbol variation on the LCD 35. In the symbol variation display of the present embodiment, three specific symbol display areas of a left specific symbol display area ML, a middle specific symbol display area MC, and a right specific symbol display area MR are provided side by side in this order in the middle portion of the LCD 35. ing. In each specific symbol display area, specific symbol images in which ten Chinese numerals from “one” to “ten” are drawn are displayed one after another from the top to the bottom of the LCD 35 (in the direction of the arrow in FIG. 3). After that, one of the specific symbol images is confirmed and displayed. When all of the three specific symbol images that have been confirmed and displayed are prepared, it means “hit” and a game advantageous to the player is executed. If the three specific symbol images are not aligned, it means “out of” and the normal game is continuously executed. In addition, the form of the fixed display of the specific symbol image is not limited horizontally, and may be arranged in the vertical direction or the oblique direction. The number of specific symbol images is not limited to three, and two or three or more specific symbol images may be arranged. In addition, the form of the “hit” confirmation display may not be the case where all the three specific symbol images are aligned, but may be the case where they are aligned in a specific combination.

図柄変動表示を実施中に、更にスイッチ６５において遊技球の入賞が検知されると、最大４つまでの図柄変動表示を記憶し、実施中の図柄変動表示が終了した後、記憶された図柄変動表示を順次実施する。この図柄変動表示を実施する予定回数の報知である保留表示を行うため、ＬＣＤ３５の下段部には、保留表示領域ＲＢが設けられている。本実施例の保留表示は、保留表示領域ＲＢに横一列に４つの円図形が描かれ、１回の図柄変動表示を記憶する毎に、左側の円図形から順に色が反転する。なお、保留表示の形態としては、記憶する図柄変動表示の個数を数字で表しても良い。ＬＣＤ３５では、図柄変動表示や保留表示の他、種々のバックグラウンド画像ＢＧやキャラクタ画像ＣＲが、遊技の進行状態に応じて表示される。 If a winning of a game ball is further detected by the switch 65 while the symbol variation display is being performed, a maximum of four symbol variation displays are stored, and after the symbol variation display being performed is completed, the stored symbol variation is stored. Display sequentially. A hold display area RB is provided in the lower part of the LCD 35 in order to perform hold display, which is a notification of the number of times that the symbol variation display is to be performed. In the hold display of this embodiment, four circular figures are drawn in a horizontal row in the hold display area RB, and the color is reversed in order from the left circle figure every time one symbol variation display is stored. In addition, as a form of hold display, the number of symbol variation displays to be stored may be represented by a number. On the LCD 35, various background images BG and character images CR are displayed according to the progress of the game, in addition to the symbol variation display and the hold display.

Ａ−（２）．パチンコ機１０が備える表示制御装置３０の構成：
次に、本発明の実施例のパチンコ機１０が備える表示制御装置３０の構成について説明する。図４は、パチンコ機１０が備える表示制御装置３０の電気的な構成を示すブロック図である。 A- (2). Configuration of display control device 30 provided in pachinko machine 10:
Next, the configuration of the display control device 30 provided in the pachinko machine 10 according to the embodiment of the present invention will be described. FIG. 4 is a block diagram illustrating an electrical configuration of the display control device 30 included in the pachinko machine 10.

パチンコ機１０の表示制御装置３０は、主制御装置２０から表示コマンドを受信する。表示コマンドには、ＬＣＤ３５において複数の図柄を用いた図柄変動表示を行う際における図柄変動パターンや各特定図柄画像の種類などを指示する変動コマンドや、ＬＣＤ３５において図柄変動表示の保留表示を行う際における保留数などを指示する保留コマンドなどがある。表示コマンドに関して主制御装置２０が表示制御装置３０に対して出力する信号としては、表示コマンドを送信するデータ信号ＤＡＴＡと、表示コマンドの送信を実行中であることを伝えるセレクト信号＃ＳＥＬと、表示コマンドの書き込みのタイミングを伝える書き込み信号＃ＷＲとがある。 The display control device 30 of the pachinko machine 10 receives a display command from the main control device 20. The display command includes a variation command for designating a symbol variation pattern and a type of each specific symbol image when a symbol variation display using a plurality of symbols is performed on the LCD 35, and a symbol variation display when the symbol variation display is held on the LCD 35. There is a hold command that indicates the number of holds. As a signal output from the main controller 20 to the display controller 30 with respect to the display command, a data signal DATA for transmitting the display command, a select signal #SEL for indicating that the display command is being transmitted, and a display There is a write signal #WR that conveys the timing of command writing.

パチンコ機１０の表示制御装置３０は、主制御装置２０から受け取った表示コマンドに基づいて、映像信号をＬＣＤ３５に出力する。映像信号とは、ＬＣＤ３５によって動画像表示が可能な信号であり、赤(Red)，緑(Green)，青(Blue)の各信号から成るＲＧＢ信号や、ＲＧＢ信号をＬＣＤ３５において展開するための同期信号（ＳＹＮＣ信号）などの信号である。 The display control device 30 of the pachinko machine 10 outputs a video signal to the LCD 35 based on the display command received from the main control device 20. The video signal is a signal that can be displayed on the LCD 35 as a moving image, and is an RGB signal composed of red, green, and blue signals, and synchronization for developing the RGB signal on the LCD 35. It is a signal such as a signal (SYNC signal).

パチンコ機１０の表示制御装置３０は、主制御装置２０から出力された表示コマンドに基づいてＬＣＤ３５における動画像の表示態様を制御する表示制御プロセッサ３１０と、この表示制御プロセッサ３１０の制御に基づいて映像信号を生成するＶＤＰ３２０とを備える。 The display control device 30 of the pachinko machine 10 controls the display mode of the moving image on the LCD 35 based on the display command output from the main control device 20, and the video based on the control of the display control processor 310. VDP 320 for generating a signal.

表示制御装置３０の表示制御プロセッサ３１０は、表示態様の制御に必要な動作を規定した制御プログラムを不揮発的に記憶する制御ＲＯＭ３１６と、所定のデータを揮発的に記憶可能なＳＤＲＡＭ(Synchronous DRAM)３１４と、制御ＲＯＭ３１６に記憶された制御プログラムをＳＤＲＡＭ３１４にロードし実行するＣＰＵ(Central Processing Unit)３１２とを備える。ＣＰＵ３１２が回路形成されたチップと、ＳＤＲＡＭ３１４が回路形成されたチップとは、ＭＣＭ(Multi Chip Module)８１０として単一のパッケージに実装されている。 The display control processor 310 of the display control device 30 includes a control ROM 316 that stores a control program that defines operations necessary for display mode control in a nonvolatile manner, and an SDRAM (Synchronous DRAM) 314 that can store predetermined data in a volatile manner. And a CPU (Central Processing Unit) 312 for loading the control program stored in the control ROM 316 into the SDRAM 314 and executing it. The chip on which the CPU 312 is formed and the chip on which the SDRAM 314 is formed are mounted in a single package as an MCM (Multi Chip Module) 810.

表示制御装置３０は、表示制御プロセッサ３１０やＶＤＰ３２０の他、映像信号の生成に用いられる種々の画像データを不揮発的に記憶するキャラクタＲＯＭ３３０と、所定のデータを揮発的に記憶可能なＤＲＡＭ(Dynamic Random Access Memory)３３５と、ＳＤＲＡＭ３１４からＤＲＡＭ３３５への所定のデータのＤＭＡ転送を行うＤＭＡコントローラ３４０とを備える。ＶＤＰ３２０およびＤＭＡコントローラ３４０，ＤＲＡＭ３３５は、ＶＤＰ−ＡＳＩＣ（Application Specified IC）８２０として１つのチップに一体に回路形成されている。 In addition to the display control processor 310 and the VDP 320, the display control device 30 includes a character ROM 330 that stores various image data used for generating a video signal in a nonvolatile manner, and a DRAM (Dynamic Random that can store predetermined data in a volatile manner). Access Memory) 335, and a DMA controller 340 that performs DMA transfer of predetermined data from the SDRAM 314 to the DRAM 335. The VDP 320, the DMA controller 340, and the DRAM 335 are integrally formed on one chip as a VDP-ASIC (Application Specified IC) 820.

上述したＣＰＵ３１２，ＳＤＲＡＭ３１４，制御ＲＯＭ３１６，ＶＤＰ３２０，ＤＭＡコントローラ３４０，ＤＲＡＭ３３５，キャラクタＲＯＭ３３０は、表示制御装置３０に設けられたバス３０５にそれぞれ接続されている。 The CPU 312, SDRAM 314, control ROM 316, VDP 320, DMA controller 340, DRAM 335, and character ROM 330 described above are connected to a bus 305 provided in the display control device 30.

ＣＰＵ３１２は、主制御装置２０などの他の機器からの割り込みの受け付けを制御するＩＮＴフラグ３１３を有し、ＩＮＴフラグ３１３がリセットされた状態（ローレベル）では「割り込み禁止状態」となり、ＩＮＴフラグ３１３がセットされた状態（ハイレベル）では「割り込み許可状態」となる。つまり、「割り込み許可状態」のＣＰＵ３１２は、主制御装置２０からセレクト信号＃ＳＥＬおよび書き込み信号＃ＷＲを受け、データ信号ＤＡＴＡに出力された表示コマンドを、バス３０５を介して受け取ることができる。一方、「割り込み禁止状態」のＣＰＵ３１２は、主制御装置２０からの表示コマンドを受信することができない。 The CPU 312 has an INT flag 313 that controls acceptance of interrupts from other devices such as the main control device 20. When the INT flag 313 is reset (low level), the CPU 312 is in an “interrupt disabled state” and the INT flag 313. When is set (high level), it is in the “interrupt enabled state”. That is, the CPU 312 in the “interrupt enabled state” can receive the select signal #SEL and the write signal #WR from the main control device 20 and receive the display command output as the data signal DATA via the bus 305. On the other hand, the CPU 312 in the “interrupt disabled state” cannot receive the display command from the main control device 20.

ＣＰＵ３１２は、表示態様の制御処理を実行することによって、動画像の１フレーム毎の描画指示データを生成し、生成した描画指示データをＶＤＰ３２０に出力する。描画指示データとは、ＶＤＰ３２０がキャラクタＲＯＭ３３０などに記憶された画像データを用いてＲＧＢデータを生成するためのデータであり、画像データのアドレスや表示位置，色などを指示するデータである。 The CPU 312 generates display instruction data for each frame of the moving image by executing display mode control processing, and outputs the generated display instruction data to the VDP 320. The drawing instruction data is data used by the VDP 320 to generate RGB data using image data stored in the character ROM 330 or the like, and is data that specifies an address, display position, color, and the like of the image data.

ＣＰＵ３１２は、表示態様の制御処理の合間に、外部画像データの生成処理を実行する。この外部画像データの生成処理とは、キャラクタＲＯＭ３３０から所定の画像データを読み出し、その画像データにモーフィング処理などの画像処理を施し、その画像処理後の画像データを外部画像データとしてＳＤＲＡＭ３１４に書き込む処理である。なお、制御ＲＯＭ３１６に制御プログラムの他に画像データが記憶されている場合には、外部画像データの生成処理において、キャラクタＲＯＭ３３０に記憶された画像データではなく、制御ＲＯＭ３１６に記憶された画像データを基に外部画像データを生成することとしても良い。 The CPU 312 executes a process for generating external image data between display mode control processes. The external image data generation processing is processing for reading predetermined image data from the character ROM 330, performing image processing such as morphing processing on the image data, and writing the image data after the image processing to the SDRAM 314 as external image data. is there. When image data is stored in addition to the control program in the control ROM 316, the image data stored in the control ROM 316 is used in the external image data generation process, not the image data stored in the character ROM 330. Alternatively, external image data may be generated.

ＳＤＲＡＭ３１４に記憶された外部画像データは、ＤＭＡコントローラ３４０によってＤＲＡＭ３３５にＤＭＡ転送される。ＤＲＡＭ３３５に記憶された外部画像データは、ＶＤＰ３２０によって読み出され、ＲＧＢデータの生成に用いられる。 The external image data stored in the SDRAM 314 is DMA transferred to the DRAM 335 by the DMA controller 340. The external image data stored in the DRAM 335 is read by the VDP 320 and used for generating RGB data.

ＣＰＵ３１２が外部画像データの生成処理を実行するため、キャラクタＲＯＭ３３０の容量をいたずらに増加することなく、外部画像データを用いた新たな態様の動画表示を追加することができる。また、ＣＰＵ３１２のソフトウェアを更新することによって、ＶＤＰ３２０のハードウェアを開発し直すことなく、外部画像データを用いた新たな態様の動画表示を追加することができる。 Since the CPU 312 executes the generation process of the external image data, a new mode of moving image display using the external image data can be added without unnecessarily increasing the capacity of the character ROM 330. Also, by updating the software of the CPU 312, it is possible to add a new mode of moving image display using external image data without re-developing the hardware of the VDP 320.

ＤＭＡコントローラ３４０は、ＣＰＵ３１２からのＤＭＡ転送データを記憶するレジスタ３４２を有する。図５は、ＤＭＡコントローラ３４０のレジスタ３４２の構成を模式的に示す説明図である。レジスタ３４２は、ＤＭＡ転送先であるＤＲＡＭ３３５のアドレスを記憶する転送先設定レジスタと、ＤＭＡ転送元であるＳＤＲＡＭ３１４のアドレスを記憶する転送元設定レジスタと、ＤＭＡ転送を行う外部画像データのデータ容量を記憶する総転送容量設定レジスタと、ＤＭＡ転送を分割して行う際の一転送単位のデータ容量を記憶する単位転送容量設定レジスタとが設けられている。 The DMA controller 340 includes a register 342 that stores DMA transfer data from the CPU 312. FIG. 5 is an explanatory diagram schematically showing the configuration of the register 342 of the DMA controller 340. The register 342 stores a transfer destination setting register that stores the address of the DRAM 335 that is the DMA transfer destination, a transfer source setting register that stores the address of the SDRAM 314 that is the DMA transfer source, and the data capacity of the external image data that performs the DMA transfer. A total transfer capacity setting register, and a unit transfer capacity setting register for storing a data capacity of one transfer unit when performing DMA transfer in a divided manner.

このレジスタ３４２には、ＣＰＵ３１２によってＤＭＡ転送データが書き込まれ、ＤＭＡコントローラ３４０は、ＣＰＵ３１２からＤＭＡ転送の開始指示を受けると、レジスタ３４２に記憶されたＤＭＡ転送データに基づいてＤＭＡ転送を行う。ＤＭＡコントローラ３４０は、後述するように、主制御装置２０が一出力単位の表示コマンドを出力している時間より短い時間で転送可能な転送単位に分割してＤＭＡ転送を行う。なお、一出力単位の一出力とは、主制御装置２０がＣＰＵ３１２に対して一度に処理可能なデータ量の出力である。 DMA transfer data is written into the register 342 by the CPU 312, and when the DMA controller 340 receives a DMA transfer start instruction from the CPU 312, the DMA transfer is performed based on the DMA transfer data stored in the register 342. As will be described later, the DMA controller 340 performs DMA transfer by dividing it into transfer units that can be transferred in a time shorter than the time during which the main controller 20 outputs a display command of one output unit. Note that one output unit is an output of a data amount that can be processed by the main controller 20 to the CPU 312 at a time.

ＤＭＡコントローラ３４０のレジスタ３４２に記憶されたＤＭＡ転送データを書き換えることによってＤＭＡ転送の分割単位を変更することができるため、パチンコ機１０のシステム構成に応じて最適な転送単位でＤＭＡ転送を分割して行うことができる。なお、レジスタ３４２の各レジスタの構成は、上記の構成に限るものではなく、「総転送容量設定レジスタ」や「単位転送容量設定レジスタ」の一方を、ＤＭＡ転送の分割数を記憶する「分割回数設定レジスタ」に代えた構成としても良い。 Since the DMA transfer division unit can be changed by rewriting the DMA transfer data stored in the register 342 of the DMA controller 340, the DMA transfer is divided into the optimum transfer units according to the system configuration of the pachinko machine 10. It can be carried out. The configuration of each register of the register 342 is not limited to the above configuration, and one of the “total transfer capacity setting register” and the “unit transfer capacity setting register” stores the number of divisions of DMA transfer. The configuration may be replaced with the “setting register”.

ＶＤＰ３２０は、１フレームの描画指示データに基づいて、キャラクタＲＯＭ３３０やＤＲＡＭ３３５から画像データを読み出し、読み出した画像データを用いて１フレームの映像信号を生成しＬＣＤ３５に出力する。ＬＣＤ３５は、１フレームの映像信号に基づいて１フレームの画像表示を行う。この１フレーム毎の画像表示を繰り返し行うことによって、ＬＣＤ３５では遊技の進行に応じた動画像の表示が行われる。前述のＬＣＤ３５において特定図柄画像やバックグラウンド画像ＢＧ，キャラクタ画像ＣＲを表示するためのＲＧＢデータの生成には、キャラクタＲＯＭに予め記憶されている画像データの他、ＣＰＵ３１２で生成された外部画像データ，ＶＤＰ３２０で画像処理された画像データなどが用いられる。 The VDP 320 reads image data from the character ROM 330 or the DRAM 335 based on the drawing instruction data of one frame, generates a video signal of one frame using the read image data, and outputs it to the LCD 35. The LCD 35 displays an image of one frame based on the video signal of one frame. By repeatedly displaying the image for each frame, the LCD 35 displays a moving image according to the progress of the game. For the generation of RGB data for displaying a specific symbol image, background image BG, and character image CR on the LCD 35, external image data generated by the CPU 312 in addition to image data stored in advance in the character ROM, Image data processed by the VDP 320 is used.

Ａ−（３）．表示制御プロセッサ３１０における表示コマンドの受信：
次に、表示制御プロセッサ３１０における表示コマンドの受信について説明する。図６は、表示制御プロセッサ３１０における表示コマンドの受信の様子を示す説明図である。 A- (3). Reception of display command in display control processor 310:
Next, reception of a display command in the display control processor 310 will be described. FIG. 6 is an explanatory diagram showing how the display control processor 310 receives display commands.

図６に示すように、表示制御プロセッサ３１０のＣＰＵ３１２は、主制御装置２０が送信した変動コマンド群を受信すると（タイミングｔ１０〜ｔ２０）、その変動コマンド群に基づいた図柄変動表示を実現するための表示態様の制御を行う（タイミングｔ２０〜ｔ９９）。この際、ＣＰＵ３１２は、実現しようとする図柄変動表示に応じて、１フレーム毎の表示態様の制御の合間であるプランク期間中に、前述した外部画像データの生成を行う。ここで、変動コマンド群とは、１回の図柄変動表示に関する図柄変動パターンや各特定図柄画像の種類などを指示する複数の変動コマンドから成り、これらの変動コマンドは、主制御装置２０から一出力単位毎に次々と送信される。 As shown in FIG. 6, when the CPU 312 of the display control processor 310 receives the variable command group transmitted from the main control device 20 (timing t10 to t20), the CPU 312 realizes the symbol variation display based on the variable command group. The display mode is controlled (timing t20 to t99). At this time, the CPU 312 generates the above-described external image data during a plank period, which is between control of the display mode for each frame, according to the symbol variation display to be realized. Here, the variation command group includes a plurality of variation commands for designating a symbol variation pattern related to one symbol variation display, the type of each specific symbol image, and the like, and these variation commands are output from the main controller 20 as one output. Sent one after another for each unit.

ブランク期間中に生成された外部画像データは、その後のブランク期間中に、ＤＭＡコントローラ３４０によってＤＭＡ転送される。外部画像データのＤＭＡ転送は、所定の転送単位に分割して行われ（詳細は後述する）、外部画像データの全データのＤＭＡ転送は、その外部画像データがＶＤＰ３２０によってＲＧＢデータの生成に用いられる前に完了する。なお、本明細書において、ＤＭＡ転送の中断とは、ＤＭＡコントローラ３４０が、ＤＭＡ転送すべき全データのうち所定の転送単位分だけのＤＭＡ転送を行った後、ＣＰＵ３１２にバス３０５を開放しＤＭＡ転送を止めることをいう。ＤＭＡ転送の再開とは、ＤＭＡ転送が中断された後、ＤＭＡコントローラ３４０が、再びＣＰＵ３１２からバス３０５の開放を受け、直前のＤＭＡ転送の中断までに転送されていないデータのＤＭＡ転送を引き続き行うことをいう。 The external image data generated during the blank period is DMA-transferred by the DMA controller 340 during the subsequent blank period. DMA transfer of external image data is performed by dividing into predetermined transfer units (details will be described later), and DMA transfer of all data of external image data is used by the VDP 320 to generate RGB data. Complete before. In this specification, the DMA transfer interruption means that the DMA controller 340 performs DMA transfer for a predetermined transfer unit of all data to be DMA transferred, and then opens the bus 305 to the CPU 312 to perform DMA transfer. To stop. Resuming DMA transfer means that after DMA transfer is interrupted, DMA controller 340 receives the release of bus 305 from CPU 312 again, and continues DMA transfer of data that has not been transferred before the previous DMA transfer is interrupted. Say.

ここで、フレーム（ｎ）とフレーム（ｎ＋１）との間のブランク期間におけるＤＭＡ転送中に主制御装置２０から保留コマンド群が送信される場合（タイミングｔ３０〜ｔ５０）の保留コマンドの受信について詳細に説明する。図７は、図６におけるタイミングｔ３０〜ｔ５０の詳細を示す説明図である。ここで、保留コマンド群とは、１回分の図柄変動表示の記憶が増えた際の保留表示に関する保留数などを指示する複数の保留コマンドから成り、これらの保留コマンドは、主制御装置２０から一出力単位毎に次々と送信される。この保留コマンドは、実施中の動画像表示とは無関係なタイミングで主制御装置２０から送信される。 Here, the reception of the hold command when the hold command group is transmitted from the main controller 20 during the DMA transfer in the blank period between the frame (n) and the frame (n + 1) (timing t30 to t50) will be described in detail. explain. FIG. 7 is an explanatory diagram showing details of timings t30 to t50 in FIG. Here, the hold command group is composed of a plurality of hold commands for instructing the number of holds related to the hold display when the memory of the symbol variation display for one time is increased. It is transmitted one after another for each output unit. The hold command is transmitted from the main control device 20 at a timing unrelated to the moving image display being performed.

図７に示すように、ＣＰＵ３１２が、フレーム（ｎ）についての表示態様の制御を終えた後（タイミングｔ３０）、中断されたＤＭＡ転送の再開をＤＭＡコントローラ３４０に指示すると、ＣＰＵ３１２のＩＮＴフラグ３１３はリセットされ、ＣＰＵ３１２は「割り込み禁止状態」となる（タイミングｔ４０）。転送再開の指示を受けたＤＭＡコントローラ３４０は、中断していたＤＭＡ転送を再開し（タイミングｔ４０）、ＤＭＡ転送時間Ｔｔの間に、前述したレジスタ３４２の設定値に基づいて算出されたワード数（例えば、１６ビットや３２ビット）のＤＭＡ転送を行った後、再びＤＭＡ転送を中断する（タイミングｔ４０〜ｔ４３）。なお、ＤＭＡ転送中には、ＣＰＵ３１２は、バス３０５をＤＭＡコントローラ３４０に開放し、全ての処理を停止した状態となる。 As shown in FIG. 7, after the CPU 312 finishes controlling the display mode for the frame (n) (timing t30), when the DMA controller 340 is instructed to resume the interrupted DMA transfer, the INT flag 313 of the CPU 312 is set. After being reset, the CPU 312 enters an “interrupt disabled state” (timing t40). Receiving the transfer restart instruction, the DMA controller 340 restarts the suspended DMA transfer (timing t40), and the number of words (based on the set value of the register 342 described above) during the DMA transfer time Tt ( For example, after DMA transfer of 16 bits or 32 bits), the DMA transfer is interrupted again (timing t40 to t43). During the DMA transfer, the CPU 312 opens the bus 305 to the DMA controller 340 and stops all processing.

ＤＭＡ転送中に主制御装置２０から保留コマンド群の送信が開始されると、セレクト信号＃ＳＥＬがリセットされた後（タイミングｔ４１）、コマンド出力時間Ｔｃの間、保留コマンド群における最初の保留コマンドＡが、データ信号ＤＡＴＡに出力されるとともに、書き込み信号＃ＷＲがリセットされる（タイミングｔ４２〜ｔ４４）。ＤＭＡ転送中は、ＩＮＴフラグ３１３がリセットされており、ＣＰＵ３１２は保留コマンドＡを受信することができない。 When transmission of the pending command group is started from the main controller 20 during the DMA transfer, after the select signal #SEL is reset (timing t41), the first pending command A in the pending command group for the command output time Tc. Is output to the data signal DATA, and the write signal #WR is reset (timing t42 to t44). During the DMA transfer, the INT flag 313 is reset, and the CPU 312 cannot receive the hold command A.

ここで、ＤＭＡ転送時間Ｔｔの値は、「ＤＭＡ転送時間Ｔｔ＜コマンド出力時間Ｔｃ」の関係とされている。したがって、ＤＭＡ転送の開始直後に保留コマンドＡが出力されたとしても、一転送単位のＤＭＡ転送のサイクルが終了した後に、保留コマンドＡの出力が継続した状態となる（タイミングｔ４３）。 Here, the value of the DMA transfer time Tt has a relationship of “DMA transfer time Tt <command output time Tc”. Therefore, even if the hold command A is output immediately after the start of the DMA transfer, the output of the hold command A is continued after the end of the DMA transfer cycle of one transfer unit (timing t43).

ＤＭＡ転送の速度がＳｔビットパーセカンド（bit per second、bps）の場合には、一転送単位のＤＭＡ転送では、「Ｓｔ×Ｔｔ」ビット（bit）のデータが転送される。つまり、ＤＭＡコントローラ３４０は、所定の転送単位として「Ｓｔ×Ｔｔ」ビット単位に分割してＤＭＡ転送を行う。なお、この所定の転送単位としては、ＳＤＲＡＭ３１４とＤＲＡＭ３３５との間で一度に処理可能なデータ量であるワード単位としても良いし、１６ビットや３２ビット単位などとしても良い。 When the DMA transfer speed is St bit second (bits per second, bps), data of “St × Tt” bits (bits) is transferred in the DMA transfer of one transfer unit. That is, the DMA controller 340 performs DMA transfer by dividing into “St × Tt” bit units as a predetermined transfer unit. The predetermined transfer unit may be a word unit that is a data amount that can be processed at a time between the SDRAM 314 and the DRAM 335, or may be a 16-bit unit or a 32-bit unit.

ＤＭＡコントローラ３４０がＤＭＡ転送を中断すると、ＩＮＴフラグ３１３がセットされ、ＣＰＵ３１２が「割り込み許可状態」となる（タイミングｔ４３）。その後、ＣＰＵ３１２は、リセットされたセレクト信号＃ＳＥＬを受けて主制御装置２０からの割り込みの受け付けを開始し、リセットされた書き込み信号＃ＷＲに従って、データ信号ＤＡＴＡに出力された保留コマンドＡを受信する（タイミングｔ４３〜ｔ４４）。 When the DMA controller 340 interrupts the DMA transfer, the INT flag 313 is set, and the CPU 312 enters the “interrupt enabled state” (timing t43). Thereafter, the CPU 312 receives the reset select signal #SEL and starts accepting an interrupt from the main controller 20, and receives the hold command A output to the data signal DATA according to the reset write signal #WR. (Timing t43 to t44).

その後、書き込み信号＃ＷＲがセットされるとともに、データ信号ＤＡＴＡにおける保留コマンドＡの出力が終了しても（タイミングｔ４４）、セレクト信号＃ＳＥＬはリセットされ続けるため、ＣＰＵ３１２は、主制御装置２０からの割り込みの受け付けを継続する（タイミングｔ４４〜ｔ４５）。その後、コマンド出力時間Ｔｃの間、保留コマンド群における次の保留コマンドＢが、データ信号ＤＡＴＡに出力されるとともに、書き込み信号＃ＷＲがリセットされ、ＣＰＵ３１２は、保留コマンドＢを受信する。（タイミングｔ４５〜ｔ４６）。 Thereafter, the write signal #WR is set, and even when the output of the hold command A in the data signal DATA is finished (timing t44), the select signal #SEL is continuously reset. The acceptance of the interrupt is continued (timing t44 to t45). Thereafter, during the command output time Tc, the next pending command B in the pending command group is output to the data signal DATA, the write signal #WR is reset, and the CPU 312 receives the pending command B. (Timing t45 to t46).

その後、主制御装置２０が保留コマンド群の送信を終え、セレクト信号＃ＳＥＬがセットされると、ＣＰＵ３１２は、主制御装置２０からの割り込みの受け付けを終了する（タイミングｔ４７）。その後、ＣＰＵ３１２は、受信した保留コマンドの解析や、完了していないＤＭＡ転送の再開などを行った後（タイミングｔ５０）、受信した保留コマンドを反映させたフレーム（ｎ＋１）の表示態様の制御処理を行う。 Thereafter, when main controller 20 finishes transmitting the pending command group and select signal #SEL is set, CPU 312 ends acceptance of interrupt from main controller 20 (timing t47). After that, the CPU 312 analyzes the received hold command, restarts the DMA transfer that has not been completed (timing t50), and then performs control processing of the display mode of the frame (n + 1) reflecting the received hold command. Do.

次に、ＤＭＡ転送の転送容量と所要時間の関係の一例について説明する。図８は、ＤＭＡ転送の転送容量と所要時間の関係の一例を示す説明図である。なお、図７に示したＤＭＡ転送は、図８において分割して行われるＤＭＡ転送のうちの３番目に行われる一転送単位のＤＭＡ転送に相当する。 Next, an example of the relationship between the transfer capacity of DMA transfer and the required time will be described. FIG. 8 is an explanatory diagram showing an example of the relationship between the transfer capacity of DMA transfer and the required time. Note that the DMA transfer shown in FIG. 7 corresponds to the DMA transfer of one transfer unit that is thirdly performed among the DMA transfers that are divided in FIG.

本実施例では、主制御装置２０は、保留コマンド群を８０マイクロセカンド（以下、μｓと表す）の期間中に出力し、その期間中に２つの保留コマンドＡ，Ｂをそれぞれ２０μｓ間出力する。保留コマンドＡ，Ｂは、それぞれ１バイトのデータであり、この保留コマンドＡ，Ｂで構成される保留コマンド群は、合計２バイトのデータである。 In the present embodiment, main controller 20 outputs a hold command group during a period of 80 microseconds (hereinafter referred to as μs), and outputs two hold commands A and B for 20 μs during that period. The hold commands A and B are each 1-byte data, and the hold command group composed of the hold commands A and B is a total of 2 bytes of data.

ＣＰＵ３１２は、クロック周波数が１３３メガヘルツ（以下、ＭＨｚを表す）であり、２８７．４μｓのブランク期間の間に外部画像データの生成やＤＭＡ転送の指示などの処理を行う。このブランク期間は、ＬＣＤ３５に対する垂直方向のＳＹＮＣ信号のブランク期間に同期した期間である。なお、ＬＣＤ３５は、９インチの表示領域を有し、垂直表示ドットが３２８ドットであり、垂直総ドットが３３４ドットであり、水平表示ドットが５３６ドットであり、水平総ドットが６２４ドットであり、ドットクロック周波数が１３．０２６ＭＨｚである。 The CPU 312 has a clock frequency of 133 megahertz (hereinafter referred to as MHz), and performs processing such as generation of external image data and DMA transfer instruction during a blank period of 287.4 μs. This blank period is a period synchronized with the blank period of the SYNC signal in the vertical direction for the LCD 35. The LCD 35 has a display area of 9 inches, vertical display dots are 328 dots, vertical total dots are 334 dots, horizontal display dots are 536 dots, horizontal total dots are 624 dots, The dot clock frequency is 13.026 MHz.

ＤＭＡコントローラ３４０は、３２ビット長のデータ容量あたり１００ナノセカンド（以下、ｎｓと表す）を１サイクルとして、ＳＤＲＡＭ３１４からＤＲＡＭ３３５へのＤＭＡ転送を実行する。 The DMA controller 340 executes DMA transfer from the SDRAM 314 to the DRAM 335 with 100 nanoseconds (hereinafter referred to as ns) per 32-bit data capacity as one cycle.

本実施例では、「ＤＭＡ転送時間Ｔｔ＜コマンド出力時間Ｔｃ」とするため、一転送単位の所要時間であるＤＭＡ転送時間Ｔｔは、「コマンド出力時間Ｔｃ＝２０μｓ」よりも短い１２．８μｓに設定されている。この間に、ＤＭＡコントローラ３４０は、一転送単位の転送容量として、「（（１２．８μｓ）×（（３２ビット）／（１００ｎｓ）））＝４０９６ビット」、すなわち５１２バイトのデータをＤＭＡ転送することができる。なお、ＣＰＵ３１２は、少なくとも「（２０μｓ）−（１２．８μｓ）＝（７．２μｓ）」の間に保留コマンドＡを受信することができる。

In this embodiment, since “DMA transfer time Tt <command output time Tc”, the DMA transfer time Tt, which is the time required for one transfer unit, is set to 12.8 μs, which is shorter than “command output time Tc = 20 μs”. Has been. During this period, the DMA controller 340 performs DMA transfer of “((12.8 μs) × ((32 bits) / (100 ns))) = 4096 bits ”, that is, 512 bytes of data as the transfer capacity of one transfer unit. Can do. The CPU 312 can receive the hold command A at least during “(20 μs) − (12.8 μs) = (7.2 μs)”.

例えば、データ容量が６４×６４バイト（すなわち４０９６バイト）の外部画像データをＤＭＡ転送する場合には、ＤＭＡコントローラ３４０は、一転送単位のＤＭＡ転送を８回実行することによって、その外部画像データのＤＭＡ転送を終えることができる。この場合には、ＤＭＡ転送の合計所要時間は１０２．４μｓであり、このＤＭＡ転送の途中に、保留コマンドの割り込み確認処理や、保留コマンドの受信処理を実行したとしても、１回のブランク期間である２８７．４μｓの間に、その外部画像データのＤＭＡ転送を終えることができる。なお、分割したＤＭＡ転送の一部が、１回のブランク期間中に終えることができない場合には、次回以降のブランク期間に残りのＤＭＡ転送を行えば良い。 For example, when external image data having a data capacity of 64 × 64 bytes (that is, 4096 bytes) is DMA-transferred, the DMA controller 340 executes the DMA transfer of one transfer unit eight times to thereby store the external image data. The DMA transfer can be completed. In this case, the total time required for the DMA transfer is 102.4 μs, and even if a pending command interrupt confirmation process or a pending command reception process is executed during the DMA transfer, it is performed in one blank period. The DMA transfer of the external image data can be completed within a certain 287.4 μs. If a part of the divided DMA transfer cannot be completed during one blank period, the remaining DMA transfer may be performed during the next blank period.

ＤＭＡコントローラ３４０は、全データのＤＭＡ転送を終えると、ＤＭＡ転送の完了をＣＰＵ３１２に通知する。その後、ＣＰＵ３１２は、ＤＭＡ転送の必要がある場合には、再びＤＭＡ転送の設定を行う。 When the DMA transfer of all data is completed, the DMA controller 340 notifies the CPU 312 of the completion of the DMA transfer. Thereafter, when the DMA transfer is necessary, the CPU 312 sets the DMA transfer again.

以上説明したパチンコ機１０によれば、一出力単位の保留コマンドが出力される時間よりも、一転送単位のＤＭＡ転送が行われる時間の方が短時間であるため、ＤＭＡ転送中に保留コマンドの出力が開始され終了してしまう事態を回避することができる。その結果、ＤＭＡ転送中に保留コマンドの出力が開始された場合であっても、そのＤＭＡ転送の一転送単位の終了後に再稼動するＣＰＵ３１２は、その保留コマンドを受け取ることができる。したがって、実施中の動画像表示とは無関係なタイミングで主制御装置２０から出力される保留コマンドの取りこぼしを回避しつつ、表示制御プロセッサ３１０側のＳＤＲＡＭ３１４からＶＤＰ３２０側のＤＲＡＭ３３５へのＤＭＡ転送を実現することができる。 According to the pachinko machine 10 described above, the time during which a DMA transfer in one transfer unit is performed is shorter than the time in which a hold command in one output unit is output. It is possible to avoid a situation where the output is started and ended. As a result, even if the output of the hold command is started during the DMA transfer, the CPU 312 that restarts after the end of one transfer unit of the DMA transfer can receive the hold command. Therefore, DMA transfer from the SDRAM 314 on the display control processor 310 side to the DRAM 335 on the VDP 320 side is realized while avoiding the miss of the pending command output from the main control device 20 at a timing unrelated to the moving image display being performed. be able to.

また、実施中の動画像表示とは無関係なタイミングで主制御装置２０から出力される保留コマンドの取りこぼしを回避しつつ、表示制御プロセッサ３１０で生成したデータ量が比較的大きなビットマップデータなどの外部画像データをＤＭＡ転送することができる。 Also, external data such as bitmap data having a relatively large amount of data generated by the display control processor 310 while avoiding a miss of a pending command output from the main control device 20 at a timing unrelated to the moving image display being performed. Image data can be DMA transferred.

また、ＣＰＵ３１２は、ＤＭＡコントローラ３４０のレジスタ３４２に所定のＤＭＡ転送データを書き込むことによって、前述した一転送単位に分割してＤＭＡ転送をＤＭＡコントローラに行わせることができる。そのため、主制御装置２０やＬＣＤ３５の仕様変更を実施する場合であっても、表示制御装置３０におけるソフトウェアおよびハードウェアの大幅な仕様変更を行うことなく、変更後の仕様に適したＤＭＡ転送データの設定値を書き込むように制御プログラムを変更することによって、保留コマンドの取りこぼしを回避しつつＤＭＡ転送を実現することができる。その結果、主制御装置２０やＬＣＤ３５の仕様変更を実施する際の開発工数を減らすことができる。 In addition, the CPU 312 can write the predetermined DMA transfer data to the register 342 of the DMA controller 340 so that the DMA transfer is performed by the DMA controller divided into one transfer unit as described above. For this reason, even when the specifications of the main controller 20 and the LCD 35 are changed, the DMA transfer data suitable for the changed specifications is not changed without significantly changing the software and hardware specifications in the display controller 30. By changing the control program so as to write the set value, DMA transfer can be realized while avoiding missed hold commands. As a result, it is possible to reduce the development man-hour when changing the specifications of the main controller 20 and the LCD 35.

Ｂ．その他の実施形態：
以上、本発明の実施の形態について説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。例えば、本発明の表示制御装置３０を搭載する遊技機は、パチンコ機に限るものではなく、スロットマシンなどの画像表示装置を備えた遊技機に適用しても良い。また、実施中の動画像表示とは無関係なタイミングで主制御装置２０から出力される表示コマンドは、保留コマンドに限るものではないことは勿論である。また、ＣＰＵ３１２のメインメモリや、ＶＤＰ３２０側の外部画像データを記憶するメモリは、ＳＤＲＡＭ３１４やＤＲＡＭ３３５に限るものではなく、他のＲＡＭを適用しても良い。また、画像表示装置は、ＬＣＤに限るものではなく、ＣＲＴ(Cathode Ray Tube)ディスプレイ、ＥＬ(Electro Luminescent)ディスプレイなどであっても良い。 B. Other embodiments:
As mentioned above, although embodiment of this invention was described, this invention is not limited to such embodiment at all, Of course, it can implement with various forms within the range which does not deviate from the meaning of this invention. is there. For example, a gaming machine equipped with the display control device 30 of the present invention is not limited to a pachinko machine, and may be applied to a gaming machine equipped with an image display device such as a slot machine. Of course, the display command output from the main controller 20 at a timing irrelevant to the moving image display being performed is not limited to the hold command. Further, the main memory of the CPU 312 and the memory for storing the external image data on the VDP 320 side are not limited to the SDRAM 314 and the DRAM 335, and other RAMs may be applied. The image display device is not limited to the LCD, and may be a CRT (Cathode Ray Tube) display, an EL (Electro Luminescent) display, or the like.

また、本実施例では、ＤＭＡコントローラ３４０は、ＣＰＵ３１２からのＤＭＡ転送の開始指示を受けてＤＭＡ転送を開始するが、ＣＰＵ３１２からのＤＭＡ転送データの書き込みを契機にＤＭＡ転送を開始するようにしても良い。この場合には、ＤＭＡコントローラ３４０は、垂直ＳＹＮＣ信号のブランク期間に基づいて、ＣＰＵ３１２にバス３０５の開放要求を行うこととしても良い。これによって、ＣＰＵ３１２はＤＭＡ転送データの書き込みの後に開始指示を行う必要がないため、ＣＰＵ３１２の処理効率を向上させることができる。 In this embodiment, the DMA controller 340 starts the DMA transfer in response to the DMA transfer start instruction from the CPU 312. However, the DMA controller 340 may start the DMA transfer triggered by the writing of the DMA transfer data from the CPU 312. good. In this case, the DMA controller 340 may request the CPU 312 to open the bus 305 based on the blank period of the vertical SYNC signal. As a result, the CPU 312 does not need to issue a start instruction after writing the DMA transfer data, so that the processing efficiency of the CPU 312 can be improved.

１０...パチンコ機
１１...外枠
１２...内枠
１３...遊技板
１４...ガラス枠
１５...ハンドル
２０...主制御装置
３０...表示制御装置
３５...ＬＣＤ
４０...音声制御装置
４５...スピーカ
５０...ランプ制御装置
５５，５６，５７，５８，５９...電飾
６１...入賞
６５...スイッチ
６６...ソレノイド
７０...払出制御装置
９０...カードユニット
３０５...バス
３１０...表示制御プロセッサ
３１２...ＣＰＵ
３１３...ＩＮＴフラグ
３１４...ＳＤＲＡＭ
３１６...制御ＲＯＭ
３２０...ＶＤＰ
３３０...キャラクタＲＯＭ
３３５...ＤＲＡＭ
３４０...ＤＭＡコントローラ
３４２...レジスタ DESCRIPTION OF SYMBOLS 10 ... Pachinko machine 11 ... Outer frame 12 ... Inner frame 13 ... Game board 14 ... Glass frame 15 ... Handle 20 ... Main controller 30 ... Display controller 35 ... LCD
40 ... Voice control device 45 ... Speaker 50 ... Lamp control device 55, 56, 57, 58, 59 ... Electric decoration 61 ... Prize 65 ... Switch 66 ... Solenoid 70. .. Dispensing control device 90 ... Card unit 305 ... Bus 310 ... Display control processor 312 ... CPU
313 ... INT flag 314 ... SDRAM
316 ... Control ROM
320 ... VDP
330 ... Character ROM
335 ... DRAM
340 ... DMA controller 342 ... Register

Claims

A gaming machine that includes an image display device that displays a plurality of symbol images together with a background image and a character image according to the progress of the game, and that executes a game advantageous to the player according to the combination of the symbol images. There,
A main control device that outputs a change command for instructing a pattern to be displayed by changing the plurality of design images;
A display control device that receives the variation command from the main control device and controls a moving image displayed on the image display device based on the variation command;
With
The display control device includes:
A display control processor connected to a bus for exchanging data and generating drawing instruction data for instructing drawing of a moving image frame according to the variation command ;
An image display processor that receives the drawing instruction data from the display control processor and draws the moving image frame based on the drawing instruction data ;
First and second memories connected to the bus for storing data;
Connected to said bus, and transfer controller from the first memory performing direct memory access transfer of data to the second memory
Including
The display control processor includes means for generating external image data used for drawing the moving image frame and writing the external image data in the first memory,
When the external image data is written in the first memory, the transfer controller performs direct memory access transfer of the external image data from the first memory to the second memory to the image display device. Triggered by a blank period of the vertical synchronization signal, the main control unit includes a unit that divides and executes a transfer unit that can be transferred in a time shorter than a time in which the output command of one output unit is output,
The image display processor reads external image data transferred by direct memory access to the second memory from the second memory based on the drawing instruction data, and uses the external image data to read the moving image frame. A gaming machine including means for drawing.

The gaming machine according to claim 1, wherein the image display processor, the transfer controller, and the second memory are integrally formed on a single chip.

The gaming machine according to claim 1 or 2, wherein the external image is at least one of the background image, the character image, and the symbol image.