JP4722236B2 - Nonvolatile memory device and manufacturing method thereof - Google Patents

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Description

本発明は、電圧パルスの印加により、抵抗値が変化する抵抗変化型の不揮発性記憶装置に関する。   The present invention relates to a variable resistance nonvolatile memory device in which a resistance value changes with application of a voltage pulse.

近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。更に、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、いわゆる抵抗変化素子を用いた抵抗変化型の不揮発性記憶素子の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子のことをいう。   2. Description of the Related Art In recent years, electronic devices such as portable information devices and information home appliances have become more sophisticated with the progress of digital technology. As these electronic devices have higher functions, the semiconductor elements used have been rapidly miniaturized and increased in speed. Among them, the use of a large-capacity nonvolatile memory represented by a flash memory is rapidly expanding. Further, research and development of a variable resistance nonvolatile memory element using a so-called variable resistance element is progressing as a next-generation new nonvolatile memory that replaces the flash memory. Here, the resistance change element is an element that has a property that the resistance value reversibly changes by an electrical signal, and that can store information corresponding to the resistance value in a nonvolatile manner. Say.

この抵抗変化素子の一例として、酸素含有率の異なる遷移金属酸化物を積層して抵抗変化層に用いた不揮発性記憶装置が提案されている。例えば、特許文献１においては、酸素含有率の高い抵抗変化層と接触する電極界面に酸化・還元反応を選択的に発生させ、抵抗変化を安定化することが開示されている。   As an example of this resistance change element, a nonvolatile memory device has been proposed in which transition metal oxides having different oxygen contents are stacked and used in a resistance change layer. For example, Patent Document 1 discloses that an oxidation / reduction reaction is selectively generated at an electrode interface in contact with a resistance change layer having a high oxygen content to stabilize the resistance change.

上記した従来の抵抗変化素子は、下部電極と抵抗変化層と上部電極とを有して構成され、この抵抗変化素子が二次元状もしくは三次元上に配置されて、メモリアレイを構成している。各々の抵抗変化素子においては、抵抗変化層は第１の抵抗変化層と第２の抵抗変化層の積層構造からなり、かつ第１及び第２の抵抗変化層は同種の遷移金属酸化物からなる。第２の抵抗変化層を形成する遷移金属酸化物の酸素含有率は、第１の抵抗変化層を形成する遷移金属酸化物の酸素含有率より高い。このような構造とすることで、抵抗変化素子に電圧を印加した場合には、酸素含有率が高く、より高い抵抗値を示す第２の抵抗変化層にほとんどの電圧が印加されることになる。また、この界面近傍では、反応に寄与できる酸素も豊富に存在する。よって、上部電極と第２の抵抗変化層との界面で、選択的に酸化・還元の反応が起こり、安定に抵抗変化を実現することができる。   The above-described conventional resistance change element includes a lower electrode, a resistance change layer, and an upper electrode, and the resistance change elements are arranged two-dimensionally or three-dimensionally to form a memory array. . In each variable resistance element, the variable resistance layer has a stacked structure of a first variable resistance layer and a second variable resistance layer, and the first and second variable resistance layers are made of the same kind of transition metal oxide. . The oxygen content of the transition metal oxide forming the second resistance change layer is higher than the oxygen content of the transition metal oxide forming the first resistance change layer. With such a structure, when a voltage is applied to the resistance change element, most of the voltage is applied to the second resistance change layer having a high oxygen content and a higher resistance value. . In the vicinity of this interface, oxygen that can contribute to the reaction is also abundant. Therefore, oxidation / reduction reactions occur selectively at the interface between the upper electrode and the second resistance change layer, and the resistance change can be realized stably.

国際公開第２００８／１４９４８４号International Publication No. 2008/149484

しかしながら、上述した従来の抵抗変化型の不揮発性記憶装置においては、抵抗変化が開始される状態へ遷移させるために初期に抵抗変化素子に印加するブレイク電圧が高く、また、メモリアレイを構成する抵抗変化素子ごとにブレイク電圧がばらつくという問題がある。   However, in the above-described conventional variable resistance nonvolatile memory device, the break voltage applied to the variable resistance element in the initial stage in order to make a transition to the state where the resistance change starts is high, and the resistance that constitutes the memory array There is a problem that the break voltage varies from one change element to another.

本発明は上記課題を解決するためになされたものであり、従来に比べてブレイク電圧を低くし、かつ、ブレイク電圧の抵抗変化素子ごとのばらつきを抑制することが可能な抵抗変化型の不揮発性記憶装置及びその製造方法を提供することを目的としている。   The present invention has been made in order to solve the above-described problems, and is a resistance change type non-volatile that can lower the break voltage and suppress the variation of the break voltage among the resistance change elements. It is an object of the present invention to provide a storage device and a manufacturing method thereof.

上記目的を達成するために、本発明の第１の不揮発性記憶装置は、基板と、基板上に形成された下部電極と、下部電極上に形成され、第１の遷移金属酸化物で構成される第１の抵抗変化層と、第１の抵抗変化層上に形成され、酸素含有率が第１の遷移金属酸化物の酸素含有率より高い第２の遷移金属酸化物で構成される第２の抵抗変化層と、第２の抵抗変化層上に形成された上部電極とを備え、第１の抵抗変化層と第２の抵抗変化層との界面には段差があり、第２の抵抗変化層は、段差を被覆して形成されかつ段差の上方に屈曲部を有することを特徴とする。ここで、屈曲部とは、下地に形成された不連続の段差の影響を受けて、第２の抵抗変化層が積層方向に曲がった部位のことをいい、連続的に変化する緩やかな段差形状によるものは含まない。このような構成とすることにより、第１の抵抗変化層の段差形状を反映して、その段差上の第２の抵抗変化層に屈曲部が形成されるので、その屈曲部を起点に、電界集中によって、低い電圧でもブレイク現象を生じることができる。また段差形状は意図的に制御して形成できるので、第２の抵抗変化層の屈曲部の形状を安定させることで、ブレイク電圧のばらつきも増加しない。よって、ブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   In order to achieve the above object, a first nonvolatile memory device of the present invention includes a substrate, a lower electrode formed on the substrate, and a first transition metal oxide formed on the lower electrode. A first variable resistance layer formed on the first variable resistance layer and a second transition metal oxide having an oxygen content higher than that of the first transition metal oxide. And a top electrode formed on the second variable resistance layer, and there is a step at the interface between the first variable resistance layer and the second variable resistance layer, and the second variable resistance layer The layer is formed to cover the step and has a bent portion above the step. Here, the bent portion refers to a portion where the second resistance change layer is bent in the stacking direction under the influence of a discontinuous step formed on the base, and has a gently stepped shape that changes continuously. Does not include. By adopting such a configuration, a bent portion is formed in the second variable resistance layer on the step reflecting the step shape of the first variable resistance layer, so that the electric field starts from the bent portion. The concentration can cause a break phenomenon even at a low voltage. In addition, since the step shape can be intentionally controlled, the break voltage variation does not increase by stabilizing the shape of the bent portion of the second resistance change layer. Therefore, it is possible to achieve both lowering of the break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

また、上述の第１の不揮発性記憶装置において、下部電極の下方にコンタクトプラグを有し下部電極と第１の抵抗変化層との界面は平坦であることが好ましい。このような構成とすることにより、たとえコンタクトプラグ上方にリセスが発生しても、そのリセスの上方の下部電極が厚くなるので、下部電極の表面を平坦にすることができる。屈曲部における第２の抵抗変化層の形状及び膜厚は、第１の抵抗変化層の段差形状にのみ依存し、更に下層の下地の形状には影響を受けない。よって、下地に起因したビットごとの抵抗変化特性のばらつきを低減することができる。   In the first nonvolatile memory device described above, it is preferable that a contact plug be provided below the lower electrode and the interface between the lower electrode and the first resistance change layer be flat. With such a configuration, even if a recess occurs above the contact plug, the lower electrode above the recess becomes thick, so that the surface of the lower electrode can be flattened. The shape and film thickness of the second resistance change layer in the bent portion depend only on the step shape of the first resistance change layer, and are not affected by the shape of the underlying layer. Therefore, it is possible to reduce variations in resistance change characteristics for each bit due to the base.

上記目的を達成するために、本発明の第２の不揮発性記憶装置は、基板と、基板上に形成された下部電極と、下部電極上に形成され、第２の遷移金属酸化物で構成される第２の抵抗変化層と、第２の抵抗変化層上に形成され、酸素含有率が第２の遷移金属酸化物の酸素含有率より低い第１の遷移金属酸化物で構成される第１の抵抗変化層と、第１の抵抗変化層上に形成された上部電極とを備え、下部電極と第２の抵抗変化層との界面には段差があり、第２の抵抗変化層は、段差を被覆して形成されかつ段差の上方に屈曲部を有することを特徴とする。このような構成とすることにより、下部電極の段差形状を反映して、その段差上の第２の抵抗変化層に屈曲部が形成されるので、その屈曲部を起点に、電界集中によって、低い電圧でもブレイク現象を生じることができる。また、段差形状は意図的に制御されて形成されるので、第２の抵抗変化層の屈曲部の形状が安定することで、ブレイク電圧のばらつきも増加しない。よって、ブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   In order to achieve the above object, a second nonvolatile memory device of the present invention includes a substrate, a lower electrode formed on the substrate, and a second transition metal oxide formed on the lower electrode. A first resistance metal layer formed on the second resistance change layer and a first transition metal oxide having an oxygen content lower than that of the second transition metal oxide. A resistance change layer and an upper electrode formed on the first resistance change layer, and there is a step at the interface between the lower electrode and the second resistance change layer. And having a bent portion above the step. By adopting such a configuration, the bent portion is formed in the second resistance change layer on the step reflecting the step shape of the lower electrode. Even a voltage can cause a break phenomenon. Further, since the step shape is intentionally controlled, the shape of the bent portion of the second variable resistance layer is stabilized, and the variation in the break voltage does not increase. Therefore, it is possible to achieve both lowering of the break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

上述で説明した第１及び第２の不揮発性記憶装置において、第２の抵抗変化層の屈曲部が前記第２の抵抗変化層を上方からみたとき、ライン状であることを特徴とする。このような構成とすることにより、隣接する複数の抵抗変化素子に跨って第１の抵抗変化層もしくは下部電極にライン状の段差パターンを同一パターンで形成することができるので、ライン状の段差パターンを形成する際に微細化が問われない。よって、コストの低いマスクを用いることができるので、製造コストの低減が可能であり、ライン状の段差パターンを形成する製造方法も容易である。   In the first and second nonvolatile memory devices described above, the bent portion of the second variable resistance layer has a line shape when the second variable resistance layer is viewed from above. By adopting such a configuration, a linear step pattern can be formed in the same pattern on the first variable resistance layer or the lower electrode across a plurality of adjacent variable resistance elements. Refinement is not a problem when forming. Therefore, since a low-cost mask can be used, the manufacturing cost can be reduced, and a manufacturing method for forming a line-shaped step pattern is also easy.

また、上述で説明した本発明の第１及び第２の不揮発性記憶装置において、第２の抵抗変化層の屈曲部が前記第２の抵抗変化層を上方からみたとき、リング状であることを特徴とする構成としてもよい。このような構成とすることにより、一つの抵抗変化素子の中に、ライン状の段差パターンに比べて、より長い段差パターンを形成することができる。そのため、第２の抵抗変化層の屈曲部の長さを拡張でき、ブレイクの起点となる領域を増加がすることで、よりブレイク電圧の低電圧化が可能になる。また、場合によっては、抵抗変化素子の上下にコンタクトホールを形成するマスクと共用することができるので、製造コストの低減が可能である。   In the first and second nonvolatile memory devices of the present invention described above, the bent portion of the second variable resistance layer is ring-shaped when the second variable resistance layer is viewed from above. It is good also as a characteristic structure. With such a configuration, a longer step pattern can be formed in one resistance change element as compared with a line-shaped step pattern. Therefore, the length of the bent portion of the second variable resistance layer can be expanded, and the break voltage can be further reduced by increasing the region that is the starting point of the break. In some cases, it can be used in common with a mask for forming contact holes above and below the variable resistance element, so that the manufacturing cost can be reduced.

また、上述で説明した本発明の第１及び第２の不揮発性記憶装置において、第１の抵抗変化層の段差は複数の段差からなり、複数の段差が交わった交点が存在することを特徴とする構成としてもよい。このような構成とすることにより、複数の段差が交わった交点で段差が最も大きくなってその上に形成された第２の抵抗変化層では、より屈曲が大きい状態になるので、第２の抵抗変化層が局所的には薄膜になりやすい。よって、この交点に電界集中しやすくなり、ブレイクの箇所を固定できる。よって、抵抗変化素子の端部から離れた抵抗変化素子の中央部に交点を配置することで、エッチングダメージや層膜絶縁膜などによる酸化領域の影響の少ない部分にフィラメントを形成することができる。よって、抵抗変化特性のばらつきの極めて少なくなるので、ビットばらつきが少なく、製造歩留が良好な不揮発性記憶装置を実現することができる。   In the first and second nonvolatile memory devices of the present invention described above, the step of the first resistance change layer is composed of a plurality of steps, and there is an intersection where the plurality of steps intersect. It is good also as composition to do. By adopting such a configuration, the second resistance change layer formed on the second resistance change layer formed on the intersection at the intersection of the plurality of steps becomes more bent, so that the second resistance The change layer tends to be a thin film locally. Therefore, the electric field concentrates easily at this intersection, and the break location can be fixed. Therefore, by arranging the intersection at the central portion of the variable resistance element that is remote from the end of the variable resistance element, a filament can be formed in a portion where the influence of the oxidized region due to etching damage or the layer film insulating film is small. Therefore, variation in resistance change characteristics is extremely reduced, so that a nonvolatile memory device with little bit variation and good manufacturing yield can be realized.

上述で説明した第１及び第２の不揮発性記憶装置において、第１の抵抗変化層及び第２の抵抗変化層は、タンタル、ハフニウムまたはジルコニウムの酸化物層により構成されるとしても良い。これらの材料は抵抗変化素子のリテンション特性に優れ、かつ高速動作が可能な材料であるが、抵抗変化開始時に初期ブレイクを必要とする抵抗変化層の材料であっても、本発明の効果により、そのブレイク特性を極めて安定化することができる。   In the first and second nonvolatile memory devices described above, the first variable resistance layer and the second variable resistance layer may be composed of an oxide layer of tantalum, hafnium, or zirconium. These materials are excellent in the retention characteristics of the resistance change element and are capable of high-speed operation.Even if the material of the resistance change layer requires an initial break at the start of resistance change, The break characteristic can be extremely stabilized.

上述で説明した第１及び第２の不揮発性記憶装置において、抵抗変化素子の下部電極もしくは上部電極に接して、ダイオード素子が形成される構成としてもよい。抵抗変化素子とダイオード素子が直列に接続されたメモリセル構造では、ダイオード素子に分配される電圧分を追加して、メモリセルに印加される電圧を上げなければならず、より低電圧化の要望が大きい。本発明の不揮発性記憶装置においては、抵抗変化素子のブレイク電圧を低電圧化できるので、メモリセルの印加電圧を下げることができる。また、抵抗変化素子のブレイク現象は、局所的に発生するので、ブレイク時に流れる過渡電流を小さくすることができる。これにより、ダイオード素子の破壊も防止することができる。   In the first and second nonvolatile memory devices described above, a diode element may be formed in contact with the lower electrode or the upper electrode of the variable resistance element. In a memory cell structure in which a resistance change element and a diode element are connected in series, a voltage distributed to the diode element must be added to increase the voltage applied to the memory cell, and there is a demand for lower voltage. Is big. In the nonvolatile memory device of the present invention, since the break voltage of the resistance change element can be lowered, the applied voltage of the memory cell can be lowered. Moreover, since the break phenomenon of the resistance change element occurs locally, the transient current that flows during the break can be reduced. Thereby, destruction of the diode element can also be prevented.

本発明の第１の不揮発性記憶装置の製造方法は、基板上に下部電極を形成する工程と、下部電極上に第１の遷移金属酸化物から構成される第１の抵抗変化層を形成する工程と、第１の抵抗変化層の表面に段差を形成する工程と、第１の抵抗変化層の段差を被覆して、酸素含有率が第１の遷移金属酸化物の酸素含有率より高い第２の遷移金属酸化物で構成され、かつ段差の上方に屈曲部を有する第２の抵抗変化層を形成する工程と、第２の抵抗変化層上に上部電極を形成する工程とを有することを特徴とする。   According to the first non-volatile memory device manufacturing method of the present invention, a step of forming a lower electrode on a substrate and a first variable resistance layer made of a first transition metal oxide are formed on the lower electrode. A step of forming a step on the surface of the first resistance change layer, a step of covering the step of the first resistance change layer, and an oxygen content higher than that of the first transition metal oxide. And a step of forming a second variable resistance layer having a bent portion above the step and a step of forming an upper electrode on the second variable resistance layer. Features.

また、本発明の第２の不揮発性記憶装置の製造方法は、基板上に下部電極を形成する工程と、下部電極の表面に段差を形成する工程と、下部電極の段差を被覆して、第２の遷移金属酸化物から構成され、かつ前記段差の上方に屈曲部を有する第２の抵抗変化層を形成する工程と、前記第２の抵抗変化層上に、酸素含有率が第２の遷移金属酸化物の酸素含有率より低い第１の遷移金属酸化物から構成される第１の抵抗変化層を形成する工程と、第１の抵抗変化層上に上部電極を形成する工程とを有することを特徴とする。   The second method for manufacturing a non-volatile memory device according to the present invention includes a step of forming a lower electrode on a substrate, a step of forming a step on the surface of the lower electrode, and covering the step of the lower electrode. A step of forming a second variable resistance layer composed of two transition metal oxides and having a bent portion above the step, and an oxygen content ratio of the second transition on the second variable resistance layer Forming a first variable resistance layer composed of a first transition metal oxide having an oxygen content lower than that of the metal oxide; and forming an upper electrode on the first variable resistance layer. It is characterized by.

以上の製造方法とすることにより、下地の段差形状を反映して、その段差上の第２の抵抗変化層に屈曲部を安定に形成することができ、その屈曲部を起点に、電界集中によって、低い電圧でもブレイク現象を生じることができる。また段差形状は意図的に制御されて形成できるので、第２の抵抗変化層の屈曲部の形状が安定することで、ブレイク電圧のばらつきも増加しない。よって、ブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   By adopting the above manufacturing method, the bent portion can be stably formed in the second variable resistance layer on the step reflecting the step shape of the base, and the bent portion serves as a starting point by electric field concentration. Even at a low voltage, a break phenomenon can occur. Further, since the step shape can be formed by intentionally controlling, the shape of the bent portion of the second variable resistance layer is stabilized, so that the variation in the break voltage does not increase. Therefore, it is possible to achieve both lowering of the break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

また、本発明の第３の不揮発性記憶装置の製造方法は、基板上に下部電極を形成する工程と、下部電極上に第１の遷移金属酸化物で構成される第１の抵抗変化層を形成する工程と、第１の抵抗変化層上に、酸素含有率が第１の遷移金属酸化物の酸素含有率より高い第２の遷移金属酸化物で構成される第２の抵抗変化層を形成する工程と、第２の抵抗変化層に段差を形成した後、段差を被覆して第２の抵抗変化層を更に積み増す工程と、積み増された第２の抵抗変化層上に上部電極を形成する工程とを有することを特徴とする。   The third method for manufacturing a nonvolatile memory device according to the present invention includes a step of forming a lower electrode on a substrate, and a first resistance change layer made of a first transition metal oxide on the lower electrode. And forming a second resistance change layer composed of a second transition metal oxide having an oxygen content higher than that of the first transition metal oxide on the first resistance change layer. Forming a step in the second variable resistance layer, then covering the step and further stacking the second variable resistance layer, and forming an upper electrode on the stacked second variable resistance layer And a step of forming.

以上の製造方法とすることにより、第２の抵抗変化層に電界が集中しやすい薄膜領域を形成することができ、この薄膜領域を起点に、低い電圧でもブレイク現象を生じることがでる。また段差形状は意図的に制御して形成できるので、第２の抵抗変化層の膜厚ばらつきを安定させることができるので、ブレイク電圧のばらつきも増加しない。よって、ブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   With the above manufacturing method, a thin film region where an electric field tends to concentrate can be formed in the second variable resistance layer, and a break phenomenon can occur even at a low voltage starting from this thin film region. In addition, since the step shape can be intentionally controlled, the thickness variation of the second variable resistance layer can be stabilized, so that the variation of the break voltage does not increase. Therefore, it is possible to achieve both lowering of the break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

本発明の不揮発性記憶装置は、第２の抵抗変化層の下地層の表面に意図的に段差を形成することにより、その段差上の第２の抵抗変化層に局所的に薄膜化もしくは屈曲した部位を安定に形成することで、ブレイク電圧を低減し、かつそのばらつきを低減するものである。特に、ブレイク電圧の低電圧化、ビット単位でのばらつきを改善できることは、メモリの微細化・大容量化に極めて貢献できるものである。   In the nonvolatile memory device of the present invention, a step is intentionally formed on the surface of the base layer of the second variable resistance layer, whereby the second variable resistance layer on the step is locally thinned or bent. By forming the portion stably, the break voltage is reduced and the variation is reduced. In particular, the reduction of the break voltage and the improvement of the bit-by-bit variation can greatly contribute to the miniaturization and capacity increase of the memory.

図１（ａ）は、本発明の実施の形態１における不揮発性記憶装置の構成例を示す断面図である。図１（ｂ）は、同不揮発性記憶装置のうちの第１の抵抗変化層の平面図である。FIG. 1A is a cross-sectional view showing a configuration example of the nonvolatile memory device according to Embodiment 1 of the present invention. FIG. 1B is a plan view of a first variable resistance layer in the nonvolatile memory device. 図２（ａ）から図２（ｋ）は、本発明の実施の形態１における不揮発性記憶装置の要部の製造方法を示す断面図である。2 (a) to 2 (k) are cross-sectional views illustrating a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 1 of the present invention. 図３（ａ）から図３（ｂ）は、本発明の実施の形態１における不揮発性記憶装置の要部の製造方法を示す断面図である。3 (a) to 3 (b) are cross-sectional views illustrating a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 1 of the present invention. 図４（ａ）から図４（ｅ）は、本発明の実施の形態１における不揮発性記憶装置の要部の製造方法を示す平面図である。4 (a) to 4 (e) are plan views showing a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 1 of the present invention. 図５（ａ）は、本発明の実施の形態２における不揮発性記憶装置の構成例を示す断面図である。図５（ｂ）は、同不揮発性記憶装置のうちの第１の抵抗変化層の平面図である。FIG. 5A is a cross-sectional view showing a configuration example of the nonvolatile memory device according to Embodiment 2 of the present invention. FIG. 5B is a plan view of the first variable resistance layer in the nonvolatile memory device. 図６（ａ）から図６（ｆ）は、本発明の実施の形態２における不揮発性記憶装置の要部の製造方法を示す断面図である。6 (a) to 6 (f) are cross-sectional views showing a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 2 of the present invention. 図７（ａ）から図７（ｅ）は、本発明の実施の形態２における不揮発性記憶装置の要部の製造方法を示す平面図である。FIG. 7A to FIG. 7E are plan views showing a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 2 of the present invention. 図８Ａは、本発明の実施の形態２における不揮発性記憶装置の製造方法において、第１の抵抗変化層に段差を形成した工程における要部のＳＥＭ像による断面図である。FIG. 8A is a cross-sectional view by SEM image of the main part in the step of forming a step in the first resistance change layer in the method for manufacturing the nonvolatile memory device in the second embodiment of the present invention. 図８Ｂは、本発明の実施の形態２における不揮発性記憶装置のブレイク電圧特性を示すグラフである。FIG. 8B is a graph showing a break voltage characteristic of the nonvolatile memory device according to Embodiment 2 of the present invention. 図９（ａ）は、本発明の実施の形態３における不揮発性記憶装置の構成例を示す断面図である。図９（ｂ）は、同不揮発性記憶装置のうちの下部電極の平面図である。FIG. 9A is a cross-sectional view showing a configuration example of the nonvolatile memory device according to Embodiment 3 of the present invention. FIG. 9B is a plan view of the lower electrode in the nonvolatile memory device. 図１０（ａ）から図１０（ｇ）は、本発明の実施の形態３における不揮発性記憶装置の要部の製造方法を示す断面図である。10 (a) to 10 (g) are cross-sectional views illustrating a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 3 of the present invention. 図１１（ａ）から図１１（ｆ）は、本発明の実施の形態３における不揮発性記憶装置の要部の製造方法を示す平面図である。11 (a) to 11 (f) are plan views showing a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 3 of the present invention. 図１２（ａ）は、本発明の実施の形態４における不揮発性記憶装置の構成例を示す断面図である。図１２（ｂ）は、同不揮発性記憶装置のうちの下部電極の平面図である。FIG. 12A is a cross-sectional view showing a configuration example of the nonvolatile memory device according to Embodiment 4 of the present invention. FIG. 12B is a plan view of the lower electrode in the nonvolatile memory device. 図１３（ａ）から図１３（ｇ）は、本発明の実施の形態４における不揮発性記憶装置の要部の製造方法を示す断面図である。13 (a) to 13 (g) are cross-sectional views illustrating a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 4 of the present invention. 図１４（ａ）から図１４（ｆ）は、本発明の実施の形態４における不揮発性記憶装置の要部の製造方法を示す平面図である。14 (a) to 14 (f) are plan views showing a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 4 of the present invention. 図１５は、本発明の実施の形態４における不揮発性記憶装置の製造方法において、下部電極に段差を形成した工程における要部のＳＥＭ像による断面図である。FIG. 15 is a cross-sectional view by SEM image of the main part in the step of forming a step in the lower electrode in the method for manufacturing the nonvolatile memory device in the fourth embodiment of the present invention. 図１６（ａ）は、本発明の実施の形態５における不揮発性記憶装置の構成例を示す断面図である。図１６（ｂ）は、同不揮発性記憶装置のうちの第１の抵抗変化層の平面図である。図１６（ｃ）は、同不揮発性記憶装置のうちの第１の抵抗変化層の斜視図である。FIG. 16A is a cross-sectional view showing a configuration example of the nonvolatile memory device according to Embodiment 5 of the present invention. FIG. 16B is a plan view of the first variable resistance layer in the nonvolatile memory device. FIG. 16C is a perspective view of the first variable resistance layer in the nonvolatile memory device. 図１７（ａ）から図１７（ｇ）は、本発明の実施の形態５における不揮発性記憶装置の要部の製造方法を示す断面図である。17 (a) to 17 (g) are cross-sectional views illustrating a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 5 of the present invention. 図１８（ａ）から図１８（ｃ）は、本発明の実施の形態５における不揮発性記憶装置の要部の製造方法を示す斜視図である。18 (a) to 18 (c) are perspective views showing a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 5 of the present invention. 図１９（ａ）は、本発明の実施の形態６における不揮発性記憶装置の構成例を示す断面図である。図１９（ｂ）は、同不揮発性記憶装置のうちの第１の抵抗変化層の平面図である。FIG. 19A is a cross-sectional view showing a configuration example of the nonvolatile memory device according to Embodiment 6 of the present invention. FIG. 19B is a plan view of the first variable resistance layer in the nonvolatile memory device. 図２０（ａ）から図２０（ｇ）は、本発明の実施の形態６における不揮発性記憶装置の要部の製造方法を示す断面図である。20 (a) to 20 (g) are cross-sectional views showing a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 6 of the present invention. 図２１（ａ）は、本発明の実施の形態７における不揮発性記憶装置の構成例を示す断面図である。図２１（ｂ）は、同不揮発性記憶装置のうちの第１の抵抗変化層の平面図である。FIG. 21A is a cross-sectional view showing a configuration example of the nonvolatile memory device according to Embodiment 7 of the present invention. FIG. 21B is a plan view of the first variable resistance layer in the nonvolatile memory device. 図２２（ａ）から図２２（ｉ）は、本発明の実施の形態７における不揮発性記憶装置の要部の製造方法を示す断面図である。22 (a) to 22 (i) are cross-sectional views illustrating a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 7 of the present invention. 図２３（ａ）は、本発明の実施の形態７の変形例における不揮発性記憶装置の構成例を示す断面図である。図２３（ｂ）は、同不揮発性記憶装置のうちの第１の抵抗変化層の平面図である。FIG. 23A is a cross-sectional view showing a configuration example of the nonvolatile memory device according to the modification of the seventh embodiment of the present invention. FIG. 23B is a plan view of the first variable resistance layer in the nonvolatile memory device. 図２４は、第１の比較例の不揮発性記憶装置の構成例を示す断面図である。FIG. 24 is a cross-sectional view illustrating a configuration example of the nonvolatile memory device of the first comparative example. 図２５は、第２の比較例の不揮発性記憶装置の構成例を示す断面図である。FIG. 25 is a cross-sectional view illustrating a configuration example of the nonvolatile memory device according to the second comparative example. 図２６Ａは、第１の比較例の不揮発性記憶装置のＳＥＭ像による断面図である。FIG. 26A is a cross-sectional view of an SEM image of the nonvolatile memory device of the first comparative example. 図２６Ｂは、第２の比較例の不揮発性記憶装置のＳＥＭ像による断面図である。FIG. 26B is a cross-sectional view of the non-volatile memory device of the second comparative example based on the SEM image. 図２７は、第１及び第２の比較例の不揮発性記憶装置のブレイク電圧特性を示すグラフである。FIG. 27 is a graph showing break voltage characteristics of the nonvolatile memory devices of the first and second comparative examples.

以下、本発明の詳細を説明する前に、本発明者の実験によって得た、ブレイク電圧がばらついた結果とその原因とを説明する。   Hereinafter, before explaining the details of the present invention, the result and the cause of the variation of the break voltage obtained by the experiment of the present inventor will be described.

図２４に、第１の比較例としての抵抗変化素子を搭載した抵抗変化型の不揮発性記憶装置５０を示す。図２４に示すように、基板１００上に第１の配線１０１が形成され、この第１の配線１０１を被覆して、第１の層間絶縁層１０２が形成されている。第１の層間絶縁層１０２を貫通して、第１の配線１０１に達する第１のコンタクトホール１０３が形成され、その内部に第１のコンタクトプラグ１０４が埋め込み形成されている。第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上に下部電極１０５、抵抗変化層１０６、及び上部電極１０７で構成される抵抗変化素子が形成されている。この抵抗変化素子を被覆して、第２の層間絶縁層１０８が形成され、第２の層間絶縁層１０８を貫通した第２のコンタクトホール１０９の内部には、第２のコンタクトプラグ１１０が埋め込み形成され、上部電極１０７と第２の配線１１１を接続している。抵抗変化層１０６は第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂの積層構造で構成され、かつ第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂは同種の遷移金属酸化物で構成され、第２の抵抗変化層１０６ｂを形成する遷移金属酸化物の酸素含有率は、第１の抵抗変化層１０６ａを形成する遷移金属酸化物の酸素含有率より高い。   FIG. 24 shows a variable resistance nonvolatile memory device 50 equipped with a variable resistance element as a first comparative example. As shown in FIG. 24, the first wiring 101 is formed on the substrate 100, and the first interlayer insulating layer 102 is formed so as to cover the first wiring 101. A first contact hole 103 that penetrates through the first interlayer insulating layer 102 and reaches the first wiring 101 is formed, and a first contact plug 104 is embedded therein. A resistance change element including a lower electrode 105, a resistance change layer 106, and an upper electrode 107 is formed on the first interlayer insulating layer 102 so as to cover the first contact plug 104. A second interlayer insulating layer 108 is formed so as to cover the variable resistance element, and a second contact plug 110 is embedded in the second contact hole 109 penetrating the second interlayer insulating layer 108. Thus, the upper electrode 107 and the second wiring 111 are connected. The resistance change layer 106 has a stacked structure of a first resistance change layer 106a and a second resistance change layer 106b, and the first resistance change layer 106a and the second resistance change layer 106b are the same type of transition metal oxide. The oxygen content of the transition metal oxide forming the second resistance change layer 106b is higher than the oxygen content of the transition metal oxide forming the first resistance change layer 106a.

このような構造とすることで、抵抗変化素子に電圧を印加した場合には、酸素含有率が高く、より高い抵抗値を示す第２の抵抗変化層１０６ｂにほとんどの電圧が印加されることになる。また、上部電極１０７と第２の抵抗変化層１０６ｂの界面近傍では、反応に寄与できる酸素も豊富に存在する。よって、上部電極１０７と第２の抵抗変化層１０６ｂとの界面で、選択的に酸化・還元の反応が起こり、安定に抵抗変化を実現することができる。   With such a structure, when a voltage is applied to the resistance change element, most of the voltage is applied to the second resistance change layer 106b having a high oxygen content and a higher resistance value. Become. Further, in the vicinity of the interface between the upper electrode 107 and the second resistance change layer 106b, there is also abundant oxygen that can contribute to the reaction. Therefore, an oxidation / reduction reaction occurs selectively at the interface between the upper electrode 107 and the second resistance change layer 106b, and the resistance change can be realized stably.

また、図２５に、第２の比較例としての抵抗変化素子を搭載した抵抗変化型の不揮発性記憶装置６０を示す。図２５に示すように、上述の図２４の不揮発性記憶装置５０と不揮発性記憶装置６０との違いは、下部電極１０５の表面が平坦化されていることである。第１のコンタクトプラグ１０４の上面と第１の層間絶縁層１０２の上面は連続的ではなく、その不連続部にリセス（５〜５０ｎｍ）が発生しているが、下部電極１０５が第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上方に発生したリセスの部分にも入り込んで形成され、下部電極１０５の表面が平坦になっている。このように、下部電極１０５は、第１のコンタクトプラグ１０４の上方に発生したリセス部分にも入りこんでいるため、結果として、リセス上の下部電極１０５の厚みは、第１の層間絶縁層１０２上の厚みよりも厚く形成されている。このような構造によれば、下部電極１０５の表面の平坦度を良好にできるため、下部電極１０５上に形成する抵抗変化層１０６の形状及び膜厚ばらつきは抑制され、抵抗変化特性のばらつきを低減することができる。とりわけ、膜厚が薄く酸素含有率が高くて高抵抗となる第２の抵抗変化層１０６ｂの膜厚ばらつきが抑制され、抵抗変化を起こさせるための初期のブレイク動作（第２の抵抗変化層１０６ｂの一部を局所的に短絡させて、抵抗変化が開始される状態へ遷移させる動作）が安定することで、ビット毎のばらつきを大幅に低減し、大容量の不揮発性メモリを実現することができる。   FIG. 25 shows a variable resistance nonvolatile memory device 60 equipped with a variable resistance element as a second comparative example. As shown in FIG. 25, the difference between the nonvolatile memory device 50 and the nonvolatile memory device 60 in FIG. 24 described above is that the surface of the lower electrode 105 is flattened. The upper surface of the first contact plug 104 and the upper surface of the first interlayer insulating layer 102 are not continuous, and a recess (5 to 50 nm) occurs in the discontinuous portion, but the lower electrode 105 is the first contact. The recess 103 formed above the first contact plug 104 inside the hole 103 is also formed so that the surface of the lower electrode 105 is flat. As described above, since the lower electrode 105 also enters the recessed portion generated above the first contact plug 104, as a result, the thickness of the lower electrode 105 on the recess is the same as that on the first interlayer insulating layer 102. It is formed thicker than the thickness. According to such a structure, since the flatness of the surface of the lower electrode 105 can be improved, variations in the shape and film thickness of the resistance change layer 106 formed on the lower electrode 105 are suppressed, and variations in resistance change characteristics are reduced. can do. In particular, variations in the thickness of the second variable resistance layer 106b, which has a small thickness and a high oxygen content and has a high resistance, are suppressed, and an initial break operation (the second variable resistance layer 106b) for causing a resistance change. Stable operation by locally short-circuiting a part of the memory and transitioning to a state in which the resistance change starts, it is possible to significantly reduce the variation for each bit and realize a large-capacity nonvolatile memory. it can.

図２６Ａ及び図２６Ｂに、図２４と図２５の構造に対応するそれぞれの具体的な構成例を示す。図２６Ａは、上述した第１の比較例としての不揮発性記憶装置５０、図２６Ｂは、第２の比較例としての不揮発性記憶装置６０の実際に試作した抵抗変化素子のＳＥＭ写真断面図である。試作品のいずれも第１のコンタクトプラグ１０４はタングステン（Ｗ）、下部電極１０５は上面から、窒化タンタル（ＴａＮ）、窒化チタンアルミ（ＴｉＡｌＮ）、及び窒化チタン（ＴｉＮ）の積層構造で構成される。また抵抗変化層１０６は、酸化タンタルを用いて構成され、酸素含有率が化学量論的組成に対して相対的に低い第１の抵抗変化層１０６ａは酸素不足型のＴａＯｘ（０＜ｘ＜２．５）、酸素含有率が第１の抵抗変化層１０６ａに対して相対的に高い第２の抵抗変化層１０６ｂはＴａ２Ｏ５に近い組成の酸化物から構成される。上部電極１０７はイリジウム（Ｉｒ）からなり、第２のコンタクトプラグ１１０はタングステン（Ｗ）で構成される。図２６Ａに示すように、不揮発性記憶装置５０では、第１のコンタクトプラグ１０４上にリセスが発生しており、それが下部電極１０５の形状に影響し、下部電極１０５の表面に約４０ｎｍの凹みが発生している。それゆえに、その上方に形成された抵抗変化層１０６は、中央部が凹んだ形をしており、中央部で若干薄くなっている。特に、素子に電圧が印加された場合に実効的に印加されることとなる第２の抵抗変化層１０６ｂは数ｎｍと薄いので、その形状及び膜厚ばらつきは、抵抗変化特性のばらつきに影響している。一方、図２６Ｂに示すように、不揮発性記憶装置６０では、下部電極１０５の表面が平坦になるように形成されているので、その上に形成された第１の抵抗変化層１０６ａ及び第２の抵抗変化層１０６ｂはともに平坦な形状を有し、膜厚ばらつきも極めて少ない。 26A and 26B show specific configuration examples corresponding to the structures of FIGS. 24 and 25, respectively. FIG. 26A is a SEM photograph cross-sectional view of a resistance change element actually manufactured as a prototype of the nonvolatile memory device 50 as the first comparative example, and FIG. 26B is a nonvolatile memory device 60 as the second comparative example. . In each of the prototypes, the first contact plug 104 is composed of tungsten (W), and the lower electrode 105 is composed of a laminated structure of tantalum nitride (TaN), titanium nitride aluminum (TiAlN), and titanium nitride (TiN) from the upper surface. . The resistance change layer 106 is made of tantalum oxide, and the first resistance change layer 106a having a relatively low oxygen content relative to the stoichiometric composition is an oxygen-deficient TaO x (0 <x < 2.5) The second resistance change layer 106b having a relatively high oxygen content relative to the first resistance change layer 106a is made of an oxide having a composition close to Ta 2 O 5 . The upper electrode 107 is made of iridium (Ir), and the second contact plug 110 is made of tungsten (W). As shown in FIG. 26A, in the nonvolatile memory device 50, a recess is generated on the first contact plug 104, which affects the shape of the lower electrode 105, and a recess of about 40 nm is formed on the surface of the lower electrode 105. Has occurred. Therefore, the resistance change layer 106 formed thereabove has a shape in which the central portion is recessed, and is slightly thinner at the central portion. In particular, since the second resistance change layer 106b that is effectively applied when a voltage is applied to the element is as thin as several nanometers, variations in shape and film thickness affect variations in resistance change characteristics. ing. On the other hand, as shown in FIG. 26B, in the nonvolatile memory device 60, since the surface of the lower electrode 105 is formed to be flat, the first resistance change layer 106a and the second resistance layer 106a formed thereon are formed. Both the resistance change layers 106b have a flat shape, and the film thickness variation is extremely small.

図２７は、上述した不揮発性記憶装置５０及び６０の初期のブレイク電圧を示したグラフ（エラーバーは最大値と最小値を示す）である。「初期のブレイク」とは、製造直後の抵抗変化素子に最初に電圧を印加した場合に、酸素含有率が高く、高抵抗値を示す第２の抵抗変化層１０６ｂの一部を局所的に短絡させて、抵抗変化が開始される状態へ遷移させることをいう（以下でも同様）。このグラフでは、抵抗変化素子と負荷抵抗５ｋΩを直列につないだ場合に要した初期のブレイク電圧を評価したものである。不揮発性記憶装置５０では、ブレイク電圧に２〜６Ｖ（平均値５Ｖ）とおおきくばらつきが見られる。これは、リセスが発生すること、またそのリセス量がばらつくこと（０〜５０ｎｍ）により、第２の抵抗変化層１０６ｂの膜厚が薄膜化あるいは局所的に短絡する方向へばらつくことを示唆している。一方、不揮発性記憶装置６０では、ブレイク電圧のばらつきは抑制されるものの、その絶対値は６Ｖ前後と高い。これは、リセス量がばらついても、第２の抵抗変化層１０６ｂの膜厚ばらつきに影響が出にくい構造を採用したために、ブレイク電圧のばらつきが抑制されたものと考えられる。しかし、その一方で、第２の抵抗変化層１０６ｂにおいて局所的に薄膜化する部位、屈曲した部位が存在しなくなったために、すなわちブレイクしやすい箇所がなくなった故にブレイク電圧が高くなったものと考えられる。   FIG. 27 is a graph showing the initial break voltage of the above-described nonvolatile memory devices 50 and 60 (error bars indicate the maximum value and the minimum value). “Initial break” means that a part of the second resistance change layer 106b having a high oxygen content and a high resistance value is locally short-circuited when a voltage is first applied to the resistance change element immediately after manufacture. And transition to a state where resistance change starts (the same applies to the following). In this graph, an initial break voltage required when a variable resistance element and a load resistance of 5 kΩ are connected in series is evaluated. In the nonvolatile memory device 50, the break voltage has a large variation of 2 to 6 V (average value 5 V). This suggests that the thickness of the second resistance change layer 106b varies in the direction of thinning or locally short-circuiting due to the occurrence of the recess and the variation of the recess amount (0 to 50 nm). Yes. On the other hand, in the nonvolatile memory device 60, although the variation of the break voltage is suppressed, the absolute value thereof is as high as about 6V. This is considered to be because the variation in the break voltage is suppressed because the structure that hardly affects the variation in the film thickness of the second resistance change layer 106b even if the recess amount varies. However, on the other hand, the second resistance change layer 106b is considered to have a high break voltage because there are no locally thinned portions or bent portions, that is, no breakable portions exist. It is done.

本発明は、上記の課題を解決し、初期のブレイク特性を決定する第２の抵抗変化層の下地となる第１の抵抗変化層もしくは下部電極の表面に意図的に段差を形成することで、第２の抵抗変化層に局所的に薄膜化もしくは屈曲した部位を安定に形成することで、初期のブレイク電圧を低減し、かつそのばらつきを低減するものである。特に、初期のブレイク電圧の低電圧化、ビット単位でのばらつきを改善できることは、メモリの微細化・大容量化に極めて貢献できる。即ち、本発明は、大容量化に適した抵抗変化型の不揮発性記憶装置及びその製造方法を提供することができる。   The present invention solves the above-described problem and intentionally forms a step on the surface of the first variable resistance layer or the lower electrode that is the base of the second variable resistance layer that determines the initial break characteristics. By stably forming a locally thinned or bent portion in the second variable resistance layer, the initial break voltage is reduced and the variation is reduced. In particular, the reduction of the initial break voltage and the improvement of the bit-by-bit variation can greatly contribute to miniaturization and large capacity of the memory. That is, the present invention can provide a variable resistance nonvolatile memory device suitable for increasing the capacity and a manufacturing method thereof.

以下、本発明の実施の形態について、図面を参照しながら説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（実施の形態１）
［装置の構成］
図１（ａ）は、本発明の実施の形態１における不揮発性記憶装置１０の断面図、図１（ｂ）はそのうちの第１の抵抗変化層１０６ａの平面図である。なお、以下で、断面図とは抵抗変化素子の積層方向と平行な線を含む面内図を示し、平面図とは抵抗変化素子の積層方向からみたときの図を示している。 (Embodiment 1)
[Device configuration]
FIG. 1A is a cross-sectional view of the nonvolatile memory device 10 according to Embodiment 1 of the present invention, and FIG. 1B is a plan view of the first variable resistance layer 106a. In the following, the cross-sectional view shows an in-plane view including a line parallel to the stacking direction of the resistance change element, and the plan view shows a view when viewed from the stacking direction of the resistance change element.

図１（ａ）および図１（ｂ）に示すように、本実施の形態１の不揮発性記憶装置１０は、第１の配線１０１が形成された半導体基板等の基板１００と、この基板１００上に第１の配線１０１を覆って形成されたシリコン酸化膜（膜厚５００〜１０００ｎｍ）で構成される第１の層間絶縁層１０２と、この第１の層間絶縁層１０２を貫通して第１の配線１０１に達する第１のコンタクトホール１０３（直径：５０〜３００ｎｍ）の内部にタングステン（Ｗ）を主成分として埋め込んで構成された第１のコンタクトプラグ１０４とを有している。第１のコンタクトプラグ１０４の上面と第１の層間絶縁層１０２の上面は連続的ではなく（すなわち、同一平面上にない）、その不連続部にリセス（深さ：５〜５０ｎｍ）が発生している。そして、第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上には、窒化タンタル（ＴａＮ）で構成される下部電極１０５（膜厚：５〜１００ｎｍ）、抵抗変化層１０６（２０〜１００ｎｍ）、及び貴金属（白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など）で構成される上部電極１０７（膜厚：５〜１００ｎｍ）を有する抵抗変化素子（５００ｎｍ角）が形成されている。この抵抗変化素子を被覆して、シリコン酸化膜（ＳｉＯ、５００〜１０００ｎｍ）で構成される第２の層間絶縁層１０８が形成され、この第２の層間絶縁層１０８を貫通して、上部電極１０７に達する第２のコンタクトホール１０９（直径：５０〜３００ｎｍ）が形成され、その内部にタングステン（Ｗ）を主成分とした第２のコンタクトプラグ１１０が形成されている。第２のコンタクトプラグ１１０を被覆して、第２の層間絶縁層１０８上には、第２の配線１１１が形成されている。なお、下部電極１０５の表面は、第１のコンタクトプラグ１０４上に発生した段差が転写されておらず、下部電極１０５表面全面にわたって、極めて高い平坦度を有し、連続面（平坦面）を維持している。従って、不揮発性記憶装置１０は下部電極１０５の下方に第１のコンタクトプラグ１０４を有するが、下部電極１０５と第１の抵抗変化層１０６ａとの界面は平坦である。   As shown in FIGS. 1A and 1B, the nonvolatile memory device 10 according to the first embodiment includes a substrate 100 such as a semiconductor substrate on which a first wiring 101 is formed, and the substrate 100. A first interlayer insulating layer 102 composed of a silicon oxide film (film thickness 500 to 1000 nm) formed so as to cover the first wiring 101, and the first interlayer insulating layer 102 penetrating through the first interlayer insulating layer 102 A first contact plug 104 is formed by burying tungsten (W) as a main component in a first contact hole 103 (diameter: 50 to 300 nm) reaching the wiring 101. The upper surface of the first contact plug 104 and the upper surface of the first interlayer insulating layer 102 are not continuous (that is, not on the same plane), and a recess (depth: 5 to 50 nm) occurs in the discontinuous portion. ing. Then, the first contact plug 104 is covered, and a lower electrode 105 (film thickness: 5 to 100 nm) made of tantalum nitride (TaN) and a resistance change layer 106 (on the first interlayer insulating layer 102). 20 to 100 nm) and a variable resistance element (500 nm square) having an upper electrode 107 (film thickness: 5 to 100 nm) composed of a noble metal (platinum (Pt), iridium (Ir), palladium (Pd), etc.). Has been. A second interlayer insulating layer 108 made of a silicon oxide film (SiO, 500 to 1000 nm) is formed so as to cover the variable resistance element, and penetrates through the second interlayer insulating layer 108 to pass through the upper electrode 107. A second contact hole 109 (diameter: 50 to 300 nm) is formed, and a second contact plug 110 mainly composed of tungsten (W) is formed therein. A second wiring 111 is formed on the second interlayer insulating layer 108 so as to cover the second contact plug 110. Note that the surface of the lower electrode 105 is not transferred with the step generated on the first contact plug 104, has a very high flatness over the entire surface of the lower electrode 105, and maintains a continuous surface (flat surface). is doing. Accordingly, the nonvolatile memory device 10 includes the first contact plug 104 below the lower electrode 105, but the interface between the lower electrode 105 and the first variable resistance layer 106a is flat.

ここで、抵抗変化層１０６は、第１の抵抗変化層１０６ａ（膜厚：１８〜９５ｎｍ）と第２の抵抗変化層１０６ｂ（膜厚：２〜１０ｎｍ）の積層構造で構成され、第１の抵抗変化層１０６ａは第１の遷移金属酸化物、例えば酸素不足型の酸化タンタル（ＴａＯｘ、０＜ｘ＜２．５）を主成分とした遷移金属酸化物で構成される。第２の抵抗変化層１０６ｂを形成する第２の遷移金属酸化物の酸素含有率は、第１の抵抗変化層１０６ａを形成する第１の遷移金属酸化物の酸素含有率より高い。言い換えると、第２の遷移金属酸化物の酸素の組成比は、第１の遷移金属酸化物の酸素の組成比より高い。例えば、第２の抵抗変化層１０６ｂが酸化タンタル（ＴａＯｙ）で構成されるとすると、ｘ＜ｙとなる。第１の抵抗変化層１０６ａ及び第２の抵抗変化層１０６ｂがタンタル以外の遷移金属で構成される場合は、絶縁性を示す化学量論（ｓｔｏｉｃｈｉｏｍｅｔｒｙ）的組成からの酸素の不足度が小さい材料で構成される。抵抗変化層１０６を構成する材料として他にハフニウム（Ｈｆ）やジルコニウム（Ｚｒ）の酸化物を用いても、同様の積層構造の抵抗変化膜が構成できる。 Here, the resistance change layer 106 has a stacked structure of a first resistance change layer 106a (film thickness: 18 to 95 nm) and a second resistance change layer 106b (film thickness: 2 to 10 nm). The resistance change layer 106a is composed of a first transition metal oxide, for example, a transition metal oxide mainly containing oxygen-deficient tantalum oxide (TaO x , 0 <x <2.5). The oxygen content of the second transition metal oxide forming the second resistance change layer 106b is higher than the oxygen content of the first transition metal oxide forming the first resistance change layer 106a. In other words, the oxygen composition ratio of the second transition metal oxide is higher than the oxygen composition ratio of the first transition metal oxide. For example, if the second resistance change layer 106b is composed of tantalum oxide (TaO y ), x <y. In the case where the first variable resistance layer 106a and the second variable resistance layer 106b are made of a transition metal other than tantalum, a material having a small oxygen deficiency from a stoichiometric composition that exhibits insulation properties is used. Composed. Even if another oxide of hafnium (Hf) or zirconium (Zr) is used as a material constituting the resistance change layer 106, a resistance change film having a similar laminated structure can be formed.

なお、酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。遷移金属がＴａの場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａとＯの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のＴａ酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。 Note that an oxygen-deficient transition metal oxide is an oxide having a lower oxygen content (atomic ratio: ratio of the number of oxygen atoms to the total number of atoms) than an oxide having a stoichiometric composition. Say. When the transition metal is Ta, the stoichiometric oxide composition is Ta 2 O 5 and the ratio of the number of Ta and O atoms (O / Ta) is 2.5. Therefore, in the oxygen-deficient Ta oxide, the atomic ratio of Ta and O is larger than 0 and smaller than 2.5.

第１の抵抗変化層１０６ａの表面（第２の抵抗変化層１０６ｂとの界面）には、図１（ｂ）に示すようなライン状の段差１０６ａｘ（高さ１〜３０ｎｍ、長さ５００ｎｍ）が形成されており、その上方に段差１０６ａｘを被覆して第２の抵抗変化層１０６ｂが形成されている。第２の抵抗変化層１０６ｂの段差１０６ａｘの上方にはライン状の屈曲部１０６ｂｘが発生している。   On the surface of the first variable resistance layer 106a (interface with the second variable resistance layer 106b), there is a line-shaped step 106ax (height 1 to 30 nm, length 500 nm) as shown in FIG. The second resistance change layer 106b is formed so as to cover the step 106ax. A line-shaped bent portion 106bx is generated above the step 106ax of the second resistance change layer 106b.

段差１０６ａｘは、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０（第１のコンタクトホール１０３及び第２のコンタクトホール１０９）で挟まれるように位置し、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂとの界面において高さの変化を生じさせる部分である。段差１０６ａｘは、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂとの境界面となる第１主面とこれより高さの低い第２主面とをつなぐ側面から構成される。この側面は例えば第１主面及び第２主面の一方又は両方に対して９０°をなすように形成される。   The step 106ax is located so as to be sandwiched between the first contact plug 104 and the second contact plug 110 (the first contact hole 103 and the second contact hole 109), and the first resistance change layer 106a and the second contact plug 110 This is a portion that causes a change in height at the interface with the resistance change layer 106b. The step 106ax includes a side surface that connects a first main surface that is a boundary surface between the first resistance change layer 106a and the second resistance change layer 106b and a second main surface that is lower than the first main surface. For example, the side surface is formed so as to form 90 ° with respect to one or both of the first main surface and the second main surface.

段差１０６ａｘは、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂの界面において、平坦度が急激に変化する変曲点、言い換えると平坦度の連続性が途切れる点を含む部分である。段差１０６ａｘは、第１の抵抗変化層１０６ａ及び第２の抵抗変化層１０６ｂを上方又は下方からみたとき（上部電極１０７又は下部電極１０５が設けられる側からみたとき）、ライン状に配置される。段差１０６ａｘは、第１のコンタクトホール１０３及び第２のコンタクトホール１０９の径方向の略中央に形成されることが好ましい。   The step 106ax is a portion including an inflection point at which the flatness changes abruptly at the interface between the first resistance change layer 106a and the second resistance change layer 106b, in other words, a point at which the continuity of flatness is interrupted. The step 106ax is arranged in a line when the first variable resistance layer 106a and the second variable resistance layer 106b are viewed from above or below (when viewed from the side where the upper electrode 107 or the lower electrode 105 is provided). The step 106ax is preferably formed at substantially the center in the radial direction of the first contact hole 103 and the second contact hole 109.

屈曲部１０６ｂｘは、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０（第１のコンタクトホール１０３及び第２のコンタクトホール１０９）で挟まれるように位置し、断面図において第１の抵抗変化層１０６ａ及び第２の抵抗変化層１０６ｂの積層方向に屈曲する第２の抵抗変化層１０６ｂの一部分である。屈曲部１０６ｂｘは、段差１０６ａｘに沿って設けられ、段差１０６ａｘの側面上の部分から構成される。   The bent portion 106bx is located so as to be sandwiched between the first contact plug 104 and the second contact plug 110 (the first contact hole 103 and the second contact hole 109). This is a part of the second resistance change layer 106b that is bent in the stacking direction of 106a and the second resistance change layer 106b. The bent portion 106bx is provided along the step 106ax, and is configured by a portion on the side surface of the step 106ax.

かかる構成によれば、第１の抵抗変化層１０６ａの段差１０６ａｘ上に、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｘが形成されるので、その屈曲部１０６ｂｘを起点に、低い電圧でも初期のブレイク現象を生じさせることができる。また、段差形状は意図的に制御されて形成されるので、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｘの形状が安定するため、ブレイク電圧のばらつきも増加しない。ここでは、ライン状の段差１０６ａｘが１本だけ形成されているが、複数本を形成してもかまわない。複数本を形成した場合には、ブレイクの起点となる領域を拡大できる点で効果がある。以上により、初期のブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   According to such a configuration, the bent portion 106bx of the second variable resistance layer 106b is formed on the step 106ax of the first variable resistance layer 106a. Therefore, even at a low voltage, the initial break is caused by the bent portion 106bx. A phenomenon can be caused. Further, since the step shape is intentionally controlled, the shape of the bent portion 106bx of the second resistance change layer 106b is stabilized, so that the variation in the break voltage does not increase. Here, only one line-shaped step 106ax is formed, but a plurality of line-shaped steps 106ax may be formed. In the case where a plurality of lines are formed, there is an effect in that the area where the break starts can be enlarged. As described above, it is possible to achieve both reduction of the initial break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

また、下部電極１０５は第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上方に発生したリセスの部分にも入り込んで形成され、下部電極１０５の表面は平坦となるように形成されている。したがって、屈曲部１０６ｂｘにおける第２の抵抗変化層１０６ｂの形状及び膜厚は、第１の抵抗変化層１０６ａの段差１０６ａｘの形状にのみ依存し、第１の抵抗変化層１０６ａの下層の下地の形状には影響を受けない。よって、下地に起因したビットごとの抵抗変化特性のばらつきを低減することができる。   The lower electrode 105 is also formed so as to enter the recessed portion generated above the first contact plug 104 in the first contact hole 103, and the surface of the lower electrode 105 is formed to be flat. . Therefore, the shape and film thickness of the second resistance change layer 106b in the bent portion 106bx depend only on the shape of the step 106ax of the first resistance change layer 106a, and the shape of the underlying layer under the first resistance change layer 106a. Is not affected. Therefore, it is possible to reduce variations in resistance change characteristics for each bit due to the base.

［製造方法］
図２（ａ）から（ｋ）、図３（ａ）から（ｂ）は本発明の実施の形態１における不揮発性記憶装置１０の要部の製造方法を示す断面図である。また、図４（ａ）から（ｅ）は、図２（ｈ）から図３（ａ）の工程に相当した、不揮発性記憶装置１０を上方から見た平面図である。これらを用いて、本実施の形態１の不揮発性記憶装置１０の要部の製造方法について説明する。 [Production method]
2 (a) to 2 (k) and FIGS. 3 (a) to 3 (b) are cross-sectional views illustrating a method of manufacturing the main part of the nonvolatile memory device 10 according to Embodiment 1 of the present invention. FIGS. 4A to 4E are plan views of the nonvolatile memory device 10 corresponding to the steps of FIGS. 2H to 3A as viewed from above. The manufacturing method of the principal part of the nonvolatile memory device 10 of the first embodiment will be described using these.

まず、図２（ａ）に示すように、第１の配線１０１を形成する工程において、トランジスタや下層配線などが形成されている基板１００上に、アルミで構成される導電層（膜厚：４００〜６００ｎｍ）を形成し、これをパターニングすることで第１の配線１０１を形成する。   First, as shown in FIG. 2A, in the step of forming the first wiring 101, a conductive layer (film thickness: 400) made of aluminum is formed on a substrate 100 on which transistors, lower layer wirings, and the like are formed. The first wiring 101 is formed by patterning this.

次に、図２（ｂ）に示すように、第１の層間絶縁層１０２を形成する工程において、第１の配線１０１を被覆して基板１００上に絶縁層を形成した後に絶縁層の表面を平坦化することで第１の層間絶縁層１０２（膜厚：５００〜１０００ｎｍ）を形成する。第１の層間絶縁層１０２については、プラズマＴＥＯＳ膜、並びに配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＦＳＧ）及びｌｏｗ−ｋ材料等が用いられる。   Next, as shown in FIG. 2B, in the step of forming the first interlayer insulating layer 102, the surface of the insulating layer is formed after covering the first wiring 101 and forming the insulating layer on the substrate 100. The first interlayer insulating layer 102 (film thickness: 500 to 1000 nm) is formed by planarization. For the first interlayer insulating layer 102, a plasma TEOS film, a fluorine-containing oxide (for example, FSG), a low-k material, or the like is used to reduce parasitic capacitance between wirings.

次に、図２（ｃ）に示すように、第１のコンタクトホール１０３を形成する工程において、所望のマスクを用いて第１の層間絶縁層１０２をパターニングして、第１の層間絶縁層１０２を貫通して第１の配線１０１に達する第１のコンタクトホール１０３（膜厚：５０〜３００ｎｍφ）を形成する。ここで、第１の配線１０１の幅が第１のコンタクトホール１０３の径より小さい場合には、マスク合わせずれの影響により第１の配線１０１と第１のコンタクトプラグ１０４の接触する面積が変わり、例えばセル電流が変動する。これを防止する観点から、第１の配線１０１の幅は第１のコンタクトホール１０３の径より大きくなるようにしている。   Next, as shown in FIG. 2C, in the step of forming the first contact hole 103, the first interlayer insulating layer 102 is patterned by using a desired mask. A first contact hole 103 (thickness: 50 to 300 nmφ) that reaches the first wiring 101 is formed. Here, when the width of the first wiring 101 is smaller than the diameter of the first contact hole 103, the contact area between the first wiring 101 and the first contact plug 104 changes due to the effect of mask misalignment. For example, the cell current varies. From the viewpoint of preventing this, the width of the first wiring 101 is made larger than the diameter of the first contact hole 103.

次に、第１のコンタクトプラグ１０４を形成する工程において、まず下層として密着層、および拡散バリアとして機能するＴｉＮ／Ｔｉ層（膜厚：５〜３０ｎｍ）をスパッタ法で、そしてその上層として主成分となるタングステン（Ｗ、膜厚：２００〜４００ｎｍ）をＣＶＤ法で成膜する。この結果、図２（ｄ）に示すように、第１のコンタクトホール１０３は第１のコンタクトプラグ１０４となる積層構造の導電層１０４’で充填される。ただし、第１のコンタクトホール１０３上の導電層１０４’の上面には、下地の形状が反映され凹み（深さ：５〜１００ｎｍ）が生じる。   Next, in the step of forming the first contact plug 104, first, an adhesion layer as a lower layer and a TiN / Ti layer (film thickness: 5 to 30 nm) functioning as a diffusion barrier are formed by a sputtering method, and the upper layer is a main component. Tungsten (W, film thickness: 200 to 400 nm) is formed by a CVD method. As a result, as shown in FIG. 2D, the first contact hole 103 is filled with a conductive layer 104 ′ having a laminated structure to be the first contact plug 104. However, a recess (depth: 5 to 100 nm) is generated on the upper surface of the conductive layer 104 ′ above the first contact hole 103, reflecting the shape of the base.

次に、図２（ｅ）に示すように、第１のコンタクトプラグ１０４を形成する工程において、化学的機械研磨法（ＣＭＰ法）を用いてウエハ全面を平坦化研磨し、第１の層間絶縁層１０２上の不要な導電層１０４’を除去して、第１のコンタクトホール１０３の内部に第１のコンタクトプラグ１０４を形成する。このとき、第１のコンタクトプラグ１０４の上面と第１の層間絶縁層１０２の上面は連続的ではなく、その不連続部にリセス（深さ：５〜５０ｎｍ）が発生している。これは、第１の層間絶縁層１０２と第１のコンタクトプラグ１０４を構成する材料が、各々絶縁体と導電体として必ず異なるので、ＣＭＰ法の研磨レートが異なるからである。これは異種材料を用いた場合に必ず発生する不可避の現象である。   Next, as shown in FIG. 2E, in the step of forming the first contact plug 104, the entire surface of the wafer is planarized and polished by using a chemical mechanical polishing method (CMP method), and the first interlayer insulation is performed. The unnecessary conductive layer 104 ′ on the layer 102 is removed, and the first contact plug 104 is formed in the first contact hole 103. At this time, the upper surface of the first contact plug 104 and the upper surface of the first interlayer insulating layer 102 are not continuous, and a recess (depth: 5 to 50 nm) is generated in the discontinuous portion. This is because the materials constituting the first interlayer insulating layer 102 and the first contact plug 104 are always different for the insulator and the conductor, and therefore the polishing rate of the CMP method is different. This is an inevitable phenomenon that always occurs when different materials are used.

次に、図２（ｆ）に示すように、導電層１０５’（下部電極１０５）を形成する工程において、第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上に、後に下部電極１０５となるタンタル窒化物で構成される導電層１０５’（膜厚：５０〜２００ｎｍ）をスパッタ法で形成する。導電層１０５’が第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上方に発生したリセスの部分にも入り込んで形成される。また、先と同様に、第１のコンタクトプラグ１０４上の導電層１０５’の上面には、下地の形状が反映され凹みが生じる。   Next, as shown in FIG. 2F, in the step of forming the conductive layer 105 ′ (lower electrode 105), the first contact plug 104 is covered and formed on the first interlayer insulating layer 102 later. A conductive layer 105 ′ (film thickness: 50 to 200 nm) made of tantalum nitride to be the lower electrode 105 is formed by sputtering. A conductive layer 105 ′ is formed so as to also enter the recessed portion generated above the first contact plug 104 in the first contact hole 103. In the same manner as described above, the upper surface of the conductive layer 105 ′ on the first contact plug 104 reflects the shape of the base and has a dent.

次に、図２（ｇ）に示すように、導電層１０５”（下部電極１０５）を形成する工程において、ＣＭＰ法を用いてウエハ全面を平坦化研磨し、パターニング後に下部電極１０５となる導電層１０５”（膜厚：２０〜１００ｎｍ）を形成する。この工程のポイントは、図２（ｆ）で発生した上述の導電層１０５’の凹みが消失するまで、導電層１０５’を平坦化研磨することであり、また導電層１０５”を全面に残すことである。このような製造方法により、この導電層１０５”の表面は、第１のコンタクトプラグ１０４上に発生した段差が転写されておらず、下部電極１０５は表面全面にわたって、極めて高い平坦度を有し、第１のコンタクトプラグ１０４の上方と第１の層間絶縁層１０２の上方で連続面を維持できる。これは、第１のコンタクトプラグ１０４を形成した場合と異なり、導電層１０５”の研磨を途中で止めるために、研磨対象が常に同種の材料となり、ＣＭＰ法の研磨レートが異なることが原理的に回避できるからである。   Next, as shown in FIG. 2G, in the step of forming the conductive layer 105 ″ (lower electrode 105), the entire surface of the wafer is planarized and polished by using the CMP method, and the conductive layer that becomes the lower electrode 105 after patterning is performed. 105 "(film thickness: 20 to 100 nm) is formed. The point of this process is to planarize and polish the conductive layer 105 ′ until the dent of the conductive layer 105 ′ generated in FIG. 2F disappears, and to leave the conductive layer 105 ″ on the entire surface. By such a manufacturing method, the step generated on the first contact plug 104 is not transferred to the surface of the conductive layer 105 ″, and the lower electrode 105 has an extremely high flatness over the entire surface. The continuous surface can be maintained above the first contact plug 104 and above the first interlayer insulating layer 102. Unlike the case where the first contact plug 104 is formed, this is because, in principle, the polishing target is always the same material and the polishing rate of the CMP method is different in order to stop the polishing of the conductive layer 105 ″. This is because it can be avoided.

次に、図２（ｈ）及び図４（ａ）に示すように、第１の抵抗変化層１０６ａ’を形成する工程において、導電層１０５”上に、第１の遷移金属酸化物で構成される第１の抵抗変化層１０６ａ’を形成する。ここでは、タンタルターゲットをアルゴン（Ａｒ）と酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で第１の抵抗変化層１０６ａ’を形成した。その酸素含有率としては、５０〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍ、膜厚は２０〜１００ｎｍである。   Next, as shown in FIGS. 2H and 4A, in the step of forming the first variable resistance layer 106a ′, the conductive layer 105 ″ is formed of the first transition metal oxide. Here, the first variable resistance layer 106a ′ is formed by a so-called reactive sputtering method in which a tantalum target is sputtered in an argon gas atmosphere with argon (Ar). The oxygen content is 50 to 65 atm%, the resistivity is 2 to 50 mΩcm, and the film thickness is 20 to 100 nm.

次に、図２（ｉ）及び図４（ｂ）に示すように、第１の抵抗変化層１０６ａ’に段差１０６ａｘを形成する工程において、所望のマスクを用いて、隣接する抵抗変化素子に跨ってライン形状の段差１０６ａｘ（高さ：１〜３０ｎｍ）を第１の抵抗変化層１０６ａ’表面に形成する。この際には、第１の抵抗変化層１０６ａ’中にエッチングガスに含まれるフッ素（Ｆ）等が入り込んで抵抗変化層の膜質を劣化させるエッチングダメージを発生させないために、Ａｒなどの不活性ガスをエッチングガスとして使用するのが好ましい。また、フッ酸（ＨＦ）等を含有するエッチング液などによるウェットエッチングをすることも好ましい。この場合、エッチング液に含まれるフッ素（Ｆ）は抵抗変化層中には入りこまず、抵抗変化層を劣化させることはない。   Next, as shown in FIGS. 2 (i) and 4 (b), in the step of forming the step 106ax in the first variable resistance layer 106a ′, a desired mask is used to straddle the adjacent variable resistance elements. A line-shaped step 106ax (height: 1 to 30 nm) is formed on the surface of the first variable resistance layer 106a ′. At this time, an inert gas such as Ar is used in order not to cause etching damage that deteriorates the film quality of the resistance change layer by entering fluorine (F) or the like contained in the etching gas into the first resistance change layer 106a ′. Is preferably used as the etching gas. It is also preferable to perform wet etching with an etchant containing hydrofluoric acid (HF) or the like. In this case, fluorine (F) contained in the etching solution does not enter the resistance change layer and does not deteriorate the resistance change layer.

次に、図２（ｊ）及び図４（ｃ）に示すように、第２の抵抗変化層１０６ｂ’を形成する工程において、第１の抵抗変化層１０６ａ’上に、第１の抵抗変化層１０６ａ’の段差を被覆して、酸素含有率が第１の遷移金属酸化物（第１の抵抗変化層１０６ａ’）の酸素含有率より高い第２の遷移金属酸化物で構成される第２の抵抗変化層１０６ｂ’を形成する。第１の抵抗変化層１０６ａ’と同様にして、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で第２の抵抗変化層１０６ｂ’を形成した。その酸素含有率は、６７〜７１ａｔｍ％、その抵抗率は１０７ｍΩｃｍ以上、膜厚は２〜１０ｎｍである。第１の抵抗変化層１０６ａ’の表面の段差１０６ａｘの上方には、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｘが形成される。ここでは、下地の段差１０６ａｘの高さに応じて、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｘの膜厚（段差１０６ａｘの側壁上の膜厚）を薄く調整することが可能であり、局所的に薄膜部位を安定に形成することができる。また、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｘにおいては平坦部に比べて、膜質が疎になる傾向にあり、ブレイクしやすい膜を実現することができる。以上の工程では、反応性スパッタを用いて抵抗変化層を形成したが、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよいし、酸素を含む雰囲気中でプラズマ酸化して抵抗変化層を形成してもよい。 Next, as shown in FIGS. 2J and 4C, in the step of forming the second variable resistance layer 106b ′, the first variable resistance layer is formed on the first variable resistance layer 106a ′. A second transition metal oxide covering the step of 106a ′ and having an oxygen content higher than that of the first transition metal oxide (first resistance change layer 106a ′). The resistance change layer 106b ′ is formed. Similarly to the first variable resistance layer 106a ′, the second variable resistance layer 106b ′ was formed by a reactive sputtering method in which a tantalum target was sputtered in an oxygen gas atmosphere. The oxygen content is 67 to 71 atm%, the resistivity is 10 7 mΩcm or more, and the film thickness is 2 to 10 nm. A bent portion 106bx of the second resistance change layer 106b ′ is formed above the step 106ax on the surface of the first resistance change layer 106a ′. Here, the film thickness of the bent portion 106bx (the film thickness on the side wall of the step 106ax) of the second resistance change layer 106b ′ can be adjusted thinly according to the height of the base step 106ax. In particular, the thin film portion can be formed stably. Further, in the bent portion 106bx of the second resistance change layer 106b ′, the film quality tends to be sparse compared to the flat portion, and a film that is easily broken can be realized. In the above steps, the variable resistance layer is formed by using reactive sputtering. However, a reactive sputtering method in which a tantalum oxide target is sputtered in an oxygen gas atmosphere may be used, or plasma oxidation may be performed in an atmosphere containing oxygen. Thus, a resistance change layer may be formed.

次に、図２（ｋ）及び図４（ｄ）に示すように、導電層１０７’（上部電極１０７）を形成する工程において、第２の抵抗変化層１０６ｂ’上に、パターニング後に上部電極１０７となる貴金属（白金、イリジウム、パラジウムなど）で構成される導電層１０７’を形成する。   Next, as shown in FIGS. 2 (k) and 4 (d), in the step of forming the conductive layer 107 ′ (upper electrode 107), the upper electrode 107 after patterning is formed on the second variable resistance layer 106b ′. A conductive layer 107 ′ made of a noble metal (platinum, iridium, palladium, or the like) is formed.

次に、図３（ａ）及び図４（ｅ）に示すように、抵抗変化素子を形成する工程において、所望のマスクを用いて、図２（ｋ）に示される導電層１０５”、第１の抵抗変化層１０６ａ’、第２の抵抗変化層１０６ｂ’及び導電層１０７’をパターニングして、第１の抵抗変化層１０６ａ、第２の抵抗変化層１０６ｂの積層で構成される抵抗変化層１０６を下部電極１０５、上部電極１０７で挟持した抵抗変化素子を形成する。標準電極電位の高い材料として代表される貴金属などはエッチングが困難であるので、上部電極１０７に用いた場合に、これをハードマスクにして抵抗変化素子を形成することもできる。本工程では、抵抗変化素子の各層を同じマスクを用いて、一括してパターニングを行ったが、各層ごとにパターニングを行ってもかまわない。   Next, as shown in FIG. 3A and FIG. 4E, in the step of forming the resistance change element, the conductive layer 105 ″ shown in FIG. The resistance change layer 106a ′, the second resistance change layer 106b ′, and the conductive layer 107 ′ are patterned to form a resistance change layer 106 that is formed by stacking the first resistance change layer 106a and the second resistance change layer 106b. Is formed between the lower electrode 105 and the upper electrode 107. Since a noble metal represented by a material having a high standard electrode potential is difficult to etch, when it is used for the upper electrode 107, it is hardened. In this step, the resistance change elements can be formed by using the same mask for the layers of the variable resistance elements, but the layers may be patterned for each layer. It does not.

最後に、図３（ｂ）に示すように、抵抗変化素子を被覆して、第２の層間絶縁層１０８（膜厚５００〜１０００ｎｍ）が形成され、図２（ｂ）、図２（ｃ）と同様の製造方法で、その第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶装置１０が完成する。   Finally, as shown in FIG. 3B, the variable resistance element is covered to form a second interlayer insulating layer 108 (film thickness 500 to 1000 nm). FIGS. 2B and 2C The second contact hole 109 and the second contact plug 110 are formed by the same manufacturing method. Thereafter, the second contact plug 110 is covered to form the second wiring 111, whereby the nonvolatile memory device 10 is completed.

以上の製造方法とすることにより、第１の抵抗変化層１０６ａ表面の段差形状を反映して、その段差１０６ａｘ上の第２の抵抗変化層１０６ｂに屈曲部１０６ｂｘを安定に形成することができ、その屈曲部１０６ｂｘを起点に、低い電圧でもブレイク現象を生じさせることができる。また、段差形状は意図的に制御されて形成できるので、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｘの形状が安定することで、初期のブレイク電圧のばらつきも増加しない。よって、ブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   With the above manufacturing method, the bent portion 106bx can be stably formed in the second resistance change layer 106b on the step 106ax, reflecting the step shape on the surface of the first resistance change layer 106a. With the bent portion 106bx as a starting point, a break phenomenon can be caused even at a low voltage. Further, since the step shape can be intentionally controlled and formed, the shape of the bent portion 106bx of the second variable resistance layer 106b is stabilized, so that the initial break voltage variation does not increase. Therefore, it is possible to achieve both lowering of the break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

（実施の形態２）
［装置の構成］
図５（ａ）は、本発明の実施の形態２における不揮発性記憶装置２０の断面図、図５（ｂ）はそのうちの第１の抵抗変化層１０６ａの平面図である。図５において、図１と同じ構成要素については同じ符号を用い、説明を省略する。 (Embodiment 2)
[Device configuration]
FIG. 5A is a cross-sectional view of the nonvolatile memory device 20 according to Embodiment 2 of the present invention, and FIG. 5B is a plan view of the first variable resistance layer 106a. In FIG. 5, the same components as those in FIG.

図５（ａ）および図５（ｂ）に示すように、本実施の形態２の不揮発性記憶装置２０と、実施の形態１の不揮発性記憶装置１０との違いは、第１の抵抗変化層１０６ａに形成された段差の形状にある。不揮発性記憶装置１０においては、第１の抵抗変化層１０６ａの表面に形成された段差１０６ａｘはライン状であるのに対し、不揮発性記憶装置２０においては、リング状の段差１０６ａｙ（高さ：１〜３０ｎｍ、長さ：２５０ｎｍ×４＝１０００ｎｍ）、言い換えると凹部が形成されている。よって、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｙもリング状となる。本実施形態では、一つの抵抗変化素子の中に、ライン状の段差パターンに比べて、より長い段差パターンを形成することができるので、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｙの領域を拡大することができ、ブレイクの起点となる領域が増加することで、よりブレイク電圧の低電圧化が可能になる。   As shown in FIG. 5A and FIG. 5B, the difference between the nonvolatile memory device 20 of the second embodiment and the nonvolatile memory device 10 of the first embodiment is the first resistance change layer. It is in the shape of a step formed in 106a. In the nonvolatile memory device 10, the step 106ax formed on the surface of the first resistance change layer 106a is in a line shape, whereas in the nonvolatile memory device 20, the ring-shaped step 106ay (height: 1). ˜30 nm, length: 250 nm × 4 = 1000 nm), in other words, a recess is formed. Therefore, the bent portion 106by of the second resistance change layer 106b also has a ring shape. In the present embodiment, a longer step pattern can be formed in one resistance change element as compared with a line-shaped step pattern, so the area of the bent portion 106by of the second resistance change layer 106b is enlarged. In addition, the break voltage can be further reduced by increasing the region that is the starting point of the break.

段差１０６ａｙは、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０（第１のコンタクトホール１０３及び第２のコンタクトホール１０９）で挟まれるように位置し、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂとの界面において高さの変化を生じさせる部分である。段差１０６ａｙは、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂとの境界面となる第１主面とこれより高さの低い第２主面とをつなぐ側面から構成される。この側面は例えば第１主面及び第２主面のいずれか一つ又は全部に対して９０°をなすように形成される。   The step 106ay is located so as to be sandwiched between the first contact plug 104 and the second contact plug 110 (the first contact hole 103 and the second contact hole 109), and the first resistance change layer 106a and the second contact plug 110 This is a portion that causes a change in height at the interface with the resistance change layer 106b. The step 106ay includes a side surface that connects a first main surface that is a boundary surface between the first resistance change layer 106a and the second resistance change layer 106b and a second main surface that is lower than the first main surface. For example, the side surface is formed so as to form 90 ° with respect to any one or all of the first main surface and the second main surface.

段差１０６ａｙは、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂの界面において、平坦度が急激に変化する変曲点、言い換えると平坦度の連続性が途切れる点を含む部分である。段差１０６ａｙは、第１の抵抗変化層１０６ａ及び第２の抵抗変化層１０６ｂを上方又は下方からみたとき（上部電極１０７又は下部電極１０５が設けられる側からみたとき）、リング状に配置されている。リング状の段差１０６ａｙの中心が、第１のコンタクトホール１０３及び第２のコンタクトホール１０９の径方向の略中央に形成されることが好ましい。   The step 106ay is a portion including an inflection point at which the flatness changes abruptly at the interface between the first resistance change layer 106a and the second resistance change layer 106b, in other words, a point where the flatness continuity is interrupted. The step 106ay is arranged in a ring shape when the first variable resistance layer 106a and the second variable resistance layer 106b are viewed from above or below (when viewed from the side where the upper electrode 107 or the lower electrode 105 is provided). . It is preferable that the center of the ring-shaped step 106 ay be formed at the approximate center in the radial direction of the first contact hole 103 and the second contact hole 109.

屈曲部１０６ｂｙは、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０（第１のコンタクトホール１０３及び第２のコンタクトホール１０９）で挟まれるように位置し、断面図において第１の抵抗変化層１０６ａ及び第２の抵抗変化層１０６ｂの積層方向に屈曲する第２の抵抗変化層１０６ｂの一部分から構成される。屈曲部１０６ｂｙは、段差１０６ａｙに沿って設けられ、段差１０６ａｙの側面上の部分から構成される。   The bent portion 106by is located so as to be sandwiched between the first contact plug 104 and the second contact plug 110 (the first contact hole 103 and the second contact hole 109). The second resistance change layer 106b is bent in the stacking direction of the 106a and the second resistance change layer 106b. The bent portion 106by is provided along the step 106ay and includes a portion on the side surface of the step 106ay.

かかる構成によれば、第１の抵抗変化層１０６ａの段差１０６ａｙ上に、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｙが形成されるので、その屈曲部１０６ｂｙを起点に、低い電圧でもブレイク現象を生じることができる。また、段差の形状は意図的に制御されて形成されるので、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｙの形状が安定することで、ブレイク電圧のばらつきも増加しない。ここでは、リング状の段差１０６ａｙが１つだけ形成されているが、複数形成してもかまわない。複数形成した場合には、ブレイクの起点となる領域がより拡大できる点で効果がある。以上により、ブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   According to such a configuration, the bent portion 106by of the second variable resistance layer 106b is formed on the step 106ay of the first variable resistance layer 106a. Therefore, the break phenomenon is caused even at a low voltage from the bent portion 106by. Can occur. Further, since the shape of the step is intentionally controlled, the shape of the bent portion 106by of the second resistance change layer 106b is stabilized, and the variation in the break voltage does not increase. Here, only one ring-shaped step 106ay is formed, but a plurality of steps 106ay may be formed. When a plurality of layers are formed, there is an effect in that the region that is the starting point of the break can be further expanded. As described above, it is possible to achieve both reduction of the break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

［製造方法］
図６（ａ）から（ｆ）は本発明の実施の形態２における不揮発性記憶装置２０の要部の製造方法を示す断面図である。また、図７（ａ）から（ｅ）は、図６（ａ）から（ｅ）の工程に相当した、不揮発性記憶装置２０を上方から見た平面図である。これらを用いて、本実施の形態２の不揮発性記憶装置２０の要部の製造方法について説明する。また、図６（ａ）以前の工程は、図２（ａ）〜（ｇ）と同様であるので、説明を省略する。 [Production method]
6 (a) to 6 (f) are cross-sectional views illustrating a method of manufacturing the main part of the nonvolatile memory device 20 according to Embodiment 2 of the present invention. FIGS. 7A to 7E are plan views of the nonvolatile memory device 20 as viewed from above, corresponding to the steps of FIGS. 6A to 6E. The manufacturing method of the principal part of the non-volatile memory device 20 of this Embodiment 2 is demonstrated using these. Moreover, since the process before FIG. 6A is the same as that of FIG. 2A-FIG.

図６（ａ）及び図７（ａ）に示すように、第１の抵抗変化層１０６ａ’を形成する工程において、導電層１０５”上に、遷移金属酸化物で構成される第１の抵抗変化層１０６ａ’を形成する。ここでは、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で第１の抵抗変化層１０６ａ’を形成した。その酸素含有率としては、５０〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍ、膜厚は２０〜１００ｎｍである。   As shown in FIGS. 6A and 7A, in the step of forming the first variable resistance layer 106a ′, the first variable resistance composed of the transition metal oxide is formed on the conductive layer 105 ″. Here, the first variable resistance layer 106a ′ is formed by a so-called reactive sputtering method in which a tantalum target is sputtered in an atmosphere of argon and oxygen gas, and the oxygen content is 50%. -65 atm%, its resistivity is 2-50 mΩcm, and its film thickness is 20-100 nm.

次に、図６（ｂ）及び図７（ｂ）に示すように、第１の抵抗変化層１０６ａ’に段差１０６ａｙを形成する工程において、所望のマスクを用いて、後の抵抗変化素子の形成時に必ず１つのリング状の段差１０６ａｙが含まれるように、リング形状の段差１０６ａｙ（高さ：１〜３０ｎｍ）を第１の抵抗変化層１０６ａ’表面に形成する。この際には、第１の抵抗変化層１０６ａ’中にエッチングガスに含まれるフッ素（Ｆ）等が入り込んで抵抗変化層の膜質を劣化させるエッチングダメージを発生させないために、Ａｒなどの不活性ガスをエッチングガスとして使用するのが好ましい。また、フッ酸（ＨＦ）等を含有するエッチング液などによるウェットエッチをすることも好ましい。この場合、エッチング液に含まれるフッ素（Ｆ）は抵抗変化層中には入りこまず、抵抗変化層を劣化させることはない。   Next, as shown in FIGS. 6B and 7B, in the step of forming the step 106ay in the first variable resistance layer 106a ′, a subsequent variable resistance element is formed using a desired mask. A ring-shaped step 106ay (height: 1 to 30 nm) is formed on the surface of the first resistance change layer 106a ′ so that sometimes one ring-shaped step 106ay is always included. At this time, an inert gas such as Ar is used in order not to cause etching damage that deteriorates the film quality of the resistance change layer by entering fluorine (F) or the like contained in the etching gas into the first resistance change layer 106a ′. Is preferably used as the etching gas. It is also preferable to perform wet etching with an etchant containing hydrofluoric acid (HF) or the like. In this case, fluorine (F) contained in the etching solution does not enter the resistance change layer and does not deteriorate the resistance change layer.

図８Ａに、タンタル酸化物（ＴａＯｘ）で構成される第１の抵抗変化層１０６ａ’にリング状の段差１０６ａｙを形成した直後のＳＥＭ像による断面図を示す。レジストマスクを用いて、高さ３０ｎｍ、リング直径２５０ｎｍのリング状の段差が形成されていることが分かる。 FIG. 8A shows a cross-sectional view of an SEM image immediately after forming a ring-shaped step 106ay in the first resistance change layer 106a ′ made of tantalum oxide (TaO x ). It can be seen that a ring-shaped step having a height of 30 nm and a ring diameter of 250 nm is formed using the resist mask.

次に、図６（ｃ）及び図７（ｃ）に示すように、第２の抵抗変化層１０６ｂ’を形成する工程において、第１の抵抗変化層１０６ａ’上に、酸素含有率が第１の抵抗変化層１０６ａ’より高い第２の抵抗変化層１０６ｂ’を形成する。第１の抵抗変化層１０６ａ’と同様にして、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で第２の抵抗変化層１０６ｂ’を形成した。その酸素含有率は、６７〜７１ａｔｍ％、その抵抗率は１０７ｍΩｃｍ以上、膜厚は２〜１０ｎｍである。第１の抵抗変化層１０６ａ’の表面の段差１０６ａｙ上には、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｙが形成される。ここでは、下地の段差１０６ａｙの高さ（凹部の深さ）に応じて、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｙの膜厚（第１の抵抗変化層１０６ａ’の凹部の側壁上の膜厚）を薄く調整することが可能であり、局所的に薄膜部位を安定に形成することができる。また、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｙにおいてはその平坦部に比べて、膜質が疎になる傾向にあり、ブレイクしやすい膜を実現することができる。以上の工程では、反応性スパッタを用いて抵抗変化層を形成したが、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよいし、酸素を含む雰囲気中でプラズマ酸化して抵抗変化層を形成してもよい。 Next, as shown in FIG. 6C and FIG. 7C, in the step of forming the second resistance change layer 106 b ′, the oxygen content rate is first on the first resistance change layer 106 a ′. The second resistance change layer 106b ′ higher than the resistance change layer 106a ′ is formed. Similarly to the first variable resistance layer 106a ′, the second variable resistance layer 106b ′ was formed by a reactive sputtering method in which a tantalum target was sputtered in an oxygen gas atmosphere. The oxygen content is 67 to 71 atm%, the resistivity is 10 7 mΩcm or more, and the film thickness is 2 to 10 nm. A bent portion 106by of the second resistance change layer 106b ′ is formed on the step 106ay on the surface of the first resistance change layer 106a ′. Here, the film thickness of the bent portion 106by of the second resistance change layer 106b ′ (on the side wall of the recess of the first resistance change layer 106a ′) according to the height of the base step 106ay (depth of the recess). The film thickness can be adjusted to be thin, and the thin film portion can be stably formed locally. In addition, the bent portion 106by of the second variable resistance layer 106b ′ has a tendency that the film quality tends to be sparse compared to the flat portion, and a film that is easily broken can be realized. In the above steps, the variable resistance layer is formed by using reactive sputtering. However, a reactive sputtering method in which a tantalum oxide target is sputtered in an oxygen gas atmosphere may be used, or plasma oxidation may be performed in an atmosphere containing oxygen. Thus, a resistance change layer may be formed.

次に、図６（ｄ）及び図７（ｄ）に示すように、導電層１０７’（上部電極１０７）を形成する工程において、第２の抵抗変化層１０６ｂ’上に、パターニング後に上部電極１０７となる貴金属（白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など）で構成される導電層１０７’を形成する。   Next, as shown in FIGS. 6D and 7D, in the step of forming the conductive layer 107 ′ (upper electrode 107), the upper electrode 107 after patterning is formed on the second variable resistance layer 106b ′. A conductive layer 107 ′ made of a noble metal (platinum (Pt), iridium (Ir), palladium (Pd), etc.) is formed.

次に、図６（ｅ）及び図７（ｅ）に示すように、抵抗変化素子を形成する工程において、所望のマスクを用いて、導電層１０５”、第１の抵抗変化層１０６ａ’、第２の抵抗変化層１０６ｂ’及び導電層１０７’をパターニングして、第１の抵抗変化層１０６ａ、第２の抵抗変化層１０６ｂの積層で構成される抵抗変化層１０６を下部電極１０５、上部電極１０７で挟持した抵抗変化素子を形成する。実施の形態１のように、ライン形状の段差１０６ａｘの場合は、段差１０６ａｘを軸として左右でエッチング体積が異なり、エッチング残り、エッチング過剰による下地掘れが懸念されるが、リング状の段差１０６ａｙは抵抗変化素子の内部に含まれているので、エッチング対象物となる第１の抵抗変化層１０６ａ’の体積は変わらない。即ち、エッチング残り、エッチング過剰による下地掘れが発生しにくく製造歩留を向上することができる。   Next, as shown in FIGS. 6E and 7E, in the step of forming the resistance change element, the conductive layer 105 ″, the first resistance change layer 106a ′, the first resistance change layer are formed using a desired mask. The resistance change layer 106b ′ and the conductive layer 107 ′ are patterned to form the resistance change layer 106 formed by stacking the first resistance change layer 106a and the second resistance change layer 106b as the lower electrode 105 and the upper electrode 107. In the case of the line-shaped step 106ax as in the first embodiment, the etching volume differs on the left and right with the step 106ax as an axis, and there is a concern that the etching may be left behind or the substrate may be dug due to excessive etching. However, since the ring-shaped step 106ay is included in the variable resistance element, the volume of the first variable resistance layer 106a ′ to be etched is not changed. Can etching residues, digging base by etching the excess to improve the manufacturing yield hardly occurs.

最後に、図６（ｆ）に示すように、抵抗変化素子を被覆して、第２の層間絶縁層１０８（膜厚５００〜１０００ｎｍ）が形成され、第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶装置２０が完成する。   Finally, as shown in FIG. 6F, a second interlayer insulating layer 108 (film thickness 500 to 1000 nm) is formed so as to cover the variable resistance element, and the second contact hole 109 and the second contact are formed. Plug 110 is formed. Thereafter, the second contact plug 110 is covered to form the second wiring 111, whereby the nonvolatile memory device 20 is completed.

以上の製造方法とすることにより、第１の抵抗変化層１０６ａ表面の段差形状を反映して、その段差１０６ａｙ上の第２の抵抗変化層１０６ｂに屈曲部１０６ｂｙを安定に形成することができ、その屈曲部１０６ｂｙを起点に、低い電圧でもブレイク現象を生じることができる。また、段差形状は意図的に制御されて形成できるので、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｙの形状が安定することで、初期のブレイク電圧のばらつきも増加しない。よって、ブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   By using the above manufacturing method, the bent portion 106by can be stably formed in the second resistance change layer 106b on the step 106ay, reflecting the step shape on the surface of the first resistance change layer 106a. With the bent portion 106by as a starting point, a break phenomenon can occur even at a low voltage. In addition, since the step shape can be intentionally controlled and formed, the shape of the bent portion 106by of the second resistance change layer 106b is stabilized, so that variations in the initial break voltage do not increase. Therefore, it is possible to achieve both lowering of the break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

図８Ｂは、上述した不揮発性記憶装置２０の初期のブレイク電圧を示したグラフである。このグラフも、図１９と同様に抵抗変化素子と負荷抵抗５ｋΩを直列につないだ場合に要した初期のブレイク電圧を評価したものである。図８Ｂでは、第１の抵抗変化層１０６ａに段差を形成しない不揮発性記憶装置６０のブレイク電圧を１と規格化してブレイク電圧を示している。本発明の実施の形態２における不揮発性記憶装置２０の場合（第１の抵抗変化層１０６ａに段差を形成した場合）に、ブレイク電圧の低電圧化が実現できていることが分かる。また、段差量（段差１０６ａｙでの表面の高さの差分量）を大きくすれば、ブレイク電圧の低電圧化の割合も大きくなる傾向が読み取れることから、段差量でブレイク電圧を制御できることも分かる。   FIG. 8B is a graph showing an initial break voltage of the nonvolatile memory device 20 described above. This graph also evaluates the initial break voltage required when a variable resistance element and a load resistance of 5 kΩ are connected in series as in FIG. In FIG. 8B, the break voltage of the nonvolatile memory device 60 that does not form a step in the first resistance change layer 106 a is normalized to 1 to indicate the break voltage. In the case of the nonvolatile memory device 20 according to the second embodiment of the present invention (when a step is formed in the first resistance change layer 106a), it can be seen that the break voltage can be lowered. It can also be seen that if the step amount (difference in the height of the surface at the step 106ay) is increased, the tendency of the breakdown voltage to decrease is also increased, so that the break voltage can be controlled by the step amount.

（実施の形態３）
［装置の構成］
図９（ａ）は、本発明の実施の形態３における不揮発性記憶装置３０の断面図、図９（ｂ）はそのうちの下部電極１０５の表面の平面図である。図９において、図１と同じ構成要素については同じ符号を用い、説明を省略する。 (Embodiment 3)
[Device configuration]
FIG. 9A is a cross-sectional view of the nonvolatile memory device 30 according to Embodiment 3 of the present invention, and FIG. 9B is a plan view of the surface of the lower electrode 105 among them. 9, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.

図９（ａ）および図９（ｂ）に示すように、本実施の形態３の不揮発性記憶装置３０と、実施の形態１の不揮発性記憶装置１０との違いは、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂが上下逆に配置された構造とした点である。不揮発性記憶装置１０においては、第１の抵抗変化層１０６ａの表面に形成された段差１０６ａｘ上に第２の抵抗変化層１０６ｂの屈曲部１０６ｂｘが形成されている。これに対し、不揮発性記憶装置３０においては、下部電極１０５の表面（第２の抵抗変化層１０６ｂとの界面）に形成されたライン状の段差１０５ｓ上に第２の抵抗変化層１０６ｂが形成されており、この第２の抵抗変化層１０６ｂ上に第１の抵抗変化層１０６ａが形成されている。第２の抵抗変化層１０６ｂは段差１０５ｓを被覆して形成されており、段差１０５ｓの上方の第２の抵抗変化層１０６ｂには屈曲部１０６ｂｓが形成されている。上部電極１０７は、第１の抵抗変化層１０６ａ上に形成されている。   As shown in FIG. 9A and FIG. 9B, the difference between the nonvolatile memory device 30 of the third embodiment and the nonvolatile memory device 10 of the first embodiment is the first resistance change layer. 106a and the second resistance change layer 106b are arranged upside down. In the nonvolatile memory device 10, the bent portion 106bx of the second resistance change layer 106b is formed on the step 106ax formed on the surface of the first resistance change layer 106a. On the other hand, in the nonvolatile memory device 30, the second resistance change layer 106b is formed on the line-shaped step 105s formed on the surface of the lower electrode 105 (interface with the second resistance change layer 106b). The first variable resistance layer 106a is formed on the second variable resistance layer 106b. The second resistance change layer 106b is formed so as to cover the step 105s, and a bent portion 106bs is formed in the second resistance change layer 106b above the step 105s. The upper electrode 107 is formed on the first variable resistance layer 106a.

段差１０５ｓは、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０（第１のコンタクトホール１０３及び第２のコンタクトホール１０９）で挟まれるように位置し、下部電極１０５と第２の抵抗変化層１０６ｂとの界面において高さの変化を生じさせる部分である。段差１０５ｓは、下部電極１０５と第２の抵抗変化層１０６ｂとの境界面となる第１主面とこれより高さの低い第２主面とをつなぐ側面から構成される。この側面は例えば第１主面及び第２主面の一方又は両方に対して９０°をなすように形成される。   The step 105s is positioned so as to be sandwiched between the first contact plug 104 and the second contact plug 110 (the first contact hole 103 and the second contact hole 109), and the lower electrode 105 and the second resistance change layer. This is a portion that causes a change in height at the interface with 106b. The step 105s includes a side surface that connects a first main surface that is a boundary surface between the lower electrode 105 and the second variable resistance layer 106b and a second main surface that is lower than the first main surface. For example, the side surface is formed so as to form 90 ° with respect to one or both of the first main surface and the second main surface.

段差１０５ｓは、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂの界面において、平坦度が急激に変化する変曲点、言い換えると平坦度の連続性が途切れる点を含む部分である。段差１０５ｓは、下部電極１０５及び第２の抵抗変化層１０６ｂを上方又は下方からみたとき（上部電極１０７又は下部電極１０５が設けられる側からみたとき）、ライン状に配置される。段差１０５ｓは、第１のコンタクトホール１０３及び第２のコンタクトホール１０９の幅方向の略中央に形成されることが好ましい。   The step 105s is a portion including an inflection point at which the flatness changes abruptly at the interface between the first resistance change layer 106a and the second resistance change layer 106b, in other words, a point at which the continuity of flatness is interrupted. The step 105s is arranged in a line when the lower electrode 105 and the second variable resistance layer 106b are viewed from above or below (when viewed from the side where the upper electrode 107 or the lower electrode 105 is provided). The step 105 s is preferably formed at substantially the center in the width direction of the first contact hole 103 and the second contact hole 109.

屈曲部１０６ｂｘは、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０（第１のコンタクトホール１０３及び第２のコンタクトホール１０９）で挟まれるように位置し、断面図において第１の抵抗変化層１０６ａ及び第２の抵抗変化層１０６ｂの積層方向に屈曲する第２の抵抗変化層１０６ｂの一部分である。屈曲部１０６ｂｘは、段差１０５ｓに沿って設けられ、段差１０５ｓの側面上の部分から構成される。   The bent portion 106bx is located so as to be sandwiched between the first contact plug 104 and the second contact plug 110 (the first contact hole 103 and the second contact hole 109). This is a part of the second resistance change layer 106b that is bent in the stacking direction of 106a and the second resistance change layer 106b. The bent portion 106bx is provided along the step 105s, and is configured from a portion on the side surface of the step 105s.

かかる構成によれば、下部電極１０５の段差１０５ｓ上に、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｓが形成されるので、その屈曲部１０６ｂｓを起点に、低い電圧でもブレイク現象を生じることができる。また、段差形状は意図的に制御されて形成されるので、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｓの形状が安定することで、初期のブレイク電圧のばらつきも増加しない。ここでは、ライン状の段差１０５ｓが１本だけ形成されているが、複数本を形成してもかまわない。複数本を形成した場合には、ブレイクの起点となる領域が拡大できる点で効果がある。以上により、ブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   According to such a configuration, since the bent portion 106bs of the second resistance change layer 106b is formed on the step 105s of the lower electrode 105, a break phenomenon can be generated even at a low voltage starting from the bent portion 106bs. . Further, since the step shape is intentionally controlled, the shape of the bent portion 106bs of the second resistance change layer 106b is stabilized, and the initial break voltage variation does not increase. Here, only one line-shaped step 105s is formed, but a plurality of line-shaped steps 105s may be formed. In the case where a plurality of lines are formed, there is an effect in that the region that is the starting point of the break can be expanded. As described above, it is possible to achieve both reduction of the break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

［製造方法］
図１０（ａ）から（ｇ）は本発明の実施の形態３における不揮発性記憶装置３０の要部の製造方法を示す断面図である。また、図１１（ａ）から（ｆ）は、図１０（ａ）から（ｆ）の工程に相当した、不揮発性記憶装置３０を上方から見た平面図である。これらを用いて、本実施の形態３の不揮発性記憶装置３０の要部の製造方法について説明する。また、図１０（ａ）以前の工程は、図２（ａ）〜（ｆ）と同様であるので、説明を省略する。 [Production method]
10 (a) to 10 (g) are cross-sectional views illustrating a method of manufacturing the main part of the nonvolatile memory device 30 according to Embodiment 3 of the present invention. FIGS. 11A to 11F are plan views of the nonvolatile memory device 30 as viewed from above, corresponding to the steps of FIGS. 10A to 10F. The manufacturing method of the principal part of the non-volatile memory device 30 of this Embodiment 3 is demonstrated using these. Moreover, since the process before FIG. 10A is the same as that of FIGS. 2A to 2F, description thereof will be omitted.

図１０（ａ）及び図１１（ａ）に示すように、導電層１０５”（下部電極１０５）を形成する工程において、化学的機械研磨法（ＣＭＰ法）を用いてウエハ全面を平坦化研磨し、パターニング後に下部電極１０５となる導電層１０５”（膜厚：２０〜１００ｎｍ）を形成する。   As shown in FIGS. 10A and 11A, in the step of forming the conductive layer 105 ″ (lower electrode 105), the entire surface of the wafer is planarized and polished using a chemical mechanical polishing method (CMP method). Then, a conductive layer 105 ″ (film thickness: 20 to 100 nm) to be the lower electrode 105 after patterning is formed.

次に、図１０（ｂ）及び図１１（ｂ）に示すように、導電層１０５”（下部電極１０５）に段差１０５ｓを形成する工程において、所望のマスクを用いて、隣接する抵抗変化素子に跨ってライン形状の段差１０５ｓ（高さ：１〜３０ｎｍ）を導電層１０５”表面に形成する。下部電極１０５にエッチングダメージを発生させないために、Ａｒなどの不活性ガスをエッチングガスとして使用するのが好ましい。   Next, as shown in FIGS. 10B and 11B, in the step of forming the step 105s in the conductive layer 105 ″ (lower electrode 105), the adjacent variable resistance element is used by using a desired mask. A line-shaped step 105 s (height: 1 to 30 nm) is formed on the surface of the conductive layer 105 ″ across the surface. In order not to cause etching damage to the lower electrode 105, it is preferable to use an inert gas such as Ar as an etching gas.

次に、図１０（ｃ）及び図１１（ｃ）に示すように、第２の抵抗変化層１０６ｂ’を形成する工程において、導電層１０５”上に、導電層１０５”の段差を被覆して、酸素含有率が第１の遷移金属酸化物（第１の抵抗変化層１０６ａ’）の酸素含有率より高い第２の遷移金属酸化物で構成される第２の抵抗変化層１０６ｂ’を形成する。ここでは、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で第２の抵抗変化層１０６ｂ’を形成した。その酸素含有率は、６７〜７１ａｔｍ％、その抵抗率は１０７ｍΩｃｍ以上、膜厚は２〜１０ｎｍである。導電層１０５”の表面の段差１０５ｓの上方には、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｓが形成される。ここでは、下地の段差１０５ｓの高さに応じて、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｓの膜厚（段差１０５ｓ上の側壁上の膜厚）を薄く調整することが可能であり、局所的に薄膜部位を安定に形成することができる。また、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｓにおいてはその平坦部に比べて、膜質が疎になる傾向にあり、ブレイクしやすい膜を実現することができる。以上の工程では、反応性スパッタを用いて抵抗変化層を形成したが、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いて抵抗変化層を形成してもよい。 Next, as shown in FIGS. 10C and 11C, in the step of forming the second resistance change layer 106b ′, the step of the conductive layer 105 ″ is covered on the conductive layer 105 ″. Then, the second resistance change layer 106b ′ composed of the second transition metal oxide whose oxygen content is higher than the oxygen content of the first transition metal oxide (first resistance change layer 106a ′) is formed. . Here, the second variable resistance layer 106b ′ is formed by a reactive sputtering method in which a tantalum target is sputtered in an oxygen gas atmosphere. The oxygen content is 67 to 71 atm%, the resistivity is 10 7 mΩcm or more, and the film thickness is 2 to 10 nm. A bent portion 106bs of the second resistance change layer 106b ′ is formed above the step 105s on the surface of the conductive layer 105 ″. Here, the second resistance change is made according to the height of the base step 105s. The thickness of the bent portion 106bs of the layer 106b ′ (the thickness on the sidewall on the step 105s) can be adjusted to be thin, and the thin film portion can be locally formed stably. In the bent portion 106bs of the resistance change layer 106b ', the film quality tends to be sparse compared to the flat portion, and a film that is easy to break can be realized. Although the variable layer is formed, the variable resistance layer may be formed by a reactive sputtering method in which a tantalum oxide target is sputtered in an oxygen gas atmosphere.

次に、図１０（ｄ）及び図１１（ｄ）に示すように、第１の抵抗変化層１０６ａ’を形成する工程において、第２の抵抗変化層１０６ｂ’上に、第１の遷移金属酸化物で構成される第１の抵抗変化層１０６ａ’を形成する。先と同様に、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で第１の抵抗変化層１０６ａ’を形成した。その酸素含有率としては、５０〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍ、膜厚は２０〜１００ｎｍである。   Next, as shown in FIGS. 10D and 11D, in the step of forming the first resistance change layer 106a ′, the first transition metal oxide is formed on the second resistance change layer 106b ′. A first variable resistance layer 106a ′ made of a material is formed. As before, the first variable resistance layer 106a 'was formed by a so-called reactive sputtering method in which a tantalum target was sputtered in an argon and oxygen gas atmosphere. The oxygen content is 50 to 65 atm%, the resistivity is 2 to 50 mΩcm, and the film thickness is 20 to 100 nm.

次に、図１０（ｅ）及び図１１（ｅ）に示すように、導電層１０７’（上部電極１０７）を形成する工程において、第１の抵抗変化層１０６ａ’上に、パターニング後に上部電極１０７となる貴金属（白金、イリジウム、パラジウムなど）で構成される導電層１０７’を形成する。   Next, as shown in FIGS. 10E and 11E, in the step of forming the conductive layer 107 ′ (upper electrode 107), the upper electrode 107 after patterning is formed on the first variable resistance layer 106a ′. A conductive layer 107 ′ made of a noble metal (platinum, iridium, palladium, or the like) is formed.

次に、図１０（ｆ）及び図１１（ｆ）に示すように、抵抗変化素子を形成する工程において、所望のマスクを用いて、導電層１０５”、第２の抵抗変化層１０６ｂ’、第１の抵抗変化層１０６ａ’及び導電層１０７’をパターニングして、第２の抵抗変化層１０６ｂ、第１の抵抗変化層１０６ａの積層で構成される抵抗変化層１０６を下部電極１０５、上部電極１０７で挟持した抵抗変化素子を形成する。   Next, as shown in FIGS. 10F and 11F, in the step of forming the resistance change element, the conductive layer 105 ″, the second resistance change layer 106b ′, The first resistance change layer 106a ′ and the conductive layer 107 ′ are patterned to form the resistance change layer 106 formed by stacking the second resistance change layer 106b and the first resistance change layer 106a as the lower electrode 105 and the upper electrode 107. A resistance change element sandwiched between the two is formed.

最後に、図１０（ｇ）に示すように、抵抗変化素子を被覆して、第２の層間絶縁層１０８（膜厚：５００〜１０００ｎｍ）が形成され、第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶装置３０が完成する。   Finally, as shown in FIG. 10G, the second interlayer insulating layer 108 (film thickness: 500 to 1000 nm) is formed so as to cover the variable resistance element, and the second contact hole 109 and the second contact hole 109 are formed. Contact plug 110 is formed. Thereafter, the second contact plug 110 is covered to form the second wiring 111, whereby the nonvolatile memory device 30 is completed.

以上の製造方法とすることにより、下部電極１０５の段差形状を反映して、その段差１０５ｓ上の第２の抵抗変化層１０６ｂに屈曲部１０６ｂｓを安定に形成することができ、その屈曲部１０６ｂｓを起点に、低い電圧でもブレイク現象を生じることができる。また、段差形状は意図的に制御されて形成できるので、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｓの形状が安定することで、ブレイク電圧のばらつきも増加しない。よって、ブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   With the above manufacturing method, the bent portion 106bs can be stably formed in the second resistance change layer 106b on the step 105s, reflecting the step shape of the lower electrode 105, and the bent portion 106bs can be formed. The break phenomenon can occur even at a low voltage at the starting point. Further, since the step shape can be intentionally controlled and formed, the shape of the bent portion 106bs of the second resistance change layer 106b is stabilized, and the variation in the break voltage does not increase. Therefore, it is possible to achieve both lowering of the break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

（実施の形態４）
［装置の構成］
図１２（ａ）は、本発明の実施の形態４における不揮発性記憶装置４０の断面図、図１２（ｂ）はそのうちの下部電極１０５の表面の平面図である。図１２において、図９と同じ構成要素については同じ符号を用い、説明を省略する。 (Embodiment 4)
[Device configuration]
12A is a cross-sectional view of the nonvolatile memory device 40 according to Embodiment 4 of the present invention, and FIG. 12B is a plan view of the surface of the lower electrode 105 among them. 12, the same components as those in FIG. 9 are denoted by the same reference numerals, and description thereof is omitted.

図１２（ａ）および図１２（ｂ）に示すように、本実施の形態４の不揮発性記憶装置４０と、実施の形態３の不揮発性記憶装置３０との違いは、下部電極１０５に形成された段差の形状に違いがある。不揮発性記憶装置３０においては、下部電極１０５の表面に形成された段差１０５ｓはライン状であるのに対し、不揮発性記憶装置４０においては、リング状の段差１０５ｔ（高さ１〜３０ｎｍ、長さ２５０ｎｍ×４＝１０００ｎｍ）、言い換えると凹部が形成されている。よって、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｔもリング状となる。本実施形態では、一つの抵抗変化素子の中に、ライン状の段差パターンに比べて、より長く段差パターンを形成することができるので、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｔの領域を拡大でき、ブレイクと起点となる領域が増加することで、よりブレイク電圧の低電圧化が可能になる。   As shown in FIG. 12A and FIG. 12B, the difference between the nonvolatile memory device 40 of the fourth embodiment and the nonvolatile memory device 30 of the third embodiment is formed in the lower electrode 105. There are differences in the shape of the steps. In the nonvolatile memory device 30, the step 105 s formed on the surface of the lower electrode 105 has a line shape, whereas in the nonvolatile memory device 40, the ring-shaped step 105 t (height 1 to 30 nm, length) 250 nm × 4 = 1000 nm), in other words, a recess is formed. Therefore, the bent portion 106bt of the second resistance change layer 106b also has a ring shape. In the present embodiment, since the step pattern can be formed in one variable resistance element longer than the line-shaped step pattern, the region of the bent portion 106bt of the second variable resistance layer 106b is enlarged. In addition, since the break and starting region increases, the break voltage can be further reduced.

段差１０５ｔは、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０（第１のコンタクトホール１０３及び第２のコンタクトホール１０９）で挟まれるように位置し、下部電極１０５と第２の抵抗変化層１０６ｂとの界面において高さの変化を生じさせる部分である。段差１０５ｔは、下部電極１０５と第２の抵抗変化層１０６ｂとの境界面となる内の第１主面とこれより高さの低い第２主面とをつなぐ側面から構成される。この側面は例えば第１主面及び第２主面のいずれか一つ又は全部に対して９０°をなすように形成される。   The step 105t is located so as to be sandwiched between the first contact plug 104 and the second contact plug 110 (the first contact hole 103 and the second contact hole 109), and the lower electrode 105 and the second resistance change layer. This is a portion that causes a change in height at the interface with 106b. The step 105t includes a side surface that connects a first main surface that is a boundary surface between the lower electrode 105 and the second variable resistance layer 106b and a second main surface that is lower than the first main surface. For example, the side surface is formed so as to form 90 ° with respect to any one or all of the first main surface and the second main surface.

段差１０５ｔは、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂの界面において、平坦度が急激に変化する変曲点、言い換えると平坦度の連続性が途切れる点を含む部分である。段差１０５ｔは、下部電極１０５及び第２の抵抗変化層１０６ｂを上方又は下方からみたとき（上部電極１０７又は下部電極１０５が設けられる側からみたとき）、リング状に配置されている。リング状の段差１０５ｔの中心が、第１のコンタクトホール１０３及び第２のコンタクトホール１０９の径方向の略中央に形成されることが好ましい。   The step 105t is a portion including an inflection point at which the flatness changes abruptly at the interface between the first resistance change layer 106a and the second resistance change layer 106b, in other words, a point at which the continuity of flatness is interrupted. The step 105t is arranged in a ring shape when the lower electrode 105 and the second variable resistance layer 106b are viewed from above or below (from the side where the upper electrode 107 or the lower electrode 105 is provided). It is preferable that the center of the ring-shaped step 105t is formed at the approximate center in the radial direction of the first contact hole 103 and the second contact hole 109.

屈曲部１０６ｂｔは、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０（第１のコンタクトホール１０３及び第２のコンタクトホール１０９）で挟まれるように位置し、断面図において第１の抵抗変化層１０６ａ及び第２の抵抗変化層１０６ｂの積層方向に屈曲する第２の抵抗変化層１０６ｂの一部分から構成される。屈曲部１０６ｂｔは、段差１０５ｔに沿って設けられ、段差１０５ｔの側面上の部分から構成される。   The bent portion 106bt is positioned so as to be sandwiched between the first contact plug 104 and the second contact plug 110 (the first contact hole 103 and the second contact hole 109). The second resistance change layer 106b is bent in the stacking direction of the 106a and the second resistance change layer 106b. The bent portion 106bt is provided along the step 105t, and is configured by a portion on the side surface of the step 105t.

かかる構成によれば、下部電極１０５の段差形状を反映して、その段差１０５ｔ上の第２の抵抗変化層１０６ｂに屈曲部１０６ｂｔが形成されるので、その屈曲部１０６ｂｔを起点に、低い電圧でもブレイク現象を生じることができる。また段差形状は意図的に制御されて形成されるので、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｔの形状が安定することで、ブレイク電圧のばらつきも増加しない。ここでは、リング状の段差１０５ｔが１つだけ形成されているが、複数形成してもかまわない。複数形成した場合には、ブレイクの起点となる領域が拡大できる点で効果がある。以上により、ブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   According to such a configuration, since the bent portion 106bt is formed in the second resistance change layer 106b on the step 105t reflecting the step shape of the lower electrode 105, the bent portion 106bt is used as a starting point even at a low voltage. Break phenomenon can occur. Further, since the step shape is intentionally controlled, the shape of the bent portion 106bt of the second resistance change layer 106b is stabilized, and the variation in the break voltage does not increase. Here, only one ring-shaped step 105t is formed, but a plurality of steps may be formed. When a plurality of layers are formed, there is an effect in that the region that is the starting point of the break can be expanded. As described above, it is possible to achieve both reduction of the break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

［製造方法］
図１３（ａ）から（ｇ）は本発明の実施の形態４における不揮発性記憶装置４０の要部の製造方法を示す断面図である。また、図１４（ａ）から（ｆ）は、図１３（ａ）から（ｆ）の工程に相当した、不揮発性記憶装置４０を上方から見た平面図である。これらを用いて、本実施の形態４の不揮発性記憶装置４０の要部の製造方法について説明する。また、図１３（ａ）以前の工程は、図２（ａ）〜（ｆ）と同様であるので、説明を省略する。 [Production method]
13 (a) to 13 (g) are cross-sectional views illustrating a method of manufacturing the main part of the nonvolatile memory device 40 according to Embodiment 4 of the present invention. FIGS. 14A to 14F are plan views of the nonvolatile memory device 40 as viewed from above, corresponding to the steps of FIGS. 13A to 13F. The manufacturing method of the principal part of the non-volatile memory device 40 of this Embodiment 4 is demonstrated using these. Moreover, since the process before FIG. 13A is the same as that of FIG. 2A-FIG.

図１３（ａ）及び図１４（ａ）に示すように、導電層１０５”（下部電極１０５）を形成する工程において、化学的機械研磨法（ＣＭＰ法）を用いてウエハ全面を平坦化研磨し、パターニング後に下部電極１０５となる導電層１０５”（膜厚：２０〜１００ｎｍ）を形成する。   As shown in FIGS. 13A and 14A, in the step of forming the conductive layer 105 ″ (lower electrode 105), the entire surface of the wafer is planarized and polished using a chemical mechanical polishing method (CMP method). Then, a conductive layer 105 ″ (film thickness: 20 to 100 nm) to be the lower electrode 105 after patterning is formed.

次に、図１３（ｂ）及び図１４（ｂ）に示すように、導電層１０５”（下部電極１０５）に段差１０５ｔを形成する工程において、所望のマスクを用いて、後の抵抗変化素子の形成時に必ず１つのリング状の段差１０５ｔが含まれるように、リング形状の段差１０５ｔ（高さ：１〜３０ｎｍ）を導電層１０５”表面に形成する。下部電極１０５にエッチングダメージを発生させないために、Ａｒなどの不活性ガスをエッチングガスとして使用するのが好ましい。   Next, as shown in FIGS. 13B and 14B, in the step of forming the step 105t in the conductive layer 105 ″ (lower electrode 105), a desired mask is used to form the subsequent resistance change element. A ring-shaped step 105t (height: 1 to 30 nm) is formed on the surface of the conductive layer 105 ″ so that one ring-shaped step 105t is always included in the formation. In order not to cause etching damage to the lower electrode 105, it is preferable to use an inert gas such as Ar as an etching gas.

図１５に、タンタル窒化物で構成される導電層１０５”（下部電極１０５）にリング状の段差１０５ｔを形成した直後のＳＥＭ像による断面図を示す。レジストマスクを用いて、高さ２０ｎｍ、リング直径２５０ｎｍのリング状の段差１０５ｔが形成されていることが分かる。   FIG. 15 shows a cross-sectional view of an SEM image immediately after forming a ring-shaped step 105t on the conductive layer 105 ″ (lower electrode 105) made of tantalum nitride. Using a resist mask, the ring height is 20 nm. It can be seen that a ring-shaped step 105t having a diameter of 250 nm is formed.

次に、図１３（ｃ）及び図１４（ｃ）に示すように、第２の抵抗変化層１０６ｂ’を形成する工程において、導電層１０５”上に、酸素含有率が第１の抵抗変化層１０６ａ’より高い第２の抵抗変化層１０６ｂ’を形成する。ここでは、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で第２の抵抗変化層１０６ｂ’を形成した。その酸素含有率は、６７〜７１ａｔｍ％、その抵抗率は１０７ｍΩｃｍ以上、膜厚は２〜１０ｎｍである。ここでは、下地の段差１０５ｔの高さ（凹部の深さ）に応じて、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｔの膜厚（導電層１０５”の凹部の側壁上の膜厚）を薄く調整することが可能であり、局所的に薄膜部位を安定に形成することができる。また、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｔにおいてはその平坦部に比べて、膜質が疎になる傾向にあり、ブレイクしやすい膜を実現することができる。以上の工程では、反応性スパッタを用いて抵抗変化層を形成したが、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよいし、ＣＶＤ法を用いて抵抗変化層を形成してもよい。 Next, as shown in FIG. 13C and FIG. 14C, in the step of forming the second resistance change layer 106b ′, the oxygen content rate is the first resistance change layer on the conductive layer 105 ″. A second variable resistance layer 106b ′ higher than 106a ′ is formed, in which the second variable resistance layer 106b ′ is formed by a reactive sputtering method in which a tantalum target is sputtered in an oxygen gas atmosphere. Is 67 to 71 atm%, the resistivity is 10 7 mΩcm or more, and the film thickness is 2 to 10 nm, where the second resistance change depends on the height of the step 105 t (the depth of the recess). The thickness of the bent portion 106bt of the layer 106b ′ (the thickness on the side wall of the concave portion of the conductive layer 105 ″) can be adjusted to be thin, and the thin film portion can be stably formed locally. In addition, the bent portion 106bt of the second resistance change layer 106b ′ has a tendency that the film quality is sparse compared to the flat portion, and a film that is easily broken can be realized. In the above steps, the variable resistance layer is formed by using reactive sputtering. However, a reactive sputtering method in which a tantalum oxide target is sputtered in an oxygen gas atmosphere may be used, or a variable resistance layer may be formed by using a CVD method. May be formed.

次に、図１３（ｄ）及び図１４（ｄ）に示すように、第１の抵抗変化層１０６ａ’を形成する工程において、第２の抵抗変化層１０６ｂ’上に、遷移金属酸化物で構成される第１の抵抗変化層１０６ａ’を形成する。先と同様に、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で第１の抵抗変化層１０６ａ’を形成した。その酸素含有率としては、５０〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍ、膜厚は２０〜１００ｎｍである。   Next, as shown in FIGS. 13D and 14D, in the step of forming the first variable resistance layer 106a ′, the second variable resistance layer 106b ′ is formed of a transition metal oxide. The first variable resistance layer 106a ′ is formed. As before, the first variable resistance layer 106a 'was formed by a so-called reactive sputtering method in which a tantalum target was sputtered in an argon and oxygen gas atmosphere. The oxygen content is 50 to 65 atm%, the resistivity is 2 to 50 mΩcm, and the film thickness is 20 to 100 nm.

次に、図１３（ｅ）及び図１４（ｅ）に示すように、導電層１０７’（上部電極１０７）を形成する工程において、第１の抵抗変化層１０６ａ’上に、パターニング後に上部電極１０７となる貴金属（白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など）で構成される導電層１０７’を形成する。   Next, as shown in FIGS. 13E and 14E, in the step of forming the conductive layer 107 ′ (upper electrode 107), the upper electrode 107 after patterning is formed on the first variable resistance layer 106a ′. A conductive layer 107 ′ made of a noble metal (platinum (Pt), iridium (Ir), palladium (Pd), etc.) is formed.

次に、図１３（ｆ）及び図１４（ｆ）に示すように、抵抗変化素子を形成する工程において、所望のマスクを用いて、導電層１０５”、第２の抵抗変化層１０６ｂ’、第１の抵抗変化層１０６ａ’及び導電層１０７’をパターニングして、第２の抵抗変化層１０６ｂ、第１の抵抗変化層１０６ａの積層で構成される抵抗変化層１０６を下部電極１０５、上部電極１０７で挟持した抵抗変化素子を形成する。実施の形態３のように、ライン形状の段差１０５ｓの場合は、段差１０５ｓを軸として左右でエッチング体積が異なり、エッチング残り、エッチング過剰による下地掘れが懸念されるが、リング状の段差１０５ｔは抵抗変化素子の内部に含まれているので、エッチング対象物となる導電層１０５”の体積は変わらない。即ち、エッチング残り、エッチング過剰による下地掘れが発生しにくく製造歩留を向上することができる。   Next, as shown in FIGS. 13F and 14F, in the process of forming the resistance change element, the conductive layer 105 ″, the second resistance change layer 106b ′, The first resistance change layer 106a ′ and the conductive layer 107 ′ are patterned to form the resistance change layer 106 formed by stacking the second resistance change layer 106b and the first resistance change layer 106a as the lower electrode 105 and the upper electrode 107. In the case of the line-shaped step 105s as in the third embodiment, the etching volume differs on the left and right with the step 105s as the axis, and there is a concern that the etching may be left behind or the base may be dug due to excessive etching. However, since the ring-shaped step 105t is included in the variable resistance element, the volume of the conductive layer 105 ″ that is the etching target does not change. That is, it is difficult to cause etching residue and base excavation due to excessive etching, and the manufacturing yield can be improved.

最後に、図１３（ｇ）に示すように、抵抗変化素子を被覆して、第２の層間絶縁層１０８（膜厚：５００〜１０００ｎｍ）が形成され、第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶装置４０が完成する。   Finally, as shown in FIG. 13G, the second interlayer insulating layer 108 (film thickness: 500 to 1000 nm) is formed so as to cover the variable resistance element, and the second contact hole 109 and the second contact hole 109 are formed. Contact plug 110 is formed. Thereafter, the second contact plug 110 is covered to form the second wiring 111, whereby the nonvolatile memory device 40 is completed.

以上の製造方法とすることにより、下部電極１０５の段差形状を反映して、その段差１０５ｔ上の第２の抵抗変化層１０６ｂに屈曲部１０６ｂｔを安定に形成することができ、その屈曲部１０６ｂｔを起点に、低い電圧でもブレイク現象を生じることができる。また、段差形状は意図的に制御されて形成できるので、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｔの形状が安定することで、ブレイク電圧のばらつきも増加しない。よって、ブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   By adopting the above manufacturing method, the bent portion 106bt can be stably formed in the second resistance change layer 106b on the step 105t, reflecting the step shape of the lower electrode 105, and the bent portion 106bt is formed. The break phenomenon can occur even at a low voltage at the starting point. In addition, since the step shape can be intentionally controlled, the shape of the bent portion 106bt of the second resistance change layer 106b is stabilized, so that the variation in the break voltage does not increase. Therefore, it is possible to achieve both lowering of the break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

（実施の形態５）
［装置の構成］
図１６（ａ）は、本発明の実施の形態５における不揮発性記憶装置４１の断面図、図１６（ｂ）はそのうちの第１の抵抗変化層１０６ａの平面図、図１６（ｃ）は第１の抵抗変化層１０６ａの斜視図である。図１６において、図１と同じ構成要素については同じ符号を用い、説明を省略する。 (Embodiment 5)
[Device configuration]
FIG. 16A is a cross-sectional view of the nonvolatile memory device 41 according to Embodiment 5 of the present invention, FIG. 16B is a plan view of the first resistance change layer 106a, and FIG. It is a perspective view of 1 resistance change layer 106a. In FIG. 16, the same components as those in FIG.

図１６（ａ）、図１６（ｂ）及び図１６（ｃ）に示すように、本実施の形態５の不揮発性記憶装置４１と、実施の形態１の不揮発性記憶装置１０との違いは、第１の抵抗変化層１０６ａに形成された段差の形状にある。具体的には、不揮発性記憶装置１０においては、第１の抵抗変化層１０６ａの表面に形成された段差１０６ａｘはライン状の１本であるのに対し、不揮発性記憶装置４１においては、第１の抵抗変化層１０６ａの表面に形成された段差１０６ａｘ１と段差１０６ａｘ２のライン状の段差が複数（２本）形成され、素子の中央部において、複数の段差が交わって交点が形成されている。この交点を中心にして、第１の抵抗変化層１０６ａは４つの領域に区分されている。第１の抵抗変化層１０６ａの左奥の領域を基準とすると、段差量としては、第１の抵抗変化層１０６ａの左手前の平面領域との差は１０ｎｍ、右奥の平面領域との差は１０ｎｍ、右手前の平面領域との差は２０ｎｍとなっている。   As shown in FIGS. 16A, 16B, and 16C, the difference between the nonvolatile memory device 41 of the fifth embodiment and the nonvolatile memory device 10 of the first embodiment is as follows. It is in the shape of a step formed in the first resistance change layer 106a. Specifically, in the nonvolatile memory device 10, the step 106 ax formed on the surface of the first resistance change layer 106 a is a single line, whereas in the nonvolatile memory device 41, A plurality of (two) line-shaped steps 106 a x 1 and 106 ax 2 are formed on the surface of the resistance change layer 106 a, and a plurality of steps intersect at the center of the element to form an intersection. The first resistance change layer 106a is divided into four regions around this intersection. When the region at the back left of the first resistance change layer 106a is used as a reference, the difference in level from the left front plane region of the first resistance change layer 106a is 10 nm, and the difference from the right back plane region is The difference from the planar area of 10 nm and the right front is 20 nm.

段差１０６ａｘ１及び１０６ａｘ２は、それぞれ第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０（第１のコンタクトホール１０３及び第２のコンタクトホール１０９）で挟まれるように位置し、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂとの界面において高さの変化を生じさせる部分である。段差１０６ａｘ１及び１０６ａｘ２は、それぞれ、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂとの境界面となる第１主面とこれより高さの低い第２主面とをつなぐ側面から構成される。この側面は例えば第１主面及び第２主面の一方又は両方に対して９０°をなすように形成される。   The steps 106ax1 and 106ax2 are positioned so as to be sandwiched between the first contact plug 104 and the second contact plug 110 (the first contact hole 103 and the second contact hole 109), respectively, and the first resistance change layer 106a. This is a portion that causes a change in height at the interface between the second resistance change layer 106b and the second resistance change layer 106b. The steps 106ax1 and 106ax2 are respectively configured from side surfaces that connect a first main surface that is a boundary surface between the first resistance change layer 106a and the second resistance change layer 106b and a second main surface that is lower than the first main surface. Is done. For example, the side surface is formed so as to form 90 ° with respect to one or both of the first main surface and the second main surface.

段差１０６ａｘ１、１０６ａｘ２は、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂの界面において、平坦度が急激に変化する変曲点、言い換えると平坦度の連続性が途切れる点を含む部分である。段差１０６ａｘ１及び１０６ａｘ２は、第１の抵抗変化層１０６ａ及び第２の抵抗変化層１０６ｂを上方又は下方からみたとき（上部電極１０７又は下部電極１０５が設けられる側からみたとき）、それぞれがライン状に配置されており、十字状に交差している。段差１０６ａｘ１及び１０６ａｘ２は、第１のコンタクトホール１０３及び第２のコンタクトホール１０９の径方向の略中央に形成されることが好ましい。   The steps 106ax1 and 106ax2 are portions including an inflection point at which the flatness rapidly changes at the interface between the first resistance change layer 106a and the second resistance change layer 106b, in other words, a point at which the flatness continuity is interrupted. is there. The steps 106ax1 and 106ax2 are linear when the first variable resistance layer 106a and the second variable resistance layer 106b are viewed from above or below (when viewed from the side where the upper electrode 107 or the lower electrode 105 is provided). They are arranged and intersect in a cross shape. The steps 106ax1 and 106ax2 are preferably formed at substantially the center in the radial direction of the first contact hole 103 and the second contact hole 109.

屈曲部１０６ｂｘは、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０（第１のコンタクトホール１０３及び第２のコンタクトホール１０９）で挟まれるように位置し、断面図において第２の抵抗変化層１０６ｂの積層方向に屈曲する第２の抵抗変化層１０６ｂの一部分である。屈曲部１０６ｂｘは、段差１０６ａｘ１、１０６ａｘ２に沿って設けられる。   The bent portion 106bx is located so as to be sandwiched between the first contact plug 104 and the second contact plug 110 (the first contact hole 103 and the second contact hole 109). It is a part of the second resistance change layer 106b bent in the stacking direction of 106b. The bent portion 106bx is provided along the steps 106ax1 and 106ax2.

かかる構成によれば、第１の抵抗変化層１０６ａの段差１０６ａｘ１及び１０６ａｘ２の交点上に、第２の抵抗変化層１０６ｂの最大の屈曲部１０６ｂｘが形成されるので、その屈曲部１０６ｂｘを起点に、低い電圧でもブレイク現象を生じることができる。また、この交点に電界が集中しやすくなり、ブレイクの箇所を固定できる。よって、抵抗変化素子の端部から離れた抵抗変化素子の中央部に交点を配置することで、エッチングダメージや層膜絶縁膜などによる酸化領域の影響の少ない部分にフィラメントを形成することができる。以上より、抵抗変化特性のばらつきが極めて少なくなるので、ビットばらつきが少なく、製造歩留が良好な不揮発性記憶装置を実現することができる。   According to this configuration, the maximum bent portion 106bx of the second resistance change layer 106b is formed on the intersection of the steps 106ax1 and 106ax2 of the first resistance change layer 106a. A break phenomenon can occur even at a low voltage. In addition, the electric field tends to concentrate at the intersection, and the break location can be fixed. Therefore, by arranging the intersection at the central portion of the variable resistance element that is remote from the end of the variable resistance element, a filament can be formed in a portion where the influence of the oxidized region due to etching damage or the layer film insulating film is small. As described above, since the variation in resistance change characteristics is extremely small, a nonvolatile memory device with a small bit variation and a good manufacturing yield can be realized.

［製造方法］
図１７（ａ）から（ｇ）は本発明の実施の形態５における不揮発性記憶装置４１の要部の製造方法を示す断面図である。また、図１８（ａ）から（ｃ）においては、第１の抵抗変化層１０６ａ’の斜視図も示した。これらを用いて、本実施の形態５の不揮発性記憶装置４１の要部の製造方法について説明する。また、図１７（ａ）以前の工程は、図２（ａ）〜（ｇ）と同様であるので、説明を省略する。 [Production method]
17 (a) to 17 (g) are cross-sectional views illustrating a method for manufacturing the main part of the nonvolatile memory device 41 according to Embodiment 5 of the present invention. 18A to 18C also show perspective views of the first resistance change layer 106a ′. The manufacturing method of the principal part of the non-volatile memory device 41 of this Embodiment 5 is demonstrated using these. Moreover, since the process before FIG. 17A is the same as that of FIGS. 2A to 2G, the description is omitted.

図１７（ａ）及び図１８（ａ）に示すように、第１の抵抗変化層１０６ａ’を形成する工程において、導電層１０５”上に、遷移金属酸化物で構成される第１の抵抗変化層１０６ａ’を形成する。ここでは、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で第１の抵抗変化層１０６ａ’を形成した。その酸素含有率としては、５０〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍ、膜厚は２０〜１００ｎｍである。   As shown in FIGS. 17A and 18A, in the step of forming the first variable resistance layer 106a ′, the first variable resistance composed of the transition metal oxide is formed on the conductive layer 105 ″. Here, the first variable resistance layer 106a ′ is formed by a so-called reactive sputtering method in which a tantalum target is sputtered in an atmosphere of argon and oxygen gas, and the oxygen content is 50%. -65 atm%, its resistivity is 2-50 mΩcm, and its film thickness is 20-100 nm.

次に、図１７（ｂ）及び図１８（ｂ）に示すように、第１の抵抗変化層１０６ａ’に段差１０６ａｘ１を形成する工程において、所望のマスクを用いて、隣接する抵抗変化素子に跨ってライン形状（図１７の紙面垂直方向に走るライン形状）の段差１０６ａｘ１（高さ：１０ｎｍ）を形成する。   Next, as shown in FIGS. 17B and 18B, in the step of forming the step 106ax1 in the first resistance change layer 106a ′, a desired mask is used to straddle adjacent resistance change elements. A step 106ax1 (height: 10 nm) having a line shape (a line shape running in the direction perpendicular to the paper surface of FIG. 17) is formed.

次に、図１７（ｃ）及び図１８（ｃ）に示すように、第１の抵抗変化層１０６ａ’に段差１０６ａｘ２を形成する工程において、所望のマスクを用いて、段差１０６ａｘ１を横切る方向に（図１７の紙面平行方向に）、ライン形状の段差１０６ａｘ２（高さ：１０ｎｍ）を形成する。これにより、第１の抵抗変化層１０６ａ’の表面に段差１０６ａｘ１と段差１０６ａｘ２のライン状の段差が２本形成され、素子の中央部において、段差が交わって交点が形成される。この交点を中心にして、第１の抵抗変化層１０６ａ’には４つの領域が形成される。第１の抵抗変化層１０６ａ’の左奥の領域を基準とすると、第１の抵抗変化層１０６ａ’の１回エッチングされた左手前の平面領域及び右奥の平面領域とは１０ｎｍの段差、２回エッチングされた右手前の平面領域とは２０ｎｍの段差が生じる。   Next, as shown in FIGS. 17C and 18C, in the step of forming the step 106ax2 in the first variable resistance layer 106a ′, a desired mask is used to cross the step 106ax1 ( A line-shaped step 106ax2 (height: 10 nm) is formed in the direction parallel to the paper surface of FIG. As a result, two line-shaped steps 106ax1 and 106ax2 are formed on the surface of the first resistance change layer 106a ', and an intersection is formed at the center of the element by the steps. Four regions are formed in the first resistance change layer 106a 'around the intersection. When the left back region of the first resistance change layer 106a ′ is used as a reference, the left front plane region and the right back plane region of the first resistance change layer 106a ′ etched once are a step of 10 nm. A step of 20 nm is generated with respect to the planar region on the right front side that is etched twice.

以上の段差１０６ａｘ１及び１０６ａｘ２を形成するエッチングの際には、第１の抵抗変化層１０６ａ’中にエッチングガスに含まれるフッ素（Ｆ）等が入り込んで抵抗変化層の膜質を劣化させるエッチングダメージを発生させないために、Ａｒなどの不活性ガスをエッチングガスとして使用するのが好ましい。また、フッ酸（ＨＦ）等を含有するエッチング液などによるウェットエッチをすることも好ましい。この場合、エッチング液に含まれるフッ素（Ｆ）は抵抗変化層中には入りこまず、抵抗変化層を劣化させることはない。   During etching to form the above steps 106ax1 and 106ax2, etching damage that deteriorates the film quality of the resistance change layer due to the entry of fluorine (F) or the like contained in the etching gas into the first resistance change layer 106a ′. Therefore, it is preferable to use an inert gas such as Ar as an etching gas. It is also preferable to perform wet etching with an etchant containing hydrofluoric acid (HF) or the like. In this case, fluorine (F) contained in the etching solution does not enter the resistance change layer and does not deteriorate the resistance change layer.

次に、図１７（ｄ）に示すように、第２の抵抗変化層１０６ｂ’を形成する工程において、第１の抵抗変化層１０６ａ’上に、酸素含有率が第１の抵抗変化層１０６ａ’より高い第２の抵抗変化層１０６ｂ’を形成する。第１の抵抗変化層１０６ａ’と同様にして、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で第２の抵抗変化層１０６ｂ’を形成した。その酸素含有率は、６７〜７１ａｔｍ％、その抵抗率は１０７ｍΩｃｍ以上、膜厚は２〜１０ｎｍである。第１の抵抗変化層１０６ａ’の表面の段差１０６ａｘ１及び１０６ａｘ２上には、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｘが形成される。ここでは、下地の段差１０６ａｘ１及び１０６ａｘ２の高さに応じて、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｘの膜厚（段差１０６ａｘ１及び１０６ａｘ２の側壁上の膜厚）を薄く調整することが可能であり、局所的に薄膜部位を安定に形成することができる。また、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｘにおいてはその平坦部に比べて、膜質が疎になる傾向にあり、ブレイクしやすい膜を実現することができる。以上の工程では、反応性スパッタを用いて抵抗変化層を形成したが、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよいし、酸素を含む雰囲気中でプラズマ酸化して抵抗変化層を形成してもよい。 Next, as shown in FIG. 17D, in the step of forming the second resistance change layer 106b ′, the oxygen content is on the first resistance change layer 106a ′. A higher second variable resistance layer 106b ′ is formed. Similarly to the first variable resistance layer 106a ′, the second variable resistance layer 106b ′ was formed by a reactive sputtering method in which a tantalum target was sputtered in an oxygen gas atmosphere. The oxygen content is 67 to 71 atm%, the resistivity is 10 7 mΩcm or more, and the film thickness is 2 to 10 nm. A bent portion 106bx of the second resistance change layer 106b 'is formed on the steps 106ax1 and 106ax2 on the surface of the first resistance change layer 106a'. Here, the film thickness of the bent portion 106bx of the second resistance change layer 106b ′ (the film thickness on the side walls of the steps 106ax1 and 106ax2) can be thinly adjusted in accordance with the height of the underlying steps 106ax1 and 106ax2. Therefore, the thin film portion can be stably formed locally. In addition, the bent portion 106bx of the second variable resistance layer 106b ′ tends to have a poorer film quality than the flat portion, and a film that is easy to break can be realized. In the above steps, the variable resistance layer is formed by using reactive sputtering. However, a reactive sputtering method in which a tantalum oxide target is sputtered in an oxygen gas atmosphere may be used, or plasma oxidation may be performed in an atmosphere containing oxygen. Thus, a resistance change layer may be formed.

次に、図１７（ｅ）に示すように、導電層１０７’（上部電極１０７）を形成する工程において、第２の抵抗変化層１０６ｂ’上に、パターニング後に上部電極１０７となる貴金属（白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など）で構成される導電層１０７’を形成する。   Next, as shown in FIG. 17E, in the step of forming the conductive layer 107 ′ (upper electrode 107), a noble metal (platinum (platinum)) that becomes the upper electrode 107 after patterning is formed on the second resistance change layer 106b ′. Pt), iridium (Ir), palladium (Pd), and the like are formed.

次に、図１７（ｆ）に示すように、抵抗変化素子を形成する工程において、所望のマスクを用いて、導電層１０５”、第１の抵抗変化層１０６ａ’、第２の抵抗変化層１０６ｂ’及び導電層１０７’をパターニングして、第１の抵抗変化層１０６ａ、第２の抵抗変化層１０６ｂの積層で構成される抵抗変化層１０６を下部電極１０５、上部電極１０７で挟持した抵抗変化素子を形成する。   Next, as shown in FIG. 17F, in the step of forming the variable resistance element, the conductive layer 105 ″, the first variable resistance layer 106a ′, and the second variable resistance layer 106b are used using a desired mask. A variable resistance element in which the variable resistance layer 106 formed by stacking the first variable resistance layer 106 a and the second variable resistance layer 106 b is sandwiched between the lower electrode 105 and the upper electrode 107 by patterning the “and conductive layer 107”. Form.

最後に、図１７（ｇ）に示すように、抵抗変化素子を被覆して、第２の層間絶縁層１０８（膜厚：５００〜１０００ｎｍ）が形成され、第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶装置４１が完成する。   Finally, as shown in FIG. 17G, the second interlayer insulating layer 108 (film thickness: 500 to 1000 nm) is formed so as to cover the variable resistance element, and the second contact hole 109 and the second contact hole 109 are formed. Contact plug 110 is formed. Thereafter, the second contact plug 110 is covered to form the second wiring 111, whereby the nonvolatile memory device 41 is completed.

以上の製造方法とすることにより、第１の抵抗変化層１０６ａ表面の複数の段差の形状を利用して、その段差の交わった交点上に形成する第２の抵抗変化層１０６ｂに電界集中がしやすい領域を意図的に形成することができる。この交点を抵抗変化素子の端部から離れた抵抗変化素子の中央部に配置することで、エッチングダメージや層膜絶縁膜などによる酸化領域の影響の少ない部分にフィラメントを形成することができる。よって、抵抗変化特性のばらつきが極めて少なくなるので、ビットばらつきが少なく、製造歩留が良好な不揮発性記憶装置を実現することができる。   By using the above manufacturing method, the electric field concentration is generated in the second resistance change layer 106b formed on the intersection of the steps using the shape of the plurality of steps on the surface of the first resistance change layer 106a. An easy region can be intentionally formed. By disposing the intersection at the central portion of the variable resistance element that is remote from the end of the variable resistance element, a filament can be formed in a portion that is less affected by the oxidation region due to etching damage or a layer film insulating film. Therefore, variation in resistance change characteristics is extremely small, and thus a nonvolatile memory device with little bit variation and good manufacturing yield can be realized.

なお、本実施の形態において、段差１０６ａｘ１と段差１０６ａｘ２はライン状であるとしたが、リング状であってもよい。また、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂが上下逆に配置されてもよい。つまり、下部電極１０５と第２の抵抗変化層１０６ｂとの界面に段差１０６ａｘ１及び１０６ａｘ２が形成され、第２の抵抗変化層１０６ｂは段差１０６ａｘ１及び１０６ａｘ２を被覆して形成されかつ段差１０６ａｘ１及び１０６ａｘ２の交点上に屈曲部１０６ｂｘを有してもよい。   In the present embodiment, the steps 106ax1 and 106ax2 are formed in a line shape, but may be formed in a ring shape. Further, the first variable resistance layer 106a and the second variable resistance layer 106b may be disposed upside down. That is, steps 106ax1 and 106ax2 are formed at the interface between the lower electrode 105 and the second resistance change layer 106b, the second resistance change layer 106b is formed to cover the steps 106ax1 and 106ax2, and the intersection of the steps 106ax1 and 106ax2. You may have the bending part 106bx on the top.

（実施の形態６）
［装置の構成］
図１９（ａ）は、本発明の実施の形態６における不揮発性記憶装置４２の断面図、図１９（ｂ）はそのうちの第１の抵抗変化層１０６ａの平面図である。図１９において、図１と同じ構成要素については同じ符号を用い、説明を省略する。 (Embodiment 6)
[Device configuration]
FIG. 19A is a cross-sectional view of the nonvolatile memory device 42 according to Embodiment 6 of the present invention, and FIG. 19B is a plan view of the first variable resistance layer 106a. In FIG. 19, the same components as those in FIG.

図１９（ａ）及び図１９（ｂ）に示すように、本実施の形態６の不揮発性記憶装置４２と、実施の形態２の不揮発性記憶装置２０との違いは、第２の抵抗変化層１０６ｂの厚膜部と薄膜部の差がより大きくなるようにリング状の段差形状を工夫した点にある。不揮発性記憶装置２０においては、リング状の段差１０６ａｙは、第１の抵抗変化層１０６ａの表面に形成されているのに対し、不揮発性記憶装置４２においては、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂ１の積層構造の表面に、リング状の段差１０６ａｚ、言い換えると凹部を形成した点である。リング状の段差１０６ａｚは、第１の抵抗変化層１０６ａ及び第２の抵抗変化層１０６ｂ１の一部を除去して形成されている。更に、このリング状の段差１０６ａｚを被覆して、第２の抵抗変化層１０６ｂ２が積み増しされている。以上により、不揮発性記憶装置２０においては、第２の抵抗変化層１０６ｂの局所的な膜厚差は、リング状の段差１０６ａｚで生じる第２の抵抗変化層１０６ｂの段差被覆性によるものであり小さいが、不揮発性記憶装置４２においては、第２の抵抗変化層１０６ｂ２形成時に、第２の抵抗変化層１０６ｂ１が、リング状の段差１０６ａｚ以外の領域に残存しているので、その膜厚分だけ、第２の抵抗変化層１０６ｂの膜厚差は大きくなっている。   As shown in FIGS. 19A and 19B, the difference between the nonvolatile memory device 42 of the sixth embodiment and the nonvolatile memory device 20 of the second embodiment is the second resistance change layer. The ring-shaped step shape is devised so that the difference between the thick film portion and the thin film portion of 106b becomes larger. In the nonvolatile memory device 20, the ring-shaped step 106 ay is formed on the surface of the first resistance change layer 106 a, whereas in the nonvolatile memory device 42, the first resistance change layer 106 a and the first resistance change layer 106 a This is that a ring-shaped step 106az, in other words, a recess is formed on the surface of the laminated structure of the two resistance change layers 106b1. The ring-shaped step 106az is formed by removing a part of the first resistance change layer 106a and the second resistance change layer 106b1. Further, the second resistance change layer 106b2 is stacked to cover the ring-shaped step 106az. As described above, in the nonvolatile memory device 20, the local film thickness difference of the second resistance change layer 106b is small due to the step coverage of the second resistance change layer 106b generated in the ring-shaped step 106az. However, in the nonvolatile memory device 42, when the second variable resistance layer 106b2 is formed, the second variable resistance layer 106b1 remains in a region other than the ring-shaped step 106az, so that the film thickness is The difference in film thickness of the second resistance change layer 106b is large.

段差１０６ａｚは、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０（第１のコンタクトホール１０３及び第２のコンタクトホール１０９）で挟まれるように位置し、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂとの界面において高さの変化を生じさせる部分である。段差１０６ａｚは、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂとの境界面となる第１主面とこれより高さの低い第２主面とをつなぐ側面から構成される。段差１０６ａｚは、この側面が例えば第１主面及び第２主面のいずれか一つ又は全部に対して９０°をなすように形成される。   The step 106az is positioned so as to be sandwiched between the first contact plug 104 and the second contact plug 110 (the first contact hole 103 and the second contact hole 109), and the first resistance change layer 106a and the second resistance plug 106a. This is a portion that causes a change in height at the interface with the resistance change layer 106b. The step 106az is composed of a side surface that connects a first main surface serving as a boundary surface between the first resistance change layer 106a and the second resistance change layer 106b and a second main surface having a lower height. The step 106az is formed such that the side surface forms, for example, 90 ° with respect to any one or all of the first main surface and the second main surface.

段差１０６ａｚは、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂの界面において、平坦度が急激に変化する変曲点、言い換えると平坦度の連続性が途切れる点を含む部分である。段差１０６ａｚは、第１の抵抗変化層１０６ａ及び第２の抵抗変化層１０６を上方又は下方からみたとき（上部電極１０７又は下部電極１０５が設けられる側からみたとき）、リング状に配置されている。リング状の段差１０６ａｚの中心が、第１のコンタクトホール１０３及び第２のコンタクトホール１０９の径方向の略中央に形成されることが好ましい。   The step 106az is a portion including an inflection point at which the flatness changes abruptly at the interface between the first resistance change layer 106a and the second resistance change layer 106b, in other words, a point where the flatness continuity is interrupted. The step 106az is arranged in a ring shape when the first variable resistance layer 106a and the second variable resistance layer 106 are viewed from above or below (when viewed from the side where the upper electrode 107 or the lower electrode 105 is provided). . The center of the ring-shaped step 106az is preferably formed at the approximate center in the radial direction of the first contact hole 103 and the second contact hole 109.

屈曲部１０６ｂｙは、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０（第１のコンタクトホール１０３及び第２のコンタクトホール１０９）で挟まれるように位置し、断面図において第１の抵抗変化層１０６ａ及び第２の抵抗変化層１０６ｂの積層方向に屈曲する第２の抵抗変化層１０６ｂの一部分から構成される。屈曲部１０６ｂｙは、段差１０６ａｚに沿って設けられ、段差１０６ａｚの側面上の部分とから構成される。   The bent portion 106by is located so as to be sandwiched between the first contact plug 104 and the second contact plug 110 (the first contact hole 103 and the second contact hole 109). The second resistance change layer 106b is bent in the stacking direction of the 106a and the second resistance change layer 106b. The bent portion 106by is provided along the step 106az and includes a portion on the side surface of the step 106az.

かかる構成によれば、第２の抵抗変化層１０６ｂに屈曲部１０６ｂｙが形成されるので、その屈曲部１０６ｂｙを起点に、低い電圧でもブレイク現象を生じることができる。また、第２の抵抗変化層１０６ｂ２形成時に、リング状の段差１０６ａｙ以外の領域には、第２の抵抗変化層１０６ｂ１が残存しているので、第２の抵抗変化層１０６ｂの膜厚を大きくし、リーク電流を大幅に低減することができ、より確実にセルに電圧を印加することができ、更なるブレイク電圧の低電圧化も可能である。以上により、ブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   According to such a configuration, since the bent portion 106by is formed in the second resistance change layer 106b, a break phenomenon can be generated even at a low voltage starting from the bent portion 106by. In addition, since the second resistance change layer 106b1 remains in the region other than the ring-shaped step 106ay when the second resistance change layer 106b2 is formed, the thickness of the second resistance change layer 106b is increased. The leakage current can be greatly reduced, the voltage can be more reliably applied to the cell, and the break voltage can be further reduced. As described above, it is possible to achieve both reduction of the break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

［製造方法］
図２０（ａ）から（ｇ）は本発明の実施の形態６における不揮発性記憶装置４２の要部の製造方法を示す断面図である。これを用いて、本実施の形態６の不揮発性記憶装置４２の要部の製造方法について説明する。また、図２０（ａ）以前の工程は、図２（ａ）〜（ｇ）と同様であるので、説明を省略する。 [Production method]
20 (a) to 20 (g) are cross-sectional views showing a method of manufacturing the main part of the nonvolatile memory device 42 according to Embodiment 6 of the present invention. The manufacturing method of the principal part of the non-volatile memory device 42 of this Embodiment 6 is demonstrated using this. Moreover, since the process before FIG. 20A is the same as that of FIGS. 2A to 2G, description thereof will be omitted.

図２０（ａ）に示すように、第１の抵抗変化層１０６ａ’を形成する工程において、導電層１０５”上に、第１の遷移金属酸化物で構成される第１の抵抗変化層１０６ａ’を形成する。ここでは、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で第１の抵抗変化層１０６ａ’を形成した。その酸素含有率としては、５０〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍ、膜厚は２０〜１００ｎｍである。   As shown in FIG. 20A, in the step of forming the first variable resistance layer 106a ′, the first variable resistance layer 106a ′ made of the first transition metal oxide is formed on the conductive layer 105 ″. Here, the first variable resistance layer 106a ′ is formed by a so-called reactive sputtering method in which a tantalum target is sputtered in an atmosphere of argon and oxygen gas, and the oxygen content thereof is 50 to 65 atm%. The resistivity is 2 to 50 mΩcm, and the film thickness is 20 to 100 nm.

次に、図２０（ｂ）に示すように、第２の抵抗変化層１０６ｂ１’を形成する工程において、第１の抵抗変化層１０６ａ’上に、酸素含有率が第１の遷移金属酸化物（第１の抵抗変化層１０６ａ’）の酸素含有率より高い第２の遷移金属酸化物から構成される第２の抵抗変化層１０６ｂ１’を形成する。第１の抵抗変化層１０６ａ’と同様にして、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で形成した。その酸素含有率は、６７〜７１ａｔｍ％、その抵抗率は１０７ｍΩｃｍ以上、膜厚は２〜１０ｎｍである。ここでは、反応性スパッタを用いて抵抗変化層を形成したが、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよいし、酸素を含む雰囲気中でプラズマ酸化して抵抗変化層を形成してもよい。 Next, as illustrated in FIG. 20B, in the step of forming the second resistance change layer 106 b 1 ′, the oxygen content is changed to the first transition metal oxide ( A second variable resistance layer 106b1 ′ composed of a second transition metal oxide having a higher oxygen content than the first variable resistance layer 106a ′) is formed. In the same manner as the first variable resistance layer 106a ′, a tantalum target was formed by a reactive sputtering method in which sputtering is performed in an oxygen gas atmosphere. The oxygen content is 67 to 71 atm%, the resistivity is 10 7 mΩcm or more, and the film thickness is 2 to 10 nm. Here, the resistance change layer is formed using reactive sputtering, but reactive sputtering in which a tantalum oxide target is sputtered in an oxygen gas atmosphere may be used, or plasma oxidation may be performed in an atmosphere containing oxygen. A resistance change layer may be formed.

次に、図２０（ｃ）に示すように、第１の抵抗変化層１０６ａ’と第２の抵抗変化層１０６ｂ１’の積層構造（第２の抵抗変化層１０６ｂ１’の表面）に段差１０６ａｙを形成する工程において、所望のマスクを用いて、後の抵抗変化素子の形成時（第２の抵抗変化層１０６ｂ２’の形成時）に必ず１つのリング状の段差１０６ａｙが含まれるように、リング状の段差１０６ａｙ（高さ：２〜３０ｎｍ）を形成する。この場合には、リング状の段差１０６ａｙにおいては、第２の抵抗変化層１０６ｂ１’が確実に除去されるようにする、つまり、第２の抵抗変化層１０６ｂ１’に第１の抵抗変化層１０６ａ’まで達する貫通孔が形成され、第１の抵抗変化層１０６ａ’の一部が除去されるようにする。また、この際には、第１の抵抗変化層１０６ａ’中にエッチングガスに含まれるフッ素（Ｆ）等が入り込んで抵抗変化層の膜質を劣化させるエッチングダメージを発生させないために、Ａｒなどの不活性ガスをエッチングガスとして使用するのが好ましい。また、フッ酸（ＨＦ）等を含有するエッチング液などによるウェットエッチをすることも好ましい。この場合、エッチング液に含まれるフッ素（Ｆ）は抵抗変化層中には入りこまず、抵抗変化層を劣化させることはない。   Next, as shown in FIG. 20C, a step 106ay is formed in the stacked structure of the first resistance change layer 106a ′ and the second resistance change layer 106b1 ′ (the surface of the second resistance change layer 106b1 ′). In this step, a ring-shaped step 106ay is included by using a desired mask so that a single ring-shaped step 106ay is always included when a subsequent variable resistance element is formed (when the second variable resistance layer 106b2 ′ is formed). A step 106ay (height: 2 to 30 nm) is formed. In this case, the second resistance change layer 106b1 ′ is surely removed in the ring-shaped step 106ay, that is, the first resistance change layer 106a ′ is formed on the second resistance change layer 106b1 ′. Through-holes reaching up to are formed, and part of the first resistance change layer 106a ′ is removed. At this time, since fluorine (F) or the like contained in the etching gas enters the first variable resistance layer 106a ′ and does not cause etching damage that deteriorates the film quality of the variable resistance layer, non-destructive elements such as Ar are used. It is preferable to use an active gas as an etching gas. It is also preferable to perform wet etching with an etchant containing hydrofluoric acid (HF) or the like. In this case, fluorine (F) contained in the etching solution does not enter the resistance change layer and does not deteriorate the resistance change layer.

次に、図２０（ｄ）に示すように、第２の抵抗変化層１０６ｂ２’を形成する工程において、第２の抵抗変化層１０６ｂ１’及び第１の抵抗変化層１０６ａ’のリング状の段差１０６ａｙ上に、酸素含有率が第１の遷移金属酸化物の酸素含有率より高い第２の遷移金属酸化物から構成される第２の抵抗変化層１０６ｂ２’を形成する。つまり、第２の抵抗変化層１０６ｂ１’及び第１の抵抗変化層１０６ａ’上に段差１０６ａｙを被覆して第２の抵抗変化層１０６ｂ２’を更に積み増す。成膜方法は第２の抵抗変化層１０６ｂ１’と同様である。リング状の段差１０６ａｙ上には、第２の抵抗変化層１０６ｂ２’の屈曲部１０６ｂｙが形成される。リング状の段差１０６ａｙ内の第２の抵抗変化層１０６ｂ２’の膜厚に比べて、第２の抵抗変化層１０６ｂ２形成時にリング状の段差１０６ａｙ以外の領域に残存している第２の抵抗変化層１０６ｂ１’の膜厚分だけ、第２の抵抗変化層１０６ｂの膜厚差は大きくなっている。   Next, as shown in FIG. 20D, in the step of forming the second resistance change layer 106b2 ′, the ring-shaped step 106ay between the second resistance change layer 106b1 ′ and the first resistance change layer 106a ′. A second resistance change layer 106b2 ′ composed of a second transition metal oxide having an oxygen content higher than that of the first transition metal oxide is formed thereon. That is, the second resistance change layer 106b2 'is further stacked by covering the step 106ay on the second resistance change layer 106b1' and the first resistance change layer 106a '. The film formation method is the same as that of the second resistance change layer 106b1 '. A bent portion 106by of the second resistance change layer 106b2 'is formed on the ring-shaped step 106ay. Compared to the film thickness of the second resistance change layer 106b2 ′ in the ring-shaped step 106ay, the second resistance change layer remaining in the region other than the ring-shaped step 106ay when the second resistance change layer 106b2 is formed. The film thickness difference of the second resistance change layer 106b is increased by the film thickness of 106b1 ′.

次に、図２０（ｅ）に示すように、導電層１０７’（上部電極１０７）を形成する工程において、第２の抵抗変化層１０６ｂ’上に、パターニング後に上部電極１０７となる貴金属（白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など）で構成される導電層１０７’を形成する。   Next, as shown in FIG. 20E, in the step of forming the conductive layer 107 ′ (upper electrode 107), a noble metal (platinum (platinum)) that becomes the upper electrode 107 after patterning is formed on the second resistance change layer 106b ′. Pt), iridium (Ir), palladium (Pd), and the like are formed.

次に、図２０（ｆ）に示すように、抵抗変化素子を形成する工程において、所望のマスクを用いて、導電層１０５”、第１の抵抗変化層１０６ａ’、第２の抵抗変化層１０６ｂ’及び導電層１０７’をパターニングして、第１の抵抗変化層１０６ａ、第２の抵抗変化層１０６ｂの積層で構成される抵抗変化層１０６を下部電極１０５、上部電極１０７で挟持した抵抗変化素子を形成する。実施の形態１のように、ライン形状の段差１０６ａｘの場合は、段差１０６ａｘを軸として左右でエッチング体積が異なり、エッチング残り、エッチング過剰による下地掘れが懸念されるが、リング状の段差１０６ａｙは抵抗変化素子の内部に含まれているので、エッチング対象物となる第１の抵抗変化層１０６ａの体積は変わらない。即ち、エッチング残り、エッチング過剰による下地掘れが発生しにくく製造歩留を向上することができる。   Next, as shown in FIG. 20F, in the step of forming the variable resistance element, the conductive layer 105 ″, the first variable resistance layer 106a ′, and the second variable resistance layer 106b are used using a desired mask. A variable resistance element in which the variable resistance layer 106 formed by stacking the first variable resistance layer 106 a and the second variable resistance layer 106 b is sandwiched between the lower electrode 105 and the upper electrode 107 by patterning the “and conductive layer 107”. In the case of the line-shaped step 106ax as in the first embodiment, the etching volume is different on the left and right with the step 106ax as an axis, and there is a concern that the etching may be left behind or the substrate may be dug due to excessive etching. Since the step 106ay is included in the variable resistance element, the volume of the first variable resistance layer 106a to be etched is not changed. Ri can be dug foundation by etching the excess to improve the manufacturing yield hardly occurs.

最後に、図２０（ｇ）に示すように、抵抗変化素子を被覆して、第２の層間絶縁層１０８（膜厚：５００〜１０００ｎｍ）が形成され、第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶装置４２が完成する。   Finally, as shown in FIG. 20G, the second interlayer insulating layer 108 (film thickness: 500 to 1000 nm) is formed so as to cover the variable resistance element, and the second contact hole 109 and the second contact hole 109 are formed. Contact plug 110 is formed. Thereafter, the second contact plug 110 is covered to form the second wiring 111, whereby the nonvolatile memory device 42 is completed.

以上の製造方法とすることにより、第１の抵抗変化層１０６ａ表面の段差形状を反映して、その段差１０６ａｙ上の第２の抵抗変化層１０６ｂに屈曲部１０６ｂｙを安定に形成することができ、その屈曲部１０６ｂｙを起点に、低い電圧でもブレイク現象を生じることができる。また、段差形状は意図的に制御されて形成できるので、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｙの形状が安定することで、初期のブレイク電圧のばらつきも増加しない。また、リング状の段差１０６ａｙ以外の領域には、第２の抵抗変化層１０６ｂ２形成時に第２の抵抗変化層１０６ｂ１が残存しているので、第２の抵抗変化層１０６ｂの膜厚を大きくし、リーク電流を大幅に低減することができ、より確実にセルに印加することができ、更なるブレイク電圧の低電圧化も可能である。よって、ブレイク電圧の低電圧化とそのばらつきの抑制を両立することができ、メモリの微細化・大容量化を実現することができる。   By using the above manufacturing method, the bent portion 106by can be stably formed in the second resistance change layer 106b on the step 106ay, reflecting the step shape on the surface of the first resistance change layer 106a. With the bent portion 106by as a starting point, a break phenomenon can occur even at a low voltage. In addition, since the step shape can be intentionally controlled and formed, the shape of the bent portion 106by of the second resistance change layer 106b is stabilized, so that variations in the initial break voltage do not increase. Further, since the second variable resistance layer 106b1 remains in the region other than the ring-shaped step 106ay when the second variable resistance layer 106b2 is formed, the thickness of the second variable resistance layer 106b is increased, Leakage current can be significantly reduced, more reliably applied to the cell, and further reduction of the break voltage is possible. Therefore, it is possible to achieve both lowering of the break voltage and suppression of variation thereof, and it is possible to realize miniaturization and large capacity of the memory.

なお、本実施の形態において、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂが上下逆に配置されてもよい。また、第１の抵抗変化層１０６ａの表面に複数の段差が形成されてもよい。   In the present embodiment, the first resistance change layer 106a and the second resistance change layer 106b may be disposed upside down. In addition, a plurality of steps may be formed on the surface of the first resistance change layer 106a.

（実施の形態７）
上述した実施の形態１乃至６にて説明した不揮発性記憶素子を有するメモリセルを二次元状に配置してメモリセルアレイを構成した場合、所定のメモリセル（選択メモリセル）のみを抵抗変化させ、それ以外のメモリセル（非選択メモリセル）については抵抗変化させないようにしたい場合がある。このような場合には、抵抗変化素子にダイオード素子を直列接続してメモリセルを構成し、所定のメモリセルのダイオード素子をＯＮとし、それ以外のメモリセルのダイオード素子をＯＦＦにすればよい。この場合には、ダイオード素子に分配される電圧分を追加して、メモリセルに印加される電圧を上げて与えなければならない。このため、より低電圧化の要望が大きい。 (Embodiment 7)
When a memory cell array is configured by two-dimensionally arranging the memory cells having the nonvolatile memory elements described in Embodiments 1 to 6, the resistance of only a predetermined memory cell (selected memory cell) is changed, There are cases where it is desired not to change the resistance of other memory cells (non-selected memory cells). In such a case, a diode element is connected in series with the variable resistance element to form a memory cell, the diode element of a predetermined memory cell is turned on, and the diode elements of other memory cells are turned off. In this case, it is necessary to increase the voltage applied to the memory cell by adding the voltage distributed to the diode element. For this reason, there is a great demand for lower voltage.

本実施形態の不揮発性記憶装置は、抵抗変化素子のブレイク電圧を低電圧化できるので、メモリセルの印加電圧を下げることができる。また、上述した各実施形態の構造では、抵抗変化素子のブレイク現象は、局所的に発生するので、ブレイク時に流れる過渡電流を小さくすることができる。これにより、ダイオード素子の破壊も防止することができる。   Since the nonvolatile memory device of this embodiment can reduce the break voltage of the resistance change element, the voltage applied to the memory cell can be lowered. In the structure of each embodiment described above, since the break phenomenon of the resistance change element occurs locally, the transient current that flows during the break can be reduced. Thereby, destruction of the diode element can also be prevented.

これらについて、以下に詳細に説明する。   These will be described in detail below.

［装置の構成］
図２１（ａ）は、本発明の実施の形態７における不揮発性記憶装置４４の断面図、図２１（ｂ）はそのうちの第１の抵抗変化層１０６ａの平面図である。図２１において、図１と同じ構成要素については同じ符号を用い、説明を省略する。 [Device configuration]
FIG. 21A is a cross-sectional view of the nonvolatile memory device 44 according to Embodiment 7 of the present invention, and FIG. 21B is a plan view of the first variable resistance layer 106a. In FIG. 21, the same components as those of FIG.

図２１（ａ）、及び図２１（ｂ）に示すように、本実施の形態７の不揮発性記憶装置４４と、実施の形態１の不揮発性記憶装置１０との違いは、抵抗変化素子の下方に、ダイオード素子の下部電極１１２、半導体層１１３、及びダイオード素子の上部電極１１４、つまりダイオード素子が組み込まれている点である。即ち、不揮発性記憶装置４４は、抵抗変化素子とダイオード素子を一体として素子を形成したものである。   As shown in FIG. 21A and FIG. 21B, the difference between the nonvolatile memory device 44 according to the seventh embodiment and the nonvolatile memory device 10 according to the first embodiment is below the resistance change element. In addition, the lower electrode 112 of the diode element, the semiconductor layer 113, and the upper electrode 114 of the diode element, that is, the diode element is incorporated. That is, the nonvolatile memory device 44 is an element in which a resistance change element and a diode element are integrated.

不揮発性記憶装置４４は、ダイオード素子の上部電極１１４と抵抗変化素子の下部電極１０５を共用する構造となっているが、これらの電極は別々に構成されてもかまわない。ここでは、ダイオード素子の下部電極１１２の表面が平坦化されており、その上方に形成される半導体層１１３の素子膜の表面は、略平坦に形成されている。また、不揮発性記憶装置１０と同様に、第１の抵抗変化層１０６ａの表面にライン状の段差１０６ａｘが形成されている。   The nonvolatile memory device 44 has a structure in which the upper electrode 114 of the diode element and the lower electrode 105 of the variable resistance element are shared, but these electrodes may be configured separately. Here, the surface of the lower electrode 112 of the diode element is flattened, and the surface of the element film of the semiconductor layer 113 formed thereabove is formed substantially flat. Similarly to the nonvolatile memory device 10, a line-shaped step 106ax is formed on the surface of the first resistance change layer 106a.

かかる構成によれば、ダイオード素子の下部電極１１２が第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上方に発生したリセスの部分にも入り込んで形成されるが、ダイオード素子の下部電極１１２の表面は平坦に形成される。半導体層１１３は、平坦化された下地上に形成することができるので、その膜厚ばらつきを極めて小さくすることができ、半導体層１１３を上下電極で挟持したＭＳＭダイオードの安定な整流特性を得ることができる。一方、抵抗変化素子においては、第１の抵抗変化層１０６ａの段差１０６ａｘ上に、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｘが形成されるので、その屈曲部１０６ｂｘを起点に、電界集中によって、低い電圧でも初期のブレイク現象を生じさせることができる。また、段差形状は意図的に制御されて形成されるので、第２の抵抗変化層１０６ｂの屈曲部１０６ｂｘの形状が安定するため、ブレイク電圧のばらつきも増加しない。   According to such a configuration, the lower electrode 112 of the diode element is also formed so as to enter the recessed portion generated above the first contact plug 104 in the first contact hole 103, but the lower electrode 112 of the diode element is formed. The surface of is formed flat. Since the semiconductor layer 113 can be formed on a planarized base, variation in film thickness can be extremely reduced, and stable rectification characteristics of an MSM diode in which the semiconductor layer 113 is sandwiched between upper and lower electrodes can be obtained. Can do. On the other hand, in the variable resistance element, the bent portion 106bx of the second variable resistance layer 106b is formed on the step 106ax of the first variable resistance layer 106a, so that the electric field concentration starts from the bent portion 106bx. Even at a low voltage, the initial break phenomenon can be caused. Further, since the step shape is intentionally controlled, the shape of the bent portion 106bx of the second resistance change layer 106b is stabilized, so that the variation in the break voltage does not increase.

以上のような抵抗変化素子とダイオード素子が直列に接続されたメモリセル構造では、抵抗変化素子のブレイク電圧を低電圧化できるので、メモリセルの印加電圧を下げることができる。また、抵抗変化素子のブレイク現象は、局所的に発生するので、ブレイク時に流れる過渡電流を小さくすることができる。これにより、ダイオード素子の破壊も防止することができる。   In the memory cell structure in which the resistance change element and the diode element are connected in series as described above, since the break voltage of the resistance change element can be lowered, the voltage applied to the memory cell can be lowered. Moreover, since the break phenomenon of the resistance change element occurs locally, the transient current that flows during the break can be reduced. Thereby, destruction of the diode element can also be prevented.

［製造方法］
図２２（ａ）から（ｉ）は本発明の実施の形態７における不揮発性記憶装置４４の要部の製造方法を示す断面図である。これを用いて、本実施の形態７の不揮発性記憶装置４４の要部の製造方法について説明する。また、図２２（ａ）以前の工程は、図２（ａ）〜（ｅ）と同様であるので、説明を省略する。 [Production method]
22 (a) to (i) are cross-sectional views illustrating a method of manufacturing the main part of the nonvolatile memory device 44 according to Embodiment 7 of the present invention. The manufacturing method of the principal part of the nonvolatile memory device 44 of the seventh embodiment will be described using this. Also, the steps before FIG. 22A are the same as those in FIG. 2A to FIG.

図２２（ａ）に示すように、ダイオード素子の導電層１１２’（下部電極１１２）を形成する工程において、第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上に、後にダイオード素子の下部電極１１２となるタンタル窒化物で構成される導電層１１２’（膜厚：５０〜２００ｎｍ）をスパッタ法で形成する。導電層１１２’が第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上方に発生したリセスの部分にも入り込んで形成される。また、第１のコンタクトプラグ１０４上の導電層１０５’の上面には、下地の形状が反映され凹みが生じる。   As shown in FIG. 22A, in the step of forming the conductive layer 112 ′ (lower electrode 112) of the diode element, the first contact plug 104 is covered and formed on the first interlayer insulating layer 102 later. A conductive layer 112 ′ (film thickness: 50 to 200 nm) made of tantalum nitride to be the lower electrode 112 of the diode element is formed by sputtering. A conductive layer 112 ′ is formed so as to also enter a recess portion generated above the first contact plug 104 in the first contact hole 103. In addition, the upper surface of the conductive layer 105 ′ on the first contact plug 104 reflects the shape of the base and has a dent.

次に、図２２（ｂ）に示すように、ダイオード素子の下部電極１１２を形成する工程において、化学的機械研磨法（ＣＭＰ法）を用いてウエハ全面を平坦化研磨し、パターニング後にダイオード素子の下部電極１１２となる導電層１１２”（膜厚：２０〜１００ｎｍ）を形成する。この工程のポイントは、図２２（ａ）で発生した上述の凹みが消失するまで、導電層１１２’を平坦化研磨することであり、また導電層１１２”を全面に残すことである。このような製造方法により、この導電層１１２”の表面は、第１のコンタクトプラグ１０４上に発生した段差が転写されておらず、下部電極１１２表面全面にわたって、極めて高い平坦度を有し、連続面を維持できる。第１のコンタクトプラグ１０４を形成した場合と異なり、導電層１１２”の研磨を途中で止めるために、研磨対象が常に同種の材料となり、ＣＭＰ法の研磨レートが異なることが原理的に回避できるからである。   Next, as shown in FIG. 22B, in the step of forming the lower electrode 112 of the diode element, the entire surface of the wafer is planarized and polished using a chemical mechanical polishing method (CMP method). A conductive layer 112 ″ (film thickness: 20 to 100 nm) to be the lower electrode 112 is formed. The point of this step is to flatten the conductive layer 112 ′ until the above-described dent generated in FIG. Polishing and leaving the conductive layer 112 ″ on the entire surface. By such a manufacturing method, the surface of the conductive layer 112 ″ is not transferred with the step generated on the first contact plug 104, has a very high flatness over the entire surface of the lower electrode 112, and is continuous. Unlike the case where the first contact plug 104 is formed, in order to stop the polishing of the conductive layer 112 "in the middle, the polishing target is always the same material and the polishing rate of the CMP method is different. This is because it can be avoided.

次に、図２２（ｃ）で示すように、ダイオード素子の半導体層１１３’を形成する工程において、導電層１１２”の上に、半導体層１１３’を堆積する。半導体層１１３’は、窒化シリコンのスパッタリング法により例えば、５〜３０ｎｍ堆積し形成する。   Next, as shown in FIG. 22C, in the step of forming the semiconductor layer 113 ′ of the diode element, the semiconductor layer 113 ′ is deposited on the conductive layer 112 ″. The semiconductor layer 113 ′ is formed of silicon nitride. For example, 5 to 30 nm is deposited and formed by the sputtering method.

次に、図２２（ｄ）で示すように、ダイオード素子の導電層１１４’（上部電極１１４）を形成する工程において、半導体層１１３’の上にダイオード素子の上部電極となる導電層１１４’を堆積する。ダイオード素子の上部電極１１４となる導電層１１４’は、窒化タンタルのスパッタリング法により例えば、２０〜５０ｎｍ堆積し形成する。ダイオード素子の上部電極１１４は、抵抗変化素子の下部電極１０５を兼ねる。   Next, as shown in FIG. 22D, in the step of forming the conductive layer 114 ′ (upper electrode 114) of the diode element, the conductive layer 114 ′ serving as the upper electrode of the diode element is formed on the semiconductor layer 113 ′. accumulate. The conductive layer 114 ′ to be the upper electrode 114 of the diode element is formed by depositing, for example, 20 to 50 nm by a tantalum nitride sputtering method. The upper electrode 114 of the diode element also serves as the lower electrode 105 of the resistance change element.

次に、図２２（ｅ）に示すように、第１の抵抗変化層１０６ａ’を形成する工程において、導電層１１４’（導電層１０５’）上に、遷移金属酸化物で構成される第１の抵抗変化層１０６ａ’を形成する。ここでは、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で第１の抵抗変化層１０６ａ’を形成した。その酸素含有率としては、５０〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍ、膜厚は２０〜１００ｎｍである。   Next, as shown in FIG. 22E, in the step of forming the first variable resistance layer 106a ′, the first layer made of a transition metal oxide is formed on the conductive layer 114 ′ (conductive layer 105 ′). The resistance change layer 106a ′ is formed. Here, the first variable resistance layer 106a 'is formed by a so-called reactive sputtering method in which a tantalum target is sputtered in an argon and oxygen gas atmosphere. The oxygen content is 50 to 65 atm%, the resistivity is 2 to 50 mΩcm, and the film thickness is 20 to 100 nm.

次に、図２２（ｆ）に示すように、第１の抵抗変化層１０６ａ’に段差１０６ａｘを形成する工程において、所望のマスクを用いて、隣接する抵抗変化素子に跨ってライン形状の段差１０６ａｘ（高さ：１〜３０ｎｍ）を第１の抵抗変化層１０６ａ’表面に形成する。この際には、第１の抵抗変化層１０６ａ’中にエッチングガスに含まれるフッ素（Ｆ）等が入り込んで抵抗変化層の膜質を劣化させるエッチングダメージを発生させないために、Ａｒなどの不活性ガスをエッチングガスとして使用するのが好ましい。また、フッ酸（ＨＦ）等を含有するエッチング液などによるウェットエッチングをすることも好ましい。この場合、エッチング液に含まれるフッ素（Ｆ）は抵抗変化層中には入りこまず、抵抗変化層を劣化させることはない。   Next, as shown in FIG. 22F, in the step of forming a step 106ax in the first resistance change layer 106a ′, a line-shaped step 106ax is formed across adjacent resistance change elements using a desired mask. (Height: 1 to 30 nm) is formed on the surface of the first variable resistance layer 106a ′. At this time, an inert gas such as Ar is used in order not to cause etching damage that deteriorates the film quality of the resistance change layer by entering fluorine (F) or the like contained in the etching gas into the first resistance change layer 106a ′. Is preferably used as the etching gas. It is also preferable to perform wet etching with an etchant containing hydrofluoric acid (HF) or the like. In this case, fluorine (F) contained in the etching solution does not enter the resistance change layer and does not deteriorate the resistance change layer.

次に、図２２（ｇ）に示すように、第２の抵抗変化層１０６ｂ’を形成する工程において、第１の抵抗変化層１０６ａ’上に、酸素含有率が第１の抵抗変化層１０６ａ’の酸素含有率より高い第２の抵抗変化層１０６ｂ’を形成する。第１の抵抗変化層１０６ａ’と同様にして、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で第２の抵抗変化層１０６ｂ’を形成した。その酸素含有率は、６７〜７１ａｔｍ％、その抵抗率は１０７ｍΩｃｍ以上、膜厚は２〜１０ｎｍである。第１の抵抗変化層１０６ａ’の表面の段差１０６ａｘ上には、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｘが形成される。ここでは、下地の段差１０６ａｘの高さに応じて、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｘの膜厚（段差１０６ａｘの側壁上の膜厚）を薄く調整することが可能であり、局所的に薄膜部位を安定に形成することができる。また、第２の抵抗変化層１０６ｂ’の屈曲部１０６ｂｘにおいてはその平坦部に比べて、膜質が疎になる傾向にあり、ブレイクしやすい膜を実現することができる。以上の工程では、反応性スパッタを用いて抵抗変化層を形成したが、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよいし、酸素を含む雰囲気中でプラズマ酸化して抵抗変化層を形成してもよい。 Next, as shown in FIG. 22G, in the step of forming the second resistance change layer 106b ′, the oxygen content rate on the first resistance change layer 106a ′ is the first resistance change layer 106a ′. The second resistance change layer 106b ′ having a higher oxygen content is formed. Similarly to the first variable resistance layer 106a ′, the second variable resistance layer 106b ′ was formed by a reactive sputtering method in which a tantalum target was sputtered in an oxygen gas atmosphere. The oxygen content is 67 to 71 atm%, the resistivity is 10 7 mΩcm or more, and the film thickness is 2 to 10 nm. A bent portion 106bx of the second resistance change layer 106b ′ is formed on the step 106ax on the surface of the first resistance change layer 106a ′. Here, the film thickness of the bent portion 106bx (the film thickness on the side wall of the step 106ax) of the second resistance change layer 106b ′ can be adjusted thinly according to the height of the base step 106ax. In particular, the thin film portion can be formed stably. In addition, the bent portion 106bx of the second variable resistance layer 106b ′ tends to have a poorer film quality than the flat portion, and a film that is easy to break can be realized. In the above steps, the variable resistance layer is formed by using reactive sputtering. However, a reactive sputtering method in which a tantalum oxide target is sputtered in an oxygen gas atmosphere may be used, or plasma oxidation may be performed in an atmosphere containing oxygen. Thus, a resistance change layer may be formed.

次に、図２２（ｈ）に示すように、導電層１０７’（上部電極１０７）を形成する工程において、第２の抵抗変化層１０６ｂ’上に、パターニング後に上部電極１０７となる貴金属（白金、イリジウム、パラジウムなど）で構成される導電層１０７’を形成する。   Next, as shown in FIG. 22H, in the step of forming the conductive layer 107 ′ (upper electrode 107), a noble metal (platinum, which becomes the upper electrode 107 after patterning is formed on the second resistance change layer 106b ′. A conductive layer 107 ′ made of iridium, palladium, or the like is formed.

最後に、図２２（ｉ）に示すように、抵抗変化素子及びダイオード素子を形成する工程において、所望のマスクを用いて、導電層１１２”、半導体層１１３’、導電層１１４’、第１の抵抗変化層１０６ａ’、第２の抵抗変化層１０６ｂ’及び導電層１０７’をパターニングして、半導体層１１３を電極で挟持したダイオード素子と、積層で構成される抵抗変化層１０６を電極で挟持した抵抗変化素子とを一体形成する。本工程では、同じマスクを用いて、一括してパターニングを行ったが、工程ごと（異なる層ごと）にパターニングを行ってもかまわない。更に、抵抗変化素子及びダイオード素子を被覆して、第２の層間絶縁層１０８（膜厚５００〜１０００ｎｍ）が形成され、図２（ｂ）、図２（ｃ）と同様の製造方法で、その第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶装置４４が完成する。   Finally, as shown in FIG. 22 (i), in the step of forming the variable resistance element and the diode element, the conductive layer 112 ″, the semiconductor layer 113 ′, the conductive layer 114 ′, the first layer are formed using a desired mask. The variable resistance layer 106a ′, the second variable resistance layer 106b ′, and the conductive layer 107 ′ are patterned, and the diode element in which the semiconductor layer 113 is sandwiched between the electrodes and the variable resistance layer 106 that is formed of the stacked layers are sandwiched between the electrodes. In this process, patterning is performed in a lump using the same mask, but patterning may be performed for each process (for each different layer). A second interlayer insulating layer 108 (film thickness of 500 to 1000 nm) is formed so as to cover the diode element, and the second coating layer is manufactured by the same manufacturing method as in FIGS. 2B and 2C. Forming a contact hole 109 and second contact plug 110. Thereafter covers the second contact plug 110, to form a second wiring 111, the nonvolatile memory device 44 is completed.

以上の製造方法とすることにより、抵抗変化素子とダイオード素子が直列に接続されたメモリセル構造において、抵抗変化素子のブレイクの低電圧化が可能な素子を実現することができる。抵抗変化素子のブレイク電圧を低電圧化できるので、全体のセルの印加電圧を下げることができる。また、抵抗変化素子のブレイク現象は、屈曲部１０６ｂｘにおいて局所的に発生するので、ブレイク時に流れる過渡電流を小さくすることができる。これにより、ダイオード素子の破壊も防止することができる。   With the manufacturing method described above, it is possible to realize an element capable of reducing the break voltage of the resistance change element in the memory cell structure in which the resistance change element and the diode element are connected in series. Since the break voltage of the variable resistance element can be lowered, the applied voltage of the entire cell can be lowered. In addition, since the break phenomenon of the resistance change element locally occurs in the bent portion 106bx, the transient current that flows during the break can be reduced. Thereby, destruction of the diode element can also be prevented.

なお、本実施の形態においては、実施の形態７（図２１）の構成において、第１の抵抗変化層１０６ａの下部にダイオード素子を配置した例を説明したが、図２３のように、実施の形態３（図９）の構成において、第１の抵抗変化層１０６ａの上部に下部電極１２７、半導体層１１３、及び上部電極１２８で構成されるダイオード素子を配置した構成（変形例）であっても、本実施の形態７と同様の作用効果を奏する。この場合には、抵抗変化層１０６の段差１０５ｓの転写を消去する化学的機械研磨法（ＣＭＰ法）を上部電極１０７に実施するのが好ましい。   In the present embodiment, the example in which the diode element is arranged below the first variable resistance layer 106a in the configuration of the seventh embodiment (FIG. 21) has been described. However, as shown in FIG. In the configuration of the third mode (FIG. 9), even in a configuration (modification) in which a diode element including the lower electrode 127, the semiconductor layer 113, and the upper electrode 128 is disposed on the first resistance change layer 106a. The same effects as those of the seventh embodiment are obtained. In this case, it is preferable that a chemical mechanical polishing method (CMP method) for erasing the transfer of the step 105 s of the resistance change layer 106 is performed on the upper electrode 107.

また、本実施の形態において、段差１０６ａｘはライン状であるとしたが、実施の形態２、実施の形態４、実施の形態５の実施形態で述べたようなリング状であってもよい。また、第１の抵抗変化層１０６ａの表面に複数の段差が形成されてもよい。以上の内容は、上記した図２３に示した変形例においても同様に適用することができる。   In the present embodiment, the step 106ax has a line shape, but may have a ring shape as described in the second embodiment, the fourth embodiment, and the fifth embodiment. In addition, a plurality of steps may be formed on the surface of the first resistance change layer 106a. The above contents can be similarly applied to the modification shown in FIG.

さらにまた、第６の実施形態で述べたように、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂ’（１０６ｂ１）を積層形成した上で、リング状の段差１０６ａｘを形成してもよい。該段差１０６ａｘを被覆して第２の抵抗変化層１０６ｂ’（１０６ｂ２）を更に積み増して、第２の抵抗変化層１０６ｂが形成されてもよい。   Furthermore, as described in the sixth embodiment, the first resistance change layer 106a and the second resistance change layer 106b ′ (106b1) are stacked, and then the ring-shaped step 106ax is formed. Good. The second variable resistance layer 106b may be formed by covering the step 106ax and further stacking the second variable resistance layer 106b '(106b2).

（第１から第７の実施形態の変形例）
上記の各実施の形態においては、金属酸化物層はタンタル酸化物層の積層構造で構成されていたが、本発明の上述した作用効果は、タンタル酸化物層の場合に限って発現されるものではなく、本発明はこれに限定されない。例えば、金属酸化物層はハフニウム（Ｈｆ）酸化物層の積層構造やジルコニウム（Ｚｒ）酸化物層の積層構造など、その他の金属酸化物層（遷移金属酸化物層）で構成されてもよい。 (Modification of the first to seventh embodiments)
In each of the above embodiments, the metal oxide layer has a laminated structure of a tantalum oxide layer. However, the above-described effects of the present invention are manifested only in the case of the tantalum oxide layer. However, the present invention is not limited to this. For example, the metal oxide layer may be composed of another metal oxide layer (transition metal oxide layer) such as a stacked structure of a hafnium (Hf) oxide layer or a stacked structure of a zirconium (Zr) oxide layer.

例えば、ハフニウム酸化物層の積層構造を採用する場合は、第１のハフニウム酸化物層の組成をＨｆＯｘとし、第２のハフニウム酸化物層の組成をＨｆＯｙとすると、０．９≦ｘ≦１．６程度であって、ｙが１．８＜ｙ＜２．０程度で、第２のハフニウム酸化物層の膜厚は３ｎｍ以上、４ｎｍ以下であることが好ましい。 For example, in the case of adopting a stacked structure of hafnium oxide layers, if the composition of the first hafnium oxide layer is HfO x and the composition of the second hafnium oxide layer is HfO y , 0.9 ≦ x ≦ It is preferably about 1.6, y is about 1.8 <y <2.0, and the thickness of the second hafnium oxide layer is preferably 3 nm or more and 4 nm or less.

また、ジルコニウム酸化物層の積層構造を採用する場合は、第１のジルコニウム酸化物層の組成をＺｒＯｘとし、第２のジルコニウム酸化物層の組成をＺｒＯｙとすると、０．９≦ｘ≦１．４程度であって、ｙが１．９＜ｙ＜２．０程度で、第２のジルコニウム酸化物層の膜厚は１ｎｍ以上、５ｎｍ以下であることが好ましい。 In the case of adopting a laminated structure of zirconium oxide layers, if the composition of the first zirconium oxide layer is ZrO x and the composition of the second zirconium oxide layer is ZrO y , 0.9 ≦ x ≦ It is preferably about 1.4, y is about 1.9 <y <2.0, and the thickness of the second zirconium oxide layer is preferably 1 nm or more and 5 nm or less.

また、ハフニウム酸化物層を採用する場合は、Ｈｆターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極の上に第１のハフニウム酸化物層を形成する。第２のハフニウム酸化物層は、この第１のハフニウム酸化物層を形成後に、アルゴンガスと酸素ガスのプラズマに第１のハフニウム酸化物層の表面を暴露することにより形成できる。第１のハフニウム酸化物層の酸素含有率は、上述したタンタル酸化物層の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。   When a hafnium oxide layer is employed, the first hafnium oxide layer is formed on the lower electrode by a so-called reactive sputtering method using an Hf target and sputtering in argon gas and oxygen gas. The second hafnium oxide layer can be formed by exposing the surface of the first hafnium oxide layer to a plasma of argon gas and oxygen gas after forming the first hafnium oxide layer. The oxygen content of the first hafnium oxide layer can be easily adjusted by changing the flow rate ratio of oxygen gas to argon gas during reactive sputtering, as in the case of the tantalum oxide layer described above. The substrate temperature can be set to room temperature without any particular heating.

また、第２のハフニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。第１のハフニウム酸化物層の組成をＨｆＯｘ、第２のハフニウム酸化物層の組成をＨｆＯｙと表した場合、０．９≦ｘ≦１．６、１．８＜ｙ＜２．０、第２のハフニウム酸化物層の膜厚は３ｎｍ以上４ｎｍ以下の範囲で安定した抵抗変化特性を実現できる。 The film thickness of the second hafnium oxide layer can be easily adjusted by the exposure time of the argon gas and oxygen gas to the plasma. When the composition of the first hafnium oxide layer is represented as HfO x and the composition of the second hafnium oxide layer is represented as HfO y , 0.9 ≦ x ≦ 1.6, 1.8 <y <2.0, The thickness of the second hafnium oxide layer can realize stable resistance change characteristics in the range of 3 nm to 4 nm.

ジルコニウム酸化物層を採用する場合は、Ｚｒターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極の上に第１のジルコニウム酸化物層を形成する。第２のジルコニウム酸化物層は、この第１のジルコニウム酸化物層を形成後に、アルゴンガスと酸素ガスのプラズマに第１のジルコニウム酸化物層の表面を暴露することにより形成できる。第１のジルコニウム酸化物層の酸素含有率は、上述したタンタル酸化物層の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。   In the case where a zirconium oxide layer is employed, the first zirconium oxide layer is formed on the lower electrode by a so-called reactive sputtering method using a Zr target and sputtering in argon gas and oxygen gas. The second zirconium oxide layer can be formed by exposing the surface of the first zirconium oxide layer to a plasma of argon gas and oxygen gas after forming the first zirconium oxide layer. As in the case of the tantalum oxide layer described above, the oxygen content of the first zirconium oxide layer can be easily adjusted by changing the flow ratio of oxygen gas to argon gas during reactive sputtering. The substrate temperature can be set to room temperature without any particular heating.

また、第２のジルコニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。第１のジルコニウム酸化物層の組成をＺｒＯｘ、第２のジルコニウム酸化物層の組成をＺｒＯｙと表した場合、０．９≦ｘ≦１．４、１．９＜ｙ＜２．０、第２のジルコニウム酸化物層の膜厚は１ｎｍ以上５ｎｍ以下の範囲で安定した抵抗変化特性を実現できる。 The film thickness of the second zirconium oxide layer can be easily adjusted by the exposure time of the argon gas and oxygen gas to the plasma. When the composition of the first zirconium oxide layer is expressed as ZrO x and the composition of the second zirconium oxide layer is expressed as ZrO y , 0.9 ≦ x ≦ 1.4, 1.9 <y <2.0, A stable resistance change characteristic can be realized when the thickness of the second zirconium oxide layer is in the range of 1 nm to 5 nm.

また、第１から第７の実施形態において述べた上部電極、下部電極の材料は一例であって、その他の材料を用いてもかまわない。例えば、上部電極としては、Ｐｔ、Ｉｒ、Ｐｄ以外に、Ａｕ（金）、銅（Ｃｕ）、銀（Ａｇ）などを用いることができ、下部電極としては、ＴａＮ以外に、タングステン（Ｗ）、ニッケル（Ｎｉ）などを用いてもよい。   Further, the materials of the upper electrode and the lower electrode described in the first to seventh embodiments are merely examples, and other materials may be used. For example, Au (gold), copper (Cu), silver (Ag), etc. can be used as the upper electrode in addition to Pt, Ir, Pd, and tungsten (W), other than TaN, can be used as the lower electrode. Nickel (Ni) or the like may be used.

また、第１から第７の実施形態において、第２の抵抗変化層に屈曲部が設けられるとは、第２の抵抗変化層の表面において、第１の抵抗変化層と第２の抵抗変化層との界面の段差に対応する位置に該段差が転写されることを含む。また、第２の抵抗変化層は、屈曲部において第２の抵抗変化層の他の部分より膜厚が薄くてもよいし、また他の部分と同じ膜厚でもよい。   In the first to seventh embodiments, the fact that the bent portion is provided in the second resistance change layer means that the first resistance change layer and the second resistance change layer are formed on the surface of the second resistance change layer. The step is transferred to a position corresponding to the step at the interface. Further, the second resistance change layer may be thinner in the bent portion than the other portions of the second resistance change layer, or may be the same thickness as the other portions.

本発明は、抵抗変化型の不揮発性記憶装置及びその製造方法を提供するものであり、安定動作し、信頼性の高い不揮発性メモリを実現することができるので、不揮発性メモリを用いる種々の電子機器分野に有用である。   The present invention provides a variable resistance nonvolatile memory device and a method for manufacturing the variable resistance nonvolatile memory device, and can realize a highly reliable nonvolatile memory that operates stably, so that various electronic devices using the nonvolatile memory can be realized. Useful in the equipment field.

１０、２０、３０、４０、４１、４２、４４、５０、６０ 不揮発性記憶装置
１００ 基板
１０１ 第１の配線
１０２ 第１の層間絶縁層
１０３ 第１のコンタクトホール
１０４ 第１のコンタクトプラグ
１０４’、１０５’、１０５”、１０７’、１１２’、１１２”、１１４’ 導電層
１０５、１１２、１２７ 下部電極
１０５ｓ、１０５ｔ、１０６ａｘ、１０６ａｙ、１０６ａｘ１、１０６ａｘ２、１０６ａｚ 段差
１０６ 抵抗変化層
１０６ａ、１０６ａ’ 第１の抵抗変化層（低酸素濃度層・低抵抗層）
１０６ｂ、１０６ｂ’、１０６ｂ１、１０６ｂ２ 第２の抵抗変化層（高酸素濃度層・高抵抗層）
１０６ｂｘ、１０６ｂｙ、１０６ｂｓ、１０６ｂｔ 屈曲部
１０７、１１４、１２８ 上部電極
１０８ 第２の層間絶縁層
１０９ 第２のコンタクトホール
１１０ 第２のコンタクトプラグ
１１１ 第２の配線
１１３、１１３’ 半導体層 10, 20, 30, 40, 41, 42, 44, 50, 60 Nonvolatile memory device 100 Substrate 101 First wiring 102 First interlayer insulating layer 103 First contact hole 104 First contact plug 104 ′, 105 ′, 105 ″, 107 ′, 112 ′, 112 ″, 114 ′ Conductive layer 105, 112, 127 Lower electrode 105s, 105t, 106ax, 106ay, 106ax1, 106ax2, 106az Step 106 Resistance change layer 106a, 106a ′ First Resistance change layer (low oxygen concentration layer / low resistance layer)
106b, 106b ′, 106b1, 106b2 Second variable resistance layer (high oxygen concentration layer / high resistance layer)
106bx, 106by, 106bs, 106bt Bending portion 107, 114, 128 Upper electrode 108 Second interlayer insulating layer 109 Second contact hole 110 Second contact plug 111 Second wiring 113, 113 ′ Semiconductor layer

Claims (11)

基板と、
前記基板上に形成された下部電極と、
前記下部電極上に形成され、第１の遷移金属酸化物で構成される第１の抵抗変化層と、
前記第１の抵抗変化層上に形成され、酸素含有率が前記第１の遷移金属酸化物の酸素含有率より高い第２の遷移金属酸化物で構成される第２の抵抗変化層と、
前記第２の抵抗変化層上に形成された上部電極とを備え、
前記第１の抵抗変化層と前記第２の抵抗変化層との界面には段差があり、
前記第２の抵抗変化層は、前記段差を被覆して形成されかつ前記段差の上方に屈曲部を有する
不揮発性記憶装置。A substrate,
A lower electrode formed on the substrate;
A first variable resistance layer formed on the lower electrode and made of a first transition metal oxide;
A second variable resistance layer formed on the first variable resistance layer and made of a second transition metal oxide having an oxygen content higher than that of the first transition metal oxide;
An upper electrode formed on the second resistance change layer,
There is a step at the interface between the first resistance change layer and the second resistance change layer,
The non-volatile memory device, wherein the second resistance change layer is formed so as to cover the step and has a bent portion above the step. 基板と、
前記基板上に形成された下部電極と、
前記下部電極上に形成され、第２の遷移金属酸化物で構成される第２の抵抗変化層と、
前記第２の抵抗変化層上に形成され、酸素含有率が前記第２の遷移金属酸化物の酸素含有率より低い第１の遷移金属酸化物で構成される第１の抵抗変化層と、
前記第１の抵抗変化層上に形成された上部電極とを備え、
前記下部電極と前記第２の抵抗変化層との界面には段差があり、
前記第２の抵抗変化層は、前記段差を被覆して形成されかつ前記段差の上方に屈曲部を有する
不揮発性記憶装置。A substrate,
A lower electrode formed on the substrate;
A second variable resistance layer formed on the lower electrode and made of a second transition metal oxide;
A first variable resistance layer formed on the second variable resistance layer and made of a first transition metal oxide having an oxygen content lower than that of the second transition metal oxide;
An upper electrode formed on the first variable resistance layer,
There is a step at the interface between the lower electrode and the second variable resistance layer,
The non-volatile memory device, wherein the second resistance change layer is formed so as to cover the step and has a bent portion above the step. 前記不揮発性記憶装置は、さらに、前記下部電極の下方にコンタクトプラグを有し、
前記下部電極と前記第１の抵抗変化層との界面は平坦である
請求項１記載の不揮発性記憶装置。The nonvolatile memory device further includes a contact plug below the lower electrode,
The nonvolatile memory device according to claim 1, wherein an interface between the lower electrode and the first variable resistance layer is flat. 前記第２の抵抗変化層の屈曲部が前記第２の抵抗変化層を上方からみたときライン状である
請求項１または２に記載の不揮発性記憶装置。3. The nonvolatile memory device according to claim 1, wherein the bent portion of the second resistance change layer has a line shape when the second resistance change layer is viewed from above. 前記第２の抵抗変化層の屈曲部が前記第２の抵抗変化層を上方からみたときリング状である
請求項１または２に記載の不揮発性記憶装置。3. The nonvolatile memory device according to claim 1, wherein the bent portion of the second variable resistance layer has a ring shape when the second variable resistance layer is viewed from above. 前記段差は複数の段差からなり、該複数の段差が交わった交点が存在する
請求項１または２に記載の不揮発性記憶装置。The nonvolatile memory device according to claim 1, wherein the step includes a plurality of steps, and there is an intersection where the plurality of steps intersect. 前記第１の遷移金属酸化物及び前記第２の遷移金属酸化物は、タンタル、ハフニウムまたはジルコニウムの酸化物から構成される
請求項１または２に記載の不揮発性記憶装置。The nonvolatile memory device according to claim 1, wherein the first transition metal oxide and the second transition metal oxide are made of an oxide of tantalum, hafnium, or zirconium. 前記下部電極もしくは前記上部電極に接して、ダイオード素子が形成されている
請求項１または２に記載の不揮発性記憶装置。The nonvolatile memory device according to claim 1, wherein a diode element is formed in contact with the lower electrode or the upper electrode. 基板上に下部電極を形成する工程と、
前記下部電極上に第１の遷移金属酸化物で構成される第１の抵抗変化層を形成する工程と、
前記第１の抵抗変化層の表面に段差を形成する工程と、
前記第１の抵抗変化層の前記段差を被覆して、酸素含有率が前記第１の遷移金属酸化物の酸素含有率より高い第２の遷移金属酸化物で構成され、かつ前記段差の上方に屈曲部を有する第２の抵抗変化層を形成する工程と、
前記第２の抵抗変化層上に上部電極を形成する工程とを有する
不揮発性記憶装置の製造方法。Forming a lower electrode on the substrate;
Forming a first variable resistance layer composed of a first transition metal oxide on the lower electrode;
Forming a step on the surface of the first variable resistance layer;
Covering the step of the first variable resistance layer, the second transition metal oxide having an oxygen content higher than the oxygen content of the first transition metal oxide, and above the step Forming a second variable resistance layer having a bent portion;
And a step of forming an upper electrode on the second variable resistance layer. 基板上に下部電極を形成する工程と、
前記下部電極の表面に段差を形成する工程と、
前記下部電極の前記段差を被覆して、第２の遷移金属酸化物で構成され、かつ前記段差の上方に屈曲部を有する第２の抵抗変化層を形成する工程と、
前記第２の抵抗変化層上に、酸素含有率が前記第２の遷移金属酸化物の酸素含有率より低い第１の遷移金属酸化物で構成される第１の抵抗変化層を形成する工程と、
前記第１の抵抗変化層上に上部電極を形成する工程とを有する
不揮発性記憶装置の製造方法。Forming a lower electrode on the substrate;
Forming a step on the surface of the lower electrode;
Covering the step of the lower electrode to form a second variable resistance layer made of a second transition metal oxide and having a bent portion above the step;
Forming a first resistance change layer composed of a first transition metal oxide having an oxygen content lower than that of the second transition metal oxide on the second resistance change layer; ,
Forming a top electrode on the first variable resistance layer. A method for manufacturing a nonvolatile memory device. 基板上に下部電極を形成する工程と、
前記下部電極上に第１の遷移金属酸化物で構成される第１の抵抗変化層を形成する工程と、
前記第１の抵抗変化層上に、酸素含有率が前記第１の遷移金属酸化物の酸素含有率より高い第２の遷移金属酸化物で構成される第２の抵抗変化層を形成する工程と、
前記第２の抵抗変化層に段差を形成した後、該段差を被覆して前記第２の抵抗変化層を更に積み増す工程と、
積み増された前記第２の抵抗変化層上に上部電極を形成する工程とを有する
不揮発性記憶装置の製造方法。Forming a lower electrode on the substrate;
Forming a first variable resistance layer composed of a first transition metal oxide on the lower electrode;
Forming a second resistance change layer composed of a second transition metal oxide having an oxygen content higher than that of the first transition metal oxide on the first resistance change layer; ,
Forming a step in the second variable resistance layer, then covering the step and further stacking the second variable resistance layer;
And a step of forming an upper electrode on the accumulated second resistance change layer. A method of manufacturing a nonvolatile memory device.
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