JP4683079B2

JP4683079B2 - 画像処理装置および方法

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Description

本発明は、画像処理装置および方法に関し、特に、安価で簡単な構成で、高解像度の画像処理を行うことができるようにした画像処理装置および方法に関する。

HD(1920×1080/60Hz)を超える高解像度の画像処理を実現するためには、処理速度の面から並列に処理を行うことが必要である。

例えば、特許文献１および特許文献２には、領域分割により並列で画像処理を行う技術が開示されている。

しかしながら、この技術においては、空間画像処理において境界部に誤差を発生する恐れがある。また、オーバーラップ領域を設けて処理を行う場合には、重なっている範囲において冗長なメモリや処理が必要となってしまう。

これらの境界部の誤差やオーバーラップ領域への対応を考慮した技術として、特許文献３および特許文献４には、１フレームを複数のサブフレームに分割して、座標を割り当て、割り当てた座標を保持したまま画像処理を行い、その座標に基づいて結合を行う技術が開示されている。

特開２００５−３４６６３９号公報特開２００１−１５４９９３号公報特開２００４−１８４４５７号公報特開２００６−２４３１４４号公報

しかしながら、上述したサブフレームに分割し、座標を割り当てる技術においては、座標計算、座標の保持、および結合を行わなければならず、そのために高価なフレームメモリが必要となってしまう。

本発明はこのような状況に鑑みてなされたものであり、安価で簡単な構成で、高解像度の画像処理を行うことができるようにするものである。

本発明の一側面の画像処理装置は、入力された第１の画像を、前記第１の画像より高解像度の第２の画像の第１のサブピクセルとして画像処理する入力画像処理手段と、前記第１の画像から右に0.5画素位相をずらして、前記第２の画像の前記第１のサブピクセルとは異なる第２のサブピクセルを生成する第１のサブピクセル生成手段と、前記第１の画像から下に0.5画素位相をずらして、前記第２の画像の前記第１および第２のサブピクセルとは異なる第３のサブピクセルを生成する第２のサブピクセル生成手段と、前記第１の画像から右に0.5画素および下に0.5画素位相をずらして、前記第２の画像の前記第１乃至第３のサブピクセルとは異なる第４のサブピクセルを生成する第３のサブピクセル生成手段と、前記第１のサブピクセル生成手段により生成された前記第２のサブピクセルを画像処理する第１のサブピクセル画像処理手段と、前記第２のサブピクセル生成手段により生成された前記第３のサブピクセルを画像処理する第２のサブピクセル画像処理手段と、前記第３のサブピクセル生成手段により生成された前記第４のサブピクセルを画像処理する第３のサブピクセル画像処理手段と、前記入力画像処理手段により画像処理された前記第１のサブピクセル、前記第１のサブピクセル画像処理手段により画像処理された前記第２のサブピクセル、前記第２のサブピクセル画像処理手段により画像処理された前記第３のサブピクセル、および前記第３のサブピクセル画像処理手段により画像処理された前記第４のサブピクセルを前記第２の画像として後段に出力する出力手段とを備え、前記入力画像処理手段および前記第１乃至第３のサブピクセル画像処理手段は、並列に画像処理を行い、前記出力手段は、前記入力画像処理手段により画像処理された前記第１サブピクセル、前記第１のサブピクセル画像処理手段により画像処理された前記第２のサブピクセル、前記第２のサブピクセル画像処理手段により画像処理された前記第３のサブピクセル、および前記第３のサブピクセル画像処理手段により画像処理された前記第４のサブピクセルを蓄積するラインメモリを備え、前記ラインメモリに蓄積された前記第１乃至第４のサブピクセルを選択して所定の順番で前記後段に出力する。

本発明の一側面の画像処理方法は、画像処理装置が、入力された第１の画像を、前記第１の画像より高解像度の第２の画像の第１のサブピクセルとして画像処理し、前記第１の画像から右に0.5画素位相をずらして、前記第２の画像の前記第１のサブピクセルとは異なる第２のサブピクセルを生成し、前記第１の画像から下に0.5画素位相をずらして、前記第２の画像の前記第１および第２のサブピクセルとは異なる第３のサブピクセルを生成し、前記第１の画像から右に0.5画素および下に0.5画素位相をずらして、前記第２の画像の前記第１乃至第３のサブピクセルとは異なる第４のサブピクセルを生成し、前記第１のサブピクセルに対する画像処理、前記第２のサブピクセルに対する画像処理、前記第３のサブピクセルに対する画像処理、および前記第４のサブピクセルに対する画像処理を並列に行い、画像処理された前記第１乃至第４のサブピクセルをラインメモリに蓄積させ、前記ラインメモリに蓄積された前記第１乃至第４のサブピクセルを選択して所定の順番で前記第２の画像として後段に出力するステップを含む。

本発明の一側面においては、入力された第１の画像が、前記第１の画像より高解像度の第２の画像の第１のサブピクセルとして画像処理される。前記第１の画像から右に0.5画素位相がずらされて、前記第２の画像の前記第１のサブピクセルとは異なる第２のサブピクセルが生成され、前記第１の画像から下に0.5画素位相がずらされて、前記第２の画像の前記第１および第２のサブピクセルとは異なる第３のサブピクセルが生成され、前記第１の画像から右に0.5画素および下に0.5画素位相がずらされて、前記第２の画像の前記第１乃至第３のサブピクセルとは異なる第４のサブピクセルが生成され、前記第１のサブピクセルに対する画像処理、前記第２のサブピクセルに対する画像処理、前記第３のサブピクセルに対する画像処理、および前記第４のサブピクセルに対する画像処理が並列に行われ、画像処理された前記第１乃至第４のサブピクセルがラインメモリに蓄積され、前記ラインメモリに蓄積された前記第１乃至第４のサブピクセルが選択されて所定の順番で前記第２の画像として後段に出力される。

本発明によれば、高解像度の画像を表示することができる。また、本発明によれば、安価で簡単な構成で、高解像度の画像処理を行うことができる。

図１は、本発明の一実施形態に係る画像表示システムの構成例を示すブロック図である。

図１の画像表示システムは、画像処理装置１に表示装置２が接続されて構成される。画像処理装置１は、画像処理デバイス１１、画像処理デバイス１２−１乃至１２−３、および信号出力部１３により構成され、HD画像（1920×1080/60Hz）を4K画像（3840×2160/60Hz）に変換して、所定の画像処理を行い、表示装置２に出力する。

この画像処理装置１においては、HD画像について位相をずらしたサブピクセル単位の画像が生成され、サブピクセル単位の画像に対して、４つの画像処理デバイスで所定の画像処理が並列に行われる。そして、所定の画像処理が行われた４つのサブピクセル単位の画像が、4K画像として、表示装置２に出力される。

画像処理デバイス１１は、画像処理部２１を有する既存の画像処理LSIで構成される。画像処理デバイス１２−１乃至１２−３は、それぞれ、サブピクセル解像度変換部２２−１乃至２２−３および画像処理部２３−１乃至２３−３を有する既存の画像処理LSIで構成される。画像処理デバイス１１および画像処理デバイス１２−１乃至１２−３には、図示せぬ前段から、入力信号（いまの場合、HD画像の信号）が入力される。

画像処理部２１は、入力されたHD画像を、4K画像のサブピクセル画像ａとして所定の画像処理を行う。画像処理部２１は、画像処理を行ったサブピクセル画像ａの信号を、信号出力部１３に出力する。

サブピクセル解像度変換部２２−１は、入力されたHD画像において、右に0.5画素ずれた位置を計算し、右に0.5画素ずれた位置の画像（4K画像のサブピクセル画像ｂ）を生成して、所定の解像度変換を行い、画像処理部２３−１に出力する。画像処理部２３−１は、4K画像のサブピクセル画像ｂに所定の画像処理を行い、画像処理を行ったサブピクセル画像ｂの信号を、信号出力部１３に出力する。

サブピクセル解像度変換部２２−２は、入力されたHD画像において、下に0.5画素ずれた位置を計算し、下に0.5画素ずれた位置の画像（4K画像のサブピクセル画像ｃ）を生成して、所定の解像度変換を行い、画像処理部２３−２に出力する。画像処理部２３−２は、4K画像のサブピクセル画像ｃに所定の画像処理を行い、画像処理を行ったサブピクセル画像ｃの信号を、信号出力部１３に出力する。

サブピクセル解像度変換部２２−３は、入力されたHD画像において、右に0.5画素、下に0.5画素ずれた位置を計算し、右に0.5画素、下に0.5画素ずれた位置の画像（4K画像のサブピクセル画像ｄ）を生成して、所定の解像度変換を行い、画像処理部２３−３に出力する。画像処理部２３−３は、4K画像のサブピクセル画像ｄに所定の画像処理を行い、画像処理を行ったサブピクセル画像ｄの信号を、信号出力部１３に出力する。

信号出力部１３は、画像処理デバイス１１からのサブピクセル画像ａ、画像処理デバイス１２−１からのサブピクセル画像ｂ、画像処理デバイス１２−２からのサブピクセル画像ｃ、および画像処理デバイス１２−３からのサブピクセル画像ｄが、4K画像として表示部３２に表示されるように、各画像処理デバイスからの信号を所定の順番で表示制御部３１に出力する。

表示装置２は、表示制御部３１および表示部３２により構成され、画像処理装置１からの4K画像を表示部３２に表示させる。

表示制御部３１は、例えば、パネルドライバなどで構成され、画像処理装置１からの4K画像の信号に基づいて、4K画像を表示部３２に表示させる。表示部３２は、例えば、LCD(Liquid Crystal Display)などよりなり、表示制御部３１による制御にしたがって、4K画像を表示する。

次に、図２を参照して、サブピクセル画像について説明する。図２の例においては、4K画像Ｘとサブピクセル画像ａ乃至ｄが概念的に表わされている。

4K画像Ｘは、白丸で表わされている画素ａ１、斜線のハッチングの丸で表わされる画素ｂ１、縦線のハッチングの丸で表わされる画素ｃ１、および黒丸で表わされている画素ｄ１からなる４種類の画素が順番に複数並んで構成される。ここで、4K画像Ｘの最左上の画素ａ１の位置を基準とすると、画素ｂ１は、画素ａ１から右に0.5画素ずれて位置しており、画素ｃ１は、画素ａ１から下に0.5画素ずれて位置しており、画素ｄ１は、画素ａ１から右に0.5画素、下に0.5画素ずれて位置している。

すなわち、4K画像Ｘは、複数の画素ａ１からなるサブピクセル画像（HD画像）ａ、複数の画素ｂ１からなるサブピクセル画像（HD画像）ｂ、複数の画素ｃ１からなるサブピクセル画像（HD画像）ｃ、および複数の画素ｄ１からなるサブピクセル画像（HD画像）ｄで構成されているとも言える。

したがって、画像処理装置１の４つの画像処理デバイスにおいて、必要であれば位相をずらして、HD画像からサブピクセル画像ａ乃至ｄを生成し、並列でそれぞれ画像処理し、所定の順番で出力することで、画像処理された4K画像Ｘを表示装置２に表示させることができる。

次に、図３のフローチャートを参照して、画像処理装置１の画像処理について説明する。なお、図３のステップＳ１２、ステップＳ１３およびＳ１４、ステップＳ１５およびＳ１６、ステップＳ１７およびＳ１８は、それぞれ、並列に行われる処理である。

ステップＳ１１において、画像処理デバイス１１、および画像処理デバイス１２−１乃至１２−３は、ぞれぞれ、図示せぬ前段からのHD画像の信号を入力する。

ステップＳ１２において、画像処理デバイス１１の画像処理部２１は、入力されたHD画像を、4K画像のサブピクセル画像ａとして所定の画像処理を行う。

ステップＳ１３において、画像処理デバイス１２−１のサブピクセル解像度変換部２２−１は、入力されたHD画像の位相を右に0.5画素ずらして、サブピクセル画像ｂを生成し、所定の解像度変換を行い、画像処理部２３−１に出力する。ステップＳ１４において、画像処理部２３−１は、4K画像のサブピクセル画像ｂに所定の画像処理を行い、画像処理を行ったサブピクセル画像ｂの信号を、信号出力部１３に出力する。

ステップＳ１５において、画像処理デバイス１２−２のサブピクセル解像度変換部２２−２は、入力されたHD画像の位相を下に0.5画素ずらして、サブピクセル画像ｃを生成し、所定の解像度変換を行い、画像処理部２３−２に出力する。ステップＳ１６において、画像処理部２３−２は、4K画像のサブピクセル画像ｃに所定の画像処理を行い、画像処理を行ったサブピクセル画像ｃの信号を、信号出力部１３に出力する。

ステップＳ１７において、画像処理デバイス１２−３のサブピクセル解像度変換部２２−３は、入力されたHD画像の位相を右に0.5画素、下に0.5画素ずらして、サブピクセル画像ｄを生成し、所定の解像度変換を行い、画像処理部２３−３に出力する。ステップＳ１８において、画像処理部２３−３は、4K画像のサブピクセル画像ｄに所定の画像処理を行い、画像処理を行ったサブピクセル画像ｃの信号を、信号出力部１３に出力する。

ここで、ステップＳ１２，Ｓ１４，Ｓ１６，およびＳ１８の画像処理について説明する。

画像処理部２１および画像処理部２３−１乃至２３−３においては、HD画像から生成された4K画像のサブピクセル画像が入力される。このサブピクセル画像は、HD画像の信号であるので、画像処理部２１および画像処理部２３−１乃至２３−３は、既存のHD画像の画像処理の速度と同様の処理速度で画像処理を行うことができる。

また、画像信号帯域（細かさ）においても、上記サブピクセル画像は、4K画像の一部ではあるが、HD画像からの拡大画像であり、通常の4K画像における1on1offのような高帯域信号が入力されないため、サンプリング定理を満たし、空間フィルタを、既存のHD画像と同様に使用することができる。

ステップＳ１９において、信号出力部１３は、サブピクセル画像ａ乃至ｄを、4K画像として、表示装置２の表示制御部３１に出力する。

これに対応して、表示制御部３１においては、画像処理装置１からの4K画像の信号に基づいて、4K画像の表示部３２への表示が制御され、表示部３２に4K画像が表示される。

以上のように、必要に応じて入力された画像（HD画像）の位相をずらして、出力する画像（4K画像）のサブピクセル画像を生成し、サブピクセル画像に対して解像度変換や画像処理を並列で行い、4K画像を出力するようにした。

これにより、ピクセル単位の処理は、もちろん、空間情報を利用した画像処理や３次元（空間方向や時間方向）の画像処理が実現可能である。すなわち、既存の画像処理デバイスを用いることができるので、安価で簡単な構成で、HD画像を超える高解像度の画像処理を行うことができる。

また、従来の領域分割による画像処理の場合に必要であった領域分割による貼り合わせの境界処理を意識せず、解像度変換および画像処理を行うことができる。

さらに、従来のサブフレーム分割による画像処理の場合に必要であった入力画像の事前処理や座標計算の必要もない。したがって、画像データを記憶するメモリが不要であるので、安価に実現が可能である。

次に、図３のステップＳ１９におけるサブピクセル画像を4K画像として出力する処理について説明する。図４は、上述した処理を実現する図１の信号出力部１３の一実施形態の構成例を示すブロック図である。

図４の例において、信号出力部１３は、ラインメモリ５１−１乃至５１−４、セレクタ５２−１および５２−２、セレクタ５３、並びに出力制御部５４により構成される。

ラインメモリ５１−１は、画像処理ブロック１１からのサブピクセル画像ａの画素ａ１を1ライン分蓄積する。ラインメモリ５１−１は、蓄積された１ライン分の画素ａ１を所定の順番でセレクタ５２−１に出力する。

ラインメモリ５１−２は、画像処理ブロック１２−１からのサブピクセル画像ｂの画素ｂ１を1ライン分蓄積する。ラインメモリ５１−２は、蓄積された１ライン分の画素ｂ１を所定の順番でセレクタ５２−１に出力する。

ラインメモリ５１−３は、画像処理ブロック１１からのサブピクセル画像ｃの画素ｃ１を1ライン分蓄積する。ラインメモリ５１−３は、蓄積された１ライン分の画素ｃ１を所定の順番でセレクタ５２−２に出力する。

ラインメモリ５１−４は、画像処理ブロック１１からのサブピクセル画像ｄの画素ｄ１を1ライン分蓄積する。ラインメモリ５１−４は、蓄積された１ライン分の画素ｄ１を所定の順番でセレクタ５２−２に出力する。

なお、以下、ラインメモリ５１−１乃至５１−４を区別する必要がない場合、単に、ラインメモリ５１とも称する。

セレクタ５２−１および５２−２には、出力制御部５４からのピクセル選択信号が入力される。セレクタ５２−１は、出力制御部５４からピクセル選択信号(odd)が入力されると、ラインメモリ５１−１からのサブピクセル画像ａの画素ａ１を選択し、セレクタ５３に出力する。セレクタ５２−１は、出力制御部５４からピクセル選択信号(even)が入力されると、ラインメモリ５１−２からのサブピクセル画像ｂの画素ｂ１を選択し、セレクタ５３に出力する。

セレクタ５２−２は、出力制御部５４からピクセル選択信号(odd)が入力されると、ラインメモリ５１−３からのサブピクセル画像ｃの画素ｃ１を選択し、セレクタ５３に出力する。セレクタ５２−２は、出力制御部５４からピクセル選択信号(even)が入力されると、ラインメモリ５１−４からのサブピクセル画像ｄの画素ｄ１を選択し、セレクタ５３に出力する。

セレクタ５３には、出力制御部５４からのライン選択信号が入力される。セレクタ５３は、出力制御部５４からライン選択信号(odd)が入力されると、セレクタ５２−１からの画素（すなわち、画素ａ１または画素ｂ１）を選択し、表示制御部３１に出力する。セレクタ５３は、出力制御部５４からライン選択信号(even)が入力されると、セレクタ５２−２からの画素（すなわち、画素ｃ１または画素ｄ１）を選択し、表示制御部３１に出力する。

出力制御部５４は、表示装置２の表示制御部３１の表示制御に応じて、ピクセル選択信号とライン選択信号を発生する。

例えば、表示装置２の表示制御部３１は、図５に示されるように、表示部３２の表示領域を縦に４つの領域（領域Ａ乃至Ｄ）に分けて、それらの領域Ａ乃至Ｄの上から順に表示を制御する。

したがって、出力制御部５４は、例えば、4K画像の一番上の1ライン分が、ラインメモリ５１−１および５１−２に溜まると、ラインメモリ５１−１から、領域Ａ乃至Ｄの左上の各画素ａ１が出力されるように、ピクセル選択信号（odd）とライン選択信号（odd）を、セレクタ５２−１および５２−１並びにセレクタ５３にそれぞれ出力する。次に、出力制御部５４は、ラインメモリ５１−２から、領域Ａ乃至Ｄの各画素ａ１の右隣の各画素ｂ１が出力されるように、ピクセル選択信号（even）とライン選択信号（odd）を、セレクタ５２−１および５２−１並びにセレクタ５３にそれぞれ出力する。

これに対応して、セレクタ５３から領域Ａ乃至Ｄの各画素ａ１が順に出力され、その次に、領域Ａ乃至Ｄの各画素ｂ１が出力される。以上の処理が1ライン分繰り返されるので、表示制御部３１により、表示部３２の各領域Ａ乃至Ｄの最上段の１ラインが表示される。

同様に、出力制御部５４は、例えば、4K画像の一番上の次の1ライン分が、ラインメモリ５１−３および５１−４に溜まると、ラインメモリ５１−３から、領域Ａ乃至Ｄの各画素ａ１の下の各画素ｃ１が出力されるように、ピクセル選択信号（odd）とライン選択信号（even）を、セレクタ５２−１および５２−１並びにセレクタ５３にそれぞれ出力する。次に、出力制御部５４は、ラインメモリ５１−４から、領域Ａ乃至Ｄの各画素ｃ１の右隣の各画素ｄ１が出力されるように、ピクセル選択信号（even）とライン選択信号（even）を、セレクタ５２−１および５２−１並びにセレクタ５３にそれぞれ出力する。

これに対応して、セレクタ５３から領域Ａ乃至Ｄの各画素ｃ１が順に出力され、その次に、領域Ａ乃至Ｄの各画素ｄ１が出力される。以上の処理が1ライン分繰り返されるので、表示制御部３１により、表示部３２の各領域Ａ乃至Ｄの最上段の次の１ラインが表示さされる。

以上のように、ラインメモリ５１を利用して、所定の順番で画像信号を出力することで、４つのサブピクセル画像ａ乃至ｄを、4K画像として表示部３２に表示することができる。

すなわち、例えば、上からデータを詰める表示装置２の場合、フレームメモリは必要なく、1ライン分のラインメモリがあれば、４つのサブピクセル画像ａ乃至ｄを、4K画像として表示部３２に表示することができる。したがって、安価で簡単に実現が可能である。

なお、上記説明においては、HD画像（1920×1080/60Hz）を4K画像（3840×2160/60Hz）に変換する例を説明したが、整数倍の拡大でなくても、任意の拡大変換であっても、サブピクセル単位で位相をずらした画像を生成することもできる。

また、位相をずらした画像を生成することのできない画像処理デバイスも存在する。図６は、位相をずらした画像を生成することのできない画像処理デバイスを用いた場合の画像処理装置１の構成例を表している。

図６の画像処理装置１は、画像処理デバイス１１および信号出力部１３を備える点は、図１の画像処理装置１と共通しているが、位相変調補間フィルタ１０１−１乃至１０１−３が追加された点、並びに、画像処理デバイス１２−１乃至１２−３が、画像処理デバイス１０２−１乃至１０２−３に置き換わった点が異なっている。

すなわち、画像処理デバイス１０２−１乃至１０２−３は、位相をずらした画像を生成することができない解像度変換部１１１−１乃至１１１−３と、画像処理デバイス１２−１乃至１２−３と共通の画像処理部２３−１乃至２３−３を有している。

図６の画像処理装置１の場合、図示せぬ前段からの入力信号は、画像処理デバイス１１および位相変調補間フィルタ１０１−１乃至１０１−３に入力される。

位相変調補間フィルタ１０１−１は、入力されたHD画像において、右に0.5画素ずれた位置を計算し、右に0.5画素ずれた位置の画像を生成し、それを4K画像のサブピクセル画像ｂとして、解像度変換部１１１−１に出力する。解像度変換部１１１−１は、サブピクセル画像ｂに所定の解像度変換を行い、画像処理部２３−１に出力する。

位相変調補間フィルタ１０１−２は、入力されたHD画像において、下に0.5画素ずれた位置を計算し、下に0.5画素ずれた位置の画像を生成し、それを4K画像のサブピクセル画像ｃとして、解像度変換部１１１−２に出力する。解像度変換部１１１−２は、サブピクセル画像ｃに所定の解像度変換を行い、画像処理部２３−２に出力する。

位相変調補間フィルタ１０１−３は、入力されたHD画像において、右に0.5画素、下に0.5画素ずれた位置を計算し、右に0.5画素、下に0.5画素ずれた位置の画像を生成し、それを4K画像のサブピクセル画像ｄとして、解像度変換部１１１−３に出力する。解像度変換部１１１−３は、サブピクセル画像ｄに所定の解像度変換を行い、画像処理部２３−３に出力する。

このように、位相をずらした画像を作成することのできない画像処理デバイスを用いた場合には、位相変調補間フィルタを前段に配置するだけの簡単な構成で図１の画像処理装置１の場合と等価な処理を実現することができる。

以上のように、画像処理装置１においては、入力された画像を用いて、入力された画像よりも高解像度の画像のサブピクセル画像を生成し、それに対して解像度変換および画像処理を行い、高解像度の画像として出力するようにしたので、安価で簡単な構成で、高解像度の画像処理を行うことができる。また、高解像度の画像を表示することができる。

また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。

本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

本発明の一実施形態に係る画像表示システムの構成例を示すブロック図である。サブピクセル画像を説明する図である。図１の画像処理装置の画像処理を説明するフローチャートである。図１の信号出力部の構成例を示すブロック図である。図４の信号出力部の処理を説明する図である。図１の画像処理装置の他の構成例を示すブロック図である。

符号の説明

１画像処理装置，２表示装置，１１画像処理デバイス，１２−１乃至１２−３画像処理デバイス，１３信号出力部，２２−１乃至２２−３サブピクセル解像度変換部，２３−１乃至２３−３画像処理部，３１表示制御部，３２表示部，５１，５１−１乃至５１−４ラインメモリ，５２−１，５２−２セレクタ，５３セレクタ，５４出力制御部

Claims

入力された第１の画像を、前記第１の画像より高解像度の第２の画像の第１のサブピクセルとして画像処理する入力画像処理手段と、
前記第１の画像から右に0.5画素位相をずらして、前記第２の画像の前記第１のサブピクセルとは異なる第２のサブピクセルを生成する第１のサブピクセル生成手段と、
前記第１の画像から下に0.5画素位相をずらして、前記第２の画像の前記第１および第２のサブピクセルとは異なる第３のサブピクセルを生成する第２のサブピクセル生成手段と、
前記第１の画像から右に0.5画素および下に0.5画素位相をずらして、前記第２の画像の前記第１乃至第３のサブピクセルとは異なる第４のサブピクセルを生成する第３のサブピクセル生成手段と、
前記第１のサブピクセル生成手段により生成された前記第２のサブピクセルを画像処理する第１のサブピクセル画像処理手段と、
前記第２のサブピクセル生成手段により生成された前記第３のサブピクセルを画像処理する第２のサブピクセル画像処理手段と、
前記第３のサブピクセル生成手段により生成された前記第４のサブピクセルを画像処理する第３のサブピクセル画像処理手段と、
前記入力画像処理手段により画像処理された前記第１のサブピクセル、前記第１のサブピクセル画像処理手段により画像処理された前記第２のサブピクセル、前記第２のサブピクセル画像処理手段により画像処理された前記第３のサブピクセル、および前記第３のサブピクセル画像処理手段により画像処理された前記第４のサブピクセルを前記第２の画像として後段に出力する出力手段と
を備え、
前記入力画像処理手段および前記第１乃至第３のサブピクセル画像処理手段は、並列に画像処理を行い、
前記出力手段は、前記入力画像処理手段により画像処理された前記第１サブピクセル、前記第１のサブピクセル画像処理手段により画像処理された前記第２のサブピクセル、前記第２のサブピクセル画像処理手段により画像処理された前記第３のサブピクセル、および前記第３のサブピクセル画像処理手段により画像処理された前記第４のサブピクセルを蓄積するラインメモリを備え、
前記ラインメモリに蓄積された前記第１乃至第４のサブピクセルを選択して所定の順番で前記後段に出力する
画像処理装置。
画像処理装置が、
入力された第１の画像を、前記第１の画像より高解像度の第２の画像の第１のサブピクセルとして画像処理し、
前記第１の画像から右に0.5画素位相をずらして、前記第２の画像の前記第１のサブピクセルとは異なる第２のサブピクセルを生成し、
前記第１の画像から下に0.5画素位相をずらして、前記第２の画像の前記第１および第２のサブピクセルとは異なる第３のサブピクセルを生成し、
前記第１の画像から右に0.5画素および下に0.5画素位相をずらして、前記第２の画像の前記第１乃至第３のサブピクセルとは異なる第４のサブピクセルを生成し、
前記第１のサブピクセルに対する画像処理、前記第２のサブピクセルに対する画像処理、前記第３のサブピクセルに対する画像処理、および前記第４のサブピクセルに対する画像処理を並列に行い、
画像処理された前記第１乃至第４のサブピクセルをラインメモリに蓄積させ、前記ラインメモリに蓄積された前記第１乃至第４のサブピクセルを選択して所定の順番で前記第２の画像として後段に出力する
ステップを含む画像処理方法。