JP4671927B2 - Semiconductor device - Google Patents
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本発明は、入力電圧の動作状態を検出する電圧検出回路を備えた半導体装置に関し、特に、高電圧が印加されている時の電力損失を低減した電圧検出回路を備えた半導体装置に関する。 The present invention relates to a semiconductor device including a voltage detection circuit that detects an operating state of an input voltage, and more particularly to a semiconductor device including a voltage detection circuit that reduces power loss when a high voltage is applied.
従来の電圧検出回路は、図8に示すように、入力電圧Vinと接地電位とを抵抗Ra、Rbによって抵抗分割された検出電圧Vdと、基準電圧Vrとを比較器105で比較して、その出力信号Voを検出することによって、入力電圧Vinの状態を検出するのが一般的な構成である。
As shown in FIG. 8, the conventional voltage detection circuit compares the detection voltage Vd obtained by dividing the input voltage Vin and the ground potential by resistors Ra and Rb with the reference voltage Vr by the
図9(a)は、図8に示した電圧検出回路の等価回路において、入力電圧Vinと検出電圧Vdとの関係を示したグラフ、図9(b)は、入力電圧Vinと入力電流Iinとの関係を示したグラフである。 9A is a graph showing the relationship between the input voltage Vin and the detection voltage Vd in the equivalent circuit of the voltage detection circuit shown in FIG. 8, and FIG. 9B is a graph showing the input voltage Vin and the input current Iin. It is the graph which showed this relationship.
また、図10は、抵抗Ra、Rb を、半導体基板中に形成したときの断面図を示す。P型のシリコン基板110中にN型の埋込層111が形成され、抵抗Ra、Rb は埋込層111内に形成されたP型拡散層102、103で構成されている。入力電圧Vinは、P型拡散層102の一端に形成された電極113に印加され、P型拡散層103の一端に形成された電極116は接地電位に接続されている。また、P型拡散層102、103のそれぞれの他端に形成された電極114、115は互いに接続されて検出電圧Vdを出力し、比較器105に入力される。
FIG. 10 is a cross-sectional view when the resistors Ra and Rb are formed in the semiconductor substrate. An N-type buried
ここで、抵抗分割によって得られる検出電圧Vdは、入力電圧をVinとすると、
Vd=Vin×Rb/(Ra+Rb)
となり、検出電圧Vdが基準電圧Vr以上になると、比較器105の出力信号Voが”L”から“H”に変化することで、入力電圧Vinの動作状態を検出する。
Here, the detection voltage Vd obtained by resistance division is assumed to be Vin.
Vd = Vin × Rb / (Ra + Rb)
When the detection voltage Vd becomes equal to or higher than the reference voltage Vr, the output signal Vo of the
このとき、電圧検出が行われるポイント(Vd=Vr)においては、
Vin=Vr×(Ra+Rb)/Rbであり、入力電流Iinは、
Iin=Vr/Rbとなる。
At this time, at the point where voltage detection is performed (Vd = Vr),
Vin = Vr × (Ra + Rb) / Rb, and the input current Iin is
Iin = Vr / Rb.
ところで、抵抗分割により検出信号Vdを生成する電圧検出回路においては、最大の入力電圧Vinを考慮して、抵抗素子は、各抵抗の両端にかかる電圧が耐圧以下になるように、例えば、複数個の抵抗で構成する等の設計がなされている。また、検出の精度を上げるために、抵抗値の電圧依存性を出来るだけ小さくなるよう設計がなされている。その結果、図9(b)に示すように、入力電圧Vinが上昇して、検出電圧Vdが基準電圧Vrを越え、比較器105の出力信号Voが反転した後も、入力電流Iinが、入力電圧Vinの上昇とともに増加するため、電力損失が生じる。
By the way, in the voltage detection circuit that generates the detection signal Vd by resistance division, in consideration of the maximum input voltage Vin, the resistance element includes, for example, a plurality of resistors so that the voltage applied to both ends of each resistor is equal to or lower than the withstand voltage. It is designed such that it is composed of resistors. In addition, in order to increase detection accuracy, the voltage dependence of the resistance value is designed to be as small as possible. As a result, as shown in FIG. 9B, even after the input voltage Vin rises, the detection voltage Vd exceeds the reference voltage Vr, and the output signal Vo of the
例えば、起動時において、入力電圧Vinが所定のしきい値電圧Vtに到達するまで停止状態を維持するように検出電圧Vdを設定している場合(低入力電圧検出)、入力電圧Vinがしきい値電圧Vtを超え、通常動作電圧になったとき、分割抵抗には高電圧からの電流が定常的に流れることになるので、電力損失の問題が生じる。特に、所定のしきい値電圧Vtに比して、通常動作時の入力電圧Vinが大きい場合には、入力電圧Vinが所定のしきい値電圧Vtに到達するまでの入力電流Iinが問題にならない程度に小さくても、通常動作時の入力電流Iinの増加に伴う電力損失は無視できない程度に大きくなる。 For example, when the detection voltage Vd is set so that the stop state is maintained until the input voltage Vin reaches a predetermined threshold voltage Vt at the time of start-up (low input voltage detection), the input voltage Vin is the threshold value. When the value voltage Vt is exceeded and the normal operating voltage is reached, a current from a high voltage constantly flows through the dividing resistor, causing a problem of power loss. In particular, when the input voltage Vin during normal operation is larger than the predetermined threshold voltage Vt, the input current Iin until the input voltage Vin reaches the predetermined threshold voltage Vt does not matter. Even if it is as small as possible, the power loss accompanying the increase in the input current Iin during normal operation becomes so large that it cannot be ignored.
この電力損失を抑えるためには、抵抗値を大きくして電流値を小さくすることが考えられるが、抵抗素子を図10に示すような拡散抵抗で構成する場合、必要な抵抗値を得るためには非常に大きな面積が必要となる。その結果、電圧検出回路を半導体基板に搭載した半導体装置においては、装置が大型化してしまうため、問題解決にならない。 In order to suppress this power loss, it is conceivable to increase the resistance value to reduce the current value. However, in the case where the resistance element is constituted by a diffused resistor as shown in FIG. 10, in order to obtain a necessary resistance value. Requires a very large area. As a result, in the semiconductor device in which the voltage detection circuit is mounted on the semiconductor substrate, the size of the device is increased, which does not solve the problem.
かかる問題を解決する方法として、特許文献1には、抵抗素子を半導体基板に形成したPN接合で構成し、かかるPN接合に入力電圧を逆バイアスで印加し、PN接合の空乏層の変化による抵抗値の変化量を測定することによって、入力電圧の電圧検出を行う技術が開示されている。
As a method for solving such a problem,
この方法によれば、入力電圧をPN接合に逆バイアスで印加するので、抵抗素子にはリーク電流しか流れず、その結果、電圧検出において電力損失はほとんど生じない。また、抵抗値の大きさには制限されないので、PN接合で構成される抵抗素子の面積を大きくする必要もなく、電圧検出回路を半導体基板に搭載した場合にも、半導体装置が大型化してしまうという問題も生じない。
特許文献1に記載された方法は、電圧検出回路を搭載した半導体装置を大型化することなく、電力損失を低減する点では有用であるが、以下のような問題がある。
The method described in
すなわち、電圧検出回路においては、電圧検出の精度が本来的に求められており、そのためには、図9(a)に示すように、入力電圧Vinと検出電圧Vdとの関係がリニアであることが好ましい。それ故、従来は、図8に示したような抵抗分割によって検出電圧Vdを設定する場合、抵抗値の電圧依存性が出来るだけ小さくなるように抵抗素子を設計していた。 That is, in the voltage detection circuit, the accuracy of voltage detection is inherently required, and for this purpose, as shown in FIG. 9A, the relationship between the input voltage Vin and the detection voltage Vd is linear. Is preferred. Therefore, conventionally, when the detection voltage Vd is set by resistance division as shown in FIG. 8, the resistance element is designed so that the voltage dependence of the resistance value becomes as small as possible.
それに対して、特許文献1に記載された抵抗素子は、PN接合の空乏層の変化によって抵抗値の変化を得ているため、検出電圧Vdを入力電圧Vinに対してリニアに変化させることができない。また、PN接合の形成の際、半導体基板に形成される拡散層の拡散深さや濃度にバラツキが生じると、空乏層の変化にもバラツキが生じるため、電圧検出の精度が低下する。加えて、量産工程において製造される半導体装置に搭載された電圧検出回路の特性にもバラツキが生じ、信頼性の低下を招く。
On the other hand, since the resistance element described in
本発明はかかる点に鑑みてなされたもので、その主な目的は、高電圧が印加されている時の電力損失を低減した電圧検出回路を備えた半導体装置を提供することにある。 The present invention has been made in view of such a point, and a main object thereof is to provide a semiconductor device including a voltage detection circuit in which power loss is reduced when a high voltage is applied.
上記の目的を達成するため、本発明に係わる半導体装置は、電圧検出回路において、入力電圧を入力する入力端子と検出電圧を出力する出力端子と間に電流制限素子を設けた構成を採用する。 In order to achieve the above object, a semiconductor device according to the present invention employs a configuration in which a current limiting element is provided between an input terminal for inputting an input voltage and an output terminal for outputting a detected voltage in a voltage detection circuit.
ここで、電流制限素子は、半導体基板中に形成されたPN接合を有する拡散層で構成され、拡散層の一端に印加される電圧が規定電圧以上になると、PN接合の空乏化により拡散層を流れる電流が制限される特性を備えたものである。 Here, the current limiting element is composed of a diffusion layer having a PN junction formed in a semiconductor substrate, and when the voltage applied to one end of the diffusion layer exceeds a specified voltage, the diffusion layer is depleted by depletion of the PN junction. The current flowing is limited.
すなわち、本発明に係わる半導体装置は、入力電圧に対して一義的に設定された検出電圧を検出することによって、入力電圧の動作状態を検出する電圧検出回路を備えた半導体装置であって、電圧検出回路は、入力電圧を入力する入力端子と、検出電圧を出力する出力端子と、入力端子と出力端子との間に接続された電流制限素子とを備え、電流制限素子は、半導体基板中に形成されたPN接合を有する拡散層で構成され、かつ、拡散層の一端に印加される入力電圧が規定電圧以上になると、PN接合の空乏化により拡散層を流れる電流が制限される特性を有し、検出電圧は、入力電圧が規定電圧のときに、該規定電圧に対して入力電圧を、入力端子に接続された複数の抵抗により抵抗分割することによって一義的に設定される設定検出電圧以下になるように設定されており、かつ、設定検出電圧以下において、電流制限素子の拡散層に流れる電流が制限されないことを特徴とする。 That is, a semiconductor device according to the present invention is a semiconductor device provided with a voltage detection circuit that detects an operating state of an input voltage by detecting a detection voltage that is uniquely set with respect to the input voltage. The detection circuit includes an input terminal for inputting an input voltage, an output terminal for outputting the detection voltage, and a current limiting element connected between the input terminal and the output terminal. The current limiting element is provided in the semiconductor substrate. When the input voltage applied to one end of the diffusion layer exceeds the specified voltage, the current flowing through the diffusion layer is limited due to depletion of the PN junction. and, the detection voltage when the input voltage is the specified voltage, setting the detection voltage of the input voltage to the specified voltage is uniquely set by resistance division by a plurality of resistors connected to the input terminal Is set to be lower, and, in the following settings detection voltage, the current flowing through the diffusion layer of the current limiting element is characterized in that not restricted.
このような構成によれば、入力電圧が上昇に対して、入力電圧が規定電圧を越えた後は、入力電流が電流制限素子によって制限されるので、入力電圧の上昇に伴う電力損失を抑制することができる。また、検出電圧は、電流制限素子に流れる電流が制限される規定電圧に対して一義的に設定される電圧(以下、設定検出電圧という)以下に設定されているので、検出電圧が設定検出電圧を越えるまでの間は、電流制限素子によって入力電流が制限されることがなく、電圧検出の精度が低下することもない。 According to such a configuration, since the input current is limited by the current limiting element after the input voltage exceeds the specified voltage with respect to the increase of the input voltage, the power loss accompanying the increase of the input voltage is suppressed. be able to. Further, since the detection voltage is set to a voltage that is uniquely set with respect to a specified voltage that limits the current flowing through the current limiting element (hereinafter referred to as a set detection voltage), the detection voltage is set to the set detection voltage. In the meantime, the input current is not limited by the current limiting element, and the accuracy of voltage detection is not reduced.
ある好適な実施形態において、上記電流制限素子は、半導体基板中に形成されたJFET素子で構成されており、上記規定電圧はJFET素子のピンチオフ電圧である。 In a preferred embodiment, the current limiting element is composed of a JFET element formed in a semiconductor substrate, and the specified voltage is a pinch-off voltage of the JFET element.
これにより、ピンチオフ電圧(規定電圧)以上で確実に入力電流を制限することができるとともに、ピンチオフ電圧以下では、入力電圧と検出電圧とのリニアリティを維持することができるので、その間において精度の高い電圧検出をすることができる。 As a result, the input current can be surely limited above the pinch-off voltage (specified voltage), and the linearity between the input voltage and the detection voltage can be maintained below the pinch-off voltage. Can be detected.
また、上記電流制限素子は、半導体基板中に形成された拡散抵抗で構成されてもよく、かかる拡散抵抗は、一導電型の半導体基板中に設けられた反対導電型の埋込層内に形成された一導電型の拡散層で構成され、拡散層及び埋込層の一端に、入力端子側の高電位の電圧が印加される。 The current limiting element may be formed of a diffused resistor formed in a semiconductor substrate, and the diffused resistor is formed in an opposite conductivity type buried layer provided in a one conductivity type semiconductor substrate. A high potential voltage on the input terminal side is applied to one end of the diffusion layer and the buried layer.
これにより、電流制限素子を、入力電圧に対して検出電圧を一義的に設定する抵抗素子と兼ねることができるので、電圧検出回路を備えた半導体装置をより小型にすることができる。 As a result, the current limiting element can also serve as a resistance element that uniquely sets the detection voltage with respect to the input voltage, so that the semiconductor device including the voltage detection circuit can be made smaller.
ここで、上記検出電圧は、入力電圧を入力端子に接続された複数の抵抗により分割することによって一義的に設定されることが好ましい。 Here, it is preferable that the detection voltage is uniquely set by dividing the input voltage by a plurality of resistors connected to the input terminal.
また、複数の抵抗のうち少なくとも一つが、上記電流制限素子を構成していてもよい。 Moreover, at least one of the plurality of resistors may constitute the current limiting element.
さらに、上記検出電圧を基準電圧と比較することによって、入力電圧の動作状態を検出するようにしてもよい。 Furthermore, the operation state of the input voltage may be detected by comparing the detection voltage with a reference voltage.
本発明に係る半導体装置によれば、入力電圧の検出電圧が基準電圧を越えるまでの間は、検出精度を低下させることなく入力電圧の電圧検出が行えるとともに、入力電圧が上昇に対して、検出電圧が基準電圧を越えた後は、入力電圧の上昇に伴う電力損失を抑制することができ、これにより、低消費電力の電圧検出回路を備えた半導体装置を実現することができる。 According to the semiconductor device of the present invention, until the input voltage detection voltage exceeds the reference voltage, the input voltage can be detected without degrading the detection accuracy, and the input voltage is detected against the increase. After the voltage exceeds the reference voltage, power loss accompanying an increase in input voltage can be suppressed, whereby a semiconductor device including a voltage detection circuit with low power consumption can be realized.
以下、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, components having substantially the same function are denoted by the same reference numerals for the sake of simplicity. In addition, this invention is not limited to the following embodiment.
(第1の実施形態)
図1は、本発明の第1の実施形態における半導体装置に搭載された電圧検出回路10の等価回路図である。
(First embodiment)
FIG. 1 is an equivalent circuit diagram of a
図1に示すように、電圧検出回路10は、入力電圧Vinを入力する入力端子11、入力電圧Vinに対して一義的に設定された検出電圧Vdを出力する出力端子12、及び入力端子11と出力端子12との間に接続された電流制限素子13とを備えている。そして、検出電圧Vdを検出することによって(例えば、検出電圧Vdを基準電圧Vrと比較することによって)、入力電圧Vinの動作状態を検出する。
As shown in FIG. 1, the
なお、検出電圧Vdは、電流制限素子13の出力電圧Vjを、入力端子11に接続された抵抗Ra、Rbで抵抗分割することによって、
Vd=Vj×Rb/(Ra+Rb) ・・・式(1)
の式に基づき一義的に設定することができる。ここで、VinとVjは電流制限素子13の特性により一義的な関係にあるため、検出電圧Vdは入力電圧Vinに対して、一義的な関係で決まる。
The detection voltage Vd is obtained by dividing the output voltage Vj of the current limiting
V d = V j × Rb / (Ra + Rb) (1)
It can be set uniquely based on the formula of Here, since Vin and Vj have a unique relationship depending on the characteristics of the current limiting
また、検出電圧Vdと基準電圧Vrとを比較器14に入力し、検出電圧Vdが基準電圧Vr以上になると、比較器14の出力信号Voが”L”から“H”に変化することで、入力電圧Vinの動作状態を検出することができる。
Further, when the detection voltage Vd and the reference voltage Vr are input to the
ここで、電流制限素子13は、半導体基板中に形成されたPN接合を有する拡散層で構成され、かつ、当該拡散層の入力端子11側の一端に印加される電圧が、所定電圧以上になると、PN接合の空乏化により拡散層を流れる電流が制限される特性を有するもので、本実施形態では、かかる電流制限素子13として、JFET素子を採用している。
Here, the current limiting
図2は、JFET素子13の入力電圧Vinに対する出力電圧Vjの電圧特性を示したグラフである。図2に示したJFET素子13の特性が示すように、入力電圧Vinの上昇にともない、JFET素子13の出力電圧Vjも上昇し、規定電圧(ピンチオフ電圧)Vpsに達すると、JFET素子13がピンチオフすることにより、出力電圧Vjの上昇が低下し、その後、一定電圧Vpfに固定される。
FIG. 2 is a graph showing voltage characteristics of the output voltage Vj with respect to the input voltage Vin of the
図3(a)は、JFET素子13の構成を示した平面図で、図3(b)は、図3(a)のIIIb−IIIb線に沿った断面図である。
FIG. 3A is a plan view showing the configuration of the
図3(b)に示すように、JFET素子13は、P型の半導体基板21に形成されたN型の拡散層22内に、P型のゲート拡散層23、及びN+型のソース、ドレイン拡散層24、25が形成された構成をなす。P型のゲート拡散層23は接地電位に接続され、ドレイン拡散層25は、電極27を介して入力電圧Vinの入力端子11に接続され、JFET素子13の出力電圧Vjは、ソース拡散層24の電極26から出力される。
As shown in FIG. 3B, the
周知のとおり、ソース拡散層24とドレイン拡散層25との間に形成されるチャネル(N型拡散層22)は、入力電圧Vinがピンチオフ電圧Vpsに達すると、P型ゲート拡散層23とN型拡散層22で構成されるPN接合及び/またはN型拡散層22とP型の半導体基板21で構成させるPN接合が空乏化されることによってチャネルが遮断され、ピンチオフ電圧Vps以上では、チャネルを流れる電流が制限される。その結果、図2に示すように、JFET素子13の出力電圧Vjは、一定電圧Vpfに固定される。
As is well known, when the input voltage Vin reaches the pinch-off voltage Vps, the channel (N-type diffusion layer 22) formed between the
以上のように、入力電圧Vinを入力する入力端子11と、検出電圧Vdを出力する出力端子12との間に電流制限素子(JFET素子)13を設けることによって、入力電圧Vinが上昇に対して、規定電圧(ピンチオフ電圧Vps)を越えた後は、入力電流Iinが電流制限素子13によって制限されるので、入力電圧Vinの上昇に伴う電力損失を抑制することができる。また、検出電圧が基準電圧を越えるまでの間は、電流制限素子によって入力電流が制限されることがないので、電圧検出の精度が低下することもない。
As described above, by providing the current limiting element (JFET element) 13 between the
なお、この場合、検出電圧Vdは、式(1)に従って、入力電圧Vinが規定電圧Vpsのときに、規定電圧Vps対して一義的に設定される電圧以下に設定しておく必要がある。 In this case, the detection voltage Vd needs to be set to be equal to or lower than a voltage that is uniquely set with respect to the specified voltage Vps when the input voltage Vin is the specified voltage Vps according to the equation (1).
本発明における電圧検出回路を備えた半導体装置は、例えば、起動時において、入力電圧Vinが所定のしきい値電圧Vtに到達するまで停止状態を維持するように検出電圧Vdを設定しているときに(低入力電圧検出)、所定のしきい値電圧Vtに比して、通常動作時の入力電圧Vinが大きい場合に特に有効である。例えば、しきい値電圧Vtが60Vに設定され、通常動作時の入力電圧Vinが80〜270Vの場合、本発明を用いれば、電圧検出回路による電力損失を約数百mW(90%)程度低減することができる。 In the semiconductor device including the voltage detection circuit according to the present invention, for example, when the detection voltage Vd is set so as to maintain the stop state until the input voltage Vin reaches a predetermined threshold voltage Vt at the time of startup. (Low input voltage detection) is particularly effective when the input voltage Vin during normal operation is larger than the predetermined threshold voltage Vt. For example, when the threshold voltage Vt is set to 60 V and the input voltage Vin during normal operation is 80 to 270 V, the power loss due to the voltage detection circuit is reduced by about several hundreds mW (90%) by using the present invention. can do.
また、本発明における電圧検出回路を、例えば電池等の電圧低下を検出する回路として用いた場合、電圧低下検出回路の消費電力を最小限に抑えることができるので、電池で駆動する機器を長時間、連続使用することができる。 Further, when the voltage detection circuit according to the present invention is used as a circuit for detecting a voltage drop of a battery or the like, for example, the power consumption of the voltage drop detection circuit can be minimized. Can be used continuously.
また、日本国内用の電源(100VAC)に対応した製品を、海外(200VAC)で使用した場合に動作しにように、入力電圧が所定の電圧(例えば、110VAC)以上に上昇したことを検出する電圧検出回路として使用することによって、高入力動作停止時の電力損失を低減させることができる。 Further, it detects that the input voltage has risen to a predetermined voltage (for example, 110 VAC) or more so that the product corresponding to the power supply for Japan (100 VAC) is used overseas (200 VAC). By using it as a voltage detection circuit, it is possible to reduce the power loss when the high input operation is stopped.
なお、図3(b)に示したJFET素子13の構成において、図4に示すように、ゲート拡散層23をN型拡散層22の中に埋め込むように形成してもよい。このようにすると、入力電圧Vinに高電圧が印加された場合、ゲート拡散層23の上下両方に空乏層が広がるために、効率的にピンチオフを発生させることができる。
In the configuration of the
(第2の実施形態)
本発明の第1の実施形態では、電流制限素子13としてJFET素子を用いた場合を説明したが、本実施形態においては、電流制限素子13を半導体基板中に形成された拡散抵抗で構成する例を、図5を参照しながら説明する。
(Second Embodiment)
In the first embodiment of the present invention, the case where a JFET element is used as the current limiting
図5(a)は、本発明の第2の実施形態における電流制限素子13の構成を示した平面図で、図5(b)は、図5(a)のVb−Vb線に沿った断面図である。
FIG. 5A is a plan view showing the configuration of the current limiting
図5(b)に示すように、本実施形態における電流制限素子13は、P型の半導体基板31中に設けられたN型の埋込層32内に形成されたP型の拡散層33で構成されている。そして、P型拡散層33の一端(P+コンタクト領域35)、及びN型埋込層32の一端(N+コンタクト領域36)には、電極38、39を介して入力端子11側の高電位の電圧VR1が印加され、P型拡散層33の他端(P+コンタクト領域34)の電極37から、抵抗出力電圧VR2が出力される。
As shown in FIG. 5B, the current limiting
図6は、拡散抵抗33の両端に印加される電圧(ΔVR=VR1−VR2;VR1>VR2)に対する拡散抵抗33の電流特性IRを示したグラフである。
FIG. 6 is a graph showing the current characteristic IR of the diffused
図6に示すように、拡散抵抗33の両端に印加される電圧ΔVRの上昇に伴って、拡散抵抗33を流れる電流IRは上昇するが、規定電圧Vprを超えると拡散抵抗33を流れる電流IRは徐々に飽和する。これは、電圧ΔVRの上昇に伴い、N型埋込層32とP型拡散層33とで構成されるPN接合が空乏化されることによって、P型拡散層33を流れる電流が制限されるためである。
As shown in FIG. 6, the current IR flowing through the
これにより、入力電圧Vinが上昇に対して、規定電圧Vprを越えた後は、入力電流Iinが電流制限素子(拡散抵抗)13によって制限されるので、入力電圧Vinの上昇に伴う電力損失を抑制することができる。また、検出電圧が基準電圧を越えるまでの間は、電流制限素子によって入力電流が制限されることがないので、電圧検出の精度が低下することもない。 As a result, the input current Iin is limited by the current limiting element (diffusion resistor) 13 after the input voltage Vin exceeds the specified voltage Vpr with respect to the increase, thereby suppressing the power loss accompanying the increase in the input voltage Vin. can do. Further, since the input current is not limited by the current limiting element until the detection voltage exceeds the reference voltage, the accuracy of voltage detection does not decrease.
本実施形態における電流制限素子(拡散抵抗)13は、図1に示した分割抵抗Ra、Rbの少なくとも一つの抵抗素子と兼ねることができるので、電圧検出回路を備えた半導体装置をより小型にすることができる。 Since the current limiting element (diffusion resistor) 13 in this embodiment can also serve as at least one resistance element of the divided resistors Ra and Rb shown in FIG. 1, the semiconductor device including the voltage detection circuit can be made smaller. be able to.
なお、図5(b)に示した抵抗素子13の構成において、図7に示すように、P型拡散層33をN型埋込層32の中に埋め込むように形成してもよい。このようにすると、入力電圧Vinに高電圧が印加された場合、P型拡散層33の上下両方に空乏層が広がるために、効率的に拡散抵抗33の電流制限特性を得ることができる。また、拡散抵抗33がN型埋込層32内に埋め込まれるために、基板表面に形成される酸化膜の影響を受けにくく、抵抗値の安定化にも効果がある。
5B, the P-
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態において、電流制限素子13として機能するJFET素子、及び拡散抵抗について説明したが、これらを組み合わせて使用しても構わない。また、拡散抵抗13をP型の拡散層33としたが、N型の拡散層であっても、半導体基板31をN型に、埋込層32をP型にすることによって同様の効果を得ることができる。さらに、電流制限素子13を、検出電圧を出力する出力端子12と接地電位との間にさらに設けても、本発明の効果を得ることができる。
As mentioned above, although this invention was demonstrated by suitable embodiment, such description is not a limitation matter and of course various modifications are possible. For example, in the above embodiment, the JFET element functioning as the current limiting
本発明は、高電圧が印加される電圧検出回路を備えた半導体装置に有効である。 The present invention is effective for a semiconductor device including a voltage detection circuit to which a high voltage is applied.
10 電圧検出回路
11 入力端子
12 出力端子
13 電流制限素子(JFET素子、拡散抵抗)
14 比較器
21 半導体基板
22 N型拡散層
23 P型ゲート拡散層
24 ソース拡散層
25 ドレイン拡散層
26、27 電極
31 半導体基板
32 N型埋込層
33 P型拡散層
34、35、36 コンタクト領域
37、38、39 電極
DESCRIPTION OF
14
Claims (7)
前記電圧検出回路は、
前記入力電圧を入力する入力端子と、
前記検出電圧を出力する出力端子と、
前記入力端子と前記出力端子との間に接続された電流制限素子と
を備え、
前記電流制限素子は、
半導体基板中に形成されたPN接合を有する拡散層で構成され、かつ、
前記拡散層の一端に印加される前記入力電圧が、規定電圧以上になると、前記PN接合の空乏化により、前記拡散層を流れる電流が制限される特性を有し、
前記検出電圧は、前記入力電圧が前記規定電圧のときに、該規定電圧に対して前記入力電圧を、前記入力端子に接続された複数の抵抗により抵抗分割することによって一義的に設定される設定検出電圧以下になるように設定されており、かつ、前記設定検出電圧以下において、前記電流制限素子の前記拡散層に流れる電流が制限されないことを特徴とする、半導体装置。 A semiconductor device including a voltage detection circuit that detects an operation state of the input voltage by detecting a detection voltage uniquely set with respect to the input voltage,
The voltage detection circuit includes:
An input terminal for inputting the input voltage;
An output terminal for outputting the detection voltage;
A current limiting element connected between the input terminal and the output terminal,
The current limiting element is:
A diffusion layer having a PN junction formed in a semiconductor substrate, and
When the input voltage applied to one end of the diffusion layer exceeds a specified voltage, the current flowing through the diffusion layer is limited due to depletion of the PN junction,
The detection voltage is uniquely set by dividing the input voltage by a plurality of resistors connected to the input terminal with respect to the specified voltage when the input voltage is the specified voltage. A semiconductor device, wherein the semiconductor device is set to be equal to or lower than a detection voltage, and a current flowing through the diffusion layer of the current limiting element is not limited below the set detection voltage.
前記規定電圧は、前記JFET素子のピンチオフ電圧であることを特徴とする、請求項1に記載の半導体装置。 The current limiting element is composed of a JFET element formed in the semiconductor substrate,
The semiconductor device according to claim 1, wherein the specified voltage is a pinch-off voltage of the JFET element.
前記拡散抵抗は、
一導電型の半導体基板中に設けられた逆導電型の埋込層内に形成された一導電型の拡散層で構成され、
前記拡散層及び前記埋込層の一端に、前記入力端子側の高電位の電圧が印加されることを特徴とする、請求項1に記載の半導体装置。 The current limiting element is composed of a diffused resistor formed in the semiconductor substrate,
The diffusion resistance is
It is composed of a diffusion layer of one conductivity type formed in a buried layer of reverse conductivity type provided in a semiconductor substrate of one conductivity type,
2. The semiconductor device according to claim 1, wherein a high potential voltage on the input terminal side is applied to one end of the diffusion layer and the buried layer.
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