JP4671314B2 - Method of manufacturing ohmic electrode structure, method of manufacturing ohmic electrode structure of junction type FET or junction type SIT, and method of manufacturing semiconductor device - Google Patents
Method of manufacturing ohmic electrode structure, method of manufacturing ohmic electrode structure of junction type FET or junction type SIT, and method of manufacturing semiconductor device Download PDFInfo
- Publication number
- JP4671314B2 JP4671314B2 JP2000282532A JP2000282532A JP4671314B2 JP 4671314 B2 JP4671314 B2 JP 4671314B2 JP 2000282532 A JP2000282532 A JP 2000282532A JP 2000282532 A JP2000282532 A JP 2000282532A JP 4671314 B2 JP4671314 B2 JP 4671314B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- field insulating
- region
- sic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 112
- 238000004519 manufacturing process Methods 0.000 title claims description 98
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 357
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical group [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 346
- 239000004020 conductor Substances 0.000 claims description 178
- 239000000758 substrate Substances 0.000 claims description 173
- 238000010438 heat treatment Methods 0.000 claims description 165
- 238000000034 method Methods 0.000 claims description 142
- 238000006243 chemical reaction Methods 0.000 claims description 121
- 238000005530 etching Methods 0.000 claims description 91
- 230000008569 process Effects 0.000 claims description 60
- 239000000463 material Substances 0.000 claims description 59
- 229920002120 photoresistant polymer Polymers 0.000 claims description 51
- 239000012298 atmosphere Substances 0.000 claims description 42
- 239000012535 impurity Substances 0.000 claims description 41
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 39
- 239000001301 oxygen Substances 0.000 claims description 39
- 229910052760 oxygen Inorganic materials 0.000 claims description 39
- 238000007254 oxidation reaction Methods 0.000 claims description 35
- 230000003647 oxidation Effects 0.000 claims description 33
- 238000000151 deposition Methods 0.000 claims description 28
- 229930195733 hydrocarbon Natural products 0.000 claims description 17
- 230000001590 oxidative effect Effects 0.000 claims description 17
- 238000004140 cleaning Methods 0.000 claims description 16
- 150000002430 hydrocarbons Chemical class 0.000 claims description 16
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 16
- 238000001039 wet etching Methods 0.000 claims description 16
- 239000004215 Carbon black (E152) Substances 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 11
- 239000000203 mixture Substances 0.000 claims description 11
- 230000036961 partial effect Effects 0.000 claims description 10
- 229910021642 ultra pure water Inorganic materials 0.000 claims description 6
- 239000012498 ultrapure water Substances 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims 4
- 238000000576 coating method Methods 0.000 claims 4
- 229910002090 carbon oxide Inorganic materials 0.000 claims 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 61
- 239000007769 metal material Substances 0.000 description 30
- 238000005468 ion implantation Methods 0.000 description 28
- 230000003071 parasitic effect Effects 0.000 description 26
- 230000002829 reductive effect Effects 0.000 description 25
- 238000000206 photolithography Methods 0.000 description 23
- 239000000243 solution Substances 0.000 description 22
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 20
- 230000015556 catabolic process Effects 0.000 description 17
- 238000001312 dry etching Methods 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 14
- 230000002093 peripheral effect Effects 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 239000007789 gas Substances 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 239000000853 adhesive Substances 0.000 description 10
- 230000001070 adhesive effect Effects 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- 229910052681 coesite Inorganic materials 0.000 description 8
- 229910052906 cristobalite Inorganic materials 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 229910052682 stishovite Inorganic materials 0.000 description 8
- 229910052905 tridymite Inorganic materials 0.000 description 8
- 238000001771 vacuum deposition Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 7
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 6
- 238000007738 vacuum evaporation Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000011156 evaluation Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000012528 membrane Substances 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 239000002253 acid Substances 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 229910052799 carbon Chemical group 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 238000006722 reduction reaction Methods 0.000 description 4
- 238000000992 sputter etching Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 3
- -1 aluminum-copper-silicon Chemical compound 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000003917 TEM image Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 2
- 230000008034 disappearance Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 230000005496 eutectics Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000005001 rutherford backscattering spectroscopy Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000006104 solid solution Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 229910018575 Al—Ti Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical group [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910020968 MoSi2 Inorganic materials 0.000 description 1
- 229910012990 NiSi2 Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 238000001069 Raman spectroscopy Methods 0.000 description 1
- 229910018540 Si C Inorganic materials 0.000 description 1
- 229910002808 Si–O–Si Inorganic materials 0.000 description 1
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- 238000000862 absorption spectrum Methods 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 125000003178 carboxy group Chemical group [H]OC(*)=O 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000006392 deoxygenation reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 238000010574 gas phase reaction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000001198 high resolution scanning electron microscopy Methods 0.000 description 1
- 125000001183 hydrocarbyl group Chemical group 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005289 physical deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000000746 purification Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006557 surface reaction Methods 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/0485—Ohmic electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Crystallography & Structural Chemistry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Thyristors (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、炭化珪素(SiC)基板を使用した半導体装置、及び半導体装置の製造方法に係り、更に、このSiC半導体装置に利用されるn型SiC領域に対するオーミック電極構造体及びその製造方法に関するものである。
【0002】
【従来の技術】
SiCは、pn接合の形成が可能で、珪素(Si)や砒化ガリウム(GaAs)等の他の半導体材料に比べて禁制帯幅Egが広く3C−SiCで2.23eV、6H−SiCで2.93eV、4H−SiCで3.26eV程度の値が報告されている。また、SiCは、熱的、化学的、機械的に安定で、耐放射線性にも優れているので、発光素子や高周波デバイスは勿論のこと、高温、大電力、放射線照射等の過酷な条件で、高い信頼性と安定性を示す電力用半導体装置(パワーデバイス)として様々な産業分野での適用が期待されている。
【0003】
特に、SiCを用いた高耐圧のMOSFETは、Siを用いたパワーデバイスよりもオン抵抗が低いことが報告されている。また、SiCを用いたショットキーダイオードの順方向降下電圧が低くなることが報告されている。良く知られているように、パワーデバイスのオン抵抗とスイッチング速度とは、トレード・オフ関係にある。しかし、SiCを用いたパワーデバイスによれば、低オン抵抗化と高速スイッチング速度化が同時に達成出来る可能性がある。
【0004】
このSiCを用いたパワーデバイスの低オン抵抗化には、オーミック・コンタクトに対するコンタクト抵抗ρcの低減が重要な要素である。特に、低オン抵抗化のためには、パワーデバイスの主電極領域を細分化し、高密度にSiC基板上に配列する方法も採用される。このような、微細寸法化されたパワーデバイスの低オン抵抗化には、微細な開口部(コンタクト・ウィンドウ)の内部において、低いコンタクト抵抗ρcを得ることが極めて重要となってくる。また、パワーデバイスの高速スイッチング速度化のためにも、SiC領域に対するオーミック・コンタクトのコンタクト抵抗ρcは大きな問題である。
【0005】
SiC青色発光素子が既に実用化され量産されているのとは対称的に、パワーデバイス、高周波デバイスとしてのSiCの応用は甚だ遅れている。この原因の一つは、これらデバイスの構造及び作製プロセスに適合した実用的な低抵抗のオーミック・コンタクトを形成する技術が未だに確立されていないからである。
【0006】
n型SiCに低抵抗オーミック・コンタクトを形成する方法として広く活用されている従来技術は、ニッケル(Ni)、タングステン(W)、チタン(Ti)のような電極膜をn型SiCに被着させて形成したオーミック電極構造体を800℃〜1200℃の高温で熱処理する方法である。なかでもNiを用いたオーミック・コンタクトでは10−6Ω・cm2台の実用的なコンタクト抵抗値ρcが得られており、極めて有望なオーミック・コンタクトである。
【0007】
図24はパワーデバイスや高周波デバイスなどで使用されるNi膜を用いたオーミック電極構造体の構造(以下において、「第1の従来技術」という。)を簡略化して示したものである。単結晶SiC基板1の表面に高不純物密度のn型SiC領域32が形成されている。この単結晶SiC基板1の表面には、更に熱酸化膜3及び上部絶縁膜4からなるフィールド絶縁膜5が形成されている。このフィールド絶縁膜5を貫通し、n型SiC領域32の表面を露出するように、開口部が配置されている。フィールド絶縁膜5の開口部の内部には、n型SiC領域32の表面に接した加熱反応層8と、この加熱反応層8の上部の電極膜(Ni膜素片)47が配置されている。加熱反応層8は、Ni膜を全面蒸着し、フォトリソグラフィとエッチングを用いて、図24に示す形状に、パターニングした後、熱処理することにより形成される。即ち、電極膜(Ni膜素片)47を設けたSiC基板1を、1000℃〜1200℃で高温処理することにより、Ni−Si−Cが混合した導電性の加熱反応層8が形成される。電極膜(Ni膜素片)47の上部には、フィールド絶縁膜5の上部に延伸するように配線導体素片9が配置されている。
【0008】
第1の従来技術は、後述するような問題点を有している。そこで、この第1の従来技術の問題を解決するため、特開平8−64801号公報では、イオン注入で形成したn型SiC領域32に対するオーミック電極の形成法を開示している(以下において、「第2の従来技術」という。)。第2の従来技術に記載の方法は、
(イ)図25(a)に示すように第1金属膜(Ni膜)42をSi酸化膜(フィールド絶縁膜)43と隔絶するように開口部内に配置する;
(ロ)その後、高温熱処理を実施し、図25(b)に示すようにオーミック接触片45を生成する;
(ハ)最後に、図25(c)に示すように、オーミック接触片45及び露出したn型SiC領域32の表面に対して、第2金属膜を接続する、
という手順による方法である。
【0009】
【発明が解決しようとする課題】
先ず、図24に示す第1の従来技術によるn型SiC領域32に対するオーミック電極構造体にあっては、
1)Ni膜47とフィールド絶縁膜5の接着力が弱く、しばしば蒸着後にNi膜47が剥落するため、製造歩留まりが悪い;
2)Ni膜47との接触面にあるフィールド絶縁膜(SiO2膜)5が、高温熱処理でNi膜47と反応し(還元され)、SiO2膜5が浸食され、薄くなる。SiO2膜5が、もともと薄い場合は、SiO2膜5の絶縁性が損なわれ、はなはだしい場合は、SiO2膜5が貫通する;
3)Ni−SiC−SiO2が共存し、3元系の反応が生じる加熱反応層8の外縁コーナ部S1,S2直下においては、高温熱処理により、寄生のショットキー接合が形成され、水平方向の電流の流れを阻害する;
4)高温熱処理で電極膜(Ni膜素片)47の表面が激しく荒れ、表面モホロジーが低下する。このため、フォトリソグラフィ工程用のアライメント・マークが、同様なNi膜47を有する構造であれば、その形成が困難となる。従って、後続の工程において高精度なフォトリソグラフィならびにエッチングが出来ない;
5)高温熱処理で電極膜(Ni膜素片)47表面に、NiOやSiO2等の酸化膜やハイドロ・カーボンが生じ、電極膜(Ni膜素片)47と配線導体素片9間のコンタクト抵抗が実質的に、上昇する
という問題があった。
【0010】
第2の従来技術では、この第1の従来技術の問題点のうち、2)と3)の問題を解決する方法である。即ち、オーミック接触片45がSi酸化膜(フィールド絶縁膜)43と隔絶しており、露出したn型SiC領域32の表面に接している第2金属膜は、熱処理しないので、第1の従来技術のNi−SiC−SiO2の共存に起因した寄生のショットキー接合が形成されないという特徴を有する。
【0011】
しかし、第2の従来技術は、図25(a)に示す開口部内に、第1金属膜(Ni膜)42をSi酸化膜(フィールド絶縁膜)43と隔絶してパターニングする具体的な方法がなんら開示されていない。通例、このような場合、用いられる方法は、SiC基板1全面にNi膜を全面蒸着し、フォトリソグラフィとNiのエッチングを用いて、開口部の内部に選択的に第1金属膜(Ni膜)42を配設する方法である。しかし、第2の従来技術とこの方法の組み合わせでは基本的に1)、4)、5)の問題を解決することは出来ない。
【0012】
更に、第1金属膜(Ni膜)42のパターニング工法において独立したフォトリソグラフィ工程を用いているために、露光装置(マスクアライナー)の合わせ精度及び第1金属膜(Ni膜)42のエッチング加工精度を考慮すると、オーミック接触片45とSi酸化膜(フィールド絶縁膜)43の開口部側壁との間隔のトレランスを十分大きくとらなければならないという問題がある。これは、集積密度が高く、微細なオーミック電極構造体の製作を困難にするという問題に結びつく。ひいては、デバイス寸法やチップ面積が増大する、半導体装置の生産コスト(チップ単価)が上昇するという問題に連鎖する。
【0013】
本発明はこのような従来のn型SiC領域に対するオーミック電極構造体、及びこれを用いた半導体装置の問題点をそれぞれ、或いは、同時に解決するためになされたものである。
【0014】
具体的には、本発明は、10− 7Ωcm2台程度の実用的なコンタクト抵抗を有するn型SiC領域に対する微細なオーミック電極構造体の新規な構造を提供することを目的とする。
【0015】
本発明の他の目的は、表面金属配線(配線導体素片)とフィールド絶縁膜の接着力が良好で、信頼性の高いオーミック電極構造体の新規な構造を提供することである。
【0016】
本発明の更に他の目的は、フィールド絶縁膜の絶縁性が維持出来、高耐圧、低リーク電流のオーミック電極構造体の新規な構造を提供することである。
【0017】
本発明の更に他の目的は、オーミック電極の外縁部に寄生ショットキー接合が存在しないオーミック電極構造体の新規な構造を提供することである。
【0018】
本発明の更に他の目的は、電極膜の表面モホロジーが良好なオーミック電極構造体の新規な構造を提供することである。
【0019】
本発明の更に他の目的は、微細な寸法精度を有したオーミック電極構造体を提供することである。
【0020】
本発明の更に他の目的は、導体膜堆積後に表面金属配線の剥落等の不良が抑制され、製造歩留まりの高いオーミック電極構造体の製造方法を提供することである。
【0021】
本発明の更に他の目的は、オーミック電極の母材となる導体膜とフィールド絶縁膜との浸食反応(還元反応)が有効に回避出来るオーミック電極構造体の製造方法を提供することである。
【0022】
本発明の更に他の目的は、オーミック電極の母材となる導体膜、SiC及びフィールド絶縁膜との3元系の反応が回避されるオーミック電極構造体の製造方法を提供することである。
【0023】
本発明の更に他の目的は、高温熱処理を経た後でも、電極膜の表面モホロジーが良好なオーミック電極構造体の製造方法を提供することである。
【0024】
本発明の更に他の目的は、フォトリソグラフィ工程用のアライメント・マークの形態に影響を与えず、後続の工程において高精度なフォトリソグラフィならびにエッチングを容易にするなオーミック電極構造体の製造方法を提供することである。
【0025】
本発明の更に他の目的は、高温熱処理を経た後でも、電極膜の表面に、酸化膜やハイドロ・カーボンが生じず、電極膜と配線導体素片間のコンタクト抵抗を低く維持出来るオーミック電極構造体の製造方法を提供することである。
【0026】
本発明の更に他の目的は、フォトリソグラフィ工程における露光装置の合わせ精度及びエッチング加工精度に影響されずに、電極膜(オーミック接触片)とフィールド絶縁膜の開口部側壁との間隔を十分に微細化することが可能なオーミック電極構造体の製造方法を提供することである。
【0027】
本発明の更に他の目的は、微細な寸法精度を有したオーミック電極構造体が簡単に製造出来るオーミック電極構造体の製造方法を提供することである。
【0028】
本発明の更に他の目的は、高耐圧且つ高速動作可能な半導体装置を提供することである。
【0029】
本発明の更に他の目的は、オン抵抗が低く、且つ高速スイッチング可能な半導体装置を提供することである。
【0030】
本発明の更に他の目的は、チップ占有面積が小さく、チップ単価が低く、且つ信頼性の高い半導体装置を提供することである。
【0031】
本発明の更に他の目的は、表面金属配線の剥落等の不良が抑制され、製造歩留まりの高い半導体装置の製造方法を提供することである。
【0032】
本発明の更に他の目的は、オーミック電極の母材となる導体膜とフィールド絶縁膜との高温熱処理での浸食反応(還元反応)が有効に回避出来、且つ導体膜、SiC及びフィールド絶縁膜との3元系の反応をも回避出来る半導体装置の製造方法を提供することである。
【0033】
本発明の更に他の目的は、高温熱処理を経た後でも、電極膜の表面モホロジーが良好で、フォトリソグラフィ工程用のアライメント・マークの形態に影響を与えず、後続の工程において高精度なフォトリソグラフィならびにエッチングが可能な半導体装置の製造方法を提供することである。
【0034】
本発明の更に他の目的は、高温熱処理を経た後でも、電極膜の表面に、酸化膜やハイドロ・カーボンが生じず、電極膜と配線導体素片間のコンタクト抵抗を低く維持出来る半導体装置の製造方法を提供することである。
【0035】
本発明の更に他の目的は、電極膜(オーミック接触片)とフィールド絶縁膜の開口部側壁との間隔を十分に微細化し、微細な寸法精度を有したオーミック電極構造体が簡単に製造出来る半導体装置の製造方法を提供することである。
【0036】
本発明の更に他の目的は、チップ面積の縮小が可能で、チップ単価が低く出来る半導体装置の製造方法を提供することである。
【0037】
【課題を解決するための手段】
上記目的を達成するために、請求項1記載の発明は、(イ)SiC基板と、(ロ)SiC基板の表面に選択的に形成されたn型SiC領域と、(ハ)SiC基板の上に載置されたフィールド絶縁膜と、(ニ)フィールド絶縁膜中にn型SiC領域の表面を露出するように開口された開口部(コンタクト・ウィンドウ)の内部において、フィールド絶縁膜から一定の間隙を隔てて配置された電極膜と、(ホ)フィールド絶縁膜の開口部の内部において、フィールド絶縁膜から一定の間隙を隔て、且つ電極膜とn型SiC領域の間に配置された加熱反応層と、(ヘ)フィールド絶縁膜の開口部の内部において、電極膜の表面に接し、且つフィールド絶縁膜の上部にまで伸延された配線導体素片とからなるオーミック電極構造体であることを要旨とする。請求項1記載の発明によれば、電極膜及び加熱反応層が共に、フィールド絶縁膜の開口部の内部において、フィールド絶縁膜から一定の間隙を隔て配置されているので、電極膜及び加熱反応層を構成する金属材料が、フィールド絶縁膜と反応することが防止出来る。更に、加熱反応層の底部外縁部における金属−SiC−SiO2の3元系共存反応による寄生のショットキー接合の生成も回避出来る。
【0038】
なお、請求項1に規定する「SiC基板の表面に選択的に形成されたn型SiC領域」は、SiC基板の表面に、直接n型SiC領域が形成される場合のみに限定されないことは勿論である。例えば、SiC基板の表面の一部に、n型SiC領域よりも平面上の面積の大きい他の半導体領域をウェル形状に配置し、そのウェル形状の半導体領域の内部の位置において、本発明のn型SiC領域が形成されていても良い。或いは、SiC基板の表面の全面に他の半導体領域をエピタキシャル成長し、そのエピタキシャル成長した他の半導体領域の表面の一部において、本発明のn型SiC領域を形成するような場合も許容される。このように、請求項1記載に係る発明においては、n型SiC領域が他の半導体領域を介して、間接的に形成される場合を許容することに留意すべきである。
【0039】
請求項2記載の発明は、請求項1記載のオーミック電極構造体において、一定の間隙は、フィールド絶縁膜の厚みより小なることを要旨とする。
【0040】
請求項3記載の発明は、請求項1又は2記載のオーミック電極構造体において、フィールド絶縁膜は、SiCの熱酸化膜と、この熱酸化膜とは組成若しくは密度の異なる絶縁膜からなる上部絶縁膜との積層絶縁膜からなることを要旨とする。
【0041】
請求項4記載の発明は、請求項1〜3のいずれか1項記載のオーミック電極構造体において、上部絶縁膜の絶縁破壊電界強度は、熱酸化膜の絶縁破壊電界強度よりも低いことを要旨とする。
【0042】
請求項5記載の発明は、請求項1〜4のいずれか1項記載のオーミック電極構造体において、上部絶縁膜の緩衝フッ酸溶液(BHF溶液)によるエッチング速度が、熱酸化膜の緩衝フッ酸溶液によるエッチング速度よりも速いことを要旨とする。「BHF溶液」とは、フッ化アンモニウム(NH4F):フッ酸(HF)=7:1の溶液からなる当業者周知のシリコン酸化膜(SiO2膜)のエッチング液(エッチャント)である。
【0043】
請求項6記載の発明は、(イ)SiC基板の表面の少なくとも一部に高不純物密度を有するn型SiC領域を形成する工程と、(ロ)SiC基板の表面を洗浄する工程と、(ハ)SiC基板の表面をフィールド絶縁膜で被覆する工程と、(ニ)フィールド絶縁膜の上部にフィールド絶縁膜とはエッチング速度の異なるマスク材を形成する工程と、(ホ)マスク材に窓部を設け、マスクパターンを形成する工程と、(ヘ)このマスクパターンを用い、フィールド絶縁膜をn型SiC領域の表面が露出するまでエッチングし開口部を形成する工程と、(ト)n型SiC領域の表面が露出後、更にフィールド絶縁膜をオーバーエッチングし、窓部近傍のマスク材の下部にアンダーカット部を形成する工程と、(チ)マスク材の上部及び開口部の内部のn型SiC領域の表面に、第1の導体膜を堆積する工程と、(リ)マスク材を除去することにより、開口部の内部のn型SiC領域の表面に、フィールド絶縁膜とは一定の間隙を隔て、第1の導体膜の素片を残留させる工程と、(ヌ)非酸化性雰囲気中において、SiC基板を熱処理し、第1の導体膜の素片とn型SiC領域との間に加熱反応層を生成する工程とを有するオーミック電極構造体の製造方法であることを要旨とする。請求項6記載の発明によれば、フィールド絶縁膜の「オーバーエッチング(スライト・エッチング)」のエッチング量の制御により、窓部近傍のマスク材の下部に形成されるアンダーカット部の深さが制御出来る。また、このアンダーカット部の深さにより、第1の導体膜の素片とフィールド絶縁膜との一定の間隙を自己整合的に決定出来る。請求項1と同様に、請求項6に規定する「SiC基板の表面の少なくとも一部に高不純物密度を有するn型SiC領域を形成する工程」は、SiC基板の表面に、直接n型SiC領域を形成する場合のみに限定されない。例えば、SiC基板の表面の一部に他の半導体領域をウェル形状に形成し、そのウェル形状の半導体領域の内部にn型SiC領域を形成しても良い。或いは、SiC基板の表面の全面に他の半導体領域をエピタキシャル成長し、そのエピタキシャル成長した半導体領域の表面の一部にn型SiC領域を形成するような工程も許容される。
【0044】
請求項7記載の発明は、請求項6記載のオーミック電極構造体の製造方法において、フィールド絶縁膜で被覆する工程は、熱酸化により、SiC基板の表面に熱酸化膜を成長する工程と、この熱酸化膜の上部に、熱酸化以外の方法で、絶縁膜を堆積する工程とからなることを要旨とする。
【0045】
請求項8記載の発明は、請求項6記載のオーミック電極構造体の製造方法において、フィールド絶縁膜で被覆する工程は、熱酸化以外の方法で、SiC基板の表面に酸素透過性絶縁膜を堆積する工程と、この酸素透過性絶縁膜の堆積後に、熱酸化により、SiC基板の表面と酸素透過性絶縁膜との界面に、熱酸化膜を成長する工程とからなることを要旨とする。
【0046】
請求項9記載の発明は、請求項6〜8のいずれか1項記載のオーミック電極構造体の製造方法において、マスク材を形成する工程は、フォトレジストを塗布する工程であることを要旨とする。
【0047】
請求項10記載の発明は、請求項9記載のオーミック電極構造体の製造方法が、フィールド絶縁膜に開口部を形成する工程において、n型SiC領域の表面が露出するに直前のステップは、ウェットエッチングと超純水によるリンスで完結されることを要旨とする。
【0048】
請求項11記載の発明は、請求項6〜10のいずれか1項記載のオーミック電極構造体の製造方法 において、第1の導体膜の厚みは、n型SiC領域の厚みの1/2より薄いことを要旨とする。請求項11記載の発明によれば、加熱反応層を形成する前の第1の導体膜の素片の厚みが、その下部にあるn型SiC領域の厚みの1/2より薄くなるように、予め設定されているので、SiC基板の熱処理により、仮に第1の導体膜の素片が完全に加熱反応層に転化したとしても、n型SiC領域が消失することはない。
【0049】
請求項12記載の発明は、請求項6〜11のいずれか1項記載のオーミック電極構造体の製造方法 において、加熱反応層を生成する工程は、酸素(O2)及び水(H2O)の分圧が共に1×10- 3Pa〜1×10- 10Paの非酸化性雰囲気中でSiC基板を熱処理することを要旨とする。請求項12記載の発明によれば、酸素及び水の分圧が共に1×10- 3Pa〜1×10- 10Paに制御された非酸化性雰囲気中で熱処理して、加熱反応層を生成しているので、加熱反応層生成のための高温熱処理で、第1の導体膜の素片の表面に酸化膜が生じることを防止出来る。
【0050】
請求項13記載の発明は、請求項6〜11のいずれか1項記載のオーミック電極構造体の製造方法 において、第1の導体膜の素片に接し、且つ、フィールド絶縁膜の開口部を被覆するように、フィールド絶縁膜の上部に第2の導体膜を形成する工程を更に有することを要旨とする。
【0051】
請求項14記載の発明は、請求項13記載のオーミック電極構造体の製造方法において、第2の導体膜を形成する直前に、第1の導体膜の素片の表面に生成された酸化膜或いは付着したハイドロ・カーボンを除去する工程を付加したことを要旨とする。
【0052】
請求項15記載の発明は、(イ)SiC基板と、(ロ)SiC基板の表面に選択的に形成されたn型SiC領域からなる主電極領域と、(ハ)SiC基板の上に載置されたフィールド絶縁膜と、(ニ)フィールド絶縁膜中に主電極領域の表面を露出するように開口された開口部の内部において、フィールド絶縁膜から一定の間隙を隔てて配置された電極膜と、(ホ)フィールド絶縁膜の開口部の内部において、フィールド絶縁膜から一定の間隙を隔て、且つ電極膜と主電極領域の間に配置された加熱反応層と、(ヘ)フィールド絶縁膜の開口部の内部において、電極膜の表面に接し、且つフィールド絶縁膜の上部にまで伸延された主電極配線とからなる半導体装置であることを要旨とする。請求項15記載の発明において、「主電極領域」とは半導体装置の主電流の通路の両端にそれぞれ位置し、互いに対向した半導体領域の少なくとも一方である。請求項15記載の発明によれば、主電極領域に対するオーミック電極を構成する電極膜及び加熱反応層が共に、フィールド絶縁膜の開口部の内部において、フィールド絶縁膜から一定の間隙を隔て配置されているので、電極膜及び加熱反応層を構成する金属材料が、フィールド絶縁膜と反応することが防止出来る。更に、オーミック電極の底部外縁部における金属−SiC−SiO2の3元系共存反応による寄生のショットキー接合の生成も回避出来る。請求項1において説明したように、請求項15に規定する「SiC基板の表面に選択的に形成されたn型SiC領域からなる主電極領域」は、SiC基板の表面に、直接n型SiC領域からなる主電極領域が形成される場合のみに限定されない。例えば、SiC基板の表面の一部に他の半導体領域をウェル形状に配置し、そのウェル形状の半導体領域の内部に主電極領域が形成されていても良い。或いは、SiC基板の表面の全面に他の半導体領域をエピタキシャル成長し、そのエピタキシャル成長した半導体領域の表面の一部に主電極領域を形成するような場合も許容される。
【0053】
請求項16記載の発明は、請求項15記載の半導体装置において、一定の間隙は、フィールド絶縁膜の厚みより小なることを要旨とする。
【0054】
請求項17記載の発明は、(イ)SiC基板の表面の少なくとも一部に高不純物密度のn型SiC領域からなる主電極領域を形成する工程と、(ロ)SiC基板の表面を洗浄する工程と、(ハ)SiC基板の表面をフィールド絶縁膜で被覆する工程と、(ニ)フィールド絶縁膜の上部にフィールド絶縁膜とはエッチング速度の異なるマスク材を形成する工程と、(ホ)マスク材に窓部を設け、マスクパターンを形成する工程と、(ヘ)このマスクパターンを用い、フィールド絶縁膜を主電極領域の表面が露出するまでエッチングし開口部を形成する工程と、(ト)主電極領域の表面が露出後、更にフィールド絶縁膜をオーバーエッチングし、窓部近傍のマスク材の下部にアンダーカット部を形成する工程と、(チ)マスク材の上部及び開口部の内部の主電極領域の表面に、第1の導体膜を堆積する工程と、(リ)マスク材を除去することにより、開口部の内部の主電極領域の表面に、フィールド絶縁膜とは一定の間隙を隔て、第1の導体膜の素片を残留させる工程と、(ヌ)非酸化性雰囲気中において、SiC基板を熱処理し、第1の導体膜の素片と主電極領域との加熱反応層を生成する工程とを有する半導体装置の製造方法であることを要旨とする。請求項17記載の発明の「主電極領域」とは、請求項15記載の発明で定義したように、半導体装置の主電流の通路の両端に位置する半導体領域である。請求項17記載の発明によれば、半導体装置の主電極領域に対するオーミック電極を形成する際に、フィールド絶縁膜のオーバーエッチング(スライト・エッチング)のエッチング量の制御により、窓部近傍のマスク材の下部に形成されるアンダーカット部の深さが制御出来る。また、このアンダーカット部の深さにより、第1の導体膜の素片とフィールド絶縁膜との一定の間隙を自己整合的に決定出来る。請求項15と同様に、請求項17に規定する「SiC基板の表面の少なくとも一部に高不純物密度のn型SiC領域からなる主電極領域を形成する工程」は、SiC基板の表面に、直接n型SiC領域からなる主電極領域を形成する場合のみに限定されない。例えば、SiC基板の表面の一部に、他の半導体領域をウェル形状に形成し、そのウェル形状の半導体領域の内部に主電極領域を形成しても良い。或いは、SiC基板の表面の全面に他の半導体領域をエピタキシャル成長し、その半導体領域の表面の一部に主電極領域を形成するような工程でも良い。
【0055】
請求項18記載の発明は、請求項17記載の半導体装置の製造方法において、フィールド絶縁膜で被覆する工程は、熱酸化により、SiC基板の表面に熱酸化膜を成長する工程と、この熱酸化膜の上部に、熱酸化以外の方法で、絶縁膜を堆積する工程とからなることを要旨とする。
【0056】
請求項19記載の発明は、請求項18記載の半導体装置の製造方法において、熱酸化膜を成長する工程の後に、熱酸化膜の上部に、ゲート電極を形成する工程を更に有することを要旨とする。
【0057】
請求項20記載の発明は、請求項17〜19のいずれか1項記載の半導体装置の製造方法において、第1の導体膜の厚みは、主電極領域の厚みの1/2より薄いことを要旨とする。
【0058】
【発明の効果】
請求項1記載の発明によれば、電極膜及び加熱反応層を構成する金属材料が、フィールド絶縁膜と反応することが防止され、金属材料との接触面にあるフィールド絶縁膜が高温熱処理で還元(浸食)されることがないので、フィールド絶縁膜の絶縁性が維持出来る。また、電極膜を構成する金属材料がフィールド絶縁膜に接していないので、電極膜とフィールド絶縁膜の接着力が弱いという問題は、本来的に存在しない。このため、製造プロセス終了後に電極膜が剥落することはなく、製造歩留まりが高くなる。更に、加熱反応層の底部外縁部における金属−SiC−SiO2の3元系共存反応による寄生のショットキー接合の生成も回避出来るので、低いコンタクト抵抗が達成出来る。また、寄生のショットキー接合の生成に伴うn型SiC領域の水平方向の電流の流れの阻害もない。
【0059】
請求項2記載の発明によれば、電極膜及び加熱反応層の周縁部と開口部側壁との間の間隙を、フィールド絶縁膜の厚みより小さい微細寸法としたため、オーミック電極構造体の占有面積を小さく出来る。
【0060】
請求項3記載の発明によれば、フィールド絶縁膜の下部に、SiCの酸化膜を有している。SiCの熱酸化膜は、Siの熱酸化膜に近いシリコン酸化膜(SiO2膜)であり、SiCとの界面準位が少なく、高い絶縁破壊電界強度が維持出来る。また、熱酸化膜とは組成若しくは密度の異なる絶縁膜からなる上部絶縁膜と熱酸化膜との積層構造にしているので、熱酸化膜の厚さを薄く設定できる。このため、過剰な熱酸化による表面モホロジーの低下もない。表面モホロジーが良好であるため、良好な金属・半導体接合が保証できる。従って、界面準位に起因した寄生トランジスタの生成が抑制され、信頼性の高いフィールド絶縁膜の開口部に、低いコンタクト抵抗のオーミック電極構造体を構成出来る。
【0061】
SiCの熱酸化膜の絶縁破壊電界強度は、厚さ10nmで14MV/cm程度である。熱酸化以外の方法で形成したSiO2膜の絶縁破壊電界強度は、この値よりも小さい。即ち、請求項4記載に係る発明によれば、SiCの熱酸化膜以外の種々の絶縁膜を、SiCの熱酸化膜の上部に形成して、半導体装置の仕様として要求される耐圧を確保しつつ、低い界面準位と良好な表面モホロジーを有したフィールド絶縁膜の開口部に、オーミック電極構造体を構成出来る。
【0062】
上記のように、SiCの熱酸化膜は、Si熱酸化膜に近いSiO2膜であるので、BHF溶液に対するエッチング速度は100nm/分程度である。これに比し、CVDで堆積したSiO2膜に対するエッチング速度は1.5倍から3倍位高い。即ち、請求項5記載に係る発明によれば、SiCの熱酸化膜以外の種々のSiO2膜を、SiCの熱酸化膜の上部に形成しているので、要求される耐圧、低い界面準位、表面の安定性、良好な表面モホロジーを有したフィールド絶縁膜の開口部に、所望のオーミック電極構造体を構成出来る。また、BHF溶液に対するエッチング速度の相違を利用して、種々の半導体プロセスを採用出来るので、多様なオーミック電極構造体を構成出来る。
【0063】
請求項6記載の発明によれば、フィールド絶縁膜に対するオーバーエッチングのエッチング時間の制御により、窓部近傍のマスク材の下部に形成されるアンダーカット部の深さが制御出来るので、寸法制御が容易である。また、このアンダーカット部の深さにより、第1の導体膜の素片とフィールド絶縁膜との一定の間隙を自己整合的に決定出来るので、第1の導体膜の素片とフィールド絶縁膜との一定の間隙を制御するためのフォトリソグラフィ工程は不要である。このため、電極膜となる第1の導体膜の素片とフィールド絶縁膜の開口部側壁との間隔を十分に小さく出来、占有面積の小さく、微細寸法を有したオーミック電極構造体を製造出来る。更に、フォトリソグラフィ工程が省略出来るため、工程数が減少し、製造歩留まりが高くなる。更に、請求項6記載の発明は、標準的なSi半導体デバイス製造方法が適用可能なので、容易且つ信頼性が高い。更に、第1の導体膜の素片が、フィールド絶縁膜と反応することが防止出来るので、第1の導体膜の素片を構成する金属材料との接触面にあるフィールド絶縁膜が高温熱処理で還元(浸食)されることがなく、フィールド絶縁膜の絶縁性が維持出来る。また、第1の導体膜の素片を構成する金属材料がフィールド絶縁膜に接していないので、第1の導体膜の素片から生成された電極膜とフィールド絶縁膜の接着力が弱いという問題は、本来的に存在しない。このため、プロセス終了後に電極膜が剥落することはなく、製造歩留まりが高くなる。更に、加熱反応層を生成する工程において、第1の導体膜の素片の底部外縁部における金属−SiC−SiO2の3元系の共存する状態が存在しないので、3元系の反応による寄生のショットキー接合の生成も回避出来、低いコンタクト抵抗が達成出来る。また、寄生のショットキー接合の生成に伴うn型SiC領域の水平方向の電流の流れの阻害もない。
【0064】
請求項7記載の発明によれば、SiC基板表面にフィールド絶縁膜を形成する工程は、SiC表面を薄く熱酸化させた後、熱酸化膜の上部に、熱酸化以外の方法で厚い絶縁膜を堆積することによって達成しているので、SiCの表面モホロジーを、過度な熱酸化により荒らすことない。また、熱酸化以外の方法は、CVD法やスパッタリング法等の周知の物理的或いは化学的手段が採用可能であるが、これらの、熱酸化以外の方法に固有な自然酸化膜やハイドロ・カーボンのSiC界面(表面)への生成を、熱酸化により効果的に除去、若しくは抑制出来る。つまり、加熱反応層の形成の障害となるSiC表面の自然酸化膜とハイドロカーボンを除去することが可能であるので、10-7Ωcm2台程度の低いコンタクト抵抗が簡単に実現出来る。
【0065】
請求項8記載の発明によれば、熱酸化以外の方法でSiC基板の表面に酸素透過性絶縁膜を堆積する工程を先に行い、この酸素透過性絶縁膜の堆積後に、熱酸化によりSiC基板の表面と酸素透過性絶縁膜との界面に熱酸化膜を成長して、フィールド絶縁膜を形成している。この場合も、請求項7記載に係る発明と同様に、過度の熱酸化によるSiC基板の表面モホロジーの劣化を抑制することが出来る。また、CVD法やスパッタリング法等の周知の物理的或いは化学的手段に固有な自然酸化膜やハイドロ・カーボンの生成を、熱酸化膜の生成により効果的に除去、若しくは抑制出来る。このため、加熱反応層とn型SiC領域との界面のモホロジーが良好となり、均一且つ均質な加熱反応層を生成出来る。従って、10-7Ωcm2台程度の低いコンタクト抵抗ρcを簡単に得ることが出来る。
【0066】
請求項9記載の発明によれば、半導体製造プロセスで周知のフォトレジストを使うことが出来るので、フォトリソグラフィ工程で簡単に、フィールド絶縁膜に開口部を形成するためのマスクパターンを形成出来る。更に、このマスクパターンをそのまま用いて、フォトレジストの上部に第1の導体膜を堆積すれば、その後、フォトレジストを剥離剤等で簡単に除去出来るので、リフトオフ工程も簡単に実施出来る。
【0067】
請求項10記載に係る発明によれば、フィールド絶縁膜中に設ける開口部(凹部)の底面がn型SiC領域の表面に到達する最終ステップが、ウェット・エッチングと超純水によるリンスで完結されるので、ドライ・エッチングの反応生成物であるハイドロ・カーボンのn型SiC領域の表面への再付着や、過剰なプラズマエネルギによるエッチング損傷が防止出来る。このため、開口部に露出したn型SiC領域の表面の汚染やn型SiC領域の表面の粗面化が有効に防止出来る。加えて、ドライ・エッチングが使用出来るため、微細な開口部寸法を有したオーミック・コンタクトが形成出来る。このため、半導体集積回路の高集積密度化や、電力用半導体装置のオン抵抗の低減等に好適なオーミック電極構造体の製造が可能になる。
【0068】
請求項11記載の発明によれば、加熱反応層を形成する前の第1の導体膜の素片の厚みが制御されているので、仮に第1の導体膜の素片が完全に加熱反応層に転化したとしても、n型SiC領域が消失したり、加熱反応層がn型SiC領域を突き抜けることが確実に防止出来る。従って、n型SiC領域の消失に伴うコンタクト抵抗の急増や、n型SiC領域の突き抜けに伴うリーク電流の増大を有効に防止出来る。更に、加熱反応層形成のためのSiC基板の熱処理工程のプロセス・マージンが十分に取れ、十分な熱処理が可能で、より低いコンタクト抵抗の実現を可能にする。
【0069】
請求項12記載の発明によれば、酸素及び水の分圧が制御された非酸化性雰囲気中で熱処理し、加熱反応層を生成しているので、加熱反応層生成のための高温熱処理で第1の導体膜の素片の表面に酸化膜が生じることを防止出来る。このため、第1の導体膜の素片から構成された電極膜と、この電極膜に接続される上層の第2の導体膜との間のコンタクト抵抗が低減出来る。更に、酸素及び水の分圧が制御された非酸化性雰囲気中で熱処理することにより、高温熱処理中に、酸素或いは酸素含有雰囲気が原因で起こる第1の導体膜の素片の表面の荒れが防止出来る。このため、同様な工程と構造で形成されるアライメント・マークの表面モホロジーも良好であるので、後続の工程において高精度なフォトリソグラフィならびにエッチングが可能となる。
【0070】
請求項13記載の発明によれば、第1の導体膜の素片に接し、且つ、フィールド絶縁膜の開口部を被覆するように第2の導体膜を配設し、これにより配線導体素片を形成出来るので、現実の半導体装置の電極構造に対応したオーミック電極構造体を簡単に製造出来る。また、第2の導体膜に対しては、高温の熱処理が不要であるので、第2の導体膜を構成する材料との接触面にあるフィールド絶縁膜が高温熱処理で還元(浸食)されることがないので、フィールド絶縁膜の絶縁性が維持出来る。
【0071】
請求項14記載の発明によれば、仮に、高温熱処理で第1の導体膜の素片の表面に酸化膜が生成され場合や、ハイドロ・カーボンが付着した場合であっても、これらの酸化膜やハイドロ・カーボンを有効に除去出来る。このため、第1の導体膜の素片の表面の酸化膜やハイドロ・カーボンに起因した第1の導体膜の素片と第2の導体膜コンタクト抵抗の上昇を回避出来る。
【0072】
請求項15記載の発明によれば、半導体装置の主電極領域に対するオーミック電極において、オーミック電極の電極膜及び加熱反応層を構成する金属材料が、フィールド絶縁膜と反応しない構造になっているので、金属材料との接触面にあるフィールド絶縁膜が高温熱処理で還元(浸食)されることがない。このため、半導体装置の主電極領域の周辺に形成されたフィールド絶縁膜の高い絶縁性が維持出来、リーク電流も低減出来る。また、電極膜を構成する金属材料がフィールド絶縁膜に接していないので、オーミック電極の電極膜とフィールド絶縁膜の接着力が弱いという問題は、本来的に存在しない。このため、半導体装置の製造プロセス終了後にオーミック電極の電極膜が剥落することはなく、半導体装置の製造歩留まりが高くなる。更に、オーミック電極の底部外縁部における金属−SiC−SiO2の3元系共存反応による寄生のショットキー接合の生成も回避出来るので、低いコンタクト抵抗のオーミック電極が達成出来る。また、寄生のショットキー接合の生成に伴う主電極領域中の水平方向の電流の流れの阻害もない。この結果、高耐圧で且つ高速に動作可能な半導体装置が実現出来る。特に、電力用半導体装置においては、低いオン抵抗と高速なスイッチングを同時に達成出来る。
【0073】
請求項16記載の発明によれば、電極膜及び加熱反応層の周縁部と開口部側壁との間の間隙を、フィールド絶縁膜の厚みより小さい微細寸法としたため、主電極領域に対するオーミック電極の占有面積を小さく出来、半導体装置の集積密度を向上出来る。特に、微細な構造のオーミック電極を多数配列することにより、電力用半導体装置の低いオン抵抗と高速なスイッチングを同時に達成出来る。
【0074】
請求項17記載の発明によれば、半導体装置の主電極領域に対するオーミック電極を形成するためのコンタクトホールを形成する際に、フィールド絶縁膜に対するオーバーエッチングのエッチング時間の制御により、窓部近傍のマスク材の下部に形成されるアンダーカット部の深さが制御出来るので、寸法制御が容易である。また、このアンダーカット部の深さにより、オーミック電極を形成するための第1の導体膜の素片とフィールド絶縁膜との一定の間隙を自己整合的に決定出来るので、オーミック電極とフィールド絶縁膜との一定の間隙を制御するためのフォトリソグラフィ工程は不要である。このため、オーミック電極となる第1の導体膜の素片とフィールド絶縁膜の開口部側壁との間隔を十分に小さく出来、占有面積の小さく、微細寸法を有したオーミック電極を配置出来る。更に、フォトリソグラフィ工程が省略出来るため、半導体装置の主電極領域に対するオーミック電極形成に係わる工程数が減少し、半導体装置の製造歩留まりが高くなる。更に、請求項17記載の発明は、標準的なSi半導体デバイス製造方法が適用可能なので、容易且つ信頼性が高い。更に、第1の導体膜の素片が、フィールド絶縁膜と反応することが防止出来るので、第1の導体膜の素片を構成する金属材料との接触面にあるフィールド絶縁膜が高温熱処理で還元(浸食)されることがなく、フィールド絶縁膜の絶縁性が維持出来る。また、オーミック電極を構成する金属材料がフィールド絶縁膜に接していないので、第1の導体膜の素片から生成されたオーミック電極とフィールド絶縁膜の接着力が弱いという問題は、本来的に存在しない。このため、プロセス終了後にオーミック電極が剥落することはなく、製造歩留まりが高くなる。更に、オーミック電極の加熱反応層を生成する工程において、オーミック電極の底部外縁部における金属−SiC−SiO2の3元系の共存する状態が存在しないので、3元系の反応による寄生のショットキー接合の生成も回避出来、低いコンタクト抵抗が達成出来る。また、寄生のショットキー接合の生成に伴う主電極領域の水平方向の電流の流れの阻害もない良好な特性の半導体装置が簡単に製造出来る。また、請求項17記載態に係るオーミック電極構造体の製造方法は、いわゆる「リフトオフ法」を用いてパターニングしているので、どのような種類の第1の導体膜でもパターニング出来る特徴を有する。
【0075】
請求項18記載の発明によれば、SiC基板表面にフィールド絶縁膜を形成する工程は、SiC表面を薄く熱酸化させた後、熱酸化膜の上部に、熱酸化以外の方法で厚い絶縁膜を堆積することによって達成しているので、SiCの表面モホロジーを、過度な熱酸化により荒らすことない。また、熱酸化以外の方法は、CVD法やスパッタリング法等の周知の物理的或いは化学的手段が採用可能であるが、これらの、熱酸化以外の方法に固有な自然酸化膜やハイドロ・カーボンのSiC界面(表面)への生成を、熱酸化により効果的に除去、若しくは抑制出来る。つまり、加熱反応層の形成の障害となるSiC表面の自然酸化膜とハイドロカーボンを除去することが可能であるので、10-7Ωcm2台程度の低いコンタクト抵抗のオーミック電極を有した半導体装置が簡単に実現出来る。
【0076】
請求項19記載の発明によれば、界面準位の少ない熱酸化膜の上部に、ゲート電極を形成しているので、ゲート閾値制御が容易で、高速・高耐圧の半導体装置を簡単に製造可能である。
【0077】
請求項20記載の発明によれば、オーミック電極の加熱反応層を形成する前の第1の導体膜の素片の厚みが制御されているので、仮に第1の導体膜の素片が完全に加熱反応層に転化したとしても、主電極領域が消失したり、加熱反応層が主電極領域を突き抜けることが確実に防止出来る。従って、主電極領域の消失に伴うコンタクト抵抗の急増や、主電極領域の突き抜けに伴うリーク電流の増大を有効に防止出来る。更に、オーミック電極の加熱反応層形成のためのSiC基板の熱処理工程のプロセス・マージンが十分に取れ、十分な熱処理が可能で、非常に低いコンタクト抵抗のオーミック電極を有した半導体装置が実現出来る。
【0078】
【発明の実施の形態】
次に、図面を参照して、本発明の第1乃至第3の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0079】
(第1の実施形態)
図1に示すように、本発明の第1の実施の形態に係るオーミック電極構造体は、SiC基板1、SiC基板1の表面に選択的に形成されたn型SiC領域32、SiC基板1の上に載置されたフィールド絶縁膜5、フィールド絶縁膜5中にn型SiC領域32の表面を露出するように開口された開口部(コンタクト・ウィンドウ)の内部において、フィールド絶縁膜5から一定の間隙(側壁ギャップ)77を隔てて配置された電極膜7、フィールド絶縁膜5の開口部の内部において、フィールド絶縁膜5から側壁ギャップ77を隔て、且つ電極膜7とn型SiC領域32の間に配置された加熱反応層8、フィールド絶縁膜5の開口部の内部において、電極膜7の表面に接し、且つフィールド絶縁膜5の上部にまで伸延された配線導体素片9とから構成されている。電極膜7とn型SiC領域32との間に埋設されている加熱反応層8は、n型SiC領域32と電極膜7の母材である第1の導体膜との加熱反応によって形成された層である。側壁ギャップ77を構成している一定の間隙は、フィールド絶縁膜5の厚みより小さい値に制御されている。
【0080】
n型SiC領域32は、高い表面電子密度を有する。例えば、n型SiC領域32の表面電子密度は少なくとも1×1018/cm3〜2×1021/cm3、好ましくは1×1019/cm3〜8×1020/cm3である。SiC基板1の導電型は本オーミック電極構造体を利用する半導体装置によって異なる。例えば、MOSFETならp型、MESFETやショットキーバリヤダイオードならn型等のように設計仕様に応じて選べばよい。
【0081】
電極膜7の母材である第1の導体膜はNiのほかチタン(Ti)、クロム(Cr)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)などの1、又は1以上の金属から選ばれた、金属膜、合金膜、化合物膜、或いはこれらの複合膜や積層膜から構成されている。この電極膜7の厚みはn型SiC領域32の拡散深さの概ね1/2未満の値であることが望ましい。
【0082】
電極膜7には、他の部位のオーミック電極と結線するための第2の導体膜からなる配線導体素片9が接続されている。配線導体素片9は、フィールド絶縁膜5の開口部を被覆するように配置される。配線導体素片9は図1に示すオーミック・コンタクトを他の部位と結線する配線部材であり、半導体装置の主電極配線として機能する。パワーデバイスにおいては、複数のユニットセルを多数SiC基板1の上に、蜂の巣状や、マトリクス状等にして配置し電流容量を確保している。また、オン電圧を低くするための設計仕様により、各主電極領域を細分化し、SiC基板1の上に高密度に配列する場合もある。従って、このような場合は、複数に分割されたユニットセルの各主電極領域を統合する配線として配線導体素片9が機能する。この配線導体素片9には、周知のアルミニウム(Al)、アルミニウム・シリコン(Al−Si)共晶、アルミニウム・銅・シリコン(Al−Cu−Si)共晶、銅(Cu)、チタン・タングステン(Ti−W)合金などが用いられる。
【0083】
フィールド絶縁膜5は、SiC基板1の熱酸化膜3と、この熱酸化膜3とは組成若しくは密度の異なる絶縁膜からなる上部絶縁膜4との積層絶縁膜から構成されている。第1の実施の形態に係るオーミック電極構造体において、「熱酸化膜3とは組成の異なる絶縁膜」とは、PSG(りん珪酸ガラス)膜、BSG(硼珪酸ガラス)、BPSG(硼りん珪酸ガラス)或いはSi3N4膜等の絶縁膜の意である。また、「熱酸化膜3とは密度の異なる絶縁膜」とは、熱酸化膜以外の方法で堆積したSiO2膜等の絶縁膜の意である。例えば、CVD法、スパッタリング法、真空蒸着法等の、化学的若しくは物理的堆積方法によるSiO2膜が該当する。図1に示すSiCの熱酸化膜3は、Si熱酸化膜よりは劣るが、Si熱酸化膜に近いSiO2膜である。熱酸化膜とその他の方法で堆積したSiO2膜とでは密度が違うので断面を高分解能SEM観察すると境界が見える。
【0084】
そして、Si熱酸化膜に近いSiCの熱酸化膜3の絶縁破壊電界強度は、厚さ10nmで14MV/cm程度である。一方、熱酸化以外の方法で形成したSiO2膜の絶縁破壊電界強度は、この値よりも小さい。例えば、CVDで堆積したSiO2膜の絶縁破壊電界強度は、同じ厚さ10nmで6MV/cm程度であるので、絶縁破壊電界強度を測定すれば、明瞭にSiCの熱酸化膜3と上部絶縁膜4とは識別可能である。
【0085】
また、SiCの熱酸化膜3は、Si熱酸化膜に近いSiO2膜であるので、BHF溶液に対するエッチング速度は100nm/分程度である。これに比し、CVDで堆積したSiO2膜に対するエッチング速度は1.5倍から3倍位高い。
従って、BHF溶液に対するエッチング速度を測定すれば、明瞭にSiCの熱酸化膜3と上部絶縁膜4とは識別可能である。
【0086】
ミクロには、CVDで堆積したSiO2膜中には、SiCの熱酸化膜3より水素やカーボン結合が多く、Si−O−Si結合距離がSiCの熱酸化膜3より長いので、赤外線吸収スペクトルやラマン分光によっても、明瞭にSiCの熱酸化膜3と上部絶縁膜4とは識別可能である。
【0087】
図1に示すようなSiCの熱酸化膜以外の種々のSiO2膜等の上部絶縁膜4を、SiCの熱酸化膜3の上部に形成した積層構造を採用すれば、半導体装置の仕様として要求される界面準位、耐圧や表面の安定性を確保しつつ、SiCの表面モホロジーを良好に維持出来る。
【0088】
熱酸化膜3の厚さは2〜50nmであることが望ましい。特に、5〜20nmの範囲の熱酸化膜3の厚さが望ましい。熱酸化膜3の厚さが、5nmより薄い場合は表面研磨やイオン注入法で生じたSiC基板1表面の損傷領域を除去する効果ならびに表面の異物を除去する効果が乏しくなる。一方、熱酸化膜3の厚さが、50nmより厚い場合は過度な熱酸化によりSiC基板1表面が次第に荒れ、表面モホロジーが低下するという問題がある。このため、コンタクト抵抗ρcの低減には上記範囲の熱酸化膜3の厚さが有益な効果をもたらす。
【0089】
熱酸化膜3の厚さと上部絶縁膜4の厚さとを合計したフィールド絶縁膜5の総厚は、100nm〜3μmであることが望ましい。特に、300nm以上であることが望ましい。また、高耐圧の電力用半導体装置であれば、800nm以上にすれば良い。但し、フィールド絶縁膜5があまり厚くなると、クラック等が発生するので、3μm以上は好ましくない。また、電極膜7及び加熱反応層8の周縁部と開口部側壁との間の間隙(側壁ギャップ)77は、フィールド絶縁膜5の厚み程度に制御できるので、微細寸法化には、フィールド絶縁膜5があまり厚いのは好ましくない。即ち、微細寸法化を考慮した場合には、1.5μm程度が、フィールド絶縁膜5の厚さの実用的な上限である。
【0090】
図1に示すように、第1の実施の形態に係るオーミック電極構造体によれば、電極膜7及び加熱反応層8が共に、フィールド絶縁膜5の開口部の内部において、フィールド絶縁膜5から一定の間隙(側壁ギャップ)77を隔て配置されているので、電極膜7及び加熱反応層8を構成する金属材料が、フィールド絶縁膜5と反応することが防止出来る。従って、金属材料との接触面にあるフィールド絶縁膜5が高温熱処理で還元(浸食)されることがないので、フィールド絶縁膜5の絶縁性が維持出来る。また、電極膜7を構成する金属材料がフィールド絶縁膜5に接していないので、電極膜7とフィールド絶縁膜5の接着力が弱いという問題は、本来的に存在しない。このため、製造プロセス終了後に電極膜7が剥落することはなく、製造歩留まりが高くなる。更に、加熱反応層8の底部外縁部における金属−SiC−SiO2の3元系共存反応による寄生のショットキー接合の生成も回避出来るので、低いコンタクト抵抗が達成出来る。また、寄生のショットキー接合の生成に伴うn型SiC領域32の水平方向の電流の流れの阻害もない。
【0091】
更に、第1の実施の形態に係るオーミック電極構造体によれば、電極膜7及び加熱反応層8の周縁部と開口部側壁との間の間隙(側壁ギャップ)77を、フィールド絶縁膜5の厚みより小さい微細寸法に出来るので、オーミック電極構造体の占有面積を小さく出来る。
【0092】
次に、図2〜図4に示す工程断面図(その1〜その3)を参照しながら本発明の第1の実施の形態に係るオーミック電極構造体の製造工程を説明する。
【0093】
(イ)先ず、厚さ約1.5μmのSiO2膜33を、CVD法で4H−SiC基板1の表面全面に堆積し、その上にフォトレジスト34をスピンコートする。そして、図2(a)に示すように、n型SiC領域形成予定領域の上に堆積したSiO2膜33を周知のフォトリソグラフィ法とウェット・エッチング技術で選択的に除去し、イオン注入マスク膜33を形成する。
【0094】
(ロ)そして、図2(b)に示すように、イオン注入マスク膜33の上に、再びCVD法で薄いSiO2膜からなるイオン注入スルー膜35を全面に堆積する。イオン注入スルー膜35は、後述のイオン注入時の射影飛程(深さ)Rpを調節するための膜である。後述の31P+(りんイオン)の注入条件では、イオン注入スルー膜35の厚みは20〜25nmである。イオン注入スルー膜35を堆積した後、SiC基板1全面に31P+,14N+(窒素イオン)や75As+(ヒ素イオン)などのn型不純物イオンを、少なくともSiC基板1の表面の不純物密度が1×1020/cm3以上になり、且つ、SiC基板1の結晶性を損なわないようにイオン注入する。このn型不純物イオンの注入は、500℃に加熱したSiC基板1に、ドーズ量Φ/加速エネルギーEACを変えながら多段に注入することが好ましい。例えば、3 1P+を、SiC基板1に多段イオン注入する場合のドーズ量Φ/加速エネルギーEAC条件は、以下の通りである:
第1イオン注入Φ=5×1014cm-2/EAC=40KeV;
第2イオン注入Φ=5×1014cm-2/EAC=70KeV;
第3イオン注入Φ=1×1015cm-2/EAC=100KeV;
第4イオン注入Φ=1×1015cm-2/EAC=150KeV;
第5イオン注入Φ=2×1015cm-2/EAC=200KeV;
第6イオン注入Φ=2×1015cm-2/EAC=250KeV。
【0095】
(ハ)6段の多段イオン注入が終了したところで、イオン注入マスク膜33とイオン注入スルー膜35をフッ酸(HF)で全面除去する。そして、常圧Ar雰囲気で1700℃1分の急速加熱処理を行うと、イオン注入された31P+が活性化されて、図2(c)に示すように、高不純物密度を有するn型SiC領域32が選択的に形成される。上記イオン注入条件と活性化熱処理条件で生成されるn型SiC領域32の拡散深さはおよそ350nmである。
【0096】
(ニ)そして、シリコン(Si)プロセスで周知のRCA洗浄法等の所定の洗浄法を用いて、SiC基板1を十分清浄化する。RCA洗浄法は、H2O2+NH4OH混合液(SC−1)とH2O2+HCl混合液(SC−2)による浸漬処理を組み合わせ行う伝統的な半導体SiC基板1の洗浄法である。そして、図3(d)に示すように、十分清浄化されたSiC基板1の表面を、1000℃から1150℃において乾燥酸素雰囲気で熱酸化し、表面に厚さ5〜40nm熱酸化膜3を成長する。なお、乾燥酸素雰囲気の代わりに、水蒸気を用いてもかまわない。乾燥酸素中、熱処理温度1150℃で3時間熱酸化すれば、35〜40nmの熱酸化膜3が得られる。水蒸気を用いたウェット雰囲気中、1150℃で2時間熱酸化すれば、30〜35nmの熱酸化膜3が得られる。水蒸気を用いたウェット雰囲気の熱酸化の場合は、その後アルゴン(Ar)中で1150℃、30分程度アニールすることが好ましい。熱酸化膜3を20nm以下にするためには、酸化温度を下げる若しくは、酸化時間を短縮すれば良い。
【0097】
(ホ)次に、図3(e)に示すように、熱酸化膜3の上に、常圧CVD法で400nmのPSGからなる上部絶縁膜4を堆積し、2層構造からなるフィールド絶縁膜5を形成する。熱酸化膜3の厚さと上部絶縁膜4の厚さとを合計したフィールド絶縁膜5の総厚を、100nm〜600nm程度にすることが望ましい。
【0098】
(ヘ)次に、フィールド酸絶縁膜5の表面に、本発明の「マスク材」として、厚さ1〜2μmのフォトレジスト22をスピンナーを用いて塗布する。そして、所定のフォトマスク(レティクル)を用い、マスク材(フォトレジスト)22を選択的に露光し、現像することによって開口部6に対応する部分のフォトレジスト22を除去し窓部を形成する。続いて、このフォトレジスト22のマスクパターンをエッチングマスクとして用い、SiC基板1をBHF溶液に浸漬しウェット・エッチングすることで、図3(f)に示すように、フィールド絶縁膜5に開口部6を形成する。微細な開口部6を形成する時は、ガスプラズマを用いたドライ・エッチングが好ましい。例えば、CHF3やC2F6などをエッチャントとした反応性イオンエッチング(RIE)法や電子サイクロトロン共鳴イオンエッチング(ECRイオンエッチング)等の種々のドライ・エッチングを使用することが出来る。この場合、最初にドライ・エッチングを行い、フィールド絶縁膜5を数10nm残したところで、ウェット・エッチングに切り換えるようにする。開口部6をドライ・エッチングで、最後まで貫通させると、
1 )SiC基板1の表面が過剰なプラズマエネルギによるプラズマ損傷で荒れる、
2)エッチング反応で生成した反応生成物であるハイドロ・カーボンがSiC基板1の表面に再付着し、表面を汚染する
という弊害が起こり、後述の加熱反応層の均一生成に大きな障害になる。更に、コンタクト抵抗ρcを劇的に増加させる結果となるので好ましくない。ウェットエッチング単独で開口する場合でも、ドライエッチングとウェットエッチングの組み合わせで開口する場合でも、両者に共通し、本発明の根幹に係わる極めて重要な形成上のポイントはウェット・エッチング又はドライ・エッチングをやや過剰に行い(オーバーエッチングを行い)、フィールド絶縁膜5の開口部6がフォトレジストの開口部より大きくなり、アンダーカット部が生じるようにするということである。例えば、エッチングモニタ部の目視により(色の変化により)、n型SiC領域32の表面の露出が確認された後、更に所定の時間オーバーエッチングを追加すればよい。オーバーエッチング量の制御は、エッチング液の組成、液温を厳密に制御し、エッチング時間をコントロールすればよい。このようなコントロールを行うことにより、アンダーカット部の深さは、フィールド絶縁膜5の厚み(100nm〜600nm)程度であれば、容易に制御可能である。或いは、所望のエッチング厚のエッチングモニタを別途用意し、このエッチングモニタのジャスト・エッチを確認してエッチングを終了するようにすれば、100nm以下の制御も可能である。エッチング液に界面活性剤等を加えても良い。更に、精密なアンダーカット部の深さを制御するためには、気相反応を利用したエッチング(ガスエッチング)を用いても良い。第1の実施形態では、本発明の「マスク材」としてフォトレジスト22を用いているが、このオーバーエッチング時に、エッチングされない材料であれば、フォトレジスト22以外の材料を本発明の「マスク材」として採用可能である。即ち、本発明の「マスク材」は、フィールド絶縁膜5とはエッチング速度の異なる材料で構成されているれば良い。なお、図3(f)には、熱酸化膜3と上部絶縁膜4のエッチング速度の差による側壁部の段差を誇張して示しているが、アンダーカット部の深さが薄い限り、現実にはエッチング深さの差は顕著ではない。
【0099】
(ト)その後、エッチングマスクとしてのフォトレジスト22を残存した状態で、BHF溶液を超純水で完全に濯ぎ落とした(リンスした)後、乾燥する。そして、レジストマスク22が被着した状態のSiC基板1を、真空蒸着装置のチャンバー中に速やかに据え付け、直ちに真空排気する。コンタクト・ウィンドウ開口エッチングから真空排気までの大気中放置時間は、コンタクト抵抗ρcの大小をする極めて重要な因子である。大気中放置時間が長いと、開口部のSiC基板1の表面に自然酸化膜が生成されたり、望まぬ異物が付着する。このため、後述の加熱反応層の均一生成に大きな障害となり、ひいてはコンタクト抵抗ρcを劇的に増加させるので、5分以内の短時間で行う。そして、真空蒸着装置のチャンバーをターボ分子ポンプ、クライオポンプ等で、1.3×10- 5Pa未満の圧力まで真空排気し、図4(g)に示すように、SiC基板1の表面に第1の導体膜としての第1の導体膜17を蒸着する。第1の導体膜17としては、例えば、Ni膜を電子ビーム(EB)蒸着すれば良い。図4(g)に示すように、開口部の側壁に第1の導体膜(Ni系電極膜)17が付着しないようにするためには、オリフィス等を用いて、蒸着ビームの指向性を向上させて行えば良い。この時、上述のように、フィールド絶縁膜5の開口部6はフォトレジスト・マスクの開口部より大きくなるように形成されているため、開口部底部に蒸着される第1の導体膜の素片(以下において「第1の導体素片27」という。)はこの若干小さいフォトレジスト・マスクの開口部の形状に正確に転写される。こうして、第1の導体素片27の周縁部とフィールド絶縁膜5の開口部側壁との間には、距離が一定で、且つ微細寸法の蒸着制限領域が形成される。この微細な蒸着制限領域は、上述したアンダーカット部の深さで決定されるので、開口エッチングのオーバーエッチング時間で精密にコントロール出来る。第1の導体膜17の厚みはその下部にあるn型SiC領域32の拡散深さの1/2より薄く設定する。
【0100】
(チ)第1の導体膜(Ni膜)17の真空蒸着後、SiC基板1を真空蒸着装置のチャンバーから取り出す。続いて、リフトオフ法を用いて、図4(h)に示すように、開口部の内部のみに第1の導体素片27が選択的に埋設された基板構造を得る。即ち、SiC基板1をアセトンなどの有機溶剤或いは専用のフォトレジスト剥離液に浸漬させ、SiC基板1表面に残されているフォトレジスト22を完全に除去すると、フォトレジスト22の上に被着した第1の導体膜(Ni膜)17もフォトレジスト22と共に除かれるので、図4(h)に示すように、開口部の内部のみに第1の導体素片27が選択的に残存する。この結果、第1の導体素片27の周縁部とフィールド絶縁膜5の開口部側壁との間には、蒸着制限領域に対応した微細寸法の側壁ギャップ77が自己整合的に形成される。
【0101】
(リ)しかる後、SiC基板1を700℃〜1050℃の非酸化性雰囲気で短時間(数分程度)の熱処理を施すと、図4(i)に示すように、第1の導体素片27とSiC基板1が相互に反応して、両者の界面領域に加熱反応層8が生成され、加熱反応層とn型SiC領域32との間で優れたオーミック特性が実現される。数分程度の短時間の熱処理を行うためには、赤外線(IR)ランプ加熱を用いれば良い。ここで「非酸化性雰囲気」とは酸素(O2)や水(H2O)等の酸素を含む化合物の気体を含まない雰囲気のことである。具体的には、超高純度アルゴン(Ar)や超高純度窒素(N2)などの超高純度不活性ガス雰囲気、或いは、高真空等が、「非酸化性雰囲気」として好適である。これら熱処理雰囲気に酸素が僅かでも含まれると、熱処理で表面に金属の酸化物(=絶縁物)が生じたり、加熱反応層の形成が阻害されたりするので、酸素及び水の分圧の制御に関しては、厳重なる管理が必要である。具体的には、熱処理雰囲気に含まれる酸素及び水の分圧は少なくとも、1×10- 3Pa〜1×10- 10Pa程度、望ましくは、1.×10- 5Pa〜1×10- 10Pa程度であることが望ましい。超高純度不活性ガス雰囲気中で熱処理する場合は、ガス配管のベーキングやリークの点検の他に、脱酸素装置やガス純化装置の採用等の厳重なる管理が必要である。また、高真空中で熱処理する場合は、厳密には1×10- 8Pa程度の真空中でも金属の表面が酸化するので、クライオパネル等を併用して、酸素及び水の分圧を1×10- 8Pa〜1×10- 10Pa程度に制御して、超高真空下で熱処理をすることが好ましい。例えば、第1の導体膜17としてNi膜を用いた場合は、熱処理により、ニッケルシリサイド(NiSi1-X,NiSi2)とカーボン(C)等からなる加熱反応層8が、第1の導体素片27の底部(下部)に生成される。加熱反応層8にならなかった上部の未反応の第1の導体素片27は電極膜7になる。現実には、電極膜7は、未反応のNiにニッケルシリサイド(Ni2Si)が拡散した状態になる。第1の導体膜を蒸着する工程で第1の導体膜の厚みをその下部にあるn型SiC領域32の厚みの1/2より薄く設定したのは、第1の導体素片27が加熱処理で完全に加熱反応層8に転化した場合であっても、n型SiC領域32が下部に残されるよう保証するためである。高不純物密度n型SiC領域32が完全に消失すると、コンタクト抵抗が急増する深刻な事態となる。第1の導体膜の厚みの条件はこの事態を回避するために規定されている。
【0102】
(ヌ)加熱反応層8の形成後に、図1に示すように、SiC基板1全面にAl等の第2の導体膜を蒸着する。そして、フォトリソグラフィ法とRIE等のエッチング技術でパターニングして、図1に示すような配線導体素片9を形成すれば、第1の実施の形態に係るオーミック電極構造体が完成する。なお、パターニングの際のエッチャント(=エッチング液或いはエッチングガス)がNi系電極膜7を侵す時は、第2の導体膜は必ずNi系電極膜7を覆うように配設する構成とすれば良い。
【0103】
なお、熱反応層9を形成する工程で第1の導体膜からなる電極膜7の表面に意図せず第1の導体膜の酸化物が形成されたり、例えば、ハイドロ・カーボン等の高抵抗性の汚染物が付着する場合には、第2の導体膜を成膜する前に、これら、異物を除去する工程が付加される。この目的に適合した基板処理として、ドライ処理ならArイオンによるスパッタエッチが有効である。或いは、酸素プラズマへの暴露によるハイドロ・カーボンの除去工程の後に、燐酸(H3PO4):硝酸(HNO3):酢酸(CH3COOH)混合溶液への浸漬により、第1の導体膜等の酸化膜除去し、純水リンスし、乾燥するという一連のウェット処理工程を用いることが出来る。
【0104】
第1の実施の形態に係るオーミック電極構造体の製造方法によれば、フィールド絶縁膜5に対するオーバーエッチングのエッチング時間の制御により、窓部近傍のマスク材の下部に形成されるアンダーカット部の深さが制御出来るので、寸法制御が容易である。また、このアンダーカット部の深さにより、第1の導体素片27とフィールド絶縁膜5との一定の間隙(側壁ギャップ)77を自己整合的に決定出来る。つまり、第1の導体素片27の電極パターンがフィールド絶縁膜5に設けられた開口パターンの側壁の位置に対して、自己整合的に形成出来るという利点がある。言いかえると、フォトリソグラフィ工程で第1の導体素片27パターニングするのではないので、フィールド絶縁膜5の端部に対して、極限の精度で、第1の導体素片27の端部の位置を合わせられる利点がある。「極限の精度」とは、オーバーエッチングの方法を選べば、ナノメータ・レベル、更には分子層単位の精度でアンダーカットの深さが制御可能と言う意味である。例えば、超高真空に排気可能な真空チャンバー中で、表面反応を利用した気相エッチング等の採用をすれば、分子層単位のエッチングが可能である。従って、電極膜7となる第1の導体素片27とフィールド絶縁膜5の開口部側壁との間隔を十分に小さく出来、占有面積の小さく、微細寸法を有したオーミック電極構造体を製造出来る。
【0105】
第1の実施の形態に係るオーミック電極構造体の製造方法によれば、第1の導体素片27とフィールド絶縁膜5との一定の間隙(側壁ギャップ)77を制御するためのフォトリソグラフィ工程は不要である。つまり、フィールド絶縁膜5の開口部6形成工程から第1の導体素片27の形成に至る一連の工程において、フォトリソグラフィが1回で済み、プロセスが簡素化される利点がある。工程数が減少すれば、製造歩留まりが高くなり、従来例に対し製造原価の低減として有効に作用する。更に、標準的なSi半導体デバイス製造方法が適用可能なので、容易且つ信頼性が高いオーミック電極構造体の製造方法が提供出来る。
【0106】
また、第1の実施の形態に係るオーミック電極構造体の製造方法によれば、どのような種類、構造の第1の導体膜17でもパターニングすることが可能である。この利点が特に活かされるのは、
a)第1の導体膜17に実用的なエッチング速度のエッチャントが存在しないとき、
b)酸素や水分、或いは、エッチャントに第1の導体膜17が著しく反応するとき、
c)第1の導体膜17が多層構造になっていてエッチングが煩雑になるとき、である。
【0107】
更に、第1の実施の形態に係るオーミック電極構造体の製造方法によれば、第1の導体素片27が、フィールド絶縁膜5と反応することが防止出来るので、第1の導体素片27を構成する金属材料との接触面にあるフィールド絶縁膜5が高温熱処理で還元(浸食)されることがなく、フィールド絶縁膜5の絶縁性が維持出来る。また、第1の導体素片27を構成する金属材料がフィールド絶縁膜5に接していないので、第1の導体素片27から生成された電極膜7とフィールド絶縁膜5の接着力が弱いという問題は、本来的に存在しない。このため、プロセス終了後に電極膜7が剥落することはなく、製造歩留まりが高くなる。更に、加熱反応層8を生成する工程において、第1の導体素片27の底部外縁部における金属−SiC−SiO2の3元系の共存する状態が存在しないので、3元系の反応による寄生のショットキー接合の生成も回避出来、低いコンタクト抵抗が達成出来る。また、寄生のショットキー接合の生成に伴うn型SiC領域32の水平方向の電流の流れの阻害もない。
【0108】
このような構成で作製したn型SiC領域32に対するオーミック電極構造体が実用的コンタクト抵抗を示すか確かめるために、コンタクト抵抗の評価にしばしば用いられる線型伝送線路モデル(リニアTLM)評価法のコンタクト群を作製した。このリニアTLM評価法においては、SiO2膜からなる素子分離領域に囲まれた長方形のn型SiC領域の内部に、電極パターン(コンタクト・パターン)を横一列に並べたコンタクト群を用いる。n型SiC領域の短辺の長さは、208μmである。即ち、長方形のn型SiC領域の長辺方向に沿って、この長方形とは長辺方向が直交する小さな長方形からなる複数の電極パターンを1次元配列したコンタクト群のパターンを用意する。この小さな長方形の長辺の長さ(オーミック・コンタクト幅)は200μmで、短辺の長さは、100μmである。ここで、コンタクト群のパターンは、小さな長方形パターンからなるコンタクト(金属・半導体接合)の相互の間隔(コンタクト間隔)を順に変化させながら、n型SiC領域の長辺方向に沿って横一列に配列される。即ち、コンタクト間隔LはL=6,10,15,20,25,30μmと順に変化させる。リニアTLM評価法とは、このコンタクト群における隣接する2つのコンタクト間の電流−電圧特性から抵抗を求め、抵抗をコンタクト間隔の関数として整理し、これを直線近似して数式処理を行い、最終的に精密なコンタクト抵抗ρcを求める方法である。
【0109】
評価した試料の主な構成は次の通りである。使用したSiC基板1は高抵抗のp型ホモエピタキシャル膜を有する(0001)面の4H−SiC基板である。このホモエピタキシャル4H−SiC基板の表面は、Si面である。このホモエピタキシャル4H−SiC基板に、高不純物密度のn型SiC領域32が、上述した方法で、イオン注入され、活性化熱処理され形成されたものである。n型SiC領域3の拡散深さは350nmで、不純物密度は2.7×1020cm3である。熱処理前の第1の導体膜17は150nm厚のNiで、フィールド絶縁膜5の熱酸化膜3は1100℃ドライ酸化膜(10nm厚)、上部絶縁膜4は常圧CVDで成膜したSiO2膜(400nm厚)である。加熱反応層8の熱処理温度は1000℃、熱処理時間は5分、熱処理雰囲気は高純度Ar雰囲気である。第2の導体膜からなる配線導体素片9は厚さ1μmのAl膜素片である。
【0110】
図5はコンタクト間隔をパラメータにして、隣接する電極間の電流−電圧特性を示している。原点を通る直線が得られていることから、TLMを構成するすべての電極でオーミック・コンタクトが得られていることが分かる。図5の直線の傾きから求めたオーミック・コンタクト電極間の抵抗と距離の関係をプロットすると図6のようになる。データはバラツキが少なく、1直線上にプロットされている。この直線近似から、コンタクト抵抗ρc=8.6×10−7Ωcm2と非常に優れた値が得られる。図5には、比較のため、加熱反応層8を、熱処理温度は900℃とし、他の条件を熱処理温度1000℃の場合と同じにした結果も示すが、コンタクト抵抗ρc=4.0×10−6Ωcm2であり、加熱反応層8の生成が、熱処理温度1000℃の場合に比し、少し不十分であると考えられる。
【0111】
なお、4H−SiC基板1ではなく、禁制帯幅が相対的に狭く、電子親和力の小さな6H−SiC基板1(Si面)を用いて同様の評価を行った場合にはρc=4.3×10−7Ωcm2の更に小さなコンタクト抵抗が実現される。
【0112】
他の条件を同じにして、第1の導体膜として、Niの替わりに厚み100nmのチタン(Ti)を用いた場合にはρc=1.2×10−6Ωcm2のコンタクト抵抗が得られる。第1の導体膜として、厚み150nmのタングステン(W)を用いた場合には5.5×10−6Ωcm2のコンタクト抵抗が得られる。
【0113】
図7は、ノマルスキー干渉顕微鏡によるフィールド絶縁膜5中に開口されたコンタクト・ウィンドウ内に埋め込まれた電極膜7の表面モホロジーをスケッチした模式図である。電極膜7の平面寸法は、20μm×20μmであり、フィールド絶縁膜5の開口部側壁と電極膜7との間には、自己整合的に形成された微細寸法の側壁ギャップ77が観察出来る。図7(a)は、熱処理なしの場合の、Ni膜からなる電極膜7の表面の模式図であり、良好な表面モホロジーが観察出来る。一方、図7(b)及び図7(c)は、それぞれ、900℃及び1000℃で熱処理した場合の、電極膜7の表面をスケッチした模式図であり、若干の表面状態の変化が認められるものの良好な表面モホロジーであると判断出来る。
【0114】
図8は、1000℃で熱処理した本発明の第1の実施形態に係るオーミック電極構造体の断面TEM像をスケッチした模式図である。TEM観察は、[1120]方向に、300KeVの加速電圧の電子線を照射して行った。熱処理前のNi/SiC界面が熱処理後に、約170nm程度SiC基板方向に移動している。加熱反応層8とn型SiC領域32との界面には、界面の平坦性に優れた良好な表面モホロジーが観察出来る。
【0115】
図9は、4He+を加速電圧3MeVで入射角0°照射した場合の散乱角157°におけるラザフォード後方散乱分析により求めた第1の実施形態に係るオーミック電極構造体の厚み方向の組成の変化を示す図である。最上層には、配線導体素片9としてのAl膜が観察出来る。配線導体素片9の下部には、厚さ約100nmの電極膜7が認められる。電極膜7は、Ni、ニッケルシリサイド(Ni2Si)及びカーボン(C)の固溶体であると推定される。電極膜7の下には、厚さ約300nmの加熱反応層8が認められる。加熱反応層8は、厚さ約100nmのニッケルシリサイド(NiSi1-X)層と、この層の下に連続して位置する厚さ厚さ約200nmのニッケルシリサイド(NiSi2)とカーボン(C)の固溶体層から構成されていると推定される。
【0116】
(第2の実施形態)
図13は、本発明の第2の実施の形態に係るオーミック電極構造体の要部断面図である。本構造はリセス型ゲート構造を有するMESFET、MOSFETなどで用いられるメサ形状をした高不純物密度n型SiCエピタキシャル領域にオーミック電極構造体を形成する例である。
【0117】
本発明の第2の実施の形態に係るオーミック電極構造体においては、所望のSiC基板1の表面に、メサ形状の高不純物密度のn型SiC領域2が形成されている。n型SiC領域2の表面電子密度は少なくとも1×1018/cm3〜2×1021/cm3、好ましくは1×1019/cm3〜8×1020/cm3である。このような高不純物密度のn型SiC領域2は、窒素をその場で添加した気相エピタキシャル成長法等によるホモ・エピタキシャル成長で形成しても良いし、第1の実施の形態と同様に、3iP+,14N+や75As+などのn型不純物イオンの注入と、その後の活性化熱処理で形成しても良い。SiC基板1の導電型は、第2の実施の形態に係るオーミック電極構造体を利用する半導体装置によって異なるのでここでは規定しない。図13において図1と同じ番号を付した部位は、図1と同じ要素であり、冗長を避けるために説明を簡略化或いは省略する。
【0118】
図13に示すように、第2の実施の形態に係るオーミック電極構造体によれば、電極膜7及び加熱反応層8が共に、フィールド絶縁膜5の開口部の内部において、フィールド絶縁膜5から一定の間隙(側壁ギャップ)77を隔て配置されているので、電極膜7及び加熱反応層8を構成する金属材料が、フィールド絶縁膜5と反応することが防止出来る。従って、金属材料との接触面にあるフィールド絶縁膜5が高温熱処理で還元(浸食)されることがないので、フィールド絶縁膜5の絶縁性が維持出来る。また、電極膜7を構成する金属材料がフィールド絶縁膜5に接していないので、電極膜7とフィールド絶縁膜5の接着力が弱いという問題は、本来的に存在しない。このため、製造プロセス終了後に電極膜7が剥落することはなく、製造歩留まりが高くなる。更に、加熱反応層8の底部外縁部における金属−SiC−SiO2の3元系共存反応による寄生のショットキー接合の生成も回避出来るので、低いコンタクト抵抗が達成出来る。また、寄生のショットキー接合の生成に伴うn型SiC領域2の水平方向の電流の流れの阻害もない。
【0119】
更に、第2の実施の形態に係るオーミック電極構造体によれば、電極膜7及び加熱反応層8の周縁部と開口部側壁との間の間隙(側壁ギャップ)77を、フィールド絶縁膜5の厚みより小さい微細寸法に出来るので、オーミック電極構造体の占有面積を小さく出来る。
【0120】
次に図14〜図16に示す工程断面図(その1〜その3)を参照しながら、本発明の第2の実施の形態に係るオーミック電極構造体の製造工程を説明する。
【0121】
(イ)先ず、(0001)面、8°オフの4H−SiC基板1のSi面表面に、1×1019/cm3以上の高不純物密度のn型不純物としてのN(窒素)を添加した厚さ数100nmのn型エピタキシャル成長層(n型SiC領域)20をエピタキシャル成長する。続いて、このn型エピタキシャル成長層(n型SiC領域)20の上に、厚さ20nmのシリコン酸化膜(SiO2膜)からなるプロテクト酸化膜をCVD法で堆積する。このプロテクト酸化膜の上に、更に、200nm厚のAl膜を蒸着する。このAl膜/SiO2膜を、周知のフォトリソグラフィ法とRIE法等のエッチング技術で、図14(a)に示すように、n型SiC領域2に対応するAl膜/SiO2膜からなるエッチングマスク21を形成する。
【0122】
(ロ)次に、Al膜/SiO2膜からなるエッチングマスク21を使用し、SF6とO2をエッチャントガスとしたRIE法で、図14(b)に示すように、不要なエピタキシャル層を除く。更に、その後、エッチングマスク21の上部のAlを硫酸(H2SO4)と過酸化水素(H2O2)の混合液で取り除き、続いて、その下のプロテクト酸化膜をBHF溶液で除いて、素子分離されたメサ構造のn型SiC領域2を形成する。
【0123】
(ハ)この後は、第1の実施の形態の図3(d)以降の工程と、実質的に同様である。即ち、RCA洗浄法等の所定の洗浄法を用いて、SiC基板1を十分清浄化する。そして、図14(c)に示すように、十分清浄化されたSiC基板1の表面を、1000℃から1150℃において乾燥酸素雰囲気で熱酸化し、表面に厚さ5〜40nm熱酸化膜3を成長する。次に、図15(d)に示すように、熱酸化膜3の上に、常圧CVD法でSiO2膜からなる上部絶縁膜4を堆積し、2層構造からなるフィールド絶縁膜5を形成する。熱酸化膜3の厚さと上部絶縁膜4の厚さとを合計したフィールド絶縁膜5の総厚を、100nm〜600nm程度にすることが望ましい。
【0124】
(ニ)次にフィールド酸絶縁膜5の表面に、本発明のマスク材として、厚さ1〜2μmのフォトレジスト22をスピンナーを用いて塗布する。そして、所定のフォトマスク(レティクル)を用い、フォトレジスト22を選択的に露光し、現像することによって開口部6に対応する部分のマスク材(フォトレジスト)22を除去し、窓部を形成する。続いて、このフォトレジスト22のマスクパターンをエッチングマスクとして用い、SiC基板1をBHF溶液に浸漬し、ウェット・エッチングすることで、図15(e)に示すように、フィールド絶縁膜5に開口部6を形成する。微細な開口部6を形成する時は、ガスプラズマを用いたドライ・エッチングが好ましい。この場合、最初にドライ・エッチングを行い、フィールド絶縁膜5を数10nm残したところで、ウェット・エッチングに切り換えるようにする。第1の実施の形態で説明したように、ウェットエッチング単独で開口する場合でも、ドライエッチングとウェットエッチングの組み合わせで開口する場合でも、ウェット・エッチング又はドライ・エッチングをやや過剰に行い、フィールド絶縁膜5の開口部6がフォトレジストの開口部より大きくなり、アンダーカット部が生じるようにする。第1の実施の形態と同様に、エッチングモニタ部の目視により、n型SiC領域2の表面の露出が確認された後、更に所定の時間オーバーエッチングを追加すればよい。第2の実施形態では、本発明の「マスク材」としてフォトレジスト22を用いているが、このオーバーエッチング時に、エッチングされない材料であれば、フォトレジスト22以外の材料を本発明の「マスク材」として採用可能であることは勿論である。
【0125】
(ホ)その後、エッチングマスクとしてのフォトレジスト22を残存した状態で、BHF溶液を超純水で完全に濯ぎ落とした(リンスした)後、乾燥する。そして、レジストマスク22が被着した状態のSiC基板1を、真空蒸着装置のチャンバー中に速やかに据え付け、直ちに真空排気する。コンタクト・ウィンドウ開口エッチングから真空排気までの大気中放置時間は、コンタクト抵抗ρcの大小をする極めて重要な因子であることは、第1の実施の形態で説明した通りである。従って、大気に露出されている時間は、5分以内の出来るだけ短時間にする。そして、真空蒸着装置のチャンバーをターボ分子ポンプ、クライオポンプ等で、1.3×10- 5Pa未満の圧力まで真空排気し、図15(f)に示すように、SiC基板1の表面に第1の導体膜17を蒸着する。第1の導体膜17としては、例えば、Ni膜を蒸着すれば良い。図15(f)に示すように、開口部の側壁に第1の導体膜(Ni膜)17が付着しないようにするためには、オリフィス等の指向性制御手段を用いて、蒸着ビームの指向性を向上させて行えば良い。この時、上述のように、フィールド絶縁膜5の開口部6はフォトレジスト・マスクの開口部より大きくなるようにアンダーカット部が形成されているため、開口部底部に蒸着される第1の導体素片27は、アンダーカット部の形状に正確に転写される。こうして、第1の導体素片27の周縁部とフィールド絶縁膜5の開口部側壁との間には、距離が一定で、且つ微細寸法の蒸着制限領域(側壁ギャップ)77が発生する。この微細な側壁ギャップ77は、開口エッチングのオーバーエッチング時間で精密にコントロール出来る。微細な側壁ギャップ77はフィールド絶縁膜5の厚み(100nm〜600nm)程度まで狭めて形成出来る。第1の導体膜17の厚みは、その下部にあるn型SiC領域2の拡散深さの1/2より薄く設定する。
【0126】
(ヘ)第1の導体膜(Ni膜)17の真空蒸着後、SiC基板1を真空蒸着装置のチャンバーから取り出す。続いて、リフトオフ法を用いて、図16(g)に示すように、開口部の内部のみにNi系電極膜7が選択的に埋設された基板構造を得る。即ち、フォトレジスト22を完全に除去すると、フォトレジスト22の上に被着した第1の導体膜(Ni膜)17もフォトレジスト22と共に除かれるので、図16(g)に示すように、開口部の内部のみに第1の導体素片27が選択的に残存する。この結果、第1の導体素片27の周縁部とフィールド絶縁膜5の開口部側壁との間には、微細寸法の側壁ギャップ77が自己整合的に形成される。
【0127】
(ト)しかる後、SiC基板1を700℃〜1050℃の非酸化性雰囲気で、短時間(数分程度)の熱処理を施すと、図16(h)に示すように、第1の導体素片27とSiC基板1が相互に反応して、両者の界面領域に加熱反応層8が生成され、加熱反応層とn型SiCとの間で優れたオーミック特性が実現される。数分程度の短時間の熱処理を行うためには、IRランプ加熱を用いれば良い。ここで「非酸化性雰囲気」とは、第1の実施の形態で説明したように、酸素(O2)や水(H2O)等の酸素を含む化合物の気体を含まない雰囲気のことである。厳密には、酸素及び水の分圧を1×10- 8Pa〜1×10- 10Pa程度に制御して、熱処理をすることが好ましい。第1の導体膜の厚みを、その下部にあるn型SiC領域2の厚みの1/2より薄く設定しておくことにより、第1の導体素片27が加熱処理で完全に加熱反応層8に転化した場合であっても、n型SiC領域2が下部に残されるよう保証される。
【0128】
(チ)加熱反応層8の形成後に、図16(i)に示すように、SiC基板1全面にAl等の第2の導体膜19を蒸着する。そして、フォトリソグラフィ法とRIE等のエッチング技術でパターニングして、図13に示すような配線導体素片9を形成すれば、本発明の第2の実施の形態に係るオーミック電極構造体が完成する。なお、パターニングの際のエッチャント(=エッチング液或いはエッチングガス)が電極膜7を侵す時は、第2の導体膜19は必ず電極膜7を覆うように配設する構成とすれば良い。
【0129】
このような構成で作製したn型SiC領域2に対するオーミック電極構造体が実用的コンタクト抵抗を示すか確かめるために、第1の実施の形態と同様な、コンタクト間隔が、L=6,10,15,20,25,30μmのリニアTLMコンタクト群を作製した。オーミック・コンタクトの電極をなす長方形の長辺(コンタクト幅)及び短辺の長さは、第1の実施の形態と同様にそれぞれ200μm、100μmである。
【0130】
評価した試料の主な構成は次の通りである。リニアTLMコンタクト群は、高抵抗のp型4H−SiC基板の上に、エピタキシャル成長させた厚み800nm、電子密度1.5×1019/cm2のn型SiC領域に形成した。第1の導体膜は50nm厚のNi膜、フィールド絶縁膜5の熱酸化膜3は1100℃ドライ酸化膜(10nm厚)、上部絶縁膜4は常圧CVDで成膜したSiO2膜(400nm厚)である。加熱反応層8の熱処理温度及び熱処理時間、熱処理雰囲気はそれぞれ1000℃、2分、高純度Ar雰囲気である。第2の導体膜からなる配線導体素片9は厚さ1μmのAl膜である。
【0131】
第1の実施形態と同様にTLM法で評価したところ、コンタクト抵抗ρc=3.3×10−6Ωcm2が得られた。高不純物密度エピタキシャル膜でn型SiC層を形成する替わりに、第1の実施形態と同じ31P+イオン注入と活性化熱処理(条件同一)でn型SiC層を形成した場合には、他の条件が同じなら、第1の実施形態のNiを用いたオーミック電極構造体と誤差の範囲で等しいコンタクト抵抗7.4×10−7Ωcm2が得られる。
【0132】
図10は、第1の導体膜17としてのNi膜の厚さを変えた場合の、Ni膜の厚さ(膜厚)と表面モホロジーとの関係を示す図である。図10に示した観察においては、加熱反応層8の熱処理条件は、熱処理温度は1000℃で、熱処理時間は2分である。熱処理雰囲気は高純度Ar雰囲気である。図10(a)は、Ni膜の膜厚が200nmで熱処理前の試料の表面モホロジーをスケッチした図である。図10(b)は、このNi膜の膜厚が200nmの試料の熱処理後の表面モホロジーをスケッチした図であるが、Ni膜の膜厚が200nmでは、表面モホロジーの低下が認められる。図10(c)は、Ni膜の膜厚が100nmの試料に対して、熱処理した場合の表面モホロジーで、膜厚200nmに比すれば良好であるが、未だ若干の表面モホロジーの低下が認められる。図10(d)及び図10(e)は、それぞれ、Ni膜の膜厚が50nm及び20nmの場合の試料の熱処理後の表面モホロジーで、膜厚50nm以下にすれば、フォトリソグラフィ工程等の製造プロセスに対応可能な良好な表面モホロジーが得られることが分かる。
【0133】
図11は、第1の導体膜17としてのNi膜の厚さを変えた場合の、Ni膜の厚さとオーミック電極構造体のコンタクト抵抗との関係を示す図である。Ni膜の膜厚が200nm及び100nmではほぼ同程度のコンタクト抵抗である。Ni膜の膜厚50nmの場合は、膜厚が200nm及び100nmの場合より低いコンタクト抵抗が得られることが分かる。Ni膜の膜厚50nmの試料の熱処理後の表面モホロジーが良好なことを反映していると考えられる。但し、Ni膜の膜厚20nmの場合の試料では、コンタクト抵抗の増大が認められる。加熱反応層8の厚さが不十分と思われる。従って、膜厚50nmの場合が、最もコンタクト抵抗が低いことになる。
【0134】
図12は、本発明の第2の実施形態に係るオーミック電極構造体の不純物密度とコンタクト抵抗との関係を、従来技術の結果と共に示す図である。エピタキシャル成長により得られた不純物密度1.5×1019cm3のn型SiC領域に対して、従来のいずれの結果よりも低いコンタクト抵抗ρc=3.3×10−7Ωcm2の値が得られることが分かる。イオン注入により得られた不純物密度1.5×1020cm3のn型SiC領域に対しても、従来のいずれの結果よりも低いコンタクト抵抗ρc=8.6×10−7Ωcm2の値が得られることが分かる。このように第2の実施の形態に係るオーミック電極構造体は、従来と同等、或いはそれよりも低い実用的なコンタクト抵抗を、簡単に実現出来る。
【0135】
(第3の実施形態)
本発明の「半導体装置」としては、例えばダイオード、絶縁ゲート型バイポーラトランジスタ(IGBT)、電界効果トランジスタ(FET)、静電誘導トランジスタ(SIT)、バイポーラトランジスタ(BJT)、静電誘導サイリスタ(SIサイリスタ)、GTOサイリスタ等の種々の半導体電子デバイスに適用可能である。
【0136】
一般に半導体電子デバイスは、第1主電極領域、第2主電極領域及び制御電極を有する。第1主電極領域と第2主電極領域との間に主電流の通路が形成される。この主電流は、制御電極に印加される電圧又は電流で制御される。従って、「第1主電極領域」とは、例えば、BJTやIGBTにおいては、エミッタ領域又はコレクタ領域のいずれか一方、MOSFETやMOSSIT等の絶縁ゲート型トランジスタ(IGT)においては、ソース領域又はドレイン領域のいずれか一方を意味する。「第2主電極領域」とは、BJTやIGBTにおいては上記第1主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方、IGTにおいては上記第1主電極領域とはならないソース領域又はドレイン領域のいずれか一方を意味する。即ち、第1主電極領域が、エミッタ領域であれば、第2主電極領域はコレクタ領域であり、第1主電極領域がソース領域であれば、第2主電極領域はドレイン領域である。また、「制御電極」とはIGBT及びIGTのゲート電極を意味することは勿論である。また、ダイオード等の制御電極を有しないSiC半導体装置でも、同様に、第1主電極領域及び第2主電極領域が定義される。
【0137】
図17は、本発明の第3の実施の形態に係る半導体装置としての横型MOSFETの要部断面図である。第3の実施の形態に係る半導体装置(横型MOSFET)は、p型SiC基板11を用いて構成され、このp型SiC基板11の表面に選択的に形成されたn型SiC領域2sからなる第1の主電極領域(ソース領域)2s、及びn型SiC領域2sからなる第2の主電極領域(ドレイン領域)2dとを有している。更に、p型SiC基板11の上には、ゲート酸化膜3が配置されている。ソース領域2sとドレイン領域2dとの間のゲート酸化膜3の上部には、ゲート電極63が配置されている。そして、ゲート電極63の上部及びゲート電極63が配置されていないゲート酸化膜3の上部には、上部絶縁膜4が形成されている。ゲート酸化膜3と上部絶縁膜4とで、フィールド絶縁膜5が構成されている。
【0138】
フィールド絶縁膜5中には、ソース領域2sの表面を露出するように開口された開口部、ドレイン領域2dの表面を露出するように開口された開口部が形成されている。それぞれの開口部の内部において、フィールド絶縁膜5から一定の間隙(側壁ギャップ)77s、77dを隔てて、ソース電極膜7s及びドレイン電極膜7dが配置されている。更に、フィールド絶縁膜5のソース領域2sの上部の開口部の内部において、フィールド絶縁膜5から一定の間隙(側壁ギャップ)77sを隔て、且つソース電極膜7sとソース領域2sの間には、加熱反応層8sが配置され、ドレイン領域2dの上部の開口部の内部において、フィールド絶縁膜5から一定の間隙(側壁ギャップ)77dを隔て、且つドレイン電極膜7dとドレイン領域2dの間には加熱反応層8dが配置されている。第3の実施の形態に係る半導体装置は、更に、ソース領域2sの上部の開口部の内部において、ソース電極膜7sの表面に接し、且つフィールド絶縁膜5の上部にまで伸延された第1の主電極配線(ソース配線)9sと、ドレイン領域2dの上部の開口部の内部において、ドレイン電極膜7dの表面に接し、且つフィールド絶縁膜5の上部にまで伸延された第2の主電極配線(ドレイン配線)9dとを有している。
【0139】
なお、半導体装置の設計により、各主電極領域2s、2dに配線導体素片(主電極配線)9s、9dを介してそれぞれ接続されるボンディングパッド(図示省略)を、フィールド絶縁膜5の上に形成しても良い。ゲート電極63も同様に、配線導体素片を介してボンディングパッドが接続される。そして、これらの配線導体素片及びボンディングパッドの上部には、酸化膜(SiO2)、PSG膜、BPSG膜、窒化膜(Si3N4)、或いはポリイミド膜等からなるパッシベーション膜を形成しても良い。そして、パッシベーション膜の一部に複数の電極層を露出するように複数の開口部(窓部)を設け、ボンディングを可能にすることが出来る。
【0140】
第3の実施の形態に係る半導体装置によれば、ソース領域2sに対するオーミック電極において、ソース電極膜7s及び加熱反応層8sを構成する金属材料が、フィールド絶縁膜5と反応しない構造になっている。同様に、ドレイン領域2dに対するオーミック電極において、ドレイン電極膜7d及び加熱反応層8dを構成する金属材料が、フィールド絶縁膜5と反応しない構造になっている。このため、ソース電極膜7s及びドレイン電極膜7dを構成する金属材料との接触面にあるフィールド絶縁膜5が高温熱処理で還元(浸食)されることがない。従って、半導体装置のソース領域2s及びドレイン領域2dの周辺に形成されたフィールド絶縁膜5の高い絶縁性が維持出来、リーク電流も低減出来る。
【0141】
また、ソース電極膜7s及びドレイン電極膜7dを構成する金属材料がフィールド絶縁膜5に接していないので、ソース電極膜7s又はドレイン電極膜7dとフィールド絶縁膜5の接着力が弱いという問題は、本来的に存在しない。このため、半導体装置の製造プロセス終了後にソース電極膜7s又はドレイン電極膜7dが剥落することはなく、半導体装置の製造歩留まりが高くなる。
【0142】
更に、オーミック電極の底部外縁部における金属−SiC−SiO2の3元系共存反応による寄生のショットキー接合の生成も回避出来るので、低いコンタクト抵抗のオーミック電極が、ソース領域2s又はドレイン領域2dに対して形成出来る。また、寄生のショットキー接合の生成に伴うソース領域2s又はドレイン領域2d中の水平方向の電流の流れの阻害もない。この結果、高耐圧で且つ高速に動作可能な半導体装置が実現出来る。特に、電力用半導体装置においては、低いオン抵抗と高速なスイッチングを同時に達成出来る。
【0143】
特に、ソース電極膜7s及び加熱反応層8sの周縁部と開口部側壁との間の側壁ギャップ77s、及びドレイン電極膜7d及び加熱反応層8dの周縁部と開口部側壁との間の側壁ギャップ77dを、フィールド絶縁膜5の厚みより小さい微細寸法と出来るため、ソース領域2s及びドレイン領域2dに対するオーミック電極の占有面積を小さく出来、半導体装置の集積密度を向上出来る。
【0144】
次に図18〜図20に示す工程断面図(その1〜その3)を参照しながら、本発明の第3の実施の形態に係る半導体装置(横型MOSFET)の製造工程を説明する。
【0145】
(イ)先ず図14(a)から図14(c)と同様な工程で、8°オフのp型4H−SiC基板11のSi面の表面に、厚さ数100nmの1×1019/cm3以上の高不純物密度のn型SiC領域を、エピタキシャル成長する。そして、エピタキシャル成長を選択的にエッチングすることにより、互いに対向したメサ形状のn型SiC領域からなるソース領域2s及びドレイン領域2dを形成する。即ち、SiC基板11の表面の異なる2つの場所に、互いに一定距離離間して、凸部形状のソース領域2s及びドレイン領域2を形成する。平面図を省略しているが、ソース領域2s及びドレイン領域2は、互いの長辺を平行にした2つの矩形(長方形)のパターンとして配列される。集積回路の場合であれば、ソース領域2s及びドレイン領域2を構成する2つの矩形(長方形)のパターンの領域の外側には、素子分離領域が形成される。更に、デバイスの仕様に応じてチャネルストップのイオン注入工程を加えても良く、パワーデバイスならば、ガードリング領域等の形成工程を加えても良い。素子分離領域形成後、周知のRCA洗浄法等の所定の洗浄法を用いて、SiC基板11を十分清浄化し、図18(a)に示すように、SiC基板11の表面に、厚さ35〜40nmのゲート酸化膜としての熱酸化膜3を成長する。乾燥酸素中、雰囲気1150℃で3時間熱酸化すれば、35〜40nmの熱酸化膜(ゲート酸化膜)3が得られる。素子分離領域は、トレンチにCVD法等で堆積した絶縁膜を埋め込む等の方法で、形成すれば良い。ゲート酸化膜3の厚さを、5〜20nmとした場合は、ゲート酸化膜3の上に、更に、厚さ35〜80nmのシリコン窒化膜(Si3N4膜)を常圧CVD法で形成し、いわゆるNO膜でゲート絶縁膜を形成しても良い。
【0146】
(ロ)ゲート酸化膜(ゲート絶縁膜)3の形成後、必要に応じて閾値制御のイオン注入を行う(ゲート酸化膜3の形成前に、閾値制御のイオン注入を行っても良い。)。その後、図18(b)に示すように、タングステン(W)、チタン(Ti)、モリブデン(Mo)等の高融点金属、或いは、これらのシリサイド(WSi2,TiSi2,MoSi2)等のゲート電極材料61を、ゲート酸化膜3の上の全面に、スパッタリング法、真空蒸着法、CVD法等で堆積する。そして、ゲート電極材料61の表面に厚さ1〜2μmのフォトレジスト62をスピンナーを用いて塗布する。そして、所定のフォトマスク(レティクル)を用い、フォトレジスト62を選択的に露光し、現像することによって図18(c)に示すように、ゲート電極63に対応する部分のフォトレジスト62のみを選択的に残存させる。更に、フォトレジスト62をエッチングマスクとして用い、図18(c)に示すように、RIE法とを用いて、ゲート電極材料61をパターニングし、ソース領域2sとドレイン領域2dとの間のゲート酸化膜(ゲート絶縁膜)3の上にゲート電極63を形成する。
【0147】
(ハ)そして、図19(d)に示すように、ゲート電極63の形成後、フォトレジスト62を除去し、更に、RCA洗浄法等でSiC基板11の表面を清浄化する。十分清浄化されたゲート電極63及びゲート酸化膜3の上に、常圧CVD法でSiO2膜からなる上部絶縁膜4を堆積する。この結果、ゲート電極63以外の領域においては、2層構造からなるフィールド絶縁膜5が形成される。ゲート酸化膜3の厚さと上部絶縁膜4の厚さとを合計したフィールド絶縁膜5の総厚を、100nm〜600nm程度にすることが望ましい。
【0148】
(ニ)次にフィールド酸絶縁膜5の表面に、本発明の「マスク材」としての厚さ1〜2μmのフォトレジスト22をスピンナーを用いて塗布する。そして、所定のフォトマスク(レティクル)を用い、マスク材(フォトレジスト)22を選択的に露光し、現像することによって開口部6s及び6dに対応する部分のフォトレジスト22を除去し窓部を形成する。続いて、このフォトレジスト22のマスクパターンをエッチングマスクとして用い、SiC基板11をBHF溶液に浸漬し、ウェット・エッチングすることで、図19(e)に示すように、フィールド絶縁膜5に開口部6s及び6dを形成する。微細な開口部6s及び6dを形成する時は、ガスプラズマを用いたドライ・エッチングが好ましい。例えば、CHF3やC2F6などをエッチャントとしたRIE法やECRイオンエッチング等の種々のドライ・エッチングを使用することが出来る。この場合、最初にドライ・エッチングを行い、フィールド絶縁膜5を数10nm残したところで、ウェット・エッチングに切り換えるようにする。第1の実施の形態で説明したように、ウェットエッチング単独で、開口部6s及び6dを開口する場合でも、ドライエッチングとウェットエッチングの組み合わせで開口する場合でも、ウェット・エッチング又はドライ・エッチングをやや過剰に行い、フィールド絶縁膜5の開口部6s及び6dがフォトレジストの開口部より大きくなり、それぞれアンダーカット部が生じるようにする。第1及び第2の実施の形態と同様に、エッチングモニタ部の目視により、ソース領域2sとドレイン領域2dの表面の露出が確認された後、更に所定の時間オーバーエッチングを追加すればよい。第3の実施形態では、本発明の「マスク材」としてフォトレジスト22を用いているが、このオーバーエッチング時に、エッチングされない材料であれば、フォトレジスト22以外の材料を本発明の「マスク材」として採用可能である。
【0149】
(ホ)その後、エッチングマスクとしてのフォトレジスト22を残存した状態で、BHF溶液を超純水で完全に濯ぎ落とした(リンスした)後、乾燥する。そして、レジストマスク22が被着した状態のSiC基板11を、真空蒸着装置のチャンバー中に速やかに据え付け、直ちに真空排気する。即ち、SiC基板11の表面が大気に露出される時間は、5分以内の可能な限り短時間で行う。そして、真空蒸着装置のチャンバーをターボ分子ポンプ、クライオポンプ等で、1.3×10- 5Pa未満の圧力まで真空排気し、図19(f)に示すように、SiC基板11の表面に第1の導体膜17を蒸着する。第1の導体膜17としては、例えばNi膜を用いる。なお、図19(f)に示すように、開口部6s及び6dの側壁に第1の導体膜17が付着しないようにするためには、オリフィス等を用いて、蒸着ビームの指向性を向上させて行えば良い。この時、図19(f)に示すように、フィールド絶縁膜5の開口部はフォトレジスト・マスク22の開口部より大きくなるようにアンダーカット部が形成されているため、開口部底部に蒸着される第1の導体膜17s及び17dは、アンダーカット部の形状に正確に転写される。こうして、第1の導体膜17s及び17dの周縁部とフィールド絶縁膜5の開口部の側壁との間には、距離が一定で、且つ微細寸法の蒸着制限領域(側壁ギャップ)77s及び77dが発生する。この微細な側壁ギャップ77s及び77dは、開口部エッチングのオーバーエッチング時間で精密にコントロール出来る。第1の導体膜17(17s及び17d)の厚みは、その下部にあるソース領域2s及びドレイン領域2dの拡散深さの1/2より薄く設定する。
【0150】
(ヘ)第1の導体膜17の真空蒸着後、SiC基板11を真空蒸着装置のチャンバーから取り出す。続いて、リフトオフ法を用いて、図20(g)に示すように、それぞれの開口部の内部のみに第1の導体素片27s及び27dが選択的に埋設される。この結果、それぞれの第1の導体素片27s及び27dの周縁部とフィールド絶縁膜5の開口部側壁との間には、微細寸法の側壁ギャップ77s及び77dが自己整合的に形成される。
【0151】
(ト)しかる後、SiC基板11を700℃〜1050℃の非酸化性雰囲気で、短時間(数分程度)の熱処理を施すと、図20(h)に示すように、第1の導体素片27s及び27dとSiC基板11が相互に反応して、両者の界面領域に加熱反応層8s及び8dが生成され、加熱反応層8sとソース領域2sとの間、及び加熱反応層8dとドレイン領域2dとの間で、それぞれ優れたオーミック特性が実現される。「非酸化性雰囲気」としての酸素及び水の分圧の制御に関しては、厳重なる管理が必要で、熱処理雰囲気に含まれる酸素及び水の分圧は少なくとも、1×10- 3Pa〜1×10- 10Pa程度、望ましくは、1.×10- 5Pa〜1×10- 10Pa程度に設定する。
【0152】
(チ)加熱反応層8s及び8dの形成後に、図20(i)に示すように、SiC基板11全面にAl等の第2の導体膜19を蒸着する。そして、フォトリソグラフィ法とRIE等のエッチング技術で、ソース配線9s及びドレイン配線9dを パターニングすれば、本発明の第3の実施の形態に係るMOSFETが完成する(図17参照。)。
【0153】
第3の実施の形態に係る半導体装置の製造方法によれば、ソース領域2s及びドレイン領域2dに対するオーミック電極を形成するためのコンタクトホールを形成する際に、フィールド絶縁膜5に対するオーバーエッチングのエッチング時間の制御により、窓部近傍のマスク材の下部に形成されるアンダーカット部の深さが制御出来るので、寸法制御が容易である。また、このアンダーカット部の深さにより、オーミック電極を形成するための第1の導体素片27とフィールド絶縁膜5との一定の間隙(側壁ギャップ)77s,77dを自己整合的に決定出来るので、オーミック電極とフィールド絶縁膜5との一定の間隙(側壁ギャップ)77s,77dを制御するためのフォトリソグラフィ工程は不要である。このため、オーミック電極となる第1の導体素片27とフィールド絶縁膜5の開口部側壁との間隔を十分に小さく出来、占有面積の小さく、微細寸法を有したオーミック電極を配置出来る。
【0154】
更に、フォトリソグラフィ工程が省略出来るため、半導体装置のソース領域2s及びドレイン領域2dに対するオーミック電極形成に係わる工程数が減少し、半導体装置の製造歩留まりが高くなる。更に、第3の実施の形態に係る半導体装置は、標準的なSi半導体デバイス製造方法が適用可能なので、容易且つ信頼性が高い。
【0155】
更に、第1の導体素片27が、フィールド絶縁膜5と反応することが防止出来るので、第1の導体素片27を構成する金属材料との接触面にあるフィールド絶縁膜5が高温熱処理で還元(浸食)されることがなく、フィールド絶縁膜5の絶縁性が維持出来る。また、オーミック電極を構成する金属材料がフィールド絶縁膜5に接していないので、第1の導体素片27から生成されたオーミック電極とフィールド絶縁膜5の接着力が弱いという問題は、本来的に存在しない。このため、プロセス終了後にオーミック電極が剥落することはなく、製造歩留まりが高くなる。
【0156】
更に、オーミック電極の加熱反応層8sを生成する工程において、オーミック電極の底部外縁部における金属−SiC−SiO2の3元系の共存する状態が存在しないので、3元系の反応による寄生のショットキー接合の生成も回避出来、低いコンタクト抵抗が達成出来る。また、寄生のショットキー接合の生成に伴うソース領域2s及びドレイン領域2dの水平方向の電流の流れの阻害もないので、良好な特性の半導体装置が簡単に製造出来る。
【0157】
(その他の実施の形態)
上記のように、本発明は第1乃至第3の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【0158】
例えば、既に述べた第3の実施の形態の説明においては、リセスゲート構造の横型MOSFETに付いて説明したが、図21に示すような平面ゲート構造の横型MOSFETでもかまわない。第3の実施の形態と同様に、p型SiC基板11を用いて構成されているが、図17とは異なり、p型SiC基板11の表面は同一レベルの平面で構成されている。即ち、n型SiC領域からなる第1の主電極領域(ソース領域)2s及び第2の主電極領域(ドレイン領域)2dの表面のレベルと、ゲート酸化膜3が配置されているソース領域2sとドレイン領域2dとの間のp型SiC基板11の表面とは同一レベルである。この平面ゲート構造のゲート酸化膜3の上部には、ゲート電極63が配置されている。そして、ゲート電極63の上部及びゲート電極63が配置されていないゲート酸化膜3の上部には、上部絶縁膜4が形成され、ゲート酸化膜3と上部絶縁膜4とで、フィールド絶縁膜5が構成されている。他は、図17と同様なので、重複した説明を省略する。
【0159】
図21に示した、他の実施の形態に係る半導体装置においても、ソース領域2sに対するオーミック電極において、ソース電極膜7s及び加熱反応層8sを構成する金属材料が、フィールド絶縁膜5と反応せず、ドレイン領域2dに対するオーミック電極において、ドレイン電極膜7d及び加熱反応層8dを構成する金属材料が、フィールド絶縁膜5と反応しない構造になっている。このため、ソース電極膜7s及びドレイン電極膜7dを構成する金属材料との接触面にあるフィールド絶縁膜5が高温熱処理で還元(浸食)されることがない。更に、オーミック電極の底部外縁部における金属−SiC−SiO2の3元系共存反応による寄生のショットキー接合の生成も回避出来るので、低いコンタクト抵抗のオーミック電極が、ソース領域2s又はドレイン領域2dに対して形成出来る。
【0160】
リセスゲート構造や平面ゲート構造の横型MOSFET以外にも、縦型のMOSFETでも良い。またU溝やV溝にゲート酸化膜とゲート電極を構成した縦型のMOSFETでも良い。更に、埋め込みドレイン領域を有するMOSFETでも良い。埋め込みドレイン領域を有するMOSFETにおいては、シンカー領域を用いて、埋め込みドレイン領域から電流を引き出すがこの場合オン抵抗の増大が懸念される。しかしながら、本発明の適用により、微細な構造のシンカー領域とこれに接続されるオーミック電極を多数配列することにより、低いオン抵抗と高速なスイッチングを同時に達成出来る。2重拡散構造のpチャネルのパワーMOSFETでは、ドリフト領域として機能するn型SiC基板(或いはν型SiC基板若しくはi型SiC基板)の表面に、ドレイン領域(主電極領域)としての高不純物密度のn型SiC領域を形成可能である。この場合、ソース領域としての他のn型SiC領域が、n型SiC基板の表面に形成されたpボディ領域に形成される。
【0161】
同様に、n型SiC基板(或いはν型SiC基板)の表面にドレイン領域としてのn型SiC領域と、ソース領域してのn型SiC領域を形成し、ソース領域とドレイン領域2の間のn型SiC基板(或いはν型SiC基板)の表面に、ショットキー電極を構成すれば、MESFETが実現出来る。
【0162】
更に、第3の実施の形態の説明の冒頭で説明したように、FET以外に、本発明の「半導体装置」として、ダイオード、IGBT、SIT、BJT、SIサイリスタ、GTOサイリスタ等の種々の半導体電子デバイスに適用可能である。例えば、npn型バイポーラトランジスタであれば、コレクタ領域となる低不純物密度のn型(若しくはν型)SiC基板の表面に、p型SiC領域からなるベース領域をウェル形状に形成し、このベース領域の平面上の内部の位置において、主電極領域(エミッタ領域)としての高不純物密度のn型SiC領域を形成しても良い。この場合、コレクタ領域となる低不純物密度のn型SiC基板の代わりに真性半導体(i型)のSiC基板を用い、i型SiC基板の裏面(若しくは表面の一部)に、高不純物密度のn型SiC領域からなるコレクタ領域を形成しても良い。
【0163】
GTOサイリスタ等のサイリスタであれば、nベース領域となるn型SiC基板の表面の一部又は全面に、p型SiC領域からなるpベース領域を形成し、このpベース領域の内部に、カソード領域(主電極領域)としての高不純物密度のn型SiC領域をエピタキシャル成長により形成することが可能である。この場合、nベース領域となるn型SiC基板の裏面には、アノード領域としてのp型SiC領域が形成される。
【0164】
一方、nチャネルの接合型FETや接合型SITでは、チャネル領域として機能するn型SiC基板(或いはn−型(ν型)SiC基板、若しくはi型SiC基板)の表面に、ソース領域(主電極領域)としての高不純物密度のn型SiC領域を形成可能である。図22は、切り込みゲート型のSITの模式的な断面図である。図22においては、チャネル領域として機能するn型SiC基板12の表面に、ソース領域(第1の主電極領域)としての高不純物密度のn型SiC領域87が形成され、n型SiC基板12の裏面に、ドレイン領域(第2の主電極領域)としての高不純物密度のn型SiC領域81が形成されている。そして、ソース領域87及びドレイン領域81間を流れる主電流を制御するために、n型SiC基板12の表面に設けられたゲート溝部の底部にp型SiC領域84からなるゲート領域が形成されている。ゲート領域84には、ゲート加熱反応層85を介してゲート電極膜86が接続されている。ゲート電極膜86には、Al−Ti系電極膜が使用可能である。例えば、Ti(50nm厚)/Al(300nm厚)積層膜を用いればよい。そして、ゲート電極膜86には、Al、Al−Si、Al−Cu−Si、Cu、Ti−W等のゲート配線92が接続されている。ドレイン領域81には、ドレイン加熱反応層82を介して、ドレイン電極83が形成されている。
【0165】
図22に示す接合型SITでは、n型SiC基板12の表面に選択的に形成されたn型SiC領域87からなるソース領域87を囲んで、n型SiC基板12の上にフィールド絶縁膜5が載置されたている。フィールド絶縁膜5は、熱酸化膜3と、熱酸化膜以外の絶縁膜である上部絶縁膜4とから構成されている。そして、フィールド絶縁膜5中にソース領域87の表面を露出するように開口された開口部の内部において、フィールド絶縁膜5から一定の間隙(側壁ギャップ)77を隔てて配置されたソース電極膜97、フィールド絶縁膜5の開口部の内部において、フィールド絶縁膜5から一定の間隙(側壁ギャップ)77を隔て、且つソース電極膜97とソース領域87の間に配置されたソース加熱反応層98、フィールド絶縁膜5の開口部の内部において、ソース電極膜97の表面に接し、且つフィールド絶縁膜5の上部にまで伸延された第1の主電極配線(ソース配線)91とを有している。
【0166】
図22に示すソース領域87及びドレイン領域81間のポテンシャルと、ゲート領域84に印加されるゲート電圧によるチャネル中のポテンシャルの2次元空間における鞍部点であるポテンシャルの高さが、ドレイン領域81に印加されるドレイン電圧及びゲート領域84に印加されるゲート電圧で制御され、主電流が制御される。SITの電流・電圧特性は真空管の三極管特性と同様な指数関数則に従った特性を示す。
図22に示す接合型SITによれば、ソース領域87に対するオーミック電極において、ソース電極膜97及び加熱反応層98を構成する金属材料が、フィールド絶縁膜5と反応しない構造になっているので、金属材料との接触面にあるフィールド絶縁膜5が高温熱処理で還元(浸食)されることがない。このため、接合型SITのソース領域87の周辺に形成されたフィールド絶縁膜5の高い絶縁性が維持出来、リーク電流も低減出来る。また、ソース電極膜97を構成する金属材料がフィールド絶縁膜5に接していないので、ソース電極膜97とフィールド絶縁膜5の接着力が弱いという問題は、本来的に存在しない。このため、接合型SITの製造プロセス終了後にソース電極膜97が剥落することはなく、接合型SITの製造歩留まりが高くなる。更に、オーミック電極の底部外縁部における金属−SiC−SiO2の3元系共存反応による寄生のショットキー接合の生成も回避出来るので、低いコンタクト抵抗のオーミック電極が達成出来る。この結果、高耐圧で且つ高速に動作可能な接合型SITが実現出来る
図22に示す接合型SITにおいて、ドレイン領域としての高不純物密度のn型SiC領域81の代わりに、アノード領域としての高不純物密度のp型SiC領域を形成すれば、nチャネルのSIサイリスタとなる。この場合、ソース領域としての高不純物密度のn型SiC領域87は、カソード領域として機能する。
【0167】
nチャネルのIGBTでは、ドリフト領域として機能するn型SiC基板(或いはν型SiC基板)の表面(若しくは裏面)に、コレクタ領域としての高不純物密度のn型SiC領域を形成可能である。この場合、エミッタ領域としての他のn型SiC領域が、n型(或いはν型)SiC基板のコレクタ領域とは異なる位置の表面に形成されたpボディ領域の内部に形成される。本発明のオーミック電極構造体は、これら種々の半導体電子デバイスの主電極領域としての高不純物密度のn型SiC領域に適用可能である。
上記の第1乃至第3の実施の形態の製造プロセスにおいては、フィールド絶縁膜5の要素である熱酸化膜3は上部絶縁膜4形成の直前に形成する構成となっているが、図23の工程断面図に示すように、熱酸化膜の形成を上部絶縁膜4形成の直後にする構成としても、ほぼ同様な効果が得られる。
【0168】
(イ)例えば、第1の実施の形態で説明した方法と全く同様の方法で、SiC基板1の表面にn型SiC領域32を形成する。そして、RCA洗浄法等のSiC基板1洗浄法を用いて、SiC基板1を十分清浄化する。この後、SiC基板1の上に、図23(a)に示すように、常圧CVD法でSiO2膜等の酸素透過性絶縁膜44を堆積する。
【0169】
(ロ)酸素透過性絶縁膜44を堆積後、図23(b)に示すように、乾燥酸素雰囲気で熱処理し、SiC基板1の表面を熱酸化し、酸素透過性絶縁膜44とSiC基板1との界面に熱酸化膜3を成長する。第1の実施の形態と同様に、熱酸化膜3の厚さは50nm未満、好ましくは5〜20nmが望ましい。この結果、熱酸化膜3の上に、酸素透過性絶縁膜(SiO2膜)44からなる上部絶縁膜4が位置し、2層構造からなるフィールド絶縁膜5が形成される。
【0170】
(ハ)この後は、第1の実施の形態で説明した図3(f)以下に示す方法と全く同様の工程を進めることが可能である。即ち、図23(c)に示すように、フィールド酸絶縁膜5の表面に厚さ1〜2μmのフォトレジスト22をスピンナーを用いて塗布する。そして、所定のフォトマスク(レティクル)を用い、フォトレジスト22を選択的に露光し、現像することによって開口部6に対応する部分のフォトレジスト22を除去する。続いて、このフォトレジスト22のパターンをエッチングマスクとして用い、ウェット・エッチングすることで、図23(c)に示すように、フィールド絶縁膜5に開口部6を形成する。このとき、第1の実施の形態で説明したように、n型SiC領域32の表面の露出が確認されたジャストエッチングの後、更に所定のアンダーカット部の深さが得られるまで、オーバーエッチングを追加する。この後の説明は、重複するので省略する。
【0171】
図23に示す方法を用いても、10-7Ωcm2台程度の実用的なコンタクト抵抗ρcを達成することが可能である。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るオーミック電極構造体の構成を示す要部断面図である。
【図2】本発明の第1の実施形態に係るオーミック電極構造体の製造工程を説明するための工程断面図(その1)である。
【図3】本発明の第1の実施形態に係るオーミック電極構造体の製造工程を説明するための工程断面図(その2)である。
【図4】本発明の第1の実施形態に係るオーミック電極構造体の製造工程を説明するための工程断面図(その3)である。
【図5】本発明の第1の実施形態に係るオーミック電極構造体を説明するためのTLMコンタクト群の電流−電圧特性である。
【図6】本発明の第1の実施形態に係るオーミック電極構造体を説明するためのTLMコンタクト群のTLM特性を示す図である。
【図7】ノマルスキー干渉顕微鏡によるコンタクト・ウィンドウ内の表面モホロジーの観察結果を示す図である。
【図8】本発明の第1の実施形態に係るオーミック電極構造体の断面TEM像をスケッチした図である。
【図9】ラザフォード後方散乱分析により求めた本発明の第1の実施形態に係るオーミック電極構造体の厚み方向の組成の変化を示す図である。
【図10】本発明の第2の実施形態に係るオーミック電極構造体の厚さと表面モホロジーとの関係を示す図である。
【図11】本発明の第2の実施形態に係るオーミック電極構造体の電極の厚さとコンタクト抵抗との関係を示す図である。
【図12】本発明の第2の実施形態に係るオーミック電極構造体の不純物密度とコンタクト抵抗との関係を、従来技術の結果と共に示す図である。
【図13】本発明の第2の実施形態に係るオーミック電極構造体の構成を示す要部断面図である。
【図14】本発明の第2の実施形態に係るオーミック電極構造体の製造工程を説明するための工程断面図(その1)である。
【図15】本発明の第2の実施形態に係るオーミック電極構造体の製造工程を説明するための工程断面図(その2)である。
【図16】本発明の第2の実施形態に係るオーミック電極構造体の製造工程を説明するための工程断面図(その3)である。
【図17】本発明の第3の実施形態に係る半導体装置(横型MOSFET)の構成を示す要部断面図である。
【図18】 本発明の第3の実施形態に係る半導体装置(横型MOSFET)の製造工程を説明するための工程断面図(その1)である。
【図19】本発明の第3の実施形態に係る半導体装置の製造工程を説明するための工程断面図(その2)である。
【図20】本発明の第3の実施形態に係る半導体装置の製造工程を説明するための工程断面図(その3)である。
【図21】本発明の他の実施形態に係る半導体装置(横型MOSFET)の構成を示す要部断面図である。
【図22】本発明の更に他の実施形態に係る半導体装置(接合型SIT)の構成を示す要部断面図である。
【図23】本発明の更に他の実施形態に係るオーミック電極構造体の製造工程を説明するための工程断面図の一部である。
【図24】第1の従来技術に係るオーミック電極構造の構成を示す要部断面図である。
【図25】第2の従来技術に係るオーミック電極構造の構成を示す要部断面図である。
【符号の説明】
1,11,12 SiC基板
2,32 n型SiC領域
2s 第1の主電極領域(ソース領域)
2d 第2の主電極領域(ドレイン領域)
3 熱酸化膜(ゲート酸化膜)
4 上部絶縁膜
5 フィールド絶縁膜
6 フィールド絶縁膜の開口部
7,47 電極膜
7s ソース電極膜
7d ドレイン電極膜
8,8s,8d 加熱反応層
9 配線導体素片
9s 第1の主電極配線(ソース配線)
9d 第2の主電極配線(ドレイン配線)
17,17s,17d 第1の導体膜
27,27s,27d 第1の導体素片(第1の導体膜の素片)
19 第2の導体膜
20 エピタキシャル成長層
21 エッチングマスク
22,23、34、62 フォトレジスト
33 イオン注入マスク
35 イオン注入スルー膜
42 第1金属膜(Ni膜)
43 Si酸化膜(フィールド絶縁膜)
44 酸素透過性絶縁膜
45 オーミック接触片
61 ゲート電極材料
63 ゲート電極
77,77s,77d 間隙
81 ドレイン領域(第2の主電極領域)
82 ドレイン加熱反応層
83 ドレイン電極
84 ゲート領域
85 ゲート加熱反応層
86 ゲート電極膜
87 ソース領域(第1の主電極領域)
91 第1の主電極配線(ソース配線)
92 ゲート配線
97 ソース電極膜
98 ソース加熱反応層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device using a silicon carbide (SiC) substrate and a method for manufacturing the semiconductor device, and further to an ohmic electrode structure for an n-type SiC region used in the SiC semiconductor device and a method for manufacturing the same. It is.
[0002]
[Prior art]
SiC can form a pn junction, and has a wider forbidden band Eg than other semiconductor materials such as silicon (Si) and gallium arsenide (GaAs), and 2.23 eV for 3C-SiC and A value of about 3.26 eV is reported for 93 eV, 4H-SiC. In addition, SiC is thermally, chemically and mechanically stable and has excellent radiation resistance, so it can be used not only for light-emitting elements and high-frequency devices, but also in harsh conditions such as high temperature, high power, and radiation irradiation. As a power semiconductor device (power device) exhibiting high reliability and stability, application in various industrial fields is expected.
[0003]
In particular, it has been reported that a high breakdown voltage MOSFET using SiC has a lower on-resistance than a power device using Si. It has also been reported that the forward voltage drop of a Schottky diode using SiC is low. As is well known, the on-resistance of a power device and the switching speed are in a trade-off relationship. However, according to a power device using SiC, there is a possibility that low on-resistance and high switching speed can be achieved at the same time.
[0004]
In order to reduce the on-resistance of a power device using SiC, it is an important factor to reduce the contact resistance ρc with respect to the ohmic contact. In particular, in order to reduce the on-resistance, a method of subdividing the main electrode region of the power device and arranging it on the SiC substrate at a high density is also employed. In order to reduce the on-resistance of such a miniaturized power device, it is extremely important to obtain a low contact resistance ρc inside a fine opening (contact window). In addition, the contact resistance ρc of the ohmic contact with respect to the SiC region is a big problem for increasing the switching speed of the power device.
[0005]
In contrast to the fact that SiC blue light emitting elements have already been put into practical use and mass-produced, the application of SiC as a power device and a high-frequency device is far behind. One reason for this is that a technology for forming a practical low-resistance ohmic contact suitable for the structure and fabrication process of these devices has not yet been established.
[0006]
A conventional technique widely used as a method for forming a low-resistance ohmic contact on n-type SiC is to deposit an electrode film such as nickel (Ni), tungsten (W), titanium (Ti) on n-type SiC. The ohmic electrode structure formed in this way is heat-treated at a high temperature of 800 ° C. to 1200 ° C. Especially for ohmic contacts using Ni, 10-6Ω · cm2A practical contact resistance value ρc of the base is obtained, which is an extremely promising ohmic contact.
[0007]
FIG. 24 shows a simplified structure (hereinafter referred to as “first prior art”) of an ohmic electrode structure using a Ni film used in a power device, a high-frequency device, or the like. High impurity density n-
[0008]
The first prior art has the following problems. Therefore, in order to solve the problem of the first prior art, Japanese Patent Application Laid-Open No. 8-64801 discloses a method of forming an ohmic electrode for the n-
(A) As shown in FIG. 25A, the first metal film (Ni film) 42 is disposed in the opening so as to be separated from the Si oxide film (field insulating film) 43;
(B) Thereafter, high-temperature heat treatment is performed to generate
(C) Finally, as shown in FIG. 25 (c), the second metal film is connected to the
It is a method according to the procedure.
[0009]
[Problems to be solved by the invention]
First, in the ohmic electrode structure for the n-
1) The adhesive strength between the Ni film 47 and the
2) Field insulating film (SiO) on the contact surface with the Ni film 472Film) 5 reacts with Ni film 47 by high-temperature heat treatment (reduced), and SiO2The
3) Ni-SiC-SiO2Coexisting and the outer corner portion S of the
4) The surface of the electrode film (Ni film piece) 47 is severely roughened by high-temperature heat treatment, and the surface morphology is lowered. For this reason, if the alignment mark for the photolithography process has a similar Ni film 47, it is difficult to form the alignment mark. Therefore, high-precision photolithography and etching cannot be performed in subsequent processes;
5) NiO or SiO is formed on the surface of the electrode film (Ni film piece) 47 by high-temperature heat treatment.2As a result, an oxide film such as hydrocarbon is formed, and the contact resistance between the electrode film (Ni film piece) 47 and the wiring conductor piece 9 is substantially increased.
There was a problem.
[0010]
The second prior art is a method for solving the problems 2) and 3) among the problems of the first prior art. That is, the
[0011]
However, the second prior art has a specific method of patterning the first metal film (Ni film) 42 separately from the Si oxide film (field insulating film) 43 in the opening shown in FIG. It is not disclosed at all. Typically, in such a case, the method used is that a Ni film is deposited on the entire surface of the
[0012]
Furthermore, since an independent photolithography process is used in the patterning method of the first metal film (Ni film) 42, the alignment accuracy of the exposure apparatus (mask aligner) and the etching processing accuracy of the first metal film (Ni film) 42 In consideration of this, there is a problem that the tolerance of the distance between the
[0013]
The present invention has been made to solve the problems of such conventional ohmic electrode structures for n-type SiC regions and semiconductor devices using the same or simultaneously.
[0014]
Specifically, the present invention provides 10− 7Ωcm2It is an object of the present invention to provide a novel structure of a fine ohmic electrode structure for an n-type SiC region having a practical contact resistance of about a table.
[0015]
Another object of the present invention is to provide a novel structure of an ohmic electrode structure having good adhesion between a surface metal wiring (wiring conductor piece) and a field insulating film and high reliability.
[0016]
Still another object of the present invention is to provide a novel structure of an ohmic electrode structure that can maintain the insulation of a field insulating film and has a high breakdown voltage and a low leakage current.
[0017]
Still another object of the present invention is to provide a novel structure of an ohmic electrode structure in which no parasitic Schottky junction is present at the outer edge of the ohmic electrode.
[0018]
Still another object of the present invention is to provide a novel structure of an ohmic electrode structure in which the surface morphology of the electrode film is good.
[0019]
Still another object of the present invention is to provide an ohmic electrode structure having fine dimensional accuracy.
[0020]
Still another object of the present invention is to provide a method of manufacturing an ohmic electrode structure having a high manufacturing yield, in which defects such as peeling of surface metal wiring are suppressed after conductor film deposition.
[0021]
Still another object of the present invention is to provide a method of manufacturing an ohmic electrode structure that can effectively avoid an erosion reaction (reduction reaction) between a conductor film serving as a base material of an ohmic electrode and a field insulating film.
[0022]
Still another object of the present invention is to provide a method for manufacturing an ohmic electrode structure in which a ternary reaction with a conductor film, SiC, and a field insulating film, which are base materials for the ohmic electrode, is avoided.
[0023]
Still another object of the present invention is to provide a method for producing an ohmic electrode structure in which the surface morphology of the electrode film is good even after high temperature heat treatment.
[0024]
Still another object of the present invention is to provide a method of manufacturing an ohmic electrode structure that does not affect the shape of alignment marks for a photolithography process and facilitates high-precision photolithography and etching in subsequent processes. It is to be.
[0025]
Still another object of the present invention is to provide an ohmic electrode structure that can maintain a low contact resistance between the electrode film and the wiring conductor piece without generating an oxide film or hydrocarbon on the surface of the electrode film even after undergoing a high-temperature heat treatment. It is to provide a body manufacturing method.
[0026]
Still another object of the present invention is to make the interval between the electrode film (ohmic contact piece) and the opening side wall of the field insulating film sufficiently fine without being affected by the alignment accuracy and etching processing accuracy of the exposure apparatus in the photolithography process. It is providing the manufacturing method of the ohmic electrode structure which can be made.
[0027]
Still another object of the present invention is to provide a method of manufacturing an ohmic electrode structure that can easily manufacture an ohmic electrode structure having fine dimensional accuracy.
[0028]
Still another object of the present invention is to provide a semiconductor device capable of operating at high voltage and high speed.
[0029]
Still another object of the present invention is to provide a semiconductor device having a low on-resistance and capable of high-speed switching.
[0030]
Still another object of the present invention is to provide a semiconductor device having a small chip occupation area, a low chip unit price, and high reliability.
[0031]
Still another object of the present invention is to provide a method of manufacturing a semiconductor device that can suppress defects such as peeling off of surface metal wiring and has a high manufacturing yield.
[0032]
Still another object of the present invention is to effectively avoid the erosion reaction (reduction reaction) in the high-temperature heat treatment between the conductor film serving as the base material of the ohmic electrode and the field insulating film, and the conductor film, SiC and the field insulating film It is an object of the present invention to provide a method of manufacturing a semiconductor device that can avoid the ternary reaction.
[0033]
Still another object of the present invention is that the surface morphology of the electrode film is good even after being subjected to a high-temperature heat treatment, and does not affect the shape of the alignment mark for the photolithography process, and high-precision photolithography in the subsequent process. The present invention also provides a method of manufacturing a semiconductor device that can be etched.
[0034]
Still another object of the present invention is to provide a semiconductor device capable of maintaining a low contact resistance between an electrode film and a wiring conductor piece without generating an oxide film or hydrocarbon on the surface of the electrode film even after a high temperature heat treatment. It is to provide a manufacturing method.
[0035]
Still another object of the present invention is to provide a semiconductor in which an ohmic electrode structure having a fine dimensional accuracy can be easily manufactured by sufficiently minimizing the distance between the electrode film (ohmic contact piece) and the opening side wall of the field insulating film. It is to provide a method for manufacturing a device.
[0036]
Still another object of the present invention is to provide a method of manufacturing a semiconductor device that can reduce the chip area and reduce the chip unit price.
[0037]
[Means for Solving the Problems]
In order to achieve the above object, the invention described in
[0038]
The “n-type SiC region selectively formed on the surface of the SiC substrate” defined in
[0039]
The gist of the invention described in
[0040]
According to a third aspect of the present invention, in the ohmic electrode structure according to the first or second aspect, the field insulating film includes a SiC thermal oxide film and an upper insulating film comprising an insulating film having a composition or density different from that of the thermal oxide film. The gist of the invention is that it comprises a laminated insulating film with a film.
[0041]
The invention according to
[0042]
The invention according to
[0043]
The invention described in
[0044]
According to a seventh aspect of the present invention, in the method of manufacturing an ohmic electrode structure according to the sixth aspect, the step of covering with the field insulating film includes the step of growing a thermal oxide film on the surface of the SiC substrate by thermal oxidation, The gist is that the method includes a step of depositing an insulating film on the thermal oxide film by a method other than thermal oxidation.
[0045]
According to an eighth aspect of the present invention, in the method for manufacturing an ohmic electrode structure according to the sixth aspect, the step of covering with the field insulating film is performed by depositing an oxygen permeable insulating film on the surface of the SiC substrate by a method other than thermal oxidation. And a step of growing a thermal oxide film at the interface between the surface of the SiC substrate and the oxygen permeable insulating film by thermal oxidation after the deposition of the oxygen permeable insulating film.
[0046]
The invention according to claim 9 is the method for producing an ohmic electrode structure according to any one of
[0047]
According to a tenth aspect of the present invention, in the method of manufacturing an ohmic electrode structure according to the ninth aspect, in the step of forming the opening in the field insulating film, the step immediately before the surface of the n-type SiC region is exposed is wet. The gist is that it is completed by etching and rinsing with ultrapure water.
[0048]
The invention according to
[0049]
Invention of
[0050]
A thirteenth aspect of the present invention is the method of manufacturing an ohmic electrode structure according to any one of the sixth to eleventh aspects of the present invention, wherein the ohmic electrode structure is in contact with an element of the first conductor film and covers an opening of the field insulating film Thus, the gist is to further include a step of forming the second conductor film on the field insulating film.
[0051]
According to a fourteenth aspect of the present invention, in the method for manufacturing an ohmic electrode structure according to the thirteenth aspect, the oxide film formed on the surface of the first conductive film piece or immediately before the second conductive film is formed, The gist is that a process for removing adhering hydro-carbon is added.
[0052]
The invention according to claim 15 is: (b) a SiC substrate; (b) a main electrode region formed of an n-type SiC region selectively formed on the surface of the SiC substrate; and (c) placed on the SiC substrate. And (d) an electrode film disposed in the field insulating film so as to expose the surface of the main electrode region with a certain gap from the field insulating film. (E) a heating reaction layer disposed between the electrode film and the main electrode region at a certain distance from the field insulating film inside the opening of the field insulating film; and (f) an opening in the field insulating film. The gist of the present invention is that the semiconductor device comprises a main electrode wiring that is in contact with the surface of the electrode film and extends to the top of the field insulating film inside the portion. In the present invention, the “main electrode region” is at least one of the semiconductor regions located at both ends of the main current path of the semiconductor device and facing each other. According to the fifteenth aspect of the present invention, both the electrode film constituting the ohmic electrode for the main electrode region and the heating reaction layer are arranged inside the opening of the field insulating film with a certain gap from the field insulating film. Therefore, the metal material constituting the electrode film and the heating reaction layer can be prevented from reacting with the field insulating film. Furthermore, metal-SiC-SiO at the bottom outer edge of the ohmic electrode2It is also possible to avoid the formation of a parasitic Schottky junction due to the ternary coexistence reaction. As described in
[0053]
The invention described in claim 16 is the semiconductor device according to claim 15, wherein the constant gap is smaller than the thickness of the field insulating film.
[0054]
The invention according to
[0055]
According to an eighteenth aspect of the present invention, in the semiconductor device manufacturing method according to the seventeenth aspect, the step of covering with the field insulating film includes the step of growing a thermal oxide film on the surface of the SiC substrate by thermal oxidation, and the thermal oxidation. The gist is that it comprises a step of depositing an insulating film on the top of the film by a method other than thermal oxidation.
[0056]
The invention according to claim 19 is the method for manufacturing a semiconductor device according to claim 18, further comprising a step of forming a gate electrode on the thermal oxide film after the step of growing the thermal oxide film. To do.
[0057]
A twentieth aspect of the present invention is the method for manufacturing a semiconductor device according to any one of the seventeenth to nineteenth aspects, wherein the thickness of the first conductor film is thinner than ½ of the thickness of the main electrode region. And
[0058]
【The invention's effect】
According to the first aspect of the present invention, the metal material constituting the electrode film and the heating reaction layer is prevented from reacting with the field insulating film, and the field insulating film on the contact surface with the metal material is reduced by high-temperature heat treatment. Since it is not (eroded), the insulating property of the field insulating film can be maintained. Further, since the metal material constituting the electrode film is not in contact with the field insulating film, there is essentially no problem that the adhesive force between the electrode film and the field insulating film is weak. For this reason, the electrode film is not peeled off after the manufacturing process is completed, and the manufacturing yield is increased. Furthermore, metal-SiC-SiO at the bottom outer edge of the heating reaction layer2The generation of a parasitic Schottky junction due to the ternary coexistence reaction can be avoided, so that a low contact resistance can be achieved. Further, there is no hindrance to the horizontal current flow in the n-type SiC region accompanying the generation of the parasitic Schottky junction.
[0059]
According to the second aspect of the present invention, since the gap between the peripheral portion of the electrode film and the heating reaction layer and the side wall of the opening is made smaller than the thickness of the field insulating film, the occupation area of the ohmic electrode structure is reduced. Can be small.
[0060]
According to a third aspect of the present invention, the SiC oxide film is provided below the field insulating film. The SiC thermal oxide film is a silicon oxide film (SiO2) close to the Si thermal oxide film.2It has a low interface state with SiC and can maintain a high dielectric breakdown electric field strength. In addition, since the thermal oxide film has a laminated structure of an upper insulating film made of an insulating film having a different composition or density and a thermal oxide film, the thickness of the thermal oxide film can be set thin. For this reason, there is no reduction in surface morphology due to excessive thermal oxidation. Good surface morphology ensures a good metal / semiconductor junction. Therefore, the generation of parasitic transistors due to the interface state is suppressed, and an ohmic electrode structure having a low contact resistance can be formed in the highly reliable opening of the field insulating film.
[0061]
The dielectric breakdown electric field strength of the SiC thermal oxide film is about 14 MV / cm at a thickness of 10 nm. SiO formed by methods other than thermal oxidation2The breakdown electric field strength of the film is smaller than this value. That is, according to the invention of
[0062]
As mentioned above, the thermal oxide film of SiC is SiO close to the Si thermal oxide film.2Since it is a film, the etching rate for the BHF solution is about 100 nm / min. In comparison, SiO deposited by CVD2The etching rate for the film is 1.5 to 3 times higher. That is, according to the invention of
[0063]
According to the sixth aspect of the present invention, the depth of the undercut portion formed under the mask material in the vicinity of the window portion can be controlled by controlling the etching time of the overetching for the field insulating film, so that dimensional control is easy. It is. Further, since the constant gap between the first conductor film piece and the field insulating film can be determined in a self-aligned manner by the depth of the undercut portion, the first conductor film piece and the field insulating film A photolithography process for controlling the constant gap is unnecessary. Therefore, it is possible to manufacture an ohmic electrode structure having a sufficiently small space between the element of the first conductor film serving as the electrode film and the opening side wall of the field insulating film, a small occupied area, and a fine dimension. Furthermore, since the photolithography process can be omitted, the number of processes is reduced and the manufacturing yield is increased. Furthermore, since the standard Si semiconductor device manufacturing method can be applied, the invention according to
[0064]
According to the seventh aspect of the invention, in the step of forming the field insulating film on the SiC substrate surface, after the SiC surface is thermally oxidized thinly, a thick insulating film is formed on the thermal oxide film by a method other than thermal oxidation. Since this is achieved by deposition, the surface morphology of SiC is not disturbed by excessive thermal oxidation. As a method other than thermal oxidation, well-known physical or chemical means such as a CVD method or a sputtering method can be adopted. However, natural oxide films and hydrocarbons inherent to these methods other than thermal oxidation can be used. Generation on the SiC interface (surface) can be effectively removed or suppressed by thermal oxidation. In other words, since it is possible to remove the natural oxide film and the hydrocarbon on the SiC surface that hinder the formation of the heating reaction layer, 10-7Ωcm2A contact resistance as low as one can be easily achieved.
[0065]
According to the eighth aspect of the present invention, the step of depositing the oxygen permeable insulating film on the surface of the SiC substrate by a method other than thermal oxidation is performed first, and after the deposition of the oxygen permeable insulating film, the SiC substrate is thermally oxidized. A thermal oxide film is grown at the interface between the surface of the substrate and the oxygen permeable insulating film to form a field insulating film. In this case as well, the surface morphology of the SiC substrate can be prevented from deteriorating due to excessive thermal oxidation as in the invention according to
[0066]
According to the ninth aspect of the invention, since a well-known photoresist can be used in the semiconductor manufacturing process, a mask pattern for forming an opening in the field insulating film can be easily formed in the photolithography process. Furthermore, if this mask pattern is used as it is and the first conductor film is deposited on the top of the photoresist, the photoresist can be easily removed with a release agent or the like thereafter, so that the lift-off process can also be easily performed.
[0067]
According to the invention of
[0068]
According to the eleventh aspect of the present invention, since the thickness of the first conductor film piece before the heating reaction layer is formed is controlled, the first conductor film piece is completely heated. Even if converted to n, it is possible to reliably prevent the n-type SiC region from disappearing or the heating reaction layer from penetrating the n-type SiC region. Therefore, it is possible to effectively prevent a sudden increase in contact resistance due to the disappearance of the n-type SiC region and an increase in leakage current due to the penetration of the n-type SiC region. Furthermore, the process margin of the heat treatment process of the SiC substrate for forming the heat-reactive layer can be sufficiently obtained, sufficient heat treatment can be performed, and lower contact resistance can be realized.
[0069]
According to the twelfth aspect of the present invention, since the heat reaction layer is generated by heat treatment in a non-oxidizing atmosphere in which the partial pressure of oxygen and water is controlled, the high temperature heat treatment for generating the heat reaction layer is performed. It is possible to prevent an oxide film from being formed on the surface of the piece of the
[0070]
According to a thirteenth aspect of the present invention, the second conductor film is disposed so as to be in contact with the first conductor film piece and to cover the opening of the field insulating film, thereby the wiring conductor piece. Therefore, an ohmic electrode structure corresponding to the electrode structure of an actual semiconductor device can be easily manufactured. In addition, since the high temperature heat treatment is not required for the second conductor film, the field insulating film on the contact surface with the material constituting the second conductor film is reduced (eroded) by the high temperature heat treatment. Therefore, the insulating property of the field insulating film can be maintained.
[0071]
According to the fourteenth aspect of the present invention, even if an oxide film is generated on the surface of the first conductor film piece by high-temperature heat treatment, or even if hydrocarbon is attached, these oxide films And hydrocarbon can be removed effectively. For this reason, it is possible to avoid an increase in the contact resistance of the first conductor film and the second conductor film due to the oxide film or hydrocarbon on the surface of the first conductor film.
[0072]
According to the invention described in claim 15, in the ohmic electrode for the main electrode region of the semiconductor device, the metal material constituting the electrode film and the heating reaction layer of the ohmic electrode has a structure that does not react with the field insulating film. The field insulating film on the contact surface with the metal material is not reduced (eroded) by the high temperature heat treatment. For this reason, the high insulation of the field insulating film formed around the main electrode region of the semiconductor device can be maintained, and the leakage current can be reduced. Further, since the metal material constituting the electrode film is not in contact with the field insulating film, there is essentially no problem that the adhesive force between the electrode film of the ohmic electrode and the field insulating film is weak. For this reason, the electrode film of the ohmic electrode does not peel off after the semiconductor device manufacturing process is completed, and the manufacturing yield of the semiconductor device is increased. Furthermore, metal-SiC-SiO at the bottom outer edge of the ohmic electrode2Since the generation of a parasitic Schottky junction due to the ternary coexistence reaction can be avoided, an ohmic electrode having a low contact resistance can be achieved. Further, there is no hindrance to the horizontal current flow in the main electrode region due to the generation of the parasitic Schottky junction. As a result, it is possible to realize a semiconductor device that has a high breakdown voltage and can operate at high speed. In particular, in a power semiconductor device, low on-resistance and high-speed switching can be achieved simultaneously.
[0073]
According to the sixteenth aspect of the present invention, since the gap between the peripheral portion of the electrode film and the heating reaction layer and the side wall of the opening is set to a fine size smaller than the thickness of the field insulating film, the ohmic electrode is occupied in the main electrode region. The area can be reduced and the integration density of the semiconductor device can be improved. In particular, by arranging a large number of fine ohmic electrodes, low on-resistance and high-speed switching of the power semiconductor device can be achieved simultaneously.
[0074]
According to the seventeenth aspect of the present invention, when the contact hole for forming the ohmic electrode for the main electrode region of the semiconductor device is formed, the mask in the vicinity of the window is controlled by controlling the etching time of the overetching for the field insulating film. Since the depth of the undercut part formed in the lower part of the material can be controlled, dimensional control is easy. In addition, since the constant gap between the element of the first conductor film for forming the ohmic electrode and the field insulating film can be determined in a self-aligned manner by the depth of the undercut portion, the ohmic electrode and the field insulating film can be determined. There is no need for a photolithography process for controlling a certain gap between the first and second layers. For this reason, it is possible to sufficiently reduce the distance between the first conductor film piece serving as an ohmic electrode and the opening side wall of the field insulating film, and to occupy an ohmic electrode having a small occupied area and a fine dimension. Further, since the photolithography process can be omitted, the number of processes related to the formation of the ohmic electrode for the main electrode region of the semiconductor device is reduced, and the manufacturing yield of the semiconductor device is increased. Furthermore, since the standard Si semiconductor device manufacturing method can be applied, the invention of
[0075]
According to the invention of claim 18, in the step of forming the field insulating film on the SiC substrate surface, after the SiC surface is thermally oxidized thinly, a thick insulating film is formed on the thermal oxide film by a method other than thermal oxidation. Since this is achieved by deposition, the surface morphology of SiC is not disturbed by excessive thermal oxidation. As a method other than thermal oxidation, well-known physical or chemical means such as a CVD method or a sputtering method can be adopted. However, natural oxide films and hydrocarbons inherent to these methods other than thermal oxidation can be used. Generation on the SiC interface (surface) can be effectively removed or suppressed by thermal oxidation. In other words, since it is possible to remove the natural oxide film and the hydrocarbon on the SiC surface that hinder the formation of the heating reaction layer, 10-7Ωcm2A semiconductor device having an ohmic electrode with a contact resistance as low as a table can be easily realized.
[0076]
According to the nineteenth aspect of the invention, since the gate electrode is formed on the thermal oxide film having a small interface state, the gate threshold value can be easily controlled, and a high-speed, high-breakdown-voltage semiconductor device can be easily manufactured. It is.
[0077]
According to the twentieth aspect of the invention, since the thickness of the first conductor film piece before the heating reaction layer of the ohmic electrode is formed is controlled, the first conductor film piece is completely removed. Even if converted into the heat reaction layer, it is possible to reliably prevent the main electrode region from disappearing or the heat reaction layer from penetrating the main electrode region. Therefore, it is possible to effectively prevent a sudden increase in contact resistance due to the disappearance of the main electrode region and an increase in leakage current due to the penetration of the main electrode region. Furthermore, a semiconductor device having an ohmic electrode with a very low contact resistance can be realized, with a sufficient process margin for the heat treatment step of the SiC substrate for forming the heating reaction layer of the ohmic electrode, sufficient heat treatment is possible.
[0078]
DETAILED DESCRIPTION OF THE INVENTION
Next, first to third embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Accordingly, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
[0079]
(First embodiment)
As shown in FIG. 1, the ohmic electrode structure according to the first embodiment of the present invention includes an
[0080]
N-
[0081]
The first conductor film that is the base material of the
[0082]
Connected to the
[0083]
[0084]
The dielectric breakdown electric field strength of the SiC
[0085]
Further, the SiC
Therefore, if the etching rate for the BHF solution is measured, the SiC
[0086]
Microscopically, SiO deposited by CVD2The film has more hydrogen and carbon bonds than the SiC
[0087]
Various SiO other than the thermal oxide film of SiC as shown in FIG.2By adopting a laminated structure in which the upper insulating
[0088]
The thickness of the
[0089]
The total thickness of the
[0090]
As shown in FIG. 1, according to the ohmic electrode structure according to the first embodiment, both the
[0091]
Furthermore, according to the ohmic electrode structure according to the first embodiment, the gap (side wall gap) 77 between the peripheral portion of the
[0092]
Next, the manufacturing process of the ohmic electrode structure according to the first embodiment of the present invention will be described with reference to process cross-sectional views (Nos. 1 to 3) shown in FIGS.
[0093]
(A) First, SiO having a thickness of about 1.5 μm2A film 33 is deposited on the entire surface of the 4H—
[0094]
(B) Then, as shown in FIG. 2B, a thin SiO film is again formed on the ion
First ion implantation Φ = 5 × 1014cm-2/ EAC= 40 KeV;
Second ion implantation Φ = 5 × 1014cm-2/ EAC= 70 KeV;
Third ion implantation Φ = 1 × 1015cm-2/ EAC= 100 KeV;
Fourth ion implantation Φ = 1 × 1015cm-2/ EAC= 150 KeV;
Fifth ion implantation Φ = 2 × 1015cm-2/ EAC= 200 KeV;
Sixth ion implantation Φ = 2 × 1015cm-2/ EAC= 250 KeV.
[0095]
(C) When the six-stage multi-stage ion implantation is completed, the ion
[0096]
(D) Then, the
[0097]
(E) Next, as shown in FIG. 3E, an upper
[0098]
(F) Next, a
1) The surface of the
2) Hydrocarbon, which is a reaction product generated by the etching reaction, reattaches to the surface of the
This causes a serious obstacle to the uniform generation of the heating reaction layer described later. Furthermore, the contact resistance ρc is dramatically increased, which is not preferable. Whether it is opened by wet etching alone or by a combination of dry etching and wet etching, it is common to both, and an extremely important formation point related to the basis of the present invention is slightly wet etching or dry etching. This is performed excessively (overetching is performed) so that the
[0099]
(G) Thereafter, with the
[0100]
(H) After vacuum deposition of the first conductor film (Ni film) 17, the
[0101]
(I) After that, when the
[0102]
(N) After the
[0103]
In the step of forming the thermal reaction layer 9, an oxide of the first conductor film is unintentionally formed on the surface of the
[0104]
According to the method for manufacturing the ohmic electrode structure according to the first embodiment, the depth of the undercut portion formed in the lower portion of the mask material in the vicinity of the window portion is controlled by controlling the etching time for overetching the
[0105]
According to the method of manufacturing the ohmic electrode structure according to the first embodiment, the photolithography process for controlling the constant gap (side wall gap) 77 between the first conductor element piece 27 and the
[0106]
Moreover, according to the method for manufacturing the ohmic electrode structure according to the first embodiment, the
a) When there is no etchant having a practical etching rate in the
b) When the
c) When the
[0107]
Furthermore, according to the method for manufacturing the ohmic electrode structure according to the first embodiment, the first conductor element piece 27 can be prevented from reacting with the
[0108]
Contact group of linear transmission line model (linear TLM) evaluation method often used for evaluation of contact resistance in order to ascertain whether or not the ohmic electrode structure for n-
[0109]
The main components of the evaluated samples are as follows. The
[0110]
FIG. 5 shows current-voltage characteristics between adjacent electrodes using the contact interval as a parameter. Since a straight line passing through the origin is obtained, it can be seen that ohmic contacts are obtained at all the electrodes constituting the TLM. FIG. 6 is a plot of the relationship between resistance and distance between ohmic contact electrodes determined from the slope of the straight line in FIG. The data has little variation and is plotted on a straight line. From this linear approximation, contact resistance ρc = 8.6 × 10-7Ωcm2And very good value. For comparison, FIG. 5 also shows the results when the heat treatment temperature of the
[0111]
Note that ρc = 4.3 × when the same evaluation is performed using the 6H—SiC substrate 1 (Si surface) having a relatively narrow forbidden band width and a small electron affinity instead of the 4H—
[0112]
When other conditions are the same, and titanium (Ti) having a thickness of 100 nm is used instead of Ni as the first conductor film, ρc = 1.2 × 10-6Ωcm2The contact resistance is obtained. When tungsten (W) with a thickness of 150 nm is used as the first conductor film, 5.5 × 10 5-6Ωcm2The contact resistance is obtained.
[0113]
FIG. 7 is a schematic diagram sketching the surface morphology of the
[0114]
FIG. 8 is a schematic diagram sketching a cross-sectional TEM image of the ohmic electrode structure according to the first embodiment of the present invention heat-treated at 1000 ° C. The TEM observation was performed by irradiating an electron beam with an acceleration voltage of 300 KeV in the [1120] direction. The Ni / SiC interface before the heat treatment moves about 170 nm toward the SiC substrate after the heat treatment. At the interface between the
[0115]
FIG.FourHe+It is a figure which shows the change of the composition of the thickness direction of the ohmic electrode structure which concerns on 1st Embodiment calculated | required by the Rutherford backscattering analysis in the scattering angle 157 degrees at the time of irradiating 0 degree of incident voltage with 3 MeV. In the uppermost layer, an Al film as the wiring conductor piece 9 can be observed. An
[0116]
(Second Embodiment)
FIG. 13 is a cross-sectional view of a main part of an ohmic electrode structure according to the second embodiment of the present invention. This structure is an example in which an ohmic electrode structure is formed in a mesa-shaped high impurity density n-type SiC epitaxial region used in a MESFET, MOSFET, or the like having a recessed gate structure.
[0117]
In the ohmic electrode structure according to the second embodiment of the present invention, a mesa-shaped high impurity density n-
[0118]
As shown in FIG. 13, according to the ohmic electrode structure according to the second embodiment, both the
[0119]
Furthermore, according to the ohmic electrode structure according to the second embodiment, the gap (side wall gap) 77 between the peripheral portion of the
[0120]
Next, the manufacturing process of the ohmic electrode structure according to the second embodiment of the present invention will be described with reference to process cross-sectional views (Nos. 1 to 3) shown in FIGS.
[0121]
(A) First, on the surface of the Si surface of the 4H-
[0122]
(B) Next, Al film / SiO2Using an etching mask 21 made of a film, SF6And O2As shown in FIG. 14B, unnecessary epitaxial layers are removed by RIE using an etchant gas. Further, after that, Al on the upper part of the etching mask 21 is changed to sulfuric acid (H2SOFour) And hydrogen peroxide (H2O2Then, the protective oxide film underneath is removed with a BHF solution to form an n-
[0123]
(C) Subsequent steps are substantially the same as the steps after FIG. 3D of the first embodiment. That is, the
[0124]
(D) Next, a
[0125]
(E) Thereafter, with the
[0126]
(F) After vacuum deposition of the first conductor film (Ni film) 17, the
[0127]
(G) After that, when the
[0128]
(H) After the
[0129]
In order to ascertain whether or not the ohmic electrode structure for the n-
[0130]
The main components of the evaluated samples are as follows. The linear TLM contact group has a thickness of 800 nm epitaxially grown on a high-resistance p-type 4H—SiC substrate and an electron density of 1.5 × 10 6.19/ Cm2The n-type SiC region was formed. The first conductor film is a Ni film having a thickness of 50 nm, the
[0131]
When evaluated by the TLM method as in the first embodiment, the contact resistance ρc = 3.3 × 10.-6Ωcm2was gotten. The same as the first embodiment, instead of forming an n-type SiC layer with a high impurity density epitaxial film31P+When an n-type SiC layer is formed by ion implantation and activation heat treatment (same conditions), if the other conditions are the same, the contact is the same as that of the ohmic electrode structure using Ni according to the first embodiment within the range of error. Resistance 7.4 × 10-7Ωcm2Is obtained.
[0132]
FIG. 10 is a diagram showing the relationship between the thickness (film thickness) of the Ni film and the surface morphology when the thickness of the Ni film as the
[0133]
FIG. 11 is a diagram showing the relationship between the thickness of the Ni film and the contact resistance of the ohmic electrode structure when the thickness of the Ni film as the
[0134]
FIG. 12 is a diagram showing the relationship between the impurity density and the contact resistance of the ohmic electrode structure according to the second embodiment of the present invention, together with the results of the prior art. Impurity density obtained by epitaxial growth 1.5 × 1019cm3For the n-type SiC region, the contact resistance ρc = 3.3 × 10 lower than any of the conventional results-7Ωcm2It can be seen that the value of is obtained. Impurity density obtained by ion implantation 1.5 × 1020cm3Also for the n-type SiC region, the contact resistance ρc = 8.6 × 10 lower than any of the conventional results-7Ωcm2It can be seen that the value of is obtained. As described above, the ohmic electrode structure according to the second embodiment can easily realize a practical contact resistance equivalent to or lower than that of the prior art.
[0135]
(Third embodiment)
Examples of the “semiconductor device” of the present invention include a diode, an insulated gate bipolar transistor (IGBT), a field effect transistor (FET), a static induction transistor (SIT), a bipolar transistor (BJT), and a static induction thyristor (SI thyristor). ), And can be applied to various semiconductor electronic devices such as GTO thyristors.
[0136]
Generally, a semiconductor electronic device has a first main electrode region, a second main electrode region, and a control electrode. A main current path is formed between the first main electrode region and the second main electrode region. This main current is controlled by a voltage or current applied to the control electrode. Therefore, the “first main electrode region” means, for example, either an emitter region or a collector region in BJT or IGBT, and a source region or drain region in an insulated gate transistor (IGT) such as MOSFET or MOSSIT. Means either one of The “second main electrode region” means either an emitter region or a collector region that is not the first main electrode region in BJT or IGBT, and a source region or drain that is not the first main electrode region in IGT. It means one of the areas. That is, if the first main electrode region is an emitter region, the second main electrode region is a collector region, and if the first main electrode region is a source region, the second main electrode region is a drain region. In addition, the “control electrode” naturally means the IGBT and the gate electrode of the IGT. Similarly, in a SiC semiconductor device that does not have a control electrode such as a diode, the first main electrode region and the second main electrode region are defined.
[0137]
FIG. 17 is a fragmentary cross-sectional view of a lateral MOSFET as a semiconductor device according to the third embodiment of the present invention. The semiconductor device (horizontal MOSFET) according to the third embodiment is configured by using a p-
[0138]
In the
[0139]
Note that, depending on the design of the semiconductor device, bonding pads (not shown) connected to the
[0140]
According to the semiconductor device of the third embodiment, the ohmic electrode for the
[0141]
Further, since the metal material constituting the
[0142]
Furthermore, metal-SiC-SiO at the bottom outer edge of the ohmic electrode2Since the generation of a parasitic Schottky junction due to the ternary coexistence reaction can be avoided, an ohmic electrode having a low contact resistance can be formed for the
[0143]
In particular, the
[0144]
Next, the manufacturing process of the semiconductor device (lateral MOSFET) according to the third embodiment of the present invention will be described with reference to process cross-sectional views (Nos. 1 to 3) shown in FIGS.
[0145]
(A) First, in the same process as FIG. 14 (a) to FIG. 14 (c), the surface of the Si surface of the 8 ° off p-type 4H—
[0146]
(B) After the gate oxide film (gate insulating film) 3 is formed, threshold-controlled ion implantation is performed as necessary (threshold-controlled ion implantation may be performed before the
[0147]
(C) Then, as shown in FIG. 19D, after the formation of the
[0148]
(D) Next, a
[0149]
(E) Thereafter, with the
[0150]
(F) After vacuum deposition of the
[0151]
(G) After that, when the
[0152]
(H) After the formation of the heating reaction layers 8s and 8d, a second conductor film 19 such as Al is deposited on the entire surface of the
[0153]
According to the method of manufacturing a semiconductor device according to the third embodiment, the etching time for overetching the
[0154]
Furthermore, since the photolithography process can be omitted, the number of processes related to the formation of ohmic electrodes for the
[0155]
Further, since the first conductor element piece 27 can be prevented from reacting with the
[0156]
Further, in the step of generating the
[0157]
(Other embodiments)
As described above, the present invention has been described according to the first to third embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.
[0158]
For example, in the description of the third embodiment already described, the lateral MOSFET having the recess gate structure has been described. However, a lateral MOSFET having a planar gate structure as shown in FIG. 21 may be used. As in the third embodiment, the p-
[0159]
Also in the semiconductor device according to another embodiment shown in FIG. 21, the metal material constituting the
[0160]
In addition to a lateral MOSFET having a recessed gate structure or a planar gate structure, a vertical MOSFET may be used. Further, a vertical MOSFET in which a gate oxide film and a gate electrode are formed in a U groove or a V groove may be used. Further, a MOSFET having a buried drain region may be used. In a MOSFET having a buried drain region, a sinker region is used to draw current from the buried drain region, but in this case there is a concern about an increase in on-resistance. However, application of the present invention can achieve low on-resistance and high-speed switching simultaneously by arranging a large number of finely structured sinker regions and ohmic electrodes connected thereto. In a p-channel power MOSFET having a double diffusion structure, a high impurity density as a drain region (main electrode region) is formed on the surface of an n-type SiC substrate (or ν-type SiC substrate or i-type SiC substrate) functioning as a drift region. An n-type SiC region can be formed. In this case, another n-type SiC region as the source region is formed in the p body region formed on the surface of the n-type SiC substrate.
[0161]
Similarly, an n-type SiC region as a drain region and an n-type SiC region as a source region are formed on the surface of an n-type SiC substrate (or ν-type SiC substrate), and n between the source region and the
[0162]
Further, as described at the beginning of the description of the third embodiment, in addition to FETs, various semiconductor electronic devices such as diodes, IGBTs, SITs, BJTs, SI thyristors, GTO thyristors and the like can be used as “semiconductor devices” of the present invention. Applicable to devices. For example, in the case of an npn-type bipolar transistor, a base region made of a p-type SiC region is formed in a well shape on the surface of a low impurity density n-type (or ν-type) SiC substrate serving as a collector region. A high impurity density n-type SiC region as a main electrode region (emitter region) may be formed at an internal position on the plane. In this case, an intrinsic semiconductor (i-type) SiC substrate is used instead of the low-impurity density n-type SiC substrate serving as the collector region, and a high impurity density n is formed on the back surface (or part of the surface) of the i-type SiC substrate. A collector region made of a type SiC region may be formed.
[0163]
In the case of a thyristor such as a GTO thyristor, a p base region composed of a p type SiC region is formed on a part or the entire surface of an n type SiC substrate serving as an n base region, and a cathode region is formed inside the p base region. It is possible to form an n-type SiC region having a high impurity density as the (main electrode region) by epitaxial growth. In this case, a p-type SiC region as an anode region is formed on the back surface of the n-type SiC substrate serving as the n base region.
[0164]
On the other hand, in an n-channel junction FET or junction SIT, an n-type SiC substrate (or n−A high impurity density n-type SiC region as a source region (main electrode region) can be formed on the surface of a type (ν-type) SiC substrate or i-type SiC substrate. FIG. 22 is a schematic cross-sectional view of a cut gate type SIT. In FIG. 22, a high impurity density n-type SiC region 87 as a source region (first main electrode region) is formed on the surface of n-
[0165]
In the junction type SIT shown in FIG. 22, the
[0166]
The potential between the source region 87 and the drain region 81 shown in FIG. 22 and the height of the potential in the two-dimensional space of the potential in the channel due to the gate voltage applied to the
According to the junction type SIT shown in FIG. 22, the metal material constituting the source electrode film 97 and the heating reaction layer 98 in the ohmic electrode with respect to the source region 87 has a structure that does not react with the
In the junction type SIT shown in FIG. 22, if a high impurity density p-type SiC region is formed as an anode region instead of a high impurity density n type SiC region 81 as a drain region, an n-channel SI thyristor is obtained. . In this case, the high impurity density n-type SiC region 87 as the source region functions as a cathode region.
[0167]
In an n-channel IGBT, an n-type SiC region having a high impurity density as a collector region can be formed on the front surface (or back surface) of an n-type SiC substrate (or ν-type SiC substrate) that functions as a drift region. In this case, another n-type SiC region as an emitter region is formed inside a p body region formed on the surface at a position different from the collector region of the n-type (or ν-type) SiC substrate. The ohmic electrode structure of the present invention can be applied to a high impurity density n-type SiC region as a main electrode region of these various semiconductor electronic devices.
In the manufacturing processes of the first to third embodiments described above, the
[0168]
(A) For example, the n-
[0169]
(B) After depositing the oxygen
[0170]
(C) After this, it is possible to proceed with the same process as the method shown in FIG. 3 (f) and thereafter described in the first embodiment. That is, as shown in FIG. 23C, a
[0171]
Even if the method shown in FIG.-7Ωcm2It is possible to achieve a practical contact resistance ρc on the order of a table. As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a main part showing a configuration of an ohmic electrode structure according to a first embodiment of the present invention.
FIG. 2 is a process cross-sectional view (No. 1) for explaining a production process of the ohmic electrode structure according to the first embodiment of the invention;
FIG. 3 is a process cross-sectional view (No. 2) for describing a manufacturing process of the ohmic electrode structure according to the first embodiment of the invention;
FIG. 4 is a process cross-sectional view (No. 3) for explaining a production process of the ohmic electrode structure according to the first embodiment of the invention;
FIG. 5 is a current-voltage characteristic of a TLM contact group for explaining the ohmic electrode structure according to the first embodiment of the present invention.
FIG. 6 is a diagram showing TLM characteristics of a TLM contact group for explaining the ohmic electrode structure according to the first embodiment of the present invention.
FIG. 7 is a diagram showing the observation result of the surface morphology in the contact window by the Nomarski interference microscope.
FIG. 8 is a sketch of a cross-sectional TEM image of the ohmic electrode structure according to the first embodiment of the present invention.
FIG. 9 is a diagram showing a change in composition in the thickness direction of the ohmic electrode structure according to the first embodiment of the present invention obtained by Rutherford backscattering analysis.
FIG. 10 is a diagram showing the relationship between the thickness and the surface morphology of an ohmic electrode structure according to a second embodiment of the present invention.
FIG. 11 is a diagram showing a relationship between electrode thickness and contact resistance of an ohmic electrode structure according to a second embodiment of the present invention.
FIG. 12 is a diagram showing the relationship between the impurity density and the contact resistance of the ohmic electrode structure according to the second embodiment of the present invention, together with the results of the prior art.
FIG. 13 is a cross-sectional view of a main part showing the configuration of an ohmic electrode structure according to a second embodiment of the present invention.
FIG. 14 is a process cross-sectional view (No. 1) for describing a manufacturing process of the ohmic electrode structure according to the second embodiment of the invention;
FIG. 15 is a process cross-sectional view (No. 2) for explaining a production process of the ohmic electrode structure according to the second embodiment of the invention;
FIG. 16 is a process cross-sectional view (No. 3) for explaining a production process of the ohmic electrode structure according to the second embodiment of the invention;
FIG. 17 is a fragmentary cross-sectional view showing a configuration of a semiconductor device (horizontal MOSFET) according to a third embodiment of the present invention;
FIG. 18 is a process cross-sectional view (No. 1) for describing a manufacturing process of the semiconductor device (lateral MOSFET) according to the third embodiment of the present invention;
FIG. 19 is a process cross-sectional view (No. 2) for describing a manufacturing process of the semiconductor device according to the third embodiment of the present invention;
FIG. 20 is a process cross-sectional view (No. 3) for describing the manufacturing process of the semiconductor device according to the third embodiment of the present invention;
FIG. 21 is a fragmentary cross-sectional view showing a configuration of a semiconductor device (lateral MOSFET) according to another embodiment of the present invention.
FIG. 22 is a fragmentary cross-sectional view showing a configuration of a semiconductor device (junction type SIT) according to still another embodiment of the present invention.
FIG. 23 is a part of a process cross-sectional view illustrating a manufacturing process of an ohmic electrode structure according to still another embodiment of the present invention.
FIG. 24 is a cross-sectional view of a principal part showing a configuration of an ohmic electrode structure according to a first conventional technique.
FIG. 25 is a cross-sectional view of a principal part showing a configuration of an ohmic electrode structure according to a second prior art.
[Explanation of symbols]
1, 11, 12 SiC substrate
2,32 n-type SiC region
2s first main electrode region (source region)
2d Second main electrode region (drain region)
3 Thermal oxide film (gate oxide film)
4 Upper insulating film
5 Field insulation film
6 Field insulating film opening
7,47 Electrode film
7s source electrode film
7d Drain electrode film
8,8s, 8d Heating reaction layer
9 Wiring conductor piece
9s First main electrode wiring (source wiring)
9d Second main electrode wiring (drain wiring)
17, 17s, 17d First conductor film
27, 27s, 27d first conductor piece (first conductor film piece)
19 Second conductor film
20 Epitaxial growth layer
21 Etching mask
22, 23, 34, 62 photoresist
33 Ion implantation mask
35 Ion implantation through membrane
42 First metal film (Ni film)
43 Si oxide film (field insulating film)
44 Oxygen permeable insulating film
45 Ohmic contact piece
61 Gate electrode material
63 Gate electrode
77, 77s, 77d gap
81 Drain region (second main electrode region)
82 Drain heating reaction layer
83 Drain electrode
84 Gate area
85 Gate heating reaction layer
86 Gate electrode film
87 Source region (first main electrode region)
91 First main electrode wiring (source wiring)
92 Gate wiring
97 Source electrode film
98 Source heating reaction layer
Claims (10)
前記SiC基板の表面を洗浄する工程と、
前記SiC基板の表面を厚さ800nm〜1.5μmのフィールド絶縁膜で被覆する工程と、
前記フィールド絶縁膜の上部に前記フィールド絶縁膜とはエッチング速度の異なるマスク材を形成する工程と、
前記マスク材に窓部を設け、マスクパターンを形成する工程と、
該マスクパターンを用い、前記フィールド絶縁膜の一部を前記n型SiC領域の表面が露出するまでエッチングし前記フィールド絶縁膜に開口部を形成する工程と、
前記n型SiC領域の表面が露出後、更に前記フィールド絶縁膜をオーバーエッチングし、前記窓部近傍の前記マスク材の下部にアンダーカット部を形成する工程と、
前記マスク材の上部及び前記開口部の内部の前記n型SiC領域の表面に、第1の導体膜を堆積する工程と、
前記マスク材を除去することにより、前記開口部の内部の前記n型SiC領域の表面に、周囲のすべてを前記フィールド絶縁膜とは一定の間隙を隔て、前記第1の導体膜の素片を残留させる工程と、
非酸化性雰囲気中において、前記SiC基板を熱処理し、周囲のすべてを前記フィールド絶縁膜とは一定の間隙を隔てるように、前記第1の導体膜の素片と前記n型SiC領域との間に加熱反応層を生成する工程と、
前記加熱反応層を生成した後に、前記第1の導体膜の素片に接し、且つ、前記フィールド絶縁膜の開口部を被覆するように、前記フィールド絶縁膜の上部に第2の導体膜を形成する工程
とを有し、前記フィールド絶縁膜で被覆する工程が、熱酸化により、前記SiC基板の表面に厚さ2〜50nmの熱酸化膜を成長する工程と、該熱酸化膜の上部に、熱酸化以外の方法で、該熱酸化膜とは組成若しくは密度の異なる絶縁膜を堆積する工程とからなり、前記フィールド絶縁膜と前記電極膜との間の第1のギャップと、該第1のギャップに連続する前記フィールド絶縁膜と前記加熱反応層との間の第2のギャップとで側壁ギャップを構成し、前記第2の導体膜が前記側壁ギャップを介して中空で支持されることを特徴とするオーミック電極構造体の製造方法。Forming an n-type SiC region having a high impurity density on at least a part of the surface of a SiC (silicon carbide) substrate ;
Cleaning the surface of the SiC substrate;
Coating the surface of the SiC substrate with a field insulating film having a thickness of 800 nm to 1.5 μm;
Forming a mask material having an etching rate different from that of the field insulating film on the field insulating film;
Providing a window on the mask material to form a mask pattern;
Etching the part of the field insulating film using the mask pattern until the surface of the n-type SiC region is exposed, and forming an opening in the field insulating film;
After the surface of the n-type SiC region is exposed, over-etching the field insulating film further to form an undercut portion under the mask material in the vicinity of the window portion;
Depositing a first conductor film on the surface of the n-type SiC region inside the mask material and inside the opening;
By removing the mask material, on the surface of the inside of the n-type SiC region of the opening, at a certain gap between the field insulating film all around the segment of the first conductive film A process of remaining;
In a non-oxidizing atmosphere, the SiC substrate is heat-treated, and the entire periphery of the SiC substrate is separated from the field insulating film by a certain gap between the first conductor film piece and the n-type SiC region. Forming a heating reaction layer in
After the heating reaction layer is formed, a second conductor film is formed on the field insulating film so as to be in contact with the first conductor film element and to cover the opening of the field insulating film. And the step of covering with the field insulating film includes a step of growing a thermal oxide film having a thickness of 2 to 50 nm on the surface of the SiC substrate by thermal oxidation, and an upper portion of the thermal oxide film, The method includes a step of depositing an insulating film having a composition or density different from that of the thermal oxide film by a method other than thermal oxidation, and includes a first gap between the field insulating film and the electrode film, A side wall gap is formed by the second gap between the field insulating film and the heating reaction layer that is continuous with the gap, and the second conductor film is supported hollowly through the side wall gap. Ohmic electrode structure Manufacturing method.
前記SiC基板の表面を洗浄する工程と、
前記SiC基板の表面を厚さ800nm〜1.5μmのフィールド絶縁膜で被覆する工程と、
前記フィールド絶縁膜の上部に前記フィールド絶縁膜とはエッチング速度の異なるマスク材を形成する工程と、
前記マスク材に窓部を設け、マスクパターンを形成する工程と、
該マスクパターンを用い、前記フィールド絶縁膜の一部を前記n型SiC領域の表面が露出するまでエッチングし前記フィールド絶縁膜に開口部を形成する工程と、
前記n型SiC領域の表面が露出後、更に前記フィールド絶縁膜をオーバーエッチングし、前記窓部近傍の前記マスク材の下部にアンダーカット部を形成する工程と、
前記マスク材の上部及び前記開口部の内部の前記n型SiC領域の表面に、第1の導体膜を堆積する工程と、
前記マスク材を除去することにより、前記開口部の内部の前記n型SiC領域の表面に、周囲のすべてを前記フィールド絶縁膜とは一定の間隙を隔て、前記第1の導体膜の素片を残留させる工程と、
非酸化性雰囲気中において、前記SiC基板を熱処理し、周囲のすべてを前記フィールド絶縁膜とは一定の間隙を隔てるように、前記第1の導体膜の素片と前記n型SiC領域との間に加熱反応層を生成する工程と、
前記加熱反応層を生成した後に、前記第1の導体膜の素片に接し、且つ、前記フィールド絶縁膜の開口部を被覆するように、前記フィールド絶縁膜の上部に第2の導体膜を形成する工程
とを有し、前記フィールド絶縁膜で被覆する工程は、熱酸化以外の方法で、前記SiC基板の表面に酸素透過性絶縁膜を堆積する工程と、該酸素透過性絶縁膜の堆積後に、熱酸化により、前記SiC基板の表面と前記酸素透過性絶縁膜との界面に、厚さ2〜50nmの熱酸化膜を成長する工程とを含み、前記フィールド絶縁膜と前記電極膜との間の第1のギャップと、該第1のギャップに連続する前記フィールド絶縁膜と前記加熱反応層との間の第2のギャップとで側壁ギャップを構成し、前記第2の導体膜が前記側壁ギャップを介して中空で支持されることを特徴とする接合型FET又は接合型SITのオーミック電極構造体の製造方法。Forming an n-type SiC region having a high impurity density on at least a part of the surface of a SiC (silicon carbide) substrate ;
Cleaning the surface of the SiC substrate;
Coating the surface of the SiC substrate with a field insulating film having a thickness of 800 nm to 1.5 μm;
Forming a mask material having an etching rate different from that of the field insulating film on the field insulating film;
Providing a window on the mask material to form a mask pattern;
Etching the part of the field insulating film using the mask pattern until the surface of the n-type SiC region is exposed, and forming an opening in the field insulating film;
After the surface of the n-type SiC region is exposed, over-etching the field insulating film further to form an undercut portion under the mask material in the vicinity of the window portion;
Depositing a first conductor film on the surface of the n-type SiC region inside the mask material and inside the opening;
By removing the mask material, on the surface of the inside of the n-type SiC region of the opening, at a certain gap between the field insulating film all around the segment of the first conductive film A process of remaining;
In a non-oxidizing atmosphere, the SiC substrate is heat-treated, and the entire periphery of the SiC substrate is separated from the field insulating film by a certain gap between the first conductor film piece and the n-type SiC region. Forming a heating reaction layer in
After the heating reaction layer is formed, a second conductor film is formed on the field insulating film so as to be in contact with the first conductor film piece and to cover the opening of the field insulating film. The step of covering with the field insulating film includes a step of depositing an oxygen permeable insulating film on the surface of the SiC substrate by a method other than thermal oxidation, and after the deposition of the oxygen permeable insulating film. And a step of growing a thermal oxide film having a thickness of 2 to 50 nm at the interface between the surface of the SiC substrate and the oxygen permeable insulating film by thermal oxidation, and between the field insulating film and the electrode film. And a second gap between the field insulating film and the heating reaction layer that are continuous to the first gap constitute a side wall gap, and the second conductor film serves as the side wall gap. It is supported hollowly through A method for manufacturing an ohmic electrode structure of a junction type FET or a junction type SIT, characterized in that:
前記SiC基板の表面を洗浄する工程と、
前記SiC基板の表面を厚さ800nm〜1.5μmのフィールド絶縁膜で被覆する工程と、
前記フィールド絶縁膜の上部に前記フィールド絶縁膜とはエッチング速度の異なるマスク材を形成する工程と、
前記マスク材に窓部を設け、マスクパターンを形成する工程と、
該マスクパターンを用い、前記フィールド絶縁膜の一部を前記主電極領域の表面が露出するまでエッチングし前記フィールド絶縁膜に開口部を形成する工程と、
前記主電極領域の表面が露出後、更に前記フィールド絶縁膜をオーバーエッチングし、前記窓部近傍の前記マスク材の下部にアンダーカット部を形成する工程と、
前記マスク材の上部及び前記開口部の内部の前記主電極領域の表面に、第1の導体膜を堆積する工程と、
前記マスク材を除去することにより、前記開口部の内部の前記主電極領域の表面に、周囲のすべてを前記フィールド絶縁膜とは一定の間隙を隔て、前記第1の導体膜の素片を残留させる工程と、
非酸化性雰囲気中において、前記SiC基板を熱処理し、周囲のすべてを前記フィールド絶縁膜とは一定の間隙を隔てるように、前記第1の導体膜の素片と前記主電極領域との加熱反応層を生成する工程と、
前記加熱反応層を生成した後に、前記第1の導体膜の素片に接し、且つ、前記フィールド絶縁膜の開口部を被覆するように、前記フィールド絶縁膜の上部に主電極配線を形成する工程
とを有し、前記フィールド絶縁膜で被覆する工程が、熱酸化により、前記SiC基板の表面に厚さ2〜50nmの熱酸化膜を成長する工程と、該熱酸化膜の上部に、熱酸化以外の方法で、該熱酸化膜とは組成若しくは密度の異なる絶縁膜を堆積する工程とからなり、前記フィールド絶縁膜と前記電極膜との間の第1のギャップと、該第1のギャップに連続する前記フィールド絶縁膜と前記加熱反応層との間の第2のギャップとで側壁ギャップを構成し、前記主電極配線膜が前記側壁ギャップを介して中空で支持されることを特徴とする半導体装置の製造方法。Forming a main electrode region composed of a high impurity density n-type SiC region on at least part of the surface of a SiC (silicon carbide) substrate ;
Cleaning the surface of the SiC substrate;
Coating the surface of the SiC substrate with a field insulating film having a thickness of 800 nm to 1.5 μm;
Forming a mask material having an etching rate different from that of the field insulating film on the field insulating film;
Providing a window on the mask material to form a mask pattern;
Etching the part of the field insulating film using the mask pattern until the surface of the main electrode region is exposed to form an opening in the field insulating film;
After the surface of the main electrode region is exposed, overetching the field insulating film, and forming an undercut portion below the mask material near the window portion;
Depositing a first conductor film on the surface of the main electrode region in the upper part of the mask material and in the opening;
By removing the mask material, on the surface of the main electrode regions of the interior of the opening, at a certain gap between the field insulating film all around, residual segment of said first conductive film A process of
The SiC substrate is heat-treated in a non-oxidizing atmosphere, and the reaction between the element of the first conductor film and the main electrode region so that the entire periphery is separated from the field insulating film by a certain gap. Generating a layer;
Forming the main electrode wiring on the field insulating film so as to be in contact with the first conductor film piece and to cover the opening of the field insulating film after the heating reaction layer is formed; And the step of coating with the field insulating film includes a step of growing a thermal oxide film having a thickness of 2 to 50 nm on the surface of the SiC substrate by thermal oxidation, and a thermal oxidation on the thermal oxide film. The thermal oxide film includes a step of depositing an insulating film having a different composition or density from the thermal oxide film, and the first gap between the field insulating film and the electrode film and the first gap are formed. A side wall gap is formed by the second gap between the continuous field insulating film and the heating reaction layer, and the main electrode wiring film is supported hollowly through the side wall gap. Device manufacturing method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000282532A JP4671314B2 (en) | 2000-09-18 | 2000-09-18 | Method of manufacturing ohmic electrode structure, method of manufacturing ohmic electrode structure of junction type FET or junction type SIT, and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000282532A JP4671314B2 (en) | 2000-09-18 | 2000-09-18 | Method of manufacturing ohmic electrode structure, method of manufacturing ohmic electrode structure of junction type FET or junction type SIT, and method of manufacturing semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002093742A JP2002093742A (en) | 2002-03-29 |
JP4671314B2 true JP4671314B2 (en) | 2011-04-13 |
Family
ID=18767032
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000282532A Expired - Lifetime JP4671314B2 (en) | 2000-09-18 | 2000-09-18 | Method of manufacturing ohmic electrode structure, method of manufacturing ohmic electrode structure of junction type FET or junction type SIT, and method of manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4671314B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9911846B2 (en) | 2016-03-16 | 2018-03-06 | Fuji Electric Co., Ltd. | Semiconductor device having a bandgap wider than that of silicon |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7084423B2 (en) | 2002-08-12 | 2006-08-01 | Acorn Technologies, Inc. | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
US6833556B2 (en) | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
US7217954B2 (en) | 2003-03-18 | 2007-05-15 | Matsushita Electric Industrial Co., Ltd. | Silicon carbide semiconductor device and method for fabricating the same |
JP4585772B2 (en) * | 2004-02-06 | 2010-11-24 | 関西電力株式会社 | High breakdown voltage wide gap semiconductor device and power device |
JP2005268430A (en) | 2004-03-17 | 2005-09-29 | Nissan Motor Co Ltd | Ohmic electrode structural body and method for manufacturing the same |
US20050269677A1 (en) * | 2004-05-28 | 2005-12-08 | Martin Standing | Preparation of front contact for surface mounting |
JP2006024880A (en) * | 2004-06-09 | 2006-01-26 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
JP5033305B2 (en) * | 2004-10-01 | 2012-09-26 | 株式会社日立製作所 | Silicon carbide semiconductor device |
KR101099565B1 (en) | 2004-12-03 | 2011-12-28 | 매그나칩 반도체 유한회사 | Structure of resistor |
JP4942134B2 (en) * | 2005-05-20 | 2012-05-30 | 日産自動車株式会社 | Method for manufacturing silicon carbide semiconductor device |
US20100025695A1 (en) | 2007-04-20 | 2010-02-04 | Canon Anelva Corporation | Annealing method for semiconductor device with silicon carbide substrate and semiconductor device |
JP5352999B2 (en) * | 2007-06-08 | 2013-11-27 | 日産自動車株式会社 | Manufacturing method of semiconductor device |
US7829374B2 (en) | 2007-07-20 | 2010-11-09 | Panasonic Corporation | Silicon carbide semiconductor device and method for manufacturing the same |
JP5282382B2 (en) * | 2007-08-17 | 2013-09-04 | 富士電機株式会社 | Silicon carbide semiconductor device, manufacturing method thereof, and silicon carbide device |
WO2009054140A1 (en) | 2007-10-24 | 2009-04-30 | Panasonic Corporation | Semiconductor device and method for manufacturing the same |
JP5309600B2 (en) * | 2008-02-22 | 2013-10-09 | 住友電気工業株式会社 | Silicon carbide semiconductor device manufacturing method and silicon carbide semiconductor device |
JP5541842B2 (en) * | 2008-03-18 | 2014-07-09 | 新電元工業株式会社 | Silicon carbide Schottky diode |
EP2325872A4 (en) * | 2008-08-26 | 2013-11-20 | Honda Motor Co Ltd | Bipolar semiconductor device and method for manufacturing same |
WO2011004469A1 (en) * | 2009-07-08 | 2011-01-13 | トヨタ自動車株式会社 | Semiconductor device and method for manufacturing same |
JP5375402B2 (en) * | 2009-07-22 | 2013-12-25 | 富士通セミコンダクター株式会社 | Semiconductor device and manufacturing method thereof |
KR20120065962A (en) * | 2009-10-05 | 2012-06-21 | 스미토모덴키고교가부시키가이샤 | Semiconductor device |
KR101990622B1 (en) | 2011-11-23 | 2019-06-18 | 아콘 테크놀로지스 인코포레이티드 | Improving metal contacts to group iv semiconductors by inserting interfacial atomic monolayers |
ITTO20120646A1 (en) | 2012-07-23 | 2014-01-24 | St Microelectronics Srl | METHOD OF FORMING ELECTRIC CONTACT INTERFACE REGIONS OF AN ELECTRONIC DEVICE |
JP5838951B2 (en) * | 2012-10-19 | 2016-01-06 | トヨタ自動車株式会社 | Semiconductor device and manufacturing method of semiconductor device |
JP5561343B2 (en) * | 2012-11-05 | 2014-07-30 | 富士電機株式会社 | Method for manufacturing silicon carbide semiconductor device |
WO2014103000A1 (en) * | 2012-12-28 | 2014-07-03 | 株式会社日立製作所 | Silicon carbide semiconductor device and method for manufacturing same |
JP6160541B2 (en) * | 2014-03-31 | 2017-07-12 | 富士電機株式会社 | Method for manufacturing silicon carbide semiconductor device |
JP6289738B2 (en) | 2015-03-26 | 2018-03-07 | 三菱電機株式会社 | Manufacturing method of semiconductor device |
JP7047250B2 (en) * | 2016-03-16 | 2022-04-05 | 富士電機株式会社 | Manufacturing method of silicon carbide semiconductor device |
JP6686581B2 (en) * | 2016-03-16 | 2020-04-22 | 富士電機株式会社 | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device |
US9620611B1 (en) | 2016-06-17 | 2017-04-11 | Acorn Technology, Inc. | MIS contact structure with metal oxide conductor |
US10170627B2 (en) | 2016-11-18 | 2019-01-01 | Acorn Technologies, Inc. | Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height |
JP6887244B2 (en) * | 2016-12-09 | 2021-06-16 | ルネサスエレクトロニクス株式会社 | Semiconductor devices and their manufacturing methods |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0661475A (en) * | 1992-06-12 | 1994-03-04 | Toshiba Corp | Group iv semiconductor element containing carbon and its manufacture |
JPH06168906A (en) * | 1992-11-27 | 1994-06-14 | Ricoh Co Ltd | Semiconductor device and manufacturing method thereof |
JPH0864802A (en) * | 1994-06-07 | 1996-03-08 | Mitsubishi Materials Corp | Silicon carbide semiconductor device and its manufacture |
JPH0864801A (en) * | 1994-08-26 | 1996-03-08 | Fuji Electric Co Ltd | Silicon carbide semiconductor element and its manufacture |
JPH10125620A (en) * | 1996-10-17 | 1998-05-15 | Denso Corp | Silicon carbide semiconductor device |
JPH11340569A (en) * | 1998-05-25 | 1999-12-10 | Nec Corp | Formation of electrode of semiconductor element and its structure |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2612040B2 (en) * | 1988-06-28 | 1997-05-21 | 株式会社豊田中央研究所 | MOS-FET using β-SiC and manufacturing method thereof |
-
2000
- 2000-09-18 JP JP2000282532A patent/JP4671314B2/en not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0661475A (en) * | 1992-06-12 | 1994-03-04 | Toshiba Corp | Group iv semiconductor element containing carbon and its manufacture |
JPH06168906A (en) * | 1992-11-27 | 1994-06-14 | Ricoh Co Ltd | Semiconductor device and manufacturing method thereof |
JPH0864802A (en) * | 1994-06-07 | 1996-03-08 | Mitsubishi Materials Corp | Silicon carbide semiconductor device and its manufacture |
JPH0864801A (en) * | 1994-08-26 | 1996-03-08 | Fuji Electric Co Ltd | Silicon carbide semiconductor element and its manufacture |
JPH10125620A (en) * | 1996-10-17 | 1998-05-15 | Denso Corp | Silicon carbide semiconductor device |
JPH11340569A (en) * | 1998-05-25 | 1999-12-10 | Nec Corp | Formation of electrode of semiconductor element and its structure |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9911846B2 (en) | 2016-03-16 | 2018-03-06 | Fuji Electric Co., Ltd. | Semiconductor device having a bandgap wider than that of silicon |
US10103259B2 (en) | 2016-03-16 | 2018-10-16 | Fuji Electric Co., Ltd. | Method of manufacturing a wide bandgap vertical-type MOSFET |
Also Published As
Publication number | Publication date |
---|---|
JP2002093742A (en) | 2002-03-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4671314B2 (en) | Method of manufacturing ohmic electrode structure, method of manufacturing ohmic electrode structure of junction type FET or junction type SIT, and method of manufacturing semiconductor device | |
JP4179492B2 (en) | Ohmic electrode structure, manufacturing method thereof, and semiconductor device using ohmic electrode | |
JP4690485B2 (en) | Manufacturing method of semiconductor device | |
JP4942134B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
JP5525940B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP3559971B2 (en) | Silicon carbide semiconductor device and method of manufacturing the same | |
WO2018161412A1 (en) | Sic dual-trench mosfet device having integrated schottky diode and preparation method therefor | |
JP6848317B2 (en) | Semiconductor devices and methods for manufacturing semiconductor devices | |
JP2006024880A (en) | Semiconductor device and its manufacturing method | |
JP7103444B2 (en) | Silicon carbide semiconductor device | |
JP2005276978A (en) | Ohmic electrode structure, manufacturing method thereof, semiconductor manufacturing device, and semiconductor device | |
JP4929579B2 (en) | Manufacturing method of semiconductor device | |
WO2010143376A1 (en) | Semiconductor device and process for manufacture thereof | |
US11271118B2 (en) | Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device | |
JP2017168602A (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP2013254826A (en) | Semiconductor device and method of manufacturing the same | |
JP7505278B2 (en) | Silicon carbide semiconductor device | |
CN113161232A (en) | Method for manufacturing silicon carbide semiconductor device | |
JP6686581B2 (en) | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device | |
WO2021019888A1 (en) | Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device | |
JP2017168679A (en) | Silicon carbide semiconductor element and silicon carbide semiconductor element manufacturing method | |
JP3890474B2 (en) | Ohmic electrode structure and manufacturing method thereof | |
JP5991629B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP2023037565A (en) | schottky barrier diode | |
CN116207162A (en) | GaN-based JBS diode based on ion implantation and preparation method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070806 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071002 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071130 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080215 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080418 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101117 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110114 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4671314 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140128 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |