JP4663561B2 - オフセットキャンセル方法及びその回路並びに磁気センサ - Google Patents

Description

本発明は、オフセットキャンセル方法及びその回路並びに磁気センサに関し、より詳細には、電流や電力などの計測、あるいは磁石の位置検出などに用いられる磁気センサを構成する複数のホール素子のオフセット成分をキャンセルするオフセットキャンセル方法及びその回路並びに磁気センサに関する。

従来から磁界を検出する磁気センサや電流を検出する電流センサとして、ホール素子を用いることはよく知られている。ホール素子は、磁界を与えた際に生じるホール効果を利用したものであり、その出力電圧に基づいて磁界の強さや電流を計測するものである。

ホール素子を用いて磁界の強さを出力電圧として取り出す場合は、磁界の強さと出力電圧との関係がほぼ線形に現れるが、磁界がゼロであっても、その出力電圧はゼロ値とはならず、オフセット電圧が発生する。

図１（ａ），（ｂ）は、ホール素子によって発生されるオフセット電圧をキャンセルするための一般的なキャンセル方法を説明するための概念図で、図１（ａ）は、一対の入力端子ａ−ｃ間に入力電圧Ｖｉｎを印加した場合を示す図で、図１（ｂ）は、他方の入力端子ｂ−ｄ間に入力電圧Ｖｉｎを印加した場合を示す図である。なお、ＨＥはホール素子を示している。

オフセット電圧をキャンセルするためには一般的に以下のような手順で行なっている。まず、図１（ａ）に示すように、入力端子ａ−ｃ間に入力電圧Ｖｉｎを印加すると、出力端子ｂ−ｄ間には出力電圧Ｖｈ＋Ｖｕが発生する。ここでＶｈはホール素子の磁場に比例した出力電圧、Ｖｕはオフセット電圧を示している。次に、図１（ｂ）に示すように、入力端子ｂ−ｄ間に入力電圧Ｖｉｎを印加すると、出力端子ａ−ｃ間には出力電圧Ｖｈ−Ｖｕが発生する。そこで、（ａ）と（ｂ）の場合の出力端子間の電圧を加算することにより、オフセット電圧Ｖｕはキャンセルされ、磁場に比例した出力電圧２Ｖｈが得られる。

図２は、従来から知られているホール素子のオフセットキャンセル回路を示す図である。このオフセットキャンセル回路（特許文献１参照）におけるセンサ端子切替スイッチＳ１、Ｓ２、Ｓ３、Ｓ４は、ホール素子１を動作させるためのものである。このホール素子１は、一対の入力端子に制御電流が流れ、かつ他の一対の出力端子から電圧を出力するよう四端子Ｔ１、Ｔ２、Ｔ３、Ｔ４を有している。センサ端子切替スイッチＳ１、Ｓ２、Ｓ３、Ｓ４は、ホール素子１の一方の一対の端子Ｔ１、Ｔ２が制御電流入力端子（Ｓ１及びＳ２はＮ₁側）となる場合、他方の一対の端子Ｔ３、Ｔ４が電圧出力端子（Ｓ３及びＳ４はＮ₂側）となる。他方の一対の端子Ｔ３、Ｔ４が制御電流入力端子（Ｓ１及びＳ２はＮ₂側）となる場合、一方の一対の端子Ｔ１、Ｔ２が電圧出力端子（Ｓ３及びＳ４はＮ₁側）となるように、対の端子を切り替える。このような切換操作により、オフセット電圧の影響を余り受けることなく磁気測定を行うことができる。なお、符号２は切換信号発生器、３は定電流源、４は電圧計を示している。

また、特許文献２に記載のものは、電流や電力などを計測するための、磁気センサを利用した磁気センサ回路に関するもので、磁束中に置かれる磁気センサと、この磁気センサと検出回路とを電気的に接続し、磁束中でループを形成する接続線と、この接続線に電気的に接続された、検出回路を形成するオペアンプと、このオペアンプの出力を一定周期毎に反転させてオペアンプのオフセットを補償するスイッチと、磁気センサに入力される信号の周期の整数倍の一定周期毎にスイッチを切り換えるタイミングを生成する反転周期生成回路とを備えて、ホール素子の出力に重畳するオフセット電圧をキャンセルするようにしたものである。

また、特許文献３に記載のものは、オフセット電圧補償を有するホールセンサを提供するもので、ホール検出器の供給電流及びホール電圧タップを直角に切替え、ホール電圧決定のための第１と第２の直角位置のホール検出の幾何学形状が同じ装置と、オフセット補償されたホール電圧値を形成する第１、第２のホール電圧値を供給される合計装置とを備え、ホール検出器は、幾何学的に同一で共通の基体に緊密に結合され、直角に切替え可能な第１、第２のホールセルを含み、第１の直角位置の第１、第２のホールセルの幾何学方向は、第２の直角位置において９０°だけ回転される０°又は１８０°以外の角度を含み、その幾何学方向は、ホールセル供給電流の方向の基準にされるものである。

特開平６−１８６１０３号公報 特開２０００−６５９０９号公報 特開平６−１１５５６号公報

しかしながら、上述したオフセットキャンセル方法は、１個のホール素子によって発生するオフセット電圧のキャンセル方法を示しているにすぎない。例えば、位置検出用の磁気センサにおいて複数のホール素子を用いる場合があり、さらに端子が共通となっている場合には、上述したオフセットキャンセル法は適用できないため、上述した端子が共通となった複数のホール素子から発生するオフセット電圧をキャンセルする方法が求められていた。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、複数のホール素子によって発生するオフセット成分をキャンセルするようにしたオフセットキャンセル方法及びその回路並びに磁気センサを提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、複数のホール素子の出力電圧に含まれるオフセット成分をキャンセルするオフセットキャンセル方法において、前記複数のホール素子が、各々一方の一対の端子同士が互いに接続される共通端子と、他方の一対の端子同士が各々独立している複数の独立端子とを有し、前記共通端子間に電源を印加した第１の状態における前記複数の独立端子間の各々からオフセット成分を含んだ出力電圧（Ｏｕｔ１，Ｏｕｔ２，Ｏｕｔ３，・・・）を順次得る第１のステップと、前記複数のホール素子のいずれか１つのホール素子の前記一対の他方の端子間に電源を順次印加した第２の状態における前記共通端子間からオフセット成分を含んだ出力電圧（Ｏｕｔ１’，Ｏｕｔ２’，Ｏｕｔ３’，・・・）を順次得る第２のステップと、前記第１の状態における前記出力電圧（Ｏｕｔ１，Ｏｕｔ２，Ｏｕｔ３，・・・）と前記第２の状態における前記出力電圧（Ｏｕｔ１’ ，Ｏｕｔ２’，Ｏｕｔ３’，・・・）とを順次加算を含む演算を行うことにより前記オフセット成分をキャンセルする第３のステップとを有することを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記複数（ｎ個）のホール素子が同特性であり、前記第１の状態における前記出力電圧（Ｏｕｔ１，Ｏｕｔ２，・・・）と、前記第２の状態における前記出力電圧（Ｏｕｔ１’，Ｏｕｔ２’，・・・）のｎ倍とを加算することを特徴とする。

また、請求項３に記載の発明は、複数のホール素子の出力電圧に含まれるオフセット成分をキャンセルするオフセットキャンセル回路において、前記複数のホール素子が、各々一方の一対の端子同士が互いに接続される共通端子と、他方の一対の端子同士が各々独立している複数の独立端子とを有し、前記複数のホール素子の前記共通端子又は前記独立端子の両端に接続可能な電源と、前記複数のホール素子の前記独立端子の各々に接続可能な第１の演算増幅器と、前記複数のホール素子の前記共通端子に接続可能な第２の演算増幅器と、前記第１の演算増幅器と前記第２の演算増幅器に接続可能な加算器とを備え、前記第１の演算増幅器からの出力電圧と、前記第２の演算増幅器からの出力電圧とを前記加算器で加算することにより前記出力電圧に含まれているオフセット成分をキャンセルすることを特徴とする。

また、請求項４に記載の発明は、請求項３に記載の発明において、前記複数（ｎ個）のホール素子が同特性であり、前記第１の演算増幅器と前記第２の演算増幅器の倍率が、各々、Ａ倍、（ｎ×Ａ）倍であることを特徴とする。

また、請求項５に記載の発明は、請求項４に記載の発明において、前記第２の演算増幅器からの出力電圧と、前記第１の演算増幅器からの出力電圧とを前記加算器で加算することにより第１のホール素子の出力電圧に含まれているオフセット成分をキャンセルするとともに、順次、前記第２の演算増幅器からの出力電圧と、前記第１の演算増幅器からの出力電圧とを前記加算器で加算することにより第ｎのホール素子の出力電圧に含まれているオフセット成分をキャンセルすることを特徴とする。

また、請求項６に記載の発明は、請求項３，４又は５に記載のオフセットキャンセル回路を備えたことを特徴とする磁気センサである。

本発明によれば、複数のホール素子が、各々一方の一対の端子同士が互いに接続される共通端子と、他方の一対の端子同士が各々独立している複数の独立端子とを有し、この複数のホール素子の共通端子又は独立端子の両端に接続可能な電源と、複数のホール素子の独立端子の各々に接続可能な第１の演算増幅器と、複数のホール素子の共通端子に接続可能な第２の演算増幅器と、第１の演算増幅器と第２の演算増幅器に接続可能な加算器とを備え、第１の演算増幅器からの出力電圧と、第２の演算増幅器からの出力電圧とを加算器で加算することにより出力電圧に含まれているオフセット成分をキャンセルするようにしたので、共通端子を備えた複数のホール素子から発生するオフセット成分をキャンセルすることができる。

以下、図面を参照して本発明の実施例について説明する。
（実施例１）
図３（ａ）乃至（ｃ）は、本発明のオフセットキャンセル方法の実施例１を説明するための回路図で、２つのホール素子の各端子と電源との接続関係を示した図である。符号１０はホール素子ユニット、１１は一方のホール素子（ＨＥ１）、１２は他方のホール素子（ＨＥ２）を示している。ホール素子ユニット１０は、一方のホール素子１１と他方のホール素子１２からなり、一方のホール素子１１は、一対の一方の端子１１ａ，１１ｃと一対の他方の端子１１ｂ，１１ｄを備え、他方のホール素子１２は、一対の一方の端子１２ａ，１２ｃと一対の他方の端子１２ｂ，１２ｄを備えている。

また、ホール素子ユニット１０は、一対の一方の端子同士が互いに接続される共通端子１１ａ，１１ｃ，１２ａ，１２ｃと、一対の他方の端子同士が各々独立している複数の独立端子１１ｂ，１１ｄ，１２ｂ，１２ｄとを備えている。これらの一対の端子は、入力端子あるいは出力端子として機能するものである。

以下、図３（ａ）に基づいて通常動作の場合について説明し、次に、図３（ｂ）に基づいて一方のホール素子１１のオフセットキャンセル動作について説明し、最後に、図３（ｃ）に基づいて他方のホール素子１２のオフセットキャンセル動作について説明する。

まず、図３（ａ）において、磁界によってホール電圧を発生する複数のホール素子１１，１２に対して、共通端子１１ａ，１１ｃ間（１２ａ，１２ｃ間）に電流Ｉｎを供給し、独立端子１１ｂ，１１ｄ間からオフセット成分を含んだ第１の出力電圧（Ｏｕｔ１＝Ｋｈ１＝Ｖｈ１＋Ｖｕ１）を得る。また、独立端子１２ｂ，１２ｄ間からオフセット成分を含んだ第２の出力電圧（Ｏｕｔ２＝Ｋｈ２＝Ｖｈ２＋Ｖｕ２）を得る。

なお、Ｖｈ１は一方のホール素子１１のホール電圧、Ｖｕ１は一方のホール素子１１のオフセット電圧、Ｖｈ２は他方のホール素子１２のホール電圧、Ｖｕ２は他方のホール素子１２のオフセット電圧を示している。

次に、図３（ｂ）において、一方のホール素子１１の一対の他方の端子１１ｂ，１１ｄ間に電流Ｉｎを供給し、共通端子１１ａ，１１ｃ間からオフセット成分を含んだ第３の出力電圧（Ｏｕｔ１’＝Ｋｈ１’＝Ｖｈ１’＋Ｖｕ１’）を得る。

次に、図３（ｃ）において、他方のホール素子１２の一対の他方の端子に電流Ｉｎを供給し、共通端子１２ａ，１２ｃ間からオフセット成分を含んだ第４の出力電圧（Ｏｕｔ２’＝Ｋｈ２’＝Ｖｈ２’＋Ｖｕ２’）を得る。

なお、Ｖｈ１’は一方のホール素子１１のホール電圧、Ｖｕ１’は一方のホール素子１１のオフセット電圧、Ｖｈ２’は他方のホール素子１２のホール電圧、Ｖｕ２’は他方のホール素子１２のオフセット電圧を示している。

一方のホール素子１１及び他方のホール素子１２の入出力抵抗が等しい場合に、第３の出力電圧（Ｋｈ１’）が、一方のホール素子１１の出力電圧（Ｖｈ１）とオフセット電圧（Ｖｕ１）の差分を２で割った（Ｖｈ１−Ｖｕ１）／２に近似でき、第４の出力電圧（Ｋｈ２’）は、他方のホール素子１２の出力電圧（Ｖｈ２）とオフセット電圧（Ｖｕ２）の差分を２で割った（Ｖｈ２−Ｖｕ２）／２に近似できる。

なお、この近似のレベルは以下のとおりである。つまり、ホール素子１１とホール素子１２の入出力抵抗の誤差が４％以内におさまると、オフセット電圧Ｖｕ１とＶｕ２は元の値の１％以下の値になる。また、入出力抵抗が１割異なった場合でも、Ｖｕ１とＶｕ２は元の値の約２．５％に減少し、入出力抵抗が２割異った場合でも、Ｖｕ１とＶｕ２は元の値の約５％まで減少する。

そこで、第３の出力電圧（Ｋｈ１’）の２倍の出力電圧（２Ｋｈ１’）と第１の出力電圧（Ｋｈ１）を加算して、一方のホール素子１１の出力電圧（Ｖｈ１）の２倍の出力電圧（２Ｖｈ１）を得ることができる。つまり、２Ｋｈ１’＋Ｋｈ１＝Ｖｈ１−Ｖｕ１＋Ｖｈ１＋Ｖｕ１＝２Ｖｈ１が得られ、この出力電圧（２Ｖｈ１）は、オフセット電圧（Ｖｕ１）を含んでいないことになり、オフセット成分はキャンセルされたことになる。

また、第４の出力電圧（Ｋｈ２’）の２倍の出力電圧（２Ｋｈ２’）と第２の出力電圧（Ｋｈ２）を加算して、他方のホール素子１２の出力電圧（Ｖｈ２）の２倍の出力電圧（２Ｖｈ２）を得ることができる。つまり、２Ｋｈ２’＋Ｋｈ２＝Ｖｈ２−Ｖｕ２＋Ｖｈ２＋Ｖｕ２＝２Ｖｈ２が得られ、この出力電圧（２Ｖｈ２）は、オフセット電圧（Ｖｕ２）を含んでいないことになり、オフセット成分はキャンセルされたことになる。

このように、図３（ａ）に示した通常動作の場合に得た出力電圧と、図３（ｂ）に示した一方のホール素子１１のオフセットキャンセル動作の場合に得た出力電圧と、図３（ｃ）に示した他方のホール素子１２のオフセットキャンセル動作の場合に得た出力電圧を演算処理することにより、複数のホール素子が共通端子を持った場合でも、出力端子に発生するオフセット成分をキャンセルすることができる。

つまり、本発明のオフセットキャンセル方法は、複数のホール素子の出力電圧に含まれるオフセット成分をキャンセルするオフセットキャンセル方法であって、複数のホール素子が、各々一方の一対の端子同士が互いに接続される共通端子と、他方の一対の端子同士が各々独立している複数の独立端子とを有している。そして、共通端子間に電源を印加した第１の状態における複数の独立端子間の各々からオフセット成分を含んだ出力電圧（Ｏｕｔ１，Ｏｕｔ２，Ｏｕｔ３，・・・）を順次得て、次に、複数のホール素子のいずれか１つのホール素子の一対の他方の端子間に電源を順次印加した第２の状態における共通端子間からオフセット成分を含んだ出力電圧（Ｏｕｔ１’，Ｏｕｔ２’，Ｏｕｔ３’，・・・）を順次得て、次に、第１の状態における前記出力電圧（Ｏｕｔ１，Ｏｕｔ２，Ｏｕｔ３，・・・）と第２の状態における前記出力電圧（Ｏｕｔ１’ ，Ｏｕｔ２’，Ｏｕｔ３’，・・・）とを順次加算を含む演算を行うことによりオフセット成分をキャンセルするようにしたものである。

図４は、図３（ａ）乃至（ｃ）において説明したオフセットキャンセル方法を実現するためのオフセットキャンセル回路の構成図で、図５は、図４に示した各スイッチ（ＳＷ）のオン・オフ状態を一覧表に示した図である。

このオフセットキャンセル回路は、複数のホール素子１１，１２からの出力電圧に含まれるオフセット成分をキャンセルするオフセットキャンセル回路である。複数のホール素子１１，１２は、一方の一対の端子同士が互いに接続される共通端子１１ａ，１１ｃ，１２ａ，１２ｃと、他方の一対の端子同士が各々独立している複数の独立端子１１ｂ，１１ｄ，１２ｂ，１２ｄとを有し、磁界によってホール電圧を発生するものである。

また、電源１３は、複数のホール素子１１，１２の共通端子又は独立端子の両端に接続可能になっている。また、第１の演算増幅器１４ａ，１４ｂは、複数のホール素子１１，１２の独立端子の各々に接続可能である。本実施例では、第１の演算増幅器を２個使用しているが、当然スイッチング回路を用いて１個の第１の演算増幅器で代用することも可能である。また、第２の演算増幅器１５は、複数のホール素子１１，１２の共通端子に接続可能である。

さらに、第１の加算器１６ａは、第１の演算増幅器１４ａと第２の演算増幅器１５にサンプルホールド回路１７を介して接続され、第２の加算器１６ｂは、第１の演算増幅器１４ｂと第２の演算増幅器１５にサンプルホールド回路１７を介して接続されている。

次に、本発明のオフセットキャンセル回路の動作について具体的に説明する。

まず、通常動作の場合において、ＳＷ１及びＳＷ１１をオンにして電源１３より共通端子１１ａ，１１ｃ間及び共通端子１２ａ，１２ｃ間に電圧Ｖｉｎを印加する。加えて、ＳＷ５及びＳＷ６をオンにして第１の演算増幅器１４ａを介して独立端子１１ｂ，１１ｄ間から出力電圧（Ｋｈ１）を得る。さらに、ＳＷ８及びＳＷ９をオンにして第１の演算増幅器１４ｂを介して独立端子１２ｂ，１２ｄ間から出力電圧（Ｋｈ２）を得る。

次に、一方のホール素子１１のオフセット電圧をキャンセルする場合において、ＳＷ２及びＳＷ７をオンにして電源１３より独立端子１１ｂ，１１ｄ間に電圧Ｖｉｎを印加する。加えて、ＳＷ４及びＳＷ１２をオンにすると、第２の演算増幅器１５を介して共通端子１１ａ，１１ｃ間から出力電圧（２Ｋｈ１’）を得る。

次に、第２の演算増幅器１５からの出力電圧（２Ｋｈ１’）と、第１の演算増幅器１４ａからの出力電圧（Ｋｈ１）とをＳＷ１５及びＳＷ１６を介して加算器１６ａで加算することにより出力電圧（２Ｖｈ１）を得る。この出力電圧（２Ｖｈ１）はオフセット電圧（Ｖｕ１）がキャンセルされている。

次に、他方のホール素子１２のオフセット電圧をキャンセルする場合において、ＳＷ３及びＳＷ１０をオンにして電源１３より独立端子１２ｂ，１２ｄ間に電圧Ｖｉｎを印加する。加えて、ＳＷ４及びＳＷ１２オンにすると、第２の演算増幅器１５を介して共通端子１２ａ，１２ｃ間から出力電圧（２Ｋｈ２’）を得る。

次に、第２の演算増幅器１５からの出力電圧（２Ｋｈ２’）と、第１の演算増幅器１４ｂからの出力電圧（Ｋｈ２）とをＳＷ１３及びＳＷ１４を介して加算器１６ｂで加算することにより出力電圧（２Ｖｈ２）を得る。この出力電圧（２Ｖｈ２）はオフセット電圧（Ｖｕ２）がキャンセルされている。

このようにして、共通端子を備えた複数のホール素子から発生するオフセット電圧をキャンセルすることができる。

（実施例２）
図６（ａ）乃至（ｄ）は、本発明のオフセットキャンセル方法の実施例２を説明するための回路図で、３つのホール素子の各端子と電源との接続関係を示した図である。符号２０はホール素子ユニット、２１は第１のホール素子（ＨＥ１）、２２は第２のホール素子（ＨＥ２）、２３は第３のホール素子、２１ａ，２１ｃ，２２ａ，２２ｃ，２３ａ，２３ｃは共通端子、２１ｂ，２１ｄ，２２ｂ，２２ｄ，２３ｂ，２３ｄは独立端子を示している。

以下、図６（ａ）に基づいて通常動作について説明し、次に、図６（ｂ）に基づいて第１のホール素子２１のオフセットキャンセル動作について説明し、次に、図６（ｃ）に基づいて第２のホール素子２２のオフセットキャンセル動作について説明し、最後に、図６（ｄ）に基づいて第３のホール素子２３のオフセットキャンセル動作について説明する。

まず、図６（ａ）において、第１のホール素子２１の出力電圧をＶｈ１＋Ｖｕ１、第２のホール素子２２の出力電圧をＶｈ２＋Ｖｕ２、第３のホール素子２３の出力電圧をＶｈ３＋Ｖｕ３とすると、図６（ｂ）における第１のホール素子２１の出力電圧は、（Ｖｈ１−Ｖｕ１）／３、図６（ｃ）における第２のホール素子２２の出力電圧は、（Ｖｈ２−Ｖｕ２）／３、図６（ｄ）における第３のホール素子２３の出力電圧は、（Ｖｈ３−Ｖｕ３）／３となる。

したがって、図６（ｂ）における第１のホール素子２１の出力電圧の３倍と、図６（ａ）における第１のホール素子２１の出力電圧とを加算すると、Ｖｕ１はキャンセルされて２Ｖｈ１が残る。同様にして、図６（ｃ）における第２のホール素子２２の出力電圧の３倍と、図６（ａ）における第２のホール素子２２の出力電圧とを加算すると、Ｖｕ２はキャンセルされて２Ｖｈ２が得られる。同様にして、図６（ｄ）における第３のホール素子２３の出力電圧の３倍と、図６（ａ）における第３のホール素子２３の出力電圧とを加算すると、Ｖｕ３はキャンセルされて２Ｖｈ３が得られる。

図７は、図６（ａ）乃至（ｄ）において説明したオフセットキャンセル方法を実現するためのオフセットキャンセル回路の構成図で、図８は、図７に示した各スイッチ（ＳＷ）のオン・オフ状態を一覧表に示した図である。

このオフセットキャンセル回路は、複数のホール素子２１，２２，２３からの出力電圧に含まれるオフセット成分をキャンセルするオフセットキャンセル回路である。複数のホール素子２１，２２，２３は、一方の一対の端子同士が互いに接続される共通端子２１ａ，２１ｃ，２２ａ，２２ｃ，２３ａ，２３ｃと、他方の一対の端子同士が各々独立している複数の独立端子２１ｂ，２１ｄ，２２ｂ，２２ｄ，２３ａ，２３ｄとを有し、磁界によってホール電圧を発生するものである。

また、電源１３は、複数のホール素子２１，２２，２３の共通端子又は独立端子の両端に接続可能になっている。また、第１の演算増幅器１４ａ，１４ｂ，１４ｃは、複数のホール素子２１，２２，２３の独立端子の各々に接続可能である。本実施例では、第１の演算増幅器を３個使用しているが、当然スイッチング回路を用いて１個の第１の演算増幅器で代用することも可能である。また、第２の演算増幅器２５は、複数のホール素子２１，２２，２３の共通端子に接続可能である。

さらに、第１の加算器１６ａは、第１の演算増幅器１４ａと第２の演算増幅器２５にサンプルホールド回路１７を介して接続され、第２の加算器１６ｂは、第１の演算増幅器１４ｂと第２の演算増幅器２５にサンプルホールド回路１７を介して接続され、第３の加算器１６ｃは、第１の演算増幅器１４ｃと第２の演算増幅器２５にサンプルホールド回路１７を介して接続されている。

次に、本発明のオフセットキャンセル回路の動作について具体的に説明する。

まず、通常動作の場合において、ＳＷ１及びＳＷ１５をオンにして電源１３より共通端子２１ａ，２１ｃ間及び共通端子２２ａ，２２ｃ間並びに共通端子２３ａ，２３ｃ間電圧Ｖｉｎを印加する。加えて、ＳＷ６及びＳＷ７をオンにして第１の演算増幅器１４ａを介して独立端子２１ｂ，２１ｄ間から出力電圧（Ｋｈ１）を得る。さらに、ＳＷ９及びＳＷ１０をオンにして第１の演算増幅器１４ｂを介して独立端子２２ｂ，２２ｄ間から出力電圧（Ｋｈ２）を得る。さらに、ＳＷ１２及びＳＷ１３をオンにして第１の演算増幅器１４ｃを介して独立端子２３ｂ，２３ｄ間から出力電圧（Ｋｈ３）を得る。

次に、第１のホール素子２１のオフセット電圧をキャンセルする場合において、ＳＷ２及びＳＷ８をオンにして電源１３より独立端子２１ｂ，２１ｄ間に電圧Ｖｉｎを印加する。加えて、ＳＷ５及びＳＷ１６をオンにすると、第２の演算増幅器２５を介して共通端子２１ａ，２１ｃ間から出力電圧（２Ｋｈ１’）を得る。

次に、第２の演算増幅器２５からの出力電圧（２Ｋｈ１’）と、第１の演算増幅器１４ａからの出力電圧（Ｋｈ１）とをＳＷ２１及びＳＷ２２を介して加算器１６ａで加算することにより出力電圧（２Ｖｈ１）を得る。この出力電圧（２Ｖｈ１）はオフセット電圧（Ｖｕ１）がキャンセルされている。

次に、第２のホール素子２２のオフセット電圧をキャンセルする場合において、ＳＷ３及びＳＷ１１をオンにして電源１３より独立端子２２ｂ，２２ｄ間に電圧Ｖｉｎを印加する。加えて、ＳＷ５及びＳＷ１６をオンにすると、第２の演算増幅器２５を介して共通端子２２ａ，２２ｃ間から出力電圧（２Ｋｈ２’）を得る。

次に、第２の演算増幅器２５からの出力電圧（２Ｋｈ２’）と、第１の演算増幅器１４ｂからの出力電圧（Ｋｈ２）とをＳＷ１９及びＳＷ２０を介して加算器１６ｂで加算することにより出力電圧（２Ｖｈ２）を得る。この出力電圧（２Ｖｈ２）はオフセット電圧（Ｖｕ２）がキャンセルされている。

次に、第３のホール素子２３のオフセット電圧をキャンセルする場合において、ＳＷ４及びＳＷ１４をオンにして電源１３より独立端子２３ｂ，２３ｄ間に電圧Ｖｉｎを印加する。加えて、ＳＷ５及びＳＷ１６をオンにすると、第２の演算増幅器２５を介して共通端子２３ａ，２３ｃ間から出力電圧（２Ｋｈ３’）を得る。

次に、第２の演算増幅器２５からの出力電圧（２Ｋｈ３’）と、第１の演算増幅器１４ｃからの出力電圧（Ｋｈ３）とをＳＷ１７及びＳＷ１８を介して加算器１６ｃで加算することにより出力電圧（２Ｖｈ３）を得る。この出力電圧（２Ｖｈ３）はオフセット電圧（Ｖｕ３）がキャンセルされている。

このようにして、共通端子を備えた複数（ｎ個）のホール素子から発生するオフセット電圧を順次キャンセルすることができる。

なお、上述した実施例は、ホール素子が２つの場合と３つの場合について説明したが、例えば、位置検出における磁気センサに用いられる複数のホール素子のオフセットキャンセルにも適用可能である。また、その他にも４つ以上のホール素子を用いた磁気センサのオフセットキャンセルに適用できることは明らかである。

なお、ｎ個のホール素子のオフセットをキャンセルする場合は、第１の演算増幅器をＡ倍の増幅器とした場合、第２の演算増幅器を（ｎ×Ａ）倍の増幅器にすることで、オフセットキャンセルすることが可能になる。

ホール素子によって発生されるオフセット電圧をキャンセルするための一般的な方法を説明するための概念図で、（ａ）は、一対の入力端子ａ−ｃ間に入力電圧を印加した場合を示す図で、（ｂ）は、一対の入力端子ｂ−ｄ間に入力電圧を印加した場合を示す図である。 従来から知られているホール素子のオフセットキャンセル回路を示す図である。 （ａ）乃至（ｃ）は、本発明のオフセットキャンセル方法の実施例１を説明するための回路図で、（ａ）は通常動作の場合について説明するための回路図、（ｂ）は一方のホール素子のオフセットキャンセル動作の場合について説明するための回路図、（ｃ）は他方のホール素子のオフセットキャンセル動作の場合について説明するための回路図である。 図３（ａ）乃至（ｃ）において説明したオフセットキャンセル方法を実現するためのオフセットキャンセル回路の構成図である。 図４に示した各スイッチ（ＳＷ）のオン・オフ状態を一覧表に示した図である。 （ａ）乃至（ｄ）は、本発明のオフセットキャンセル方法の実施例２を説明するための回路図で、（ａ）は通常動作の場合について説明するための回路図、（ｂ）は第１のホール素子のオフセットキャンセル動作の場合について説明するための回路図、（ｃ）は第２のホール素子のオフセットキャンセル動作の場合について説明するための回路図、（ｄ）は第３のホール素子のオフセットキャンセル動作の場合について説明するための回路図である。 図６（ａ）乃至（ｄ）において説明したオフセットキャンセル方法を実現するためのオフセットキャンセル回路の構成図である。 図７に示した各スイッチ（ＳＷ）のオン・オフ状態を一覧表に示した図である。

符号の説明

１ ホール素子
２ 切換信号発生器
３ 定電流源
４ 電圧計
１０ ホール素子ユニット
１１ 一方のホール素子（ＨＥ１）
１２ 他方のホール素子（ＨＥ２）
１１ａ，１１ｃ，１２ａ，１２ｃ 共通端子
１１ｂ，１１ｄ，１２ｂ，１２ｄ 独立端子
１３ 電源
１４ａ，１４ｂ、１４ｃ 第１の演算増幅器
１５，２５ 第２の演算増幅器
１６ａ，１６ｂ，１６ｃ 加算器
１７ サンプルホールド回路
２０ ホール素子ユニット
２１ 第１のホール素子（ＨＥ１）
２２ 第２のホール素子（ＨＥ２）
２３ 第３のホール素子（ＨＥ３）
２１ａ，２１ｃ，２２ａ，２２ｃ，２３ａ，２３ｃ 共通端子
２１ｂ，２１ｄ，２２ｂ，２２ｄ，２３ｂ，２３ｄ 独立端子

Claims (6)

1. 複数のホール素子の出力電圧に含まれるオフセット成分をキャンセルするオフセットキャンセル方法において、
   前記複数のホール素子が、各々一方の一対の端子同士が互いに接続される共通端子と、他方の一対の端子同士が各々独立している複数の独立端子とを有し、
   前記共通端子間に電源を印加した第１の状態における前記複数の独立端子間の各々からオフセット成分を含んだ出力電圧を順次得る第１のステップと、
   前記複数のホール素子のいずれか１つのホール素子の前記一対の他方の端子間に電源を順次印加した第２の状態における前記共通端子間からオフセット成分を含んだ出力電圧を順次得る第２のステップと、
   前記第１の状態における前記出力電圧と前記第２の状態における前記出力電圧とを順次加算を含む演算を行うことにより前記オフセット成分をキャンセルする第３のステップと
   を有することを特徴とするオフセットキャンセル方法。
2. 前記複数（ｎ個）のホール素子が同特性であり、前記第１の状態における前記出力電圧と、前記第２の状態における前記出力電圧のｎ倍とを加算することを特徴とする請求項１に記載のオフセットキャンセル方法。
3. 複数のホール素子の出力電圧に含まれるオフセット成分をキャンセルするオフセットキャンセル回路において、
   前記複数のホール素子が、各々一方の一対の端子同士が互いに接続される共通端子と、他方の一対の端子同士が各々独立している複数の独立端子とを有し、
   前記複数のホール素子の前記共通端子又は前記独立端子の両端に接続可能な電源と、
   前記複数のホール素子の前記独立端子の各々に接続可能な第１の演算増幅器と、
   前記複数のホール素子の前記共通端子に接続可能な第２の演算増幅器と、
   前記第１の演算増幅器と前記第２の演算増幅器に接続可能な加算器とを備え、
   前記第１の演算増幅器からの出力電圧と、前記第２の演算増幅器からの出力電圧とを前記加算器で加算することにより前記出力電圧に含まれているオフセット成分をキャンセルすることを特徴とするオフセットキャンセル回路。
4. 前記複数（ｎ個）のホール素子が同特性であり、前記第１の演算増幅器と前記第２の演算増幅器の倍率が、各々、Ａ倍、（ｎ×Ａ）倍であることを特徴とする請求項３に記載のオフセットキャンセル回路。
5. 前記第２の演算増幅器からの出力電圧と、前記第１の演算増幅器からの出力電圧とを前記加算器で加算することにより第１のホール素子の出力電圧に含まれているオフセット成分をキャンセルするとともに、順次、前記第２の演算増幅器からの出力電圧と、前記第１の演算増幅器からの出力電圧とを前記加算器で加算することにより第ｎのホール素子の出力電圧に含まれているオフセット成分をキャンセルすることを特徴とする請求項４に記載のオフセットキャンセル回路。
6. 請求項３，４又は５に記載のオフセットキャンセル回路を備えたことを特徴とする磁気センサ。
   

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