JP4658292B2

JP4658292B2 - Image display pre-processing device and image display device

Info

Publication number: JP4658292B2
Application number: JP2000199582A
Authority: JP
Inventors: 琢磨東; 彰夫丹羽
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2000-06-30
Filing date: 2000-06-30
Publication date: 2011-03-23
Anticipated expiration: 2020-06-30
Also published as: JP2002014663A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力されてきた画像データを表示する画像表示装置に関し、特に、その画像データを画像表示に適するフォーマットに変換処理を行なう前に、一旦フレームメモリに格納する画像表示前処理装置および画像表示装置に関する。
【０００２】
【従来の技術】
近年、コンピュータやテレビなどの画像表示に用いられる表示デバイスにおいて、プラズマディスプレイパネル（Plasma Display Panel 、以下、「ＰＤＰ」という。）は、大型で薄型軽量を実現することのできる表示デバイスとして注目されている。
【０００３】
このＰＤＰは、パネルに複数の画素が並んだ、いわゆるドットマトリックス構造を備える表示デバイスであり、受信された画像信号に従い点灯させたい画素を点灯させて画像を表示する。ところが、受信された画像信号はＰＤＰに適した信号形式ではなく、例えば、ＣＲＴなどのラスタースキャン方式に適した信号形態となっているので、その画像信号をパネルの画素数に適合するように、フォーマット変換をする必要がある。そこで、後段のフォーマット変換動作を保証するために、ＰＤＰ表示装置は受信された画像信号を前段において一旦フレームメモリに格納している。
【０００４】
このフレームメモリには、一般にメモリの中では比較的安価に供給されている、データＩ／Ｏのバス幅が３２ｂｉｔ幅のものが多く使用されている。
他方、フレームメモリへ入力されてくる画像データは、通常２４ｂｉｔ幅であり、フレームメモリは、３２ｂｉｔのデータＩ／Ｏの内、上位８ｂｉｔを無効にして、下位２４ｂｉｔを使って画像データを一旦格納するようになっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、入力されてきた画像データのバス幅（２４ｂｉｔ）がフレームメモリのデータＩ／Ｏのバス幅（３２ｂｉｔ）より狭いため、フレームメモリの中で使用しない領域が生じ、フレームメモリの容量を有効に活用することができないという課題がある。そのため、データ量の大きい高解像度の画像データなどを扱う場合には、比較的安価とはいえどもフレームメモリの数を増やさざるを得ず、コスト増大は避けられない。
【０００６】
本発明は、上記問題に鑑み、フレームメモリの容量を有効に活用することができる画像表示前処理装置および画像表示装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る画像表示前処理装置は、入力されてきた画像データを画像表示に適するフォーマットに変換する前に格納するフレームメモリと、前記画像データのデータバス幅である第１のバス幅を、前記フレームメモリのバス幅である第２のバス幅に変換して、前記フレームメモリに書き込む第１のバス幅変換回路と、前記フレームメモリに書き込まれた画像データを読み出した後、第１のバス幅に復元して出力する第２のバス幅変換回路と、前記第１のバス幅変換回路、第２のバス幅変換回路、およびフレームメモリの動作タイミングを制御するための制御信号を出力する制御回路とを備え、前記第１のバス幅変換回路は、第１のバス幅と第２のバス幅との最小公倍数に相当するビット数の書き込みデータ保持レジスタ群を備え、前記制御回路は、前記書き込みデータ保持レジスタ群に対し第１のバス幅に相当するビット数分のレジスタをクロックに同期して順次有効化し、有効化されたレジスタに画像データを格納する制御を行なう書き込みデータ格納制御回路部と、前記書き込みデータ保持レジスタ群から第２のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、有効化されたレジスタからその中に格納された画像データをフレームメモリへ出力する書き込みデータ出力制御回路部とを備えることを特徴とする。これにより、入力されてきた画像データが第１のバス幅から第２のバス幅へ変換され、フレームメモリから読み出されるときは第２のバス幅から第１のバス幅へ復元されるので、フレームメモリのバス幅および容量を有効に利用できる。
【０００９】
ここで、前記書き込みデータ格納制御回路部は、第１のバス幅のレジスタを有効化する制御を毎クロックにおいて行ない、前記書き込みデータ出力制御回路部は、書き込みデータ保持レジスタ群中の全てのレジスタに対し一回当たり有効化を行なったら、１クロックの間、どのレジスタも有効化しない休止期間を設ける制御を行なうようにすればよい。これにより、連続して入力されてくる画像データを順次バス幅変換してフレームメモリに書き込むことができる。
【００１０】
また、前記第２のバス幅変換回路は、第１のバス幅と第２のバス幅との最小公倍数に相当するビット数の読み出しデータ保持レジスタ群を備え、前記制御回路は、前記読み出しデータ保持レジスタ群に対し第２のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、その有効化されたレジスタに、フレームメモリから同一ビット数の画像データを格納する制御を行なう読み出しデータ格納制御回路部と、前記読み出しデータ保持レジスタ群から第１のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、有効化されたレジスタからその中に格納された画像データを出力する制御を行なう読み出しデータ出力制御回路部とを備える。
【００１１】
ここで、前記読み出しデータ格納制御回路部は、読み出しデータ保持レジスタ群中の全てのレジスタに対し一回当たり有効化を行なったら、１クロックの間、どのレジスタも有効化しない休止期間を設ける制御を行ない、前記読み出しデータ出力制御回路部は、第２のバス幅のレジスタを有効化する制御を毎クロックにおいて行なうようにすればよい。これにより、フレームメモリに書き込まれた画像データを順次バス幅変換して元の画像データに復元することができる。
なお、具体的には、前記第１のバス幅が、２４ビットであり、第２のバス幅が３２ビットであれば、一般的に使用されているものであり好ましい。
【００１２】
また、前記書き込みデータ保持レジスタ群及び読み出しデータ保持レジスタ群に画像データを格納する際のクロックと該レジスタ群から画像データを出力する際のクロックとは何れも同一のクロックが用いられることを特徴とする。通常、バス幅変換前後にはデータ速度の違いが生ずるため、異なるクロックパルスを用いるのであるが、本発明に係る画像表示前処理装置においては同一のクロックを用いることができるので、新たにクロックを生成する装置を設ける必要がない。
【００１３】
また、本発明に係る画像表示装置は、入力されてきた画像データを画像表示に適するフォーマットに変換する前に格納するフレームメモリを備えた画像表示装置であって、前記画像データを前記第１のバス幅から前記第２のバス幅に変換して、前記フレームメモリに書き込む第１のバス幅変換回路と、前記フレームメモリに書き込まれた画像データを第２のバス幅で読み出した後、第１のバス幅に復元して出力する第２のバス幅変換回路と、前記第１のバス幅変換回路、第２のバス幅変換回路、およびフレームメモリの動作タイミングを制御するための制御信号を出力する制御回路とを備え、前記第１のバス幅変換回路は、第１のバス幅と第２のバス幅との最小公倍数に相当するビット数の書き込みデータ保持レジスタ群を備え、前記制御回路は、前記書き込みデータ保持レジスタ群に対し第１のバス幅に相当するビット数分のレジスタをクロックに同期して順次有効化し、有効化されたレジスタに画像データを格納する制御を行なう書き込みデータ格納制御回路部と、前記書き込みデータ保持レジスタ群から第２のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、有効化されたレジスタからその中に格納された画像データをフレームメモリへ出力する書き込みデータ出力制御回路部とを備えることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明に係る画像表示装置の一実施の形態について、図面を参照しながら説明する。
〈ＰＤＰ表示装置の全体構成〉
図１は、本発明に係るＰＤＰ表示装置の構成を示す回路ブロック図である。
【００１５】
同図に示すように、ＰＤＰ表示装置は、メモリ部１０と、画像処理部２０と、サブフィールド変換部３０と、サブフィールド変換テーブル４０と、画像変換部５０、および画像表示を行なうＰＤＰ（図外）とからなる。
メモリ部１０は、入力されてきた画像データをフォーマット変換するために遅延させるものであり、第１バス変換部１１と、フレームメモリ１２と、第２バス変換部１３と、メモリ制御部１４からなる。
【００１６】
第１バス幅変換部１１は、例えば、外部から入力されてくる赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色８ｂｉｔに量子化された計２４ｂｉｔのデータバス幅を持つ画像データをフレームメモリ１２のデータＩ／Ｏのバス幅に変換し、フレームメモリ１２へ出力する。
フレームメモリ１２は、データＩ／Ｏが３２ｂｉｔ幅をもつとともに、１フレーム分の記憶容量をもち、入力されてきた画像データを３２ｂｉｔ毎に蓄える記憶領域を備える。そして、第１バス幅変換部１１より出力されてきた３２ｂｉｔ幅の画像データを順次格納した後、第２バス幅変換部１３により３２ｂｉｔずつ読み出される。
【００１７】
第２バス幅変換部１３は、フレームメモリ１２より読み出した３２ｂｉｔ幅の画像データを順次、元の２４ｂｉｔ幅の画像データに復元して画像処理部２０へ出力する。
メモリ制御部１４は、上記第１バス幅変換部１１、フレームメモリ１２、および第２バス幅変換部１３の一連の動作が円滑になるようにその動作タイミングを制御する。
【００１８】
画像処理部２０は、メモリ部１０から出力されてきた画像データをＰＤＰのパネルの画素数に適合するように公知のフォーマット変換を行なうものである。例えば、ＰＤＰの画素数にあわせて１ラインの画素数をＡからＢ（Ａ＜Ｂ）に変換する場合には、加重平均補間等の画素補間処理を行ない、逆に１ラインの画素数をＢからＡに変換する場合には、加重平均間引きなどの画素間引き処理をするなどしてＰＤＰの画素数にあわせたフォーマットに変換し、サブフィールド変換部３０へその画像データを出力する。サブフィールド変換部３０は、フォーマット変換された画像データを画素データごとにサブフィールド変換テーブル４０を参照して、サブフィールドの輝度重みで表現する書き込みデータに変換する。ＰＤＰにおいては、多階調を表示するために、いわゆる、フレーム内時分割階調表示方式と呼ばれる駆動方式が一般に採用されており、１フレームを複数のサブフィールドに分割し、各サブフィールドにおける点灯／消灯を組み合わせて中間階調を表現している。そのため，上記輝度重みづけにより中間階調を表現することができるようになる。
【００１９】
サブフィールド変換テーブル４０には、画像データの階調値ごとに変換すべき値が対応付けられた公知の表が格納されている（例えば、特開平１１−２３１８２４号公報参照）。
画像変換部５０は、サブフィールド変換部３０において変換された書き込みデータをフレーム内時分割階調表示方式へ変換したのちＰＤＰに出力する。
【００２０】
ＰＤＰは、点灯させたい放電セルを点灯させるための駆動回路を有した公知の構成をもつものであり、入力されてきた画像データに従い駆動回路を駆動して画像を表示する。
〈メモリ部１０の構成〉
次に、メモリ部１０の構成において、本実施の形態に特有の第１バス幅変換部１１および第２バス幅変換部１３の構成を説明する。
【００２１】
（１）第１バス幅変換部１１の構成
まず、第１バス幅変換部１１の構成について説明する。
図２は、第１バス幅変換部１１の構成を示す回路図である。なお、説明の都合上、レジスタ１１１，１１２，１１３のうち、８ｂｉｔ分に分けられたそれぞれのレジスタユニットについて順にレジスタユニットＲ１〜Ｒ１２と番号を付して表示している。
【００２２】
同図に示すように、第１バス幅変換部は、３つのレジスタ１１１，１１２，１１３を備え、各レジスタ１１１〜１１３の出力回路が並列に接続された構成をしている。また、各レジスタ１１１〜１１３の入力回路は、３個おきのレジスタユニットＲ１−Ｒ４−Ｒ７−Ｒ１０，Ｒ２−Ｒ５−Ｒ８−Ｒ１１，Ｒ３−Ｒ６−Ｒ９−Ｒ１２に同一データ線が接続されている。
【００２３】
各レジスタ１１１〜１１３は、それぞれ３２ｂｉｔ幅を持つとともに、８ｂｉｔ分に分けられたレジスタユニットＲ１〜Ｒ４，レジスタユニットＲ５〜Ｒ８，レジスタユニットＲ９〜Ｒ１２を備え、赤、緑、青各色８ｂｉｔに量子化された２４ｂｉｔのデータバス幅を持つ画像データが入力されてくると、メモリ制御部１４の制御に従い、所定のレジスタユニットに一時格納した上でフレームメモリ１２のデータＩ／Ｏのバス幅である３２ｂｉｔのバス幅に変換して順次出力するように構成されている。
【００２４】
ここで、メモリ制御部１４は、各レジスタユニットＲ１〜Ｒ１２に対して図３で示すタイミングでライトイネーブル信号（以下、ＷＥ信号という。）、およびアウトプットイネーブル信号（以下、ＯＥ信号という。）を供給し、各レジスタユニットＲ１〜Ｒ１２に、各ＷＥ，ＯＥ信号に同期した画像データの書き込み、出力を行なわせる。
【００２５】
図３は、画像データを２４ｂｉｔのバス幅から３２ｂｉｔのバス幅へ変換する様子を説明するための、各レジスタユニットＲ１〜Ｒ１２における書き込み、出力動作を示すタイミングチャートである。なお、説明の便宜上、クロックＣＬＫには、時系列順に番号を(1)〜(12)まで付して示している。
まず、クロックＣＬＫ(1)において、レジスタユニットＲ１〜Ｒ３に対するＷＥ信号が立ち上がり、この立ち上がりに同期して２４ｂｉｔの画像データがレジスタユニットＲ１〜Ｒ３にラッチされる。
【００２６】
クロックＣＬＫ(2)においては、レジスタユニットＲ４〜Ｒ６に対するＷＥ信号が立ち上がり、これに同期して同様に２４ｂｉｔの画像データがレジスタユニットＲ４〜Ｒ６にラッチされる。
クロックＣＬＫ(3)において、レジスタユニットＲ７〜Ｒ９に対するＷＥ信号の立ち上がりに同期して同様に画像データがレジスタユニットＲ７〜Ｒ９にラッチされるとともに、レジスタユニットＲ１〜Ｒ４に対するＯＥ信号が立ち上がる。この時点ではレジスタユニットＲ１〜Ｒ６までデータラッチされており、この立ち上がり信号に同期してレジスタユニットＲ１〜Ｒ４にラッチされた３２ｂｉｔの画像データＡ１がフレームメモリ１２へ出力される。
【００２７】
クロックＣＬＫ(4)においては、レジスタユニットＲ１０〜Ｒ１２に対するＷＥ信号の立ち上がりに同期して、２４ｂｉｔの画像データがラッチされるとともに、レジスタユニットＲ５〜Ｒ８に対するＯＥ信号が立ち上がる。この時点では、レジスタユニットＲ５〜Ｒ９までデータラッチされており、この立ち上がりに同期してレジスタユニットＲ５〜Ｒ８の３２ｂｉｔの画像データＡ２がフレームメモリへ出力される。
【００２８】
クロックＣＬＫ(5)においては、再度、レジスタユニットＲ１〜Ｒ３に対するＷＥ信号が立ち上がり、この立ち上がりに同期して上記と同様に画像データがラッチされるとともに、レジスタユニットＲ９〜Ｒ１２に対するＯＥ信号が立ち上がる。この時点でレジスタユニットＲ９〜Ｒ１２までデータラッチされており、この立ち上がりに同期してレジスタユニットＲ９〜Ｒ１２にラッチされた３２ｂｉｔの画像データＡ３が出力される。
【００２９】
次にクロックＣＬＫ(6)においては、再度、上記と同様にレジスタユニットＲ４〜Ｒ６に対するＷＥ信号が立ち上がり、画像データがラッチされるが、いずれのレジスタに対するＯＥ信号も立ち上がらないため、画像データを出力せず、したがって斜線で示す無効データを生成する。通常、画像データはバス幅変換を行なうと、変換前のデータ速度と変換後のデータ速度に違いが発生するため、変換の前後において異なるクロックパルスを用いるのであるが、上記のように無効データの生成により、変換の前後において同一速度のクロックを用いてもデータ速度の違いを吸収することができるのである。
【００３０】
以降、同様の動作を繰り返し、クロックＣＬＫ(7)，(8)，(9)において画像データＢ１，Ｂ２，Ｂ３を生成後、クロックＣＬＫ(10)において無効データを生成する。さらに、このような動作を入力されてくる画像データに対して順次繰り返す。
ここで、フレームメモリ１２の内部動作を止めるＣＫＥ信号をメモリ制御部１４において生成し、フレームメモリ１２に出力することで、クロックの立ち上がり時にこのＣＫＥ信号がＬｏｗの位置にある場合には、１クロック分の無効データをフレームメモリ１２に書き込まないようにしておく。
【００３１】
このような動作を行なうことにより、入力されてきた画像データは、フレームメモリのバス幅に等しく変換されるとともに、変換途中に生成された無効データはフレームメモリに書き込まれないので、フレームメモリの容量を有効に活用するように画像データを書き込むことができる。
（２）第２バス幅変換部１３の構成
次に、第２バス幅変換部１３について説明する。
【００３２】
図４は、第２バス幅変換部１３の構成を示す回路図である。なお、説明の都合上、レジスタ１３１，１３２，１３３のうち、８ｂｉｔ分に分けられたそれぞれのレジスタユニットについて順にレジスタユニットＲ２１〜Ｒ３２と番号を付して表示している。
同図に示すように、第２バス幅変換部は、３つのレジスタ１３１，１３２，１３３を備え、各レジスタの入力回路が並列に接続された構成をしている。また、各レジスタの出力回路は、３個おきのレジスタユニットＲ２１−Ｒ２４−Ｒ２７−Ｒ３０，Ｒ２２−Ｒ２５−Ｒ２８−Ｒ３１，Ｒ２３−Ｒ２６−Ｒ２９−Ｒ３２に同一データ線が接続された構成をしている。
【００３３】
各レジスタ１３１〜１３３は、それぞれ３２ｂｉｔ幅を持つとともに、８ｂｉｔ分に分けられたレジスタユニットＲ２１〜Ｒ２４，レジスタユニットＲ２５〜Ｒ２８，レジスタユニットＲ２９〜Ｒ３２を備え、フレームメモリ１２のデータＩ／Ｏのバス幅である３２ｂｉｔ幅でフレームメモリ１２から画像データを読み出したのち、元の２４ｂｉｔ幅の画像データに復元して出力するように接続されている。
【００３４】
ここで、メモリ制御部１４は、各レジスタユニットＲ２１〜Ｒ３２に対して所定のタイミングでＷＥ信号、およびＯＥ信号を供給し、各レジスタユニットＲ２１〜Ｒ３２に、各ＷＥ，ＯＥ信号に同期した画像データの書き込み、出力を行なわせる。
図５は、画像データが３２ｂｉｔから元の２４ｂｉｔのバス幅へ復元される様子を説明するための、各レジスタユニットＲ２１〜Ｒ３２における書き込み、出力動作を示すタイミングチャートである。なお、説明の便宜上、クロックＣＬＫには、時系列順に番号を(1)〜(12)まで付して示しており、クロック周波数は図３におけるクロックＣＬＫと同じものを使用している。
【００３５】
まず、クロックＣＬＫ(1)において、レジスタユニットＲ２１〜Ｒ２４に対するＷＥ信号が立ち上がり、この立ち上がりに同期して３２ｂｉｔの画像データＡ１がレジスタユニットＲ２１〜Ｒ２４にラッチされる。
クロックＣＬＫ(2)に進み、レジスタユニットＲ２５〜Ｒ２８に対するＷＥ信号の立ち上がりに同期して３２ｂｉｔの画像データＡ２がレジスタユニットＲ２５〜Ｒ２８にラッチされるとともに、レジスタユニットＲ２１〜２３に対するＯＥ信号の立ち上がりに同期してすでにデータラッチされたレジスタユニットＲ２１〜Ｒ２３の２４ｂｉｔ幅の画像データを出力する。
【００３６】
クロックＣＬＫ(3)において、レジスタユニットＲ２９〜Ｒ３２に対するＷＥ信号の立ち上がりに同期して３２ｂｉｔ幅の画像データＡ３がレジスタユニットＲ２９〜Ｒ３２にラッチされるとともに、レジスタユニットＲ２４〜Ｒ２６に対するＯＥ信号が立ち上がる。この時点では、すでにレジスタユニットＲ２４〜Ｒ２８までデータラッチされており、上記ＯＥ信号の立ち上がりに同期して、レジスタユニットＲ２４〜Ｒ２６にラッチされた２４ｂｉｔ幅の画像データが出力される。
【００３７】
クロックＣＬＫ(4)においては、ＷＥ信号が立ち上がらないため書き込みが行われないが、すでにレジスタユニットＲ２７〜Ｒ３２までデータラッチされており、レジスタユニットＲ２７〜Ｒ２９に対するＯＥ信号の立ち上がりに同期してレジスタユニットＲ２７〜Ｒ２９の２４ｂｉｔ幅の画像データが出力される。
クロックＣＬＫ(5)において、再度、レジスタユニットＲ２１〜Ｒ２４に対するＷＥ信号が立ち上がり、この立ち上がりに同期して上記と同様に画像データＢ１がレジスタユニットＲ２１〜Ｒ２４にラッチされるとともに、レジスタユニットＲ３０〜Ｒ３２に対するＯＥ信号が立ち上がり、この立ち上がりに同期してレジスタユニットＲ３０〜Ｒ３２にすでにラッチされた２４ｂｉｔ幅の画像データが出力される。
【００３８】
以降、同様の動作を繰り返し、３２ｂｉｔ幅の画像データは元の２４ｂｉｔ幅を持つ画像データに順次復元され、この画像データはサブフィールド変換部３０において書き込みデータに変換された後、画像変換部５０に出力される。
なお、ＣＫＥ信号をメモリ制御部１４において生成し、フレームメモリ１２に出力することで、クロックの立ち上がり時にこのＣＫＥ信号がＬｏｗの位置にある場合には、その１クロック後に新しい画像データを１クロック分各レジスタユニットに出力しないようにしておく。このような動作を行なうことにより、画像データはフレームメモリのバス幅から元のバス幅へ順次復元される。
【００３９】
上述した構成により、２４ｂｉｔ幅で入力されてきた画像データは、３２ｂｉｔ幅の画像データへ変換されるので、フレームメモリ１２のデータＩ／Ｏのバス幅を有効に利用できるとともに、この変換途中に生成された無効データはＣＫＥ信号によりフレームメモリに書き込まれない。また、フレームメモリ１２から画像データを読み出す場合には、３２ｂｉｔ幅のまま読み出し、その後第２バス幅変換部１３により元の２４ｂｉｔ幅の画像データに順次復元することができる。
【００４０】
このため、従来技術のようにフレームメモリの上位８ｂｉｔを無効にするようなことなくデータＩ／Ｏを有効に利用し、フレームメモリ容量を有効に使用することができる。
〈画像変換部５０の構成〉
次に、フレーム内時分割階調表示方式へ画像データを変換する画像変換部５０について説明する。
【００４１】
図６は、画像変換部５０の構成を説明するための回路図を示す。
画像変換部５０は、２個のフレームメモリ５１０、５２０と、書き込み回路５３０、読み出し回路５４０及びフレームメモリ切替制御回路５５０からなる。
フレームメモリ５１０、５２０は、サブフィールド毎の記憶領域を有し、各サブフィールドの記憶領域は、プラズマディスプレイパネルの画素数分の２値データを記憶する容量を持っている。
【００４２】
書き込み回路５３０は、書き込みバッファメモリ５３１、書き込み動作制御回路５３２、バス制御回路５３３、５３４を備える。加えて、動作クロックとして書き込み専用の動作クロックを使用しており、これに起因して位相保証回路５３５を備える。
書き込みバッファメモリ５３１は、ラインメモリを２個備え、書き込み動作制御回路５３２の制御の下、サブフィールド部３０より入力されてくる書き込みデータを、動作クロックに同期して、２個のラインメモリに交互に書き込んでゆくと共に、これと逆位相の関係で、書き込みの終わったラインメモリから画像データを動作クロックに同期して読み出し、バス制御回路５３３，５３４及び制御信号切替回路５５０によって書き込みが許可されたフレームメモリ５１０（５２０）に、１ラインずつ画像データの書き込みを行なう。一方のフレームメモリ５１０（５２０）に１フレーム分の画像を書き込み終えると、制御信号切替回路５５０が、フレームメモリの切替を行ない、他方のフレームメモリ５２０（５１０）に対して画像データの書き込みを開始する。
【００４３】
読み出し回路５４０は、入力選択回路５４１、読み出しバッファ５４２、読み出し動作制御回路５４３を備える。加えて、動作クロックとして読み出し専用の動作クロックを使用しており、これに起因して位相保証回路５４４を備える。
上記書き込み回路５３０において書き込みの終わったフレームメモリに対しては、読み出し動作制御回路５４３の制御の下、入力選択回路５４１が、画像データの読み出しを行なう。
【００４４】
入力選択回路５４１が行なう読み出しは、サブフィールド単位で行なわれる。
つまり、フレームメモリに書き込まれた画像データから同一のサブフィールドに属するデータを動作クロックに同期して、フレームメモリ内の全ラインから読み出す。読み出したサブフィールドデータは読み出しバッファ５４２に順次格納され、１ライン分のサブフィールドデータを格納し終わると、そのサブフィールドデータが後続のＰＤＰ（図外）へ出力される。
【００４５】
フレームメモリ切替制御回路５５０は、フレームメモリ５１０、５２０に対する書き込み時と読み出し時とで、動作クロックを切替るためのクロック切替回路５５１と、何れのフレームメモリを選択するかのチップセレクト信号等を動作クロックの切替に同期して切替る制御信号切替回路５５２、５５３とからなる。
上記の回路の他に、本実施の形態では、ブランキング検出回路６０１を備える。この回路６０１は、受信した画像データの垂直同期信号を検出して、帰線時間の開始時点にクロック切替信号を生成する。
【００４６】
（本実施の形態特有の構成）
前記書き込み動作クロックは、約３０ＭＨｚの周波数、読み出し動作クロックは、約５３ＭＨｚの周波数としている。書き込み動作クロックを上記周波数としたのは、以下の計算に基づいている。
例えば、ＶＧＡワイド（４８０×８５２画素）、サブフィールド数をＳｎ＝１２、読み出し周期をＴａ＝１．５μｓ、書込み水平周波数をｆｈ＝３２ｋＨｚ、フレームメモリのデータバス幅を３２ｂｉｔとした場合、書込み時の動作クロック周波数ｆｗは、
ｆｗ＝ｆｈ×８５２×３×Ｓｎ／３２＝約３０ＭＨｚ
となる。他方、読み出し時の動作クロック周波数ｆｒは、
ｆｒ＝（１／Ｔａ）×８５２×３／３２＝５３ＭＨｚ
となる。
【００４７】
この周波数のクロックは、本回路より上段側における画像信号を処理する際に用いられるドットクロックをそのまま利用できるし、或は、水平同期信号を抽出してこれを周波数逓倍することにより生成することが出来る。読み出し動作クロックは、従来から使用しているものを用いる。
位相保証回路５３５、５４４は、フレームメモリ５１０、５２０に供給する制御信号のうちチップセレクト（CS）信号は、図７（ｂ）に示す位相で出力するが、CS信号以外の制御信号は、図７（ｄ）に示すように、チップセレクト（CS）信号がLowとなる期間を含み、その前後に１クロック周期以上の期間、“Valid”状態を保つようその位相を保証する回路である。
【００４８】
この回路は図示はしないが、例えば、書き込み動作クロック、読み出し動作クロックをカウントし、CS信号でリセットされるカウンタと、そのカウンタが、クロック１周期に相当するカウント値“K1”に達したとき及びリセットされる値“R”よりクロック１周期に相当するカウント数だけ小さな値“R−K1”に達したときに、CS信号以外の制御信号を”Don’t care“から”Valid“に、或はその逆にする処理を行なう回路並びにCS信号はそのまま出力する回路とから構成できる。
【００４９】
このように、CS信号以外の制御信号をCS信号の”Valid“期間より長い期間”Valid“に保持するようにしたので、チップセレクト（CS）信号以外の制御信号が遅延してもクロックのセットアップ・ホールド期間のマージンを確保することが出来る。この結果、CS信号にのみ遅延調整回路を用いればよく、後段にクロック切替回路を追加しても高速なフレームメモリの動作を保証することが出来る。なお、図７（ａ）は、書き込み又は読み出しの動作クロック、図７（ｃ）は、ＣＳ信号以外の制御信号の波形図である。
【００５０】
制御信号切替回路５５２、５５３は、ブランキング検出回路６０１から与えられる切替信号によって、書き込み側の位相保証回路５３５から出力される制御信号と読み出し側の位相保証回路５４４から出力される制御信号との切替を行なう。この場合、２つの制御信号切替回路５５２と５５３とは、一方が書き込み側の位相保証回路５３５から出力される制御信号を選択すると、他方は読み出し側の位相保証回路５４４を選択するよう、丁度逆位相の関係で切替られる。
【００５１】
クロック切替回路５５１は、書き込み時、フレームメモリに書き込み動作クロックを供給し、読み出し時、読み出し動作クロックを供給するよう切替るものであるが、本実施の形態では、書き込み動作クロックと読み出し動作クロックとが非同期であるため、切替に１クロック周期以上を保証している。図８は、そのようなクロック切替を保証するクロック切替回路５５１の具体例を示す。図中、TR、TWはフリップフロップである。書き込み動作クロックWCLK、読み出し動作クロックRCLKは、４つのアンド回路と２つのオア回路を通じて切替後クロックSGCLKA、SGCLKBとして出力される。図９に、クロック切替回路５５１の切替動作を説明する波形図を示す。図示例では、“Ａ”のタイミングで切替信号が発された場合を示している。そして、クロックの立ち下がりエッジを捕らえてクロックの切替を行なうこととしている。読み出しから書き込みへの切替であれば、“Ｂ”のタイミングで、読み出し動作クロックを停止させ、“Ｅ”のタイミングで書き込み動作クロックを出力開始する。書き込みから読み出しへのタイミングであれば、“Ｃ”のタイミングで、書き込み動作クロックを停止させ、“Ｄ”のタイミングで読み出し動作クロックを出力開始する。いずれの場合も、切替にクロックの１周期以上の期間を確保している。クロック切替回路５５１から出力されるクロックSGCLKAがフレームメモリ５１０に供給され、SGCLKBがフレームメモリ５２０に供給される。
【００５２】
（画像変換部５０の動作）
上記構成によれば、書き込みバッファ５３０に１ラインずつドットクロックに同期して画像データの書き込みが行われる一方、書き込みバッファ５３０に書き込まれた画像データが読み出されて、バス制御回路５３３，５３４で選択されたフレームメモリ５１０（５２０）に書き込まれて行く。このときのフレームメモリへの書き込み速度は、書き込み動作クロックによって決まる。本実施形態の場合、約３０ＭＨｚと低速であり、ドットクロックと同一速度なので、１のフレームメモリが書き込み側に選択されているほぼ全期間を使って書き込みが行なわれる。
【００５３】
一方、このとき、残りのフレームメモリ５２０（５１０）からは、入力選択回路５４１が選択する１のサブフィールドから順次、画像データが読み出され、読み出しバッファ５４２を通じて、後段の図示しないプラズマディスプレイパネル駆動回路へ出力される。このときのフレームメモリからの読み出し時の速度は、約５３ＭＨｚと高速である。
【００５４】
各フレームメモリ５１０，５２０に対し１フレーム分の画像データが書き込み及び読み出し完了すれば、バス制御回路５３３，５３４、制御信号切替回路５５２，５５３、クロック切替回路５５１の作用によって、フレームメモリ５１０、５２０の切替が行なわれ、読み出しの完了したフレームメモリ５２０（５１０）に対して書き込み動作がなされ、書き込みの完了したフレームメモリ５１０（５２０）に対して読み出し動作が行われる。この切替において、書き込み動作クロックと読み出し動作クロックが非同期であるものの、クロック切替回路５５１が１クロック期間以上を保証してクロックの切替を行なうようにしているので、フレームメモリに対する書き込み、読み出し動作がクロックの切替直後においても整然となされる。
【００５５】
以上説明したように、フレーム内分割階調表示方式への画像変換部５０は、フレームメモリに対して、画像データをライン毎に時系列に書き込む際と、フレームメモリから、重みデータに分割して読み出す際とで、動作クロックの周波数を変えているので、読み出し時には必要とされる高速クロックを用いる一方、書き込み時には書き込み期間一杯を使って画像データの書き込みを行なうよう低速クロックを用いることが出来、その結果、書き込み側回路にとって、高周波対応の制約が緩和され、その分設計の自由度が高く、また、回路コストが安くつくといった利点を有すると共に、動作中においては、従来のように高速な読み出し動作クロックを書き込み動作クロックとして用いる場合と比べて、クロックの周波数が低減された分だけ電力消費量も発熱量も少なくなり、動作の安定性、エネルギーロスの低減が実現するといった効果がある。
【００５６】
上記実施の形態の画像変換部５０においては、フレームメモリを２個用いているが、３個以上用いて、それらのフレームメモリを順繰りに用いて画像データの書き込み、読み出しを行なうようにすることも出来る。
画像変換部５０におけるクロックの切替は、実施の形態では、垂直ブランキング期間に行なうようにしているが、これは垂直走査を１回行なう間に、水平走査を繰り返し行なう走査方式で撮影された通常の画像データを対象としたからであり、もし、水平走査を１回行なう間に、垂直走査を繰り返し行なう走査方式で撮影された画像データを対象とした場合には、水平ブランキング期間にクロックの切替を行なえば良い。
【００５７】
なお、本実施の形態においては、画像表示装置としてＰＤＰを例に説明してきたが、これに限定されずフォーマット変換を必要とする画像表示装置に画像表示をする場合に本発明を適用することができる。また、本実施の形態においては、入力されてきた画像データのバス幅を２４ｂｉｔ、フレームメモリ１２のデータＩ／Ｏのバス幅を３２ｂｉｔとして説明してきたが、特に限定されるものではなく、これらのバス幅の最小公倍数をフレームメモリのデータＩ／Ｏのバス幅で割った値の個数分、そのデータＩ／Ｏのバス幅を持つレジスタを第１，２バス幅変換部に設ければ、これ以外のバス幅においても対応することができる。
【００５８】
【発明の効果】
以上説明してきたように、本発明にかかる画像表示前処理装置によれば、入力されてきた画像データを画像表示に適するフォーマットに変換する前に格納するフレームメモリと、前記画像データのデータバス幅である第１のバス幅を、前記フレームメモリのバス幅である第２のバス幅に変換して、前記フレームメモリに書き込む第１のバス幅変換回路と、前記フレームメモリに書き込まれた画像データを読み出した後、第１のバス幅に復元して出力する第２のバス幅変換回路と、前記第１のバス幅変換回路、第２のバス幅変換回路、およびフレームメモリの動作タイミングを制御するための制御信号を出力する制御回路とを備えているので、入力されてきた画像データが第１のバス幅から第２のバス幅へ変換され、フレームメモリから読み出されるときは第２のバス幅から第１のバス幅へ復元される結果、従来技術のようにフレームメモリのバス幅および容量の一部を使用しない状態が解消され、フレームメモリの容量を有効に利用できるとともに、データ量の大きい高解像度の画像データを扱う場合においても不要なフレームメモリを設ける必要がなくなりコスト的に優れるといった効果がある。
【００５９】
また、本発明に係る画像表示前処理装置によれば、書き込みデータ保持レジスタ群及び読み出しデータ保持レジスタ群に画像データを格納する際のクロックと、該レジスタ群から画像データを出力する際のクロックとは何れも同一のクロックを用いることができるので、通常のバス幅変換に見られる、バス幅変換前後に生ずるデータ速度の違いに対応して異なるクロックパルスを使用するといった必要がなくなるために、新たにクロックを生成する装置を設けなくてもよいという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＰＤＰ表示装置のブロック図である。
【図２】第１バス幅変換部の構成を示す回路図である。
【図３】第１バス幅変換部の動作を説明するためのタイミングチャートである。
【図４】第２バス幅変換部の構成を示す回路図である。
【図５】第２バス幅変換部の動作を説明するためのタイミングチャートである。
【図６】画像変換部の回路を示すブロック図である。
【図７】図６中の位相保証回路の動作を説明するための波形図である。
【図８】クロック切替回路の具体例を示す論理回路図である。
【図９】クロック切替回路のクロック切替動作を示す波形図である。
【符号の説明】
１０メモリ部
１１第１バス幅変換部
１２フレームメモリ
１３第２バス幅変換部
１４メモリ制御部
２０画像処理部
３０サブフィールド変換部
４０サブフィールド変換テーブル
５０画像変換部
１１１，１１２，１１３，１３１，１３２，１３３レジスタ
５１０，５２０フレームメモリ
５３０書き込み回路
５４０読み出し回路
５５０フレームメモリ切替制御回路
５３１書き込みバッファメモリ
５３２書き込み動作制御回路
５３３，５３４バス制御回路
５３５，５４４位相保証回路
５４１入力選択回路
５４２読み出しバッファ
５４３読み出し動作制御回路
５５１クロック切替回路
５５２，５５３制御信号切替回路
６０１ブランキング検出回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image display device that displays input image data, and in particular, an image display preprocessing device and an image that are temporarily stored in a frame memory before the image data is converted into a format suitable for image display. The present invention relates to a display device.
[0002]
[Prior art]
2. Description of the Related Art In recent years, plasma display panels (hereinafter referred to as “PDP”) have been attracting attention as display devices that can realize large size, thinness, and weight in display devices used for image display such as computers and televisions. Yes.
[0003]
This PDP is a display device having a so-called dot matrix structure in which a plurality of pixels are arranged on a panel, and displays an image by turning on pixels to be turned on according to a received image signal. However, since the received image signal is not in a signal format suitable for PDP, but in a signal format suitable for a raster scan method such as CRT, for example, the image signal is adapted to the number of pixels of the panel. It is necessary to convert the format. Therefore, in order to guarantee the subsequent format conversion operation, the PDP display device temporarily stores the received image signal in the frame memory in the previous stage.
[0004]
As this frame memory, a memory having a data I / O bus width of 32 bits, which is generally supplied at a relatively low cost, is often used.
On the other hand, the image data input to the frame memory is usually 24 bits wide, and the frame memory invalidates the upper 8 bits of the 32-bit data I / O and temporarily stores the image data using the lower 24 bits. It is like that.
[0005]
[Problems to be solved by the invention]
However, in the above prior art, since the bus width (24 bits) of the input image data is narrower than the data I / O bus width (32 bits) of the frame memory, an unused area is generated in the frame memory. There is a problem that the capacity of the system cannot be effectively utilized. For this reason, when handling high-resolution image data with a large amount of data, the number of frame memories must be increased, although it is relatively inexpensive, and an increase in cost is inevitable.
[0006]
An object of the present invention is to provide an image display pre-processing device and an image display device that can effectively use the capacity of a frame memory in view of the above problems.
[0007]
[Means for Solving the Problems]
  In order to achieve the above object, an image display pre-processing apparatus according to the present invention includes a frame memory for storing input image data before converting it into a format suitable for image display, and a data bus width of the image data. A first bus width is converted into a second bus width which is the bus width of the frame memory, and a first bus width conversion circuit for writing to the frame memory, and image data written to the frame memory are converted. Controls the operation timing of the second bus width conversion circuit that outputs the first bus width after reading and the first bus width conversion circuit, the second bus width conversion circuit, and the frame memory. A control circuit for outputting a control signal forThe first bus width conversion circuit includes a write data holding register group having a bit number corresponding to the least common multiple of the first bus width and the second bus width, and the control circuit includes the write data A write data storage control circuit unit for sequentially enabling the number of bits corresponding to the first bus width for the holding register group in synchronization with the clock and performing control for storing image data in the enabled register; Writing from the write data holding register group sequentially activates a register having a bit number corresponding to the second bus width in synchronization with the clock, and outputs the image data stored therein from the validated register to the frame memory Data output control circuitIt is characterized by providing. As a result, the input image data is converted from the first bus width to the second bus width, and restored from the second bus width to the first bus width when read from the frame memory. The memory bus width and capacity can be used effectively.
[0009]
Here, the write data storage control circuit unit performs control for enabling the first bus width register at every clock, and the write data output control circuit unit applies to all the registers in the write data holding register group. On the other hand, when the activation is performed once, the control may be performed so as to provide a pause period during which no register is activated during one clock. As a result, continuously input image data can be sequentially bus width converted and written to the frame memory.
[0010]
The second bus width conversion circuit includes a read data holding register group having a bit number corresponding to the least common multiple of the first bus width and the second bus width, and the control circuit holds the read data holding circuit. A register having a number of bits corresponding to the second bus width is sequentially enabled for the register group in synchronization with the clock, and the enabled register is controlled to store image data of the same number of bits from the frame memory. A data storage control circuit unit and a register having a number of bits corresponding to the first bus width from the read data holding register group are sequentially enabled in synchronization with a clock, and image data stored therein is stored from the enabled register. And a read data output control circuit unit for performing control to output.
[0011]
  Here, the read data storage control circuit unit performs control to provide a pause period during which one register is not enabled for one clock after enabling all the registers in the read data holding register group once. Then, the read data output control circuit unit may perform control for enabling the register having the second bus width at every clock. As a result, the image data written in the frame memory can be restored to the original image data by sequentially converting the bus width..
  Specifically, if the first bus width is 24 bits and the second bus width is 32 bits, it is generally used and preferable.
[0012]
The clock for storing the image data in the write data holding register group and the read data holding register group and the clock for outputting the image data from the register group are both the same clock. To do. Normally, different clock pulses are used before and after the bus width conversion, so different clock pulses are used. However, the same clock can be used in the image display preprocessing device according to the present invention, so a new clock is generated. There is no need to provide a generating device.
[0013]
  The image display device according to the present invention is an image display device including a frame memory for storing input image data before converting the input image data into a format suitable for image display, wherein the image data is stored in the first image data. A first bus width conversion circuit that converts the bus width to the second bus width and writes the frame memory, and the image data written to the frame memory is read with the second bus width, and then the first bus width is read. A second bus width conversion circuit that restores and outputs the bus width, and outputs a control signal for controlling the operation timing of the first bus width conversion circuit, the second bus width conversion circuit, and the frame memory Control circuit toThe first bus width conversion circuit includes a write data holding register group having a bit number corresponding to the least common multiple of the first bus width and the second bus width, and the control circuit includes the write data A write data storage control circuit unit for sequentially enabling the number of bits corresponding to the first bus width for the holding register group in synchronization with the clock and performing control for storing image data in the enabled register; Writing from the write data holding register group sequentially activates a register having a bit number corresponding to the second bus width in synchronization with the clock, and outputs the image data stored therein from the validated register to the frame memory Data output control circuitIt is characterized by providing.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an image display device according to an embodiment of the present invention will be described with reference to the drawings.
<Overall configuration of PDP display device>
FIG. 1 is a circuit block diagram showing a configuration of a PDP display device according to the present invention.
[0015]
As shown in the figure, the PDP display device includes a memory unit 10, an image processing unit 20, a subfield conversion unit 30, a subfield conversion table 40, an image conversion unit 50, and a PDP that performs image display (FIG. Outside).
The memory unit 10 delays input image data for format conversion, and includes a first bus conversion unit 11, a frame memory 12, a second bus conversion unit 13, and a memory control unit 14. .
[0016]
For example, the first bus width conversion unit 11 receives image data having a data bus width of a total of 24 bits quantized to 8 bits of each color of red (R), green (G), and blue (B) input from the outside. The data is converted into the data I / O bus width of the frame memory 12 and output to the frame memory 12.
The frame memory 12 has a storage area in which data I / O has a 32-bit width, has a storage capacity for one frame, and stores input image data for every 32 bits. Then, after sequentially storing the 32-bit width image data output from the first bus width conversion unit 11, the second bus width conversion unit 13 reads the image data 32 bits at a time.
[0017]
The second bus width conversion unit 13 sequentially restores the 32-bit width image data read from the frame memory 12 to the original 24-bit width image data and outputs it to the image processing unit 20.
The memory control unit 14 controls the operation timing so that a series of operations of the first bus width conversion unit 11, the frame memory 12, and the second bus width conversion unit 13 are smooth.
[0018]
  The image processing unit 20 performs a known format conversion so that the image data output from the memory unit 10 matches the number of pixels of the PDP panel. For example, when converting the number of pixels in one line from A to B (A <B) in accordance with the number of pixels in the PDP, pixel interpolation processing such as weighted average interpolation is performed, and conversely, the number of pixels in one line is set to B In the case of converting from A to A, the pixel data is converted into a format according to the number of pixels of the PDP by performing pixel thinning such as weighted average thinning, and the image data is output to the subfield conversion unit 30. The subfield conversion unit 30 converts the format-converted image data into subfields for each pixel data.conversionWith reference to the table 40, the writing data expressed by the luminance weight of the subfield is converted. In the PDP, in order to display multiple gray scales, a so-called intra-frame time division gray scale display method is generally employed. One frame is divided into a plurality of subfields, and lighting in each subfield is performed. / Intermediate gradation is expressed by combining light extinction. Therefore, it becomes possible to express the intermediate gradation by the luminance weighting.
[0019]
  SubfieldconversionThe table 40 stores a known table in which values to be converted are associated with each gradation value of image data (see, for example, Japanese Patent Application Laid-Open No. 11-231824).
  The image conversion unit 50 converts the write data converted by the subfield conversion unit 30 into an intra-frame time division gradation display method, and then outputs the converted data to the PDP.
[0020]
The PDP has a known configuration having a driving circuit for lighting a discharge cell to be lit, and drives the driving circuit in accordance with input image data to display an image.
<Configuration of Memory Unit 10>
Next, in the configuration of the memory unit 10, the configurations of the first bus width conversion unit 11 and the second bus width conversion unit 13 that are unique to the present embodiment will be described.
[0021]
(1) Configuration of the first bus width converter 11
First, the configuration of the first bus width conversion unit 11 will be described.
FIG. 2 is a circuit diagram showing a configuration of the first bus width converter 11. For convenience of explanation, among the registers 111, 112, and 113, the register units divided into 8 bits are sequentially numbered and displayed as register units R1 to R12.
[0022]
  As shown in the figure, the first bus width conversion unit includes three registers 111, 112, and 113, and the output circuits of the registers 111 to 113 are connected in parallel. In addition, the input circuits of the registers 111 to 113 are provided every third register unit R1-R4-R7-R10, R2-R5-R8-R11, R3-R6.−The same data line is connected to R9-R12.
[0023]
Each of the registers 111 to 113 has a width of 32 bits and includes register units R1 to R4, register units R5 to R8, and register units R9 to R12 divided into 8 bits, and is quantized into 8 bits for each color of red, green, and blue. When the image data having a data bus width of 24 bits is input, it is temporarily stored in a predetermined register unit according to the control of the memory control unit 14 and then the data I / O bus width of 32 bits which is the frame memory 12 is controlled. It is configured to sequentially output after converting to the bus width.
[0024]
Here, the memory control unit 14 sends a write enable signal (hereinafter referred to as a WE signal) and an output enable signal (hereinafter referred to as an OE signal) to the register units R1 to R12 at the timing shown in FIG. Then, each register unit R1 to R12 writes and outputs image data synchronized with each WE and OE signal.
[0025]
FIG. 3 is a timing chart showing write and output operations in each of the register units R1 to R12 for explaining a state in which image data is converted from a 24-bit bus width to a 32-bit bus width. For convenience of explanation, the clocks CLK are numbered (1) to (12) in chronological order.
First, in the clock CLK (1), the WE signal for the register units R1 to R3 rises, and in synchronization with this rise, 24-bit image data is latched in the register units R1 to R3.
[0026]
In the clock CLK (2), the WE signal for the register units R4 to R6 rises, and in synchronization with this, 24-bit image data is similarly latched in the register units R4 to R6.
In the clock CLK (3), image data is similarly latched in the register units R7 to R9 in synchronization with the rise of the WE signal for the register units R7 to R9, and the OE signal for the register units R1 to R4 rises. At this time, data is latched from the register units R1 to R6, and the 32-bit image data A1 latched in the register units R1 to R4 is output to the frame memory 12 in synchronization with the rising signal.
[0027]
In the clock CLK (4), in synchronization with the rise of the WE signal for the register units R10 to R12, 24-bit image data is latched and the OE signal for the register units R5 to R8 rises. At this time, the data is latched from the register units R5 to R9, and the 32-bit image data A2 of the register units R5 to R8 is output to the frame memory in synchronization with the rise.
[0028]
In the clock CLK (5), the WE signal for the register units R1 to R3 rises again, the image data is latched in the same manner as described above in synchronization with this rise, and the OE signal for the register units R9 to R12 rises. At this time, the data is latched from the register units R9 to R12, and the 32-bit image data A3 latched in the register units R9 to R12 is output in synchronization with the rising edge.
[0029]
Next, at the clock CLK (6), the WE signal for the register units R4 to R6 rises again and the image data is latched in the same manner as described above, but the image data is output because the OE signal for any register does not rise. Therefore, invalid data indicated by diagonal lines is generated. Normally, when bus width conversion is performed on image data, a difference occurs between the data speed before conversion and the data speed after conversion. Therefore, different clock pulses are used before and after conversion. By generating, the difference in data rate can be absorbed even if the same speed clock is used before and after the conversion.
[0030]
Thereafter, the same operation is repeated, and after the image data B1, B2, and B3 are generated in the clocks CLK (7), (8), and (9), invalid data is generated in the clock CLK (10). Further, such an operation is sequentially repeated for input image data.
Here, when the CKE signal for stopping the internal operation of the frame memory 12 is generated in the memory control unit 14 and output to the frame memory 12, when the CKE signal is at the Low position at the rising edge of the clock, one clock is supplied. The invalid data is not written to the frame memory 12.
[0031]
By performing such an operation, the input image data is converted to be equal to the bus width of the frame memory, and invalid data generated during the conversion is not written to the frame memory. The image data can be written so as to make effective use of.
(2) Configuration of second bus width converter 13
Next, the second bus width conversion unit 13 will be described.
[0032]
FIG. 4 is a circuit diagram showing a configuration of the second bus width converter 13. For convenience of explanation, among the registers 131, 132, and 133, the register units divided into 8 bits are sequentially numbered and displayed as register units R21 to R32.
As shown in the figure, the second bus width conversion unit includes three registers 131, 132, and 133, and the input circuit of each register is connected in parallel. The output circuit of each register has a configuration in which the same data line is connected to every third register unit R21-R24-R27-R30, R22-R25-R28-R31, R23-R26-R29-R32. Yes.
[0033]
Each of the registers 131 to 133 has a 32-bit width and is provided with register units R21 to R24, register units R25 to R28, and register units R29 to R32 divided into 8 bits, and is a data I / O bus of the frame memory 12. After the image data is read out from the frame memory 12 with a 32-bit width, which is the width, the original 24-bit width image data is restored and output.
[0034]
Here, the memory control unit 14 supplies the WE signal and the OE signal to each of the register units R21 to R32 at a predetermined timing, and the image data synchronized with each of the WE and OE signals to each of the register units R21 to R32. To write and output.
FIG. 5 is a timing chart showing write and output operations in each of the register units R21 to R32 for explaining a state in which the image data is restored from the 32-bit to the original 24-bit bus width. For convenience of explanation, numbers (1) to (12) are assigned to the clock CLK in chronological order, and the same clock frequency as that of the clock CLK in FIG. 3 is used.
[0035]
First, in the clock CLK (1), the WE signal for the register units R21 to R24 rises, and in synchronization with this rise, 32-bit image data A1 is latched in the register units R21 to R24.
Progressing to the clock CLK (2), the 32-bit image data A2 is latched in the register units R25 to R28 in synchronization with the rise of the WE signal for the register units R25 to R28, and at the rise of the OE signal for the register units R21 to 23. The 24-bit width image data of the register units R21 to R23 that have already been latched in synchronism are output.
[0036]
In the clock CLK (3), in synchronization with the rise of the WE signal for the register units R29 to R32, the 32-bit width image data A3 is latched in the register units R29 to R32, and the OE signal for the register units R24 to R26 rises. At this time, the data is already latched from the register units R24 to R28, and the 24-bit width image data latched by the register units R24 to R26 is output in synchronization with the rising edge of the OE signal.
[0037]
In the clock CLK (4), writing is not performed because the WE signal does not rise, but the data is already latched up to the register units R27 to R32, and the register unit is synchronized with the rising of the OE signal for the register units R27 to R29. Image data of 24 bits width R27 to R29 is output.
In the clock CLK (5), the WE signal for the register units R21 to R24 rises again, and in synchronization with this rise, the image data B1 is latched in the register units R21 to R24 and the register units R30 to R32 as described above. OE signal rises in response to this, and in synchronization with this rise, 24-bit width image data already latched in the register units R30 to R32 is output.
[0038]
Thereafter, the same operation is repeated, and the 32-bit width image data is sequentially restored to the original 24-bit width image data. This image data is converted into write data by the sub-field conversion unit 30, and is then sent to the image conversion unit 50. Is output.
If the CKE signal is generated at the memory control unit 14 and output to the frame memory 12 so that the CKE signal is at the Low position at the rising edge of the clock, new image data is supplied for one clock after one clock. Do not output to each register unit. By performing such an operation, the image data is sequentially restored from the bus width of the frame memory to the original bus width.
[0039]
With the configuration described above, the image data input with a 24-bit width is converted into 32-bit width image data, so that the bus width of the data I / O of the frame memory 12 can be used effectively and generated during the conversion. The invalid data thus written is not written into the frame memory by the CKE signal. When image data is read from the frame memory 12, the image data can be read with a 32-bit width, and then restored to the original 24-bit width image data by the second bus width conversion unit 13.
[0040]
For this reason, it is possible to effectively use the data I / O and effectively use the frame memory capacity without invalidating the upper 8 bits of the frame memory as in the prior art.
<Configuration of Image Conversion Unit 50>
Next, the image conversion unit 50 that converts the image data to the intra-frame time division gradation display method will be described.
[0041]
FIG. 6 is a circuit diagram for explaining the configuration of the image conversion unit 50.
The image conversion unit 50 includes two frame memories 510 and 520, a writing circuit 530, a reading circuit 540, and a frame memory switching control circuit 550.
The frame memories 510 and 520 have a storage area for each subfield, and the storage area of each subfield has a capacity for storing binary data corresponding to the number of pixels of the plasma display panel.
[0042]
The write circuit 530 includes a write buffer memory 531, a write operation control circuit 532, and bus control circuits 533 and 534. In addition, a write-only operation clock is used as the operation clock, and thus a phase assurance circuit 535 is provided.
The write buffer memory 531 includes two line memories. Under the control of the write operation control circuit 532, the write data input from the subfield unit 30 is alternately transferred to the two line memories in synchronization with the operation clock. The image data is read from the line memory that has been written in synchronization with the operation clock, and the writing is permitted by the bus control circuits 533 and 534 and the control signal switching circuit 550. Image data is written to the frame memory 510 (520) line by line. When the image for one frame is completely written to one frame memory 510 (520), the control signal switching circuit 550 switches the frame memory and starts writing image data to the other frame memory 520 (510). To do.
[0043]
The read circuit 540 includes an input selection circuit 541, a read buffer 542, and a read operation control circuit 543. In addition, a read-only operation clock is used as the operation clock, and thus a phase guarantee circuit 544 is provided.
The input selection circuit 541 reads image data under the control of the read operation control circuit 543 for the frame memory for which writing has been completed in the write circuit 530.
[0044]
Reading performed by the input selection circuit 541 is performed in units of subfields.
That is, data belonging to the same subfield is read from all lines in the frame memory in synchronization with the operation clock from the image data written in the frame memory. The read subfield data is sequentially stored in the read buffer 542. When the subfield data for one line is stored, the subfield data is output to the subsequent PDP (not shown).
[0045]
The frame memory switching control circuit 550 operates a clock switching circuit 551 for switching an operation clock between writing and reading to the frame memories 510 and 520, a chip select signal for selecting which frame memory, and the like. It consists of control signal switching circuits 552 and 553 that switch in synchronization with the switching of the clock.
In addition to the above circuit, the present embodiment includes a blanking detection circuit 601. This circuit 601 detects a vertical synchronization signal of the received image data and generates a clock switching signal at the start of the retrace time.
[0046]
  (Configuration unique to this embodiment)
  The write operation clock has a frequency of about 30 MHz, and the read operation clock has a frequency of about 53 MHz. The reason why the write operation clock is set to the above frequency is based on the following calculation.
  For example, when VGA wide (480 × 852 pixels), the number of subfields is Sn = 12, the read cycle is Ta = 1.5 μs, the write horizontal frequency is fh = 32 kHz, and the data bus width of the frame memory is 32 bits. The operation clock frequency fw of
        fw = fh×852×3×Sn / 32 = about 30MHz
It becomes. On the other hand, the operation clock frequency fr at the time of reading is
        fr = (1 / Ta)×852×3/32 = 53MHz
It becomes.
[0047]
The clock of this frequency can be used as it is as the dot clock used when processing the image signal on the upper side of this circuit, or it can be generated by extracting the horizontal sync signal and multiplying it. I can do it. As the read operation clock, a conventionally used clock is used.
Of the control signals supplied to the frame memories 510 and 520, the phase assurance circuits 535 and 544 output the chip select (CS) signal in the phase shown in FIG. 7B, but the control signals other than the CS signal are shown in FIG. As shown in FIG. 7D, this circuit guarantees the phase so as to maintain the “Valid” state for a period of one clock cycle or more before and after the period when the chip select (CS) signal is low.
[0048]
Although this circuit is not shown, for example, a counter that counts the write operation clock and the read operation clock and is reset by the CS signal, and when the counter reaches a count value “K1” corresponding to one clock cycle and When the value “R−K1”, which is smaller than the reset value “R” by a count corresponding to one clock cycle, is reached, the control signal other than the CS signal is changed from “Don't care” to “Valid”, or Can be composed of a circuit for performing the reverse process and a circuit for outputting the CS signal as it is.
[0049]
In this way, control signals other than the CS signal are held in the “Valid” period longer than the “Valid” period of the CS signal. Therefore, even if the control signal other than the chip select (CS) signal is delayed, the clock setup is performed. • A hold period margin can be secured. As a result, it is sufficient to use a delay adjustment circuit only for the CS signal, and a high-speed frame memory operation can be guaranteed even if a clock switching circuit is added in the subsequent stage. FIG. 7A is a write or read operation clock, and FIG. 7C is a waveform diagram of control signals other than the CS signal.
[0050]
The control signal switching circuits 552 and 553 are controlled by a switching signal supplied from the blanking detection circuit 601 between a control signal output from the write-side phase assurance circuit 535 and a control signal output from the read-side phase assurance circuit 544. Switch. In this case, the two control signal switching circuits 552 and 553 are just reversed so that when one selects the control signal output from the write side phase assurance circuit 535, the other selects the read side phase assurance circuit 544. It is switched according to the phase relationship.
[0051]
The clock switching circuit 551 switches so as to supply a write operation clock to the frame memory at the time of writing and to supply a read operation clock at the time of reading. In this embodiment, the clock switching circuit 551 Asynchronous is guaranteed, switching is guaranteed for one clock cycle or more. FIG. 8 shows a specific example of the clock switching circuit 551 that guarantees such clock switching. In the figure, TR and TW are flip-flops. The write operation clock WCLK and the read operation clock RCLK are output as post-switching clocks SGCLKA and SGCLKB through four AND circuits and two OR circuits. FIG. 9 is a waveform diagram for explaining the switching operation of the clock switching circuit 551. In the illustrated example, a case where a switching signal is issued at the timing “A” is shown. Then, the clock is switched by capturing the falling edge of the clock. If switching from reading to writing, the read operation clock is stopped at the timing “B”, and the output of the write operation clock is started at the timing “E”. If the timing is from writing to reading, the write operation clock is stopped at the timing “C”, and the output of the read operation clock is started at the timing “D”. In either case, a period of one or more clock cycles is ensured for switching. The clock SGCLKA output from the clock switching circuit 551 is supplied to the frame memory 510, and SGCLKB is supplied to the frame memory 520.
[0052]
(Operation of the image conversion unit 50)
According to the above configuration, the image data is written to the write buffer 530 line by line in synchronization with the dot clock, while the image data written to the write buffer 530 is read and the bus control circuits 533 and 534 read the image data. The data is written to the selected frame memory 510 (520). The writing speed to the frame memory at this time is determined by the writing operation clock. In the case of this embodiment, since it is a low speed of about 30 MHz and the same speed as the dot clock, writing is performed using almost the entire period in which one frame memory is selected on the writing side.
[0053]
On the other hand, at this time, image data is sequentially read out from the one subfield selected by the input selection circuit 541 from the remaining frame memory 520 (510), and is driven through a read buffer 542 to drive a plasma display panel (not shown) in the subsequent stage. Output to the circuit. The speed at the time of reading from the frame memory at this time is as high as about 53 MHz.
[0054]
When the image data for one frame is completely written and read to the frame memories 510 and 520, the frame memories 510 and 520 are operated by the operations of the bus control circuits 533 and 534, the control signal switching circuits 552 and 553, and the clock switching circuit 551. Are switched, a write operation is performed on the frame memory 520 (510) that has been read, and a read operation is performed on the frame memory 510 (520) that has been written. In this switching, although the write operation clock and the read operation clock are asynchronous, the clock switching circuit 551 guarantees one clock period or more to perform the clock switching, so that the write and read operations to the frame memory are performed by the clock. It is made orderly immediately after switching.
[0055]
As described above, the image conversion unit 50 to the intra-frame divided gradation display method divides the frame memory into weight data when writing the image data in time series for each line. Since the frequency of the operation clock is changed at the time of reading, a high-speed clock required for reading is used, while a low-speed clock can be used to write image data using a full writing period when writing, As a result, the write side circuit has the advantages that the restrictions on high frequency are relaxed, the degree of freedom of design is high, and the circuit cost is low. Compared to the case where the operation clock is used as the write operation clock, the power is reduced by the reduced clock frequency. Consumption heat generation amount decreases, the stability of operation, reduction of energy loss is effective such realized.
[0056]
In the image conversion unit 50 of the above-described embodiment, two frame memories are used. However, three or more frame memories may be used, and image data may be written and read using these frame memories in order. I can do it.
In the embodiment, the switching of the clock in the image conversion unit 50 is performed during the vertical blanking period, but this is usually performed by a scanning method in which horizontal scanning is repeated during one vertical scanning. This is because if the target is image data photographed by a scanning method in which vertical scanning is repeated during one horizontal scanning, the clock signal is output during the horizontal blanking period. Switching may be performed.
[0057]
In this embodiment, the PDP has been described as an example of the image display device. However, the present invention is not limited to this, and the present invention can be applied to an image display device that requires format conversion. it can. In the present embodiment, the bus width of input image data has been described as 24 bits, and the bus width of data I / O in the frame memory 12 has been described as 32 bits. However, the present invention is not particularly limited. If a register having the bus width of the data I / O corresponding to the number obtained by dividing the least common multiple of the bus width by the bus width of the data I / O of the frame memory is provided in the first and second bus width conversion units, Other bus widths can be accommodated.
[0058]
【The invention's effect】
As described above, according to the image display preprocessing device of the present invention, the frame memory for storing the input image data before converting it into a format suitable for image display, and the data bus width of the image data A first bus width that is converted into a second bus width that is the bus width of the frame memory, and the first bus width conversion circuit that writes to the frame memory, and the image data that is written to the frame memory The second bus width conversion circuit that restores the first bus width and outputs the first bus width, and controls the operation timing of the first bus width conversion circuit, the second bus width conversion circuit, and the frame memory And a control circuit that outputs a control signal for converting the input image data from the first bus width to the second bus width and reading out from the frame memory. As a result of the restoration from the second bus width to the first bus width, the state of not using part of the bus width and capacity of the frame memory as in the prior art is eliminated, and the capacity of the frame memory is made effective. In addition to being usable, even when handling high-resolution image data having a large amount of data, there is no need to provide an unnecessary frame memory, which is advantageous in terms of cost.
[0059]
Further, according to the image display preprocessing device according to the present invention, the clock for storing the image data in the write data holding register group and the read data holding register group, and the clock for outputting the image data from the register group, Since both can use the same clock, there is no need to use different clock pulses corresponding to the difference in data rate that occurs before and after the bus width conversion, as seen in normal bus width conversion. There is an effect that it is not necessary to provide a device for generating a clock.
[Brief description of the drawings]
FIG. 1 is a block diagram of a PDP display device according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a first bus width converter.
FIG. 3 is a timing chart for explaining the operation of the first bus width conversion unit;
FIG. 4 is a circuit diagram showing a configuration of a second bus width converter.
FIG. 5 is a timing chart for explaining the operation of the second bus width conversion unit;
FIG. 6 is a block diagram illustrating a circuit of an image conversion unit.
7 is a waveform diagram for explaining the operation of the phase assurance circuit in FIG. 6; FIG.
FIG. 8 is a logic circuit diagram showing a specific example of a clock switching circuit.
FIG. 9 is a waveform diagram showing a clock switching operation of the clock switching circuit.
[Explanation of symbols]
10 Memory part
11 First bus width converter
12 frame memory
13 Second bus width converter
14 Memory controller
20 Image processing unit
30 Subfield converter
40 Subfield conversion table
50 Image converter
111, 112, 113, 131, 132, 133 registers
510,520 frame memory
530 writing circuit
540 readout circuit
550 frame memory switching control circuit
531 Write buffer memory
532 Write operation control circuit
533, 534 bus control circuit
535, 544 Phase assurance circuit
541 Input selection circuit
542 Read buffer
543 Read operation control circuit
551 Clock switching circuit
552, 553 Control signal switching circuit
601 Blanking detection circuit

Claims

A frame memory for storing input image data before converting it into a format suitable for image display;
A first bus width conversion circuit that converts a first bus width, which is a data bus width of the image data, into a second bus width, which is a bus width of the frame memory, and writes the converted data to the frame memory;
A second bus width conversion circuit which reads out the image data written in the frame memory and then restores and outputs the first bus width;
The first bus width conversion circuit, the second bus width conversion circuit, and a control circuit for outputting a control signal for controlling the operation timing of the frame memory ,
The first bus width conversion circuit includes a write data holding register group having a number of bits corresponding to the least common multiple of the first bus width and the second bus width,
The control circuit sequentially activates registers corresponding to the number of bits corresponding to the first bus width to the write data holding register group in synchronization with a clock and stores image data in the validated registers. A write data storage control circuit unit;
Writing from the write data holding register group sequentially activates a register having a bit number corresponding to the second bus width in synchronization with the clock, and outputs the image data stored therein from the validated register to the frame memory An image display preprocessing apparatus comprising: a data output control circuit unit .

The write data storage control circuit unit performs control for enabling the register of the first bus width at every clock,
The write data output control circuit unit performs control to provide a pause period during which one register is not enabled for one clock when all registers in the write data holding register group are enabled at one time. 2. The image display pre-processing apparatus according to claim 1, wherein

The second bus width conversion circuit includes a read data holding register group having a number of bits corresponding to the least common multiple of the first bus width and the second bus width,
The control circuit sequentially activates a register having the number of bits corresponding to the second bus width in synchronization with the clock for the read data holding register group, and the validated register has the same number of bits from the frame memory. A read data storage control circuit for performing control for storing image data;
Reading from the read data holding register group in which the registers having the number of bits corresponding to the first bus width are sequentially enabled in synchronization with the clock and the image data stored therein is output from the enabled registers. image display pretreatment apparatus according to claim 1 or 2, characterized in that it comprises a data output control circuit section.

The read data storage control circuit unit performs a control to provide a pause period during which one register is not activated during one clock when it is activated once for all the registers in the read data holding register group.
The image display preprocessing apparatus according to claim 3, wherein the read data output control circuit unit performs control for enabling the second bus width register at every clock.

The first bus width, a 24-bit, the image display preprocessing device according to any one of claims 1 to 4, characterized in that the second bus width is 32 bits.

The clock for storing image data in the write data holding register group and the read data holding register group and the clock for outputting image data from the register group are both the same clock. Item 6. The image display preprocessing device according to any one of Items 1 to 5 .

An image display device comprising a frame memory for storing input image data before converting it into a format suitable for image display,
A first bus width conversion circuit that converts the image data from the first bus width to the second bus width and writes the image data to the frame memory;
A second bus width conversion circuit which reads out the image data written in the frame memory with a second bus width and then restores and outputs the image data to the first bus width;
The first bus width conversion circuit, the second bus width conversion circuit, and a control circuit for outputting a control signal for controlling the operation timing of the frame memory ,
The first bus width conversion circuit includes a write data holding register group having a number of bits corresponding to the least common multiple of the first bus width and the second bus width,
The control circuit sequentially activates registers corresponding to the number of bits corresponding to the first bus width to the write data holding register group in synchronization with a clock and stores image data in the validated registers. A write data storage control circuit unit;
Writing from the write data holding register group sequentially activates a register having a bit number corresponding to the second bus width in synchronization with the clock, and outputs the image data stored therein from the validated register to the frame memory An image display device comprising: a data output control circuit unit .