JP3589789B2 - Driving method and driving circuit for liquid crystal display device - Google Patents

Description

【００１１】
この表で、１画面駆動とは、画面を連続した１スキャンで走査する駆動方法をいい、２画面駆動とは、画面の上側と下側とをそれぞれ独立した１スキャンで走査する駆動方法をいう。「入力＝２出力フレーム」とは、入力１フレームが出力２フレームに対応することをいうが、出力フレームで出力されるデータは、ＦＲＣ階調処理によって、２フレームで互いに異なるものとなる場合である。本明細書では、これを倍周波駆動ともいう。
【００１２】
一般論で言えば、線順次駆動法の１画面駆動では、メモリからの読み出しフレームの長さのｎ倍（ｎは自然数）にメモリへの書き込みフレームの長さを一致させる場合、ｎ画面分のメモリを用意すれば駆動できる。これは、メモリからデータを１回読み出した時点で直ちに次のデータをメモリに書き込む処理が可能なためである。特に、出力フレームと入力フレームとが一致する場合は、メモリからの読み出しと、メモリへの書き込みのスピードが一致するため、さらに１画面分のメモリを省略できる特別なケースになる。すなわち、出力フレームと入力フレームとが一致する場合はメモリが必要ない。この場合でも、入力フレームと出力フレームとが同期しない非同期型では１画面分のメモリが必要になる。
【００１３】
２画面駆動を行う場合は、１画面駆動の場合に比べて、上画面と下画面とで、位相を半周期ずらすことにより、１／２画面分の節約が可能になる。特に、入力１フレームが出力２フレームに対応する場合は、メモリからの読み出しと、メモリへの書き込みのスピードが一致するため、さらに１画面分のメモリを省略できる特別なケースであり、１／２画面分のメモリがあればよい。
一方、複数ライン同時選択法においては、フレーム内でそれぞれの画素のデータは何度か（Ｌ＝４では４回、Ｌ＝７では８回）用いられるため、メモリからデータを１回読み出した時点で直ちに次のデータをメモリに書き込む処理が事実上できない。従って、メモリのリードとライトを厳密に管理するためにデータを保持する必要があり、従来駆動法に対してメモリの必要量が多くなる。
【００１４】
複数ライン同時選択法において、駆動に必要なメモリの量は一般的には以下のようになる。１画面駆動の場合は、メモリからの読み出しフレームの長さのｎ倍（ｎは自然数）にメモリへの書き込みフレームの長さを一致させる場合、入力用と出力用にそれぞれｎ画面用意すれば、駆動が可能である。すなわち、この場合、２ｎ画面分のメモリが必要である。
２画面駆動の場合は、読み出したメモリから順次書き込むようにすれば、ｎが奇数のときは、（ｎ−１）／２画面分のメモリが節約でき、ｎが偶数の場合は、ｎ／２画面分のメモリが節約できる。さらに、上画面と下画面とで、位相を１８０度ずらせば、ｎが奇数のときは、（ｎ＋１）／４画面分のメモリが節約でき、ｎが偶数の場合は、ｎ／４画面分のメモリが節約できる。結局、従来法で必要なメモリの量は、ｎが奇数のときは、（５ｎ＋１）／４画面分のメモリであり、ｎが偶数の場合は、５ｎ／４画面分のメモリである。
【００１５】
従って、入力フレームと出力フレームとが同期する場合で、以下の表に示す大きさのメモリが必要になる。すなわち、線順次法にくらべ多くのメモリが必要となり、複雑なメモリコントロールと回路コストの上昇が避けられない。入力フレームと出力フレームとが同期しない場合は、さらに多くのメモリが必要である。
【００１６】
【表２】

【００１７】
特に現在、最も多くのパーソナルコンピュータなどの情報機器に用いられている２画面駆動方式の倍周波駆動においては、従来の線順次法では０．５画面分のメモリで駆動できるのに対し、複数ライン同時選択法では２．５画面分のメモリが必要である。５倍ものメモリを必要とすることは複数ライン同時選択法の実用化上で大きな問題である。具体的には、ＶＧＡカラー（６４０×４８０×ＲＧＢ）、ＳＶＧＡカラー（８００×６００×ＲＧＢ）、ＸＧＡカラー（１０２４×７６８×ＲＧＢ）において、それぞれ、必要なメモリの大きさは、以下の表のようになり、複数ライン同時選択法が従来に比べてきわめて大容量のメモリを必要とすることがわかる。
【００１８】
【表３】

【００１９】
図１９は本出願の出願人が特開平６−３４８２３７号公報において提案している液晶表示装置の駆動回路２００の構成を示すブロック図である。この構成は、特開平６−３４８２３７号公報に開示された中でもメモリの容量をできるだけ減らそうとするために採用された構成である。この回路は、制御回路１５０の制御のもと、以下のように動作する。
【００２０】
図１９に示すように、階調情報をもったＲ，Ｇ，Ｂそれぞれの画像データは、フレーム変調回路１１０に入力する。フレーム変調回路１１０は、入力した画像データを各表示サイクルごとにオン／オフ１ビットのデータに変換して直並列変換器１２０に出力する。シフトレジスタ等で構成された直並列変換器１２０は、フレーム変調回路１１０からのシリアルデータを所定のビット幅のパラレルデータに変換する。ＶＲＡＭによるメモリ１３０は、１フレーム分の画像データを保存する。メモリ１３０には、ＲＧＢのデータをひとまとめにして、一つの列電極に対応した同時選択されるＬ本の行電極上の各データが、連続したＬ個のドレスに設定されるように格納される。従って、メモリ１３０から順次アクセスモードで読み出しを行えば、そのまま列ドライバ８０に印加される電圧に対応したデータが出力される。メモリ１３０内のデータは、データ入力のタイミングに同期してフォーマットコンバータ１９０に出力される。
【００２１】
フォーマットコンバータ１９０は、データフォーマットを整理する回路であり、縦横変換処理等を行う。フォーマットコンバータ１９０の出力は、列電圧信号発生器１８０に送られる。列電圧信号発生器１８０は、行選択パターン発生器７からの行選択パターンとフォーマットコンバータ１９０の出力とから列電極に印加されるべき電圧値を生成し、それらを列ドライバ８０に出力する。行選択パターン発生器７からの行選択パターンは、行ドライバ９０にも供給される。列ドライバ８０および行ドライバ９０は、入力した信号に応じて、液晶表示パネル４０の列電極および行電極を駆動する。ドライバコントロール回路６０は、列ドライバ８０および行ドライバ９０の駆動タイミングを制御する。
【００２２】
【発明が解決しようとする課題】
図１９に示された従来の液晶表示装置の駆動回路は、メモリ１３０にデータを格納する前にフレーム変調を行っているので比較的簡素な回路構成で実現されているが、それでも、メモリ１３０としてはリードメモリとライトメモリの２画面分が必要である。
また、メモリ１３０として用いられるＶＲＡＭは比較的高価であり、駆動回路が安価に構成できない。さらに、高速なメモリアクセスが必要なため、消費電力や放射ノイズが比較的大きいという問題もある。
【００２３】
従って、本発明は、メモリとしてＤＲＡＭを使用しつつ実質的に高いフレーム周波数でメモリからデータを読み出せ、安価に構成できる液晶表示装置の駆動回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の態様１は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動方法であって、表示データをいったんメモリに読み込み、メモリからデ−タを複数回読み出してデータにもとづく演算によりデータ電極に印加すべき信号を生成する際に、画面を同時選択される走査線の数の自然数倍の走査線を含む複数の画面ブロックに分けるとともにメモリを該画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックに分けて、メモリへの書き込みフレームと、読み出しフレームとを同期させ、一つのメモリブロックから所定の回数の読み出しが行われた後にメモリブロックに新しい表示データを書き込むことを特徴とする液晶表示装置の駆動方法を提供する。（但し、一つのフレームメモリを用いて、同時選択される複数の行に対応する複数の表示データを、バッファを介してフレームメモリに同時に書き込む場合を除く）。
【００２５】
また、本発明の態様２は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路であって、同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段とを備えたことを特徴とする液晶表示装置の駆動回路を提供する（但し、一つのフレームメモリを用いて、同時選択される複数の行に対応する複数の表示データを、バッファを介してフレームメモリに同時に書き込む場合を除く）。
【００２６】
さらに、本発明の態様３は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段とを備え、シングルスキャンを行うタイミング制御手段は、メモリへの読み出しフレームの長さのｎ倍（ｎは自然数）に書き込みフレームの長さを一致させる制御を行い、メモリの有するメモリブロックの数は、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量を満足する数よりも１ブロック以上多いことを特徴とする液晶表示装置の駆動回路を提供する。
本発明の態様４は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段とを備え、デュアルスキャンを行うタイミング制御手段は、メモリへの読み出しフレームの長さのｎ倍（ｎは自然数）に書き込みフレームの長さを一致させる制御を行い、メモリの有するメモリブロックの数は、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量を満足する数よりも２ブロック以上多いことを特徴とする液晶表示装置の駆動回路を提供する。
本発明の態様５は、タイミング制御手段は、メモリへの読み出しフレームの長さの２倍に書き込みフレームの長さを一致させる制御を行い、メモリは３領域を有し、各領域は液晶表示素子の片側における領域の数よりも多いブロックを有する態様４の液晶表示装置の駆動回路を提供する。
本発明の態様６は、メモリの各領域のうちの一領域に液晶表示素子の上側または下側に表示される画像データを格納し、他の各領域のうちの一方に液晶表示素子の上側に表示される画像データを格納し、他の各領域のうちの他方に液晶表示素子の下側に表示される画像データを格納する制御を行う態様５の液晶表示装置の駆動回路を提供する。
本発明の態様７は、タイミング制御手段は、メモリへの読み出しフレームの長さの２倍に書き込みフレームの長さを一致させる制御を行い、メモリは２領域を有し、メモリの一方の領域は液晶表示素子の片側における領域の数よりも一つ多い数のブロックを含み、メモリの他方の領域は液晶表示素子の片側における領域数の２倍よりも一つ多い数のブロックを含む態様４の液晶表示装置の駆動回路を提供する。
本発明の態様８は、メモリ管理手段は、メモリの各領域のうちの一方の領域に各表示フレームのうちの奇数フレームの画像データを格納し、他方の領域に各表示フレームのうちの偶数フレームの画像データを格納する制御を行う態様７の液晶表示装置の駆動回路を提供する。
本発明の態様９は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段とを備え、タイミング制御手段は、入力画像データに同期したクロック信号を用いて、メモリへのデータの書き込み、メモリからのデータの読み出し、および電極駆動手段のタイミング制御の同期をとることを特徴とする液晶表示装置の駆動回路を提供する。
本発明の態様１０は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段とを備え、タイミング制御手段は、行電極駆動期間を定めるための値を生成する演算回路を備え、入力画像データに同期したクロック信号を計数して計数値が値になったら行電極駆動期間に達したと判定することを特徴とする液晶表示装置の駆動回路を提供する。
本発明の態様１１は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段とを備え、タイミング制御手段は、垂直同期信号入力後、所定の期間が経過したときをタイミング制御の基準点とすることを特徴とする液晶表示装置の駆動回路を提供する。
本発明の態様１２は、タイミング制御手段は、垂直同期信号入力後、１フレーム内の全水平同期信号のうちの中間にある水平同期信号の入力時点をタイミング制御の基準点とする態様３〜１１のいずれかの液晶表示装置の駆動回路を提供する。
本発明の態様１３は、タイミング制御手段は、入力画像データに同期したクロック信号を用いて、メモリへのデータの書き込み、前記メモリからのデータの読み出し、および電極駆動手段のタイミング制御の同期をとる態様３〜８のいずれかの液晶表示装置の駆動回路を提供する。
本発明の態様１４は、タイミング制御手段は、行電極駆動期間を定めるための値を生成する演算回路を備え、入力画像データに同期したクロック信号を計数して計数値が前記値 になったら行電極駆動期間に達したと判定する態様３〜９のいずれかの液晶表示装置の駆動回路を提供する。
本発明の態様１５は、タイミング制御手段は、垂直同期信号入力後、所定の期間が経過したときをタイミング制御の基準点とする態様３〜９のいずれかの液晶表示装置の駆動回路を提供する。
【００２７】
【発明の実施の形態】
本発明は、複数ライン同時選択法を実現するメモリ構成において、画質を低下させることなく、メモリを含む回路構成を簡易化し、低コストで高画質を達成する手法を提供するものである。
複数ライン同時選択法おいては、表示フレーム内において同一データを複数回用いることが特徴であり、このため、先述したように大容量のメモリを必要とする。
【００２８】
すなわち、複数ライン同時選択法においては、あるデータをメモリに書き込んでからそのデータが最後に使われるまでの期間は必ず同一データを保持する必要がある。これが達成されないと、液晶に印加される電圧の実効値が不正確になり正しい表示ができない。このため、必要な期間、データを保持する必要が生ずる。
もちろん、最後にそのデータが読み出された後は、そのメモリアドレスは、新たなデータを書き込むことが可能となる。この、最後の読み出しから次の書き込みまでの期間を短縮することができれば、メモリ容量の低減につながる。
【００２９】
しかしながら、複数ライン同時選択法においては、メモリのリード（すなわち、画面のスキャン）のスピードがメモリのライト（すなわち、画像信号の入力）よりも速いことがメモリ管理を複雑にする。すなわち、厳密に、どのアドレスが書き込み可能状態になっているかを把握し、そこに次のデータを書き込み、どのアドレスにそのデータが保持されているかを記録しなければならず、このために、複雑な制御回路が必要になる。このような複雑な制御は、回路規模の増大と消費電力の増大をもたらし、実用的観点から採用できるものではない。
【００３０】
本発明においては、このような観点から、画面並びにメモリ空間を適当なサイズに分割し（画面ブロック、メモリブロックの生成）、画面とメモリ空間を適宜対応させることにより、簡易なアドレス制御方式、メモリサイズの抑制を同時に達成する。
【００３１】
まず、画面並びにメモリ空間を、走査ラインＬ×ｎ本（Ｌは同時選択数、ｎは整数）分の画像情報サイズを含むように分割して画面ブロックおよびメモリブロックを生成する。
ここで、ブロックの基本単位を、Ｌ×ｎとした理由は以下の通りである。複数ライン同時選択法においては、表示素子に送られる信号はＬ本の走査ライン上のデータを、直交行列により演算して求めるため、Ｌライン単位のデータが同時に必要になる。このため、Ｌラインの中で随時データが書き換えられると、演算ができない。本発明では、Ｌ×ｎラインのサイズを単位とすることにより、Ｌラインごとのデータを管理することが自動的に可能となり、データ管理の煩雑性を回避することができる。
【００３２】
ｎが１の場合、最も、メモリサイズを小さくすることができる。先の倍周波２画面駆動の例においては、ほぼ１．５画面分のメモリが必要とされるだけとなり、約１画面分のメモリサイズが低減できるのである。実際には、書き込みと読み出しを完全に独立にするために、Ｌ×ｎのサイズのメモリブロックをさらに付加して、リード／ライトを完全に分離することが、いかなる信号にも対応できて望ましい。メモリブロックは、１画面駆動では、最低１ブロック、２画面駆動では、最低２ブロック付加することにより、リード／ライトを完全に分離することができる。
一般に、ｎが小さいほど必要なメモリ容量は小さくなるが、アドレッシングは複雑化する。スキャン回数との関係で、最も簡単に、アドレスする例を以下に示す。
【００３３】
複数ライン同時選択法においては、同一のデータを用いてスキャンする回数は、Ｍ＝２^s （Ｓは整数であり、ＭはＬ以上となる最低のＭ）である。従って、同一データを用いるスキャンの回数と、メモリ並びに画面の分割を対応させることにより非常に簡便にメモリ並びにデータの管理をすることができる。まず、画面（２画面駆動の場合は上画面、下画面を別々に考える）を、Ｍ個のブロックに分ける。メモリ空間においては、Ｍ＋１のメモリブロックを設ける。
【００３４】
メモリの読み書きのタイミングは、以下のようになる。あるデータスキャンの期間において、Ｍ個のメモリブロックはＭＬＳ法に必要なデータの読み出しブロックとなっており、残りの一つのブロックが新しいデータの書き込みブロックとなっている。次のスキャンの期間においては、すでにＭ回のデータ読み出しが終了したブロックを書き込みブロックに解放し、先の書き込みブロックを読み出し始める。このようにして、スキャンと、書き込み／読み出しのブロック切り替えを対応させることにより、非常に簡単にメモリとデータを管理することができ、かつ、従来の方式に比べてメモリサイズを低減することができる。
なお、Ｍ個への分割は必須ではなく、Ｍ×ｍ（ｍは整数）個に画面を分割すれば、メモリ管理を簡易化できる。
【００３５】
具体例として、Ｌ＝４（すなわちＭ＝４）で、倍周波２画面駆動の場合を説明する。画面を上画面、下画面とも４画面分割すると、必要なメモリサイズは、書き込み直後のＦＲＣフレーム用に、１／２×５／４＝０．６２５画面分、その次のＦＲＣフレーム用に５／４＝１．２５画面分で、計１．８７５画面分である。このように、小さいメモリサイズで、非常に簡単にＭＬＳ用のデータ管理が可能となる。
【００３６】
本発明を直感的に説明すると、本発明では、画面およびメモリをブロック分けして、メモリの必要量を、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ量に近づけることを可能にしている。ただし、本発明では、リードとライトのタイミングを分離するために、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ量よりは多くのメモリが必要である。具体的には、１画面駆動の場合には、メモリブロックの数は、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量を満足する数よりも１ブロック以上多くする。また、２画面駆動の場合には、メモリブロックの数は、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量を満足する数よりも２ブロック以上多くする。
【００３７】
メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量は、具体的には以下のようになる。メモリへの読み出しフレームの長さのｎ倍（ｎは自然数）に書き込みフレームの長さを一致させる場合、１画面駆動の場合には、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容することによって、ｎ画面分のメモリの節約が可能になる。従って、結局ｎ画面分のメモリが必要になる。
【００３８】
２画面駆動の場合は、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容することによって、ｎ／２画面分のメモリの節約が可能になる。従って、ｎが奇数の場合は、最終的には、（３ｎ＋１）／４画面分のメモリが必要であり、ｎが偶数の場合は、最終的には、３ｎ／４画面分のメモリが必要である。
本発明では、上記の量のメモリに対して、１ないし２ブロック分以上に相当するメモリを付加して、メモリを管理する。
【００３９】
画像品位向上の観点では、画像とメモリ分割の及ぼす影響を極力小さくすることが好ましい。つまり、画面を分割すると、スキャン時にデータの不連続性を生ずるおそれがあり、この点では、画像分割は表示品位の低下をもたらす危険性がある。我々は、このような観点で各種表示を検討した結果、本発明における望ましい方式として、ＦＲＣを用いる際の空間変調のサイズと分割サイズを最適化する手法を見いだした。具体的には、分割された画面に含まれる走査ライン数を、空間変調のサイズに含まれる走査ラインの本数の倍数とすることで、この表示品位低下の危険性をほとんど完全に回避できる。このようにすると、一つの画面ブロックがフレーム変調の第１フレーム表示、他の画面ブロックがフレーム変調の第２フレーム表示となった状態で、空間変調を施したＦＲＣのドットパターンを崩すことなく表示をすることができる。すなわち、画面分割が空間変調ＦＲＣに悪影響を及ぼさない。
【００４０】
一般の入力画像のフレームにおいて、データ信号は連続してくるのではなく、ある一定のインターバルをもって、入力される。このため、同期信号（水平同期、垂直同期）が用いられるが、その、フレーム内でのタイミングは一意的には決まらず、メーカーや機種により多くのバリエーションが存在する。このような、入力信号のフレキシビリティに対応するには、メモリ分割方式に、その変動を許容させる要素を盛り込むことが好ましい。
【００４１】
このような、任意のディスプレイコントローラに対応するには、分割したメモリブロックのサイズを実際の画面サイズ／分割数より大きくすることが好ましい一つの手段である。たとえば、ＶＧＡ（４８０ライン）の２画面駆動（従って、上下画面は２４０本）でＬ＝４の複数ライン同時選択駆動において、上下それぞれ４分割して画面をブロック分けする場合、単純には、２４０／４＝６０ラインが単位となるが、これを、７２ラインを単位とし、画面を、２４、７２、７２、７２と異なるサイズに分割する。このように、異なるサイズに分割し、その最大サイズにメモリブロックサイズを設定することにより、入力信号の任意性を極力許容することができる。この例においては、入力フレーム中に、その期間の１０％程度の休止期間（データのこない期間）が存在しても、メモリブロックの複雑なコントロールなしに、データの書き込み／読み出しが可能となる。
【００４２】
同様な方式として、メモリブロックの数を多くすることも好ましい。たとえば、１画面駆動では、最低２ブロック、２画面駆動では、最低３ブロックを付加する。
【００４３】
これまでの例では、階調方式としてＦＲＣを用いた例を示したが、階調方式として振幅変調（ＡＭ）を用いた場合も同様に考えることができる。ただし、ＡＭ方式では、一つのデータ信号を二つのデータに分割して振幅変調による階調を達成する。すなわち、一つの階調データに対し、二つのデータ信号を液晶に送ることになる。このため、入力されたデータは、Ｍ×２回のスキャンの間書き換えないので、ＦＲＣのみの場合とは必要なメモリサイズが異なる。
たとえば、Ｌ＝４の複数ライン同時選択法で駆動する場合において、倍周波で１入力フレームを２フレームのＦＲＣ出力に変換して表示する場合と比較する。１入力フレームに対して、２出力フレームで表示が完結する点はいずれも同じである。
【００４４】
ＦＲＣで階調表示する場合は、１入力信号により２フレーム分のＦＲＣデータを作り、それぞれを１表示フレーム内で表示することとなる。最初のＦＲＣフレームのデータは、書き込み後の４回のスキャンの間に用いられるので、４回のスキャン期間の保持でよいが、次のフレームのＦＲＣデータは、その後の４回のスキャンに用いられるので、８回のスキャン期間の保持が必要である。
一方、ＡＭで階調表示する場合は、８回のスキャンで階調表示が完結するので、１出力フレーム分のデータを８スキャン期間保持するメモリ構成が必要となるのである。
すなわち、階調方式の差異は、結果として、必要なメモリサイズには影響するが、本発明の本質である、メモリサイズの低減と、制御回路の簡易化の原理に関しては同一である。
【００４５】
以下の表に、従来の複数ライン同時選択法に対応する回路構成と、本発明における回路構成で必要なメモリサイズを記す。
ここで、αはメモリの分割方式に依存するがわずかな量である。
【００４６】
【表４】

【００４７】
以上のように、本発明では、表示品位を低下させることなく回路構成、メモリサイズを簡易化でき、複数同時選択法の実用的観点での大きな課題であった回路構成に非常に大きな実用化の道を開くことができる。我々は、本発明にもとづいて、メモリを内蔵した２６万色対応ＳＶＧＡコントローラを開発し、単純マトリクス（ＳＴＮ）でＴＦＴとほぼ同等の性能（ＣＲ＝５０：１、応答＝６０ｍｓ（平均））を得ることができ、従来のＳＴＮに対するコストアップもわずかであった。
【００４８】
以下、本発明の具体的な実施の形態を説明する。
実施の形態１．
図１は、本発明の第１の実施の形態による液晶表示装置の駆動回路の構成を示すブロック図である。ここでは、表示サイズが６４０×４８０画素のいわゆるＶＧＡパネルをデュアルスキャンで駆動する場合を例にとる。従って、液晶表示パネルは、表示制御に関して上下２分割されている。すなわち、二つの６４０×２４０画素の部分が独立して駆動される。また、ここでは、４ライン同時選択を例にとる。この駆動回路には、Ｒ，Ｇ，Ｂそれぞれ６ビットの入力画像データ、入力画像データに同期したＶＧＡクロック信号（ＶＧＡ＿ＣＬＫ）、入力画像データの有効期間を示すＶＧＡイネーブル信号（ＶＧＡ＿ＥＮ）、垂直同期信号（Ｖ＿ＳＹＮＣ）、水平同期信号（Ｈ＿ＳＹＮＣ）等の信号が入力される。
【００４９】
図１に示すように、１画素が６ビットで構成される１フレームの入力画像データは、１画素分ずつフレーム変調／ディザ回路１に入力する。実際には、Ｒ，Ｇ，Ｂそれぞれ１画素分ずつ入力している。そして、フレーム変調／ディザ回路１は、所定の階調制御操作にもとづいて、１フレームの入力画像データの入力に対して各画素が１ビットで構成される２フレームの表示データを出力する。従って、Ｒ，Ｇ，Ｂ各１画素のデータが入力されると、Ｒ，Ｇ，Ｂ各１ビットのデータＲ１，Ｇ１，Ｂ１と、他のＲ，Ｇ，Ｂ各１ビットのデータＲ２，Ｇ２，Ｂ２とを出力する。各データは、書き込み用ＦＩＦＯ２に一時格納される。書き込み用ＦＩＦＯ２内のデータは、メモリ管理部４の指示に従って、ＤＲＡＭ３の所定のアドレスに書き込まれる。
【００５０】
ＤＲＡＭ３に格納されたデータは、メモリ管理部４の指示に従って、読み出し用ＦＩＦＯ５に転送される。読み出し用ＦＩＦＯ５は、縦横変換を実現するとともに、上側の液晶表示パネルのための４行１列の各Ｒ，Ｇ，Ｂデータと、下側の液晶表示パネルのための４行１列の各Ｒ，Ｇ，Ｂデータとを順次列電圧信号発生器６に出力する。行選択パターン発生器７は、行選択パターンを出力する。ここでは、４行同時選択を例にとっているので、４行×Ｋ列の選択行列に対応したパターンを出力する。列電圧信号発生器６は、ＦＩＦＯ５から入力された各データと行選択パターンとの間で所定の演算を行って各列電極に与えられる電圧を算出し、電圧値に対応した値を、液晶表示パネル側に設けられている列ドライバ（図示せず）に出力する。なお、ここでは、列ドライバに出力される値は、３ビットで表現されている。
【００５１】
行選択パターン発生器７からの行選択パターンは、行電圧信号発生器８にも供給される。行電圧信号発生器８は、列電極に印加されるデータとの同期をとって、４行分の選択パターンに応じた電圧値を示す値を、順次液晶表示パネル側に設けられている行ドライバ（図示せず）に出力する。
【００５２】
タイミング制御部９は、フレーム変調／ディザ回路１、書き込み用ＦＩＦＯ２、メモリ管理部４、読み出し用ＦＩＦＯ５、列電圧信号発生器６、行選択パターン発生器７および行電圧信号発生器８にタイミング信号を与える。タイミング制御部９における演算回路は、Ｖ＿ＳＹＮＣとＶＧＡ＿ＣＬＫを用いて後述するｘ，ｙを決定する。
なお、書き込み用ＦＩＦＯ２、ＤＲＡＭ３、読み出し用ＦＩＦＯ５間に設けられているデータバス１１の幅は１２０ビットであり、４０ビット×（Ｒ，Ｇ，Ｂ３画素分）のデータを１アクセスで転送する。
【００５３】
図２は、画像を入力する入力フレーム、フレーム変調／ディザ回路１から出力される表示フレーム、ＤＲＡＭ３からのスキャン、およびサブグループの関係を示すタイミング図である。なお、図２（ｂ）には２表示フレームが順次出力されるように表現されているが、実際には、１入力フレーム期間において、二つの表示フレームが並行してフレーム変調／ディザ回路１から出力される。
【００５４】
図３および図４は、データ入出力タイミングを示すタイミング図である。図３（ａ）〜（ｃ）に示すように、１フレームの入力画像データが入力される場合に、４８０クロックのＶＧＡ＿ＥＮが入力する。一つのＶＧＡ＿ＥＮの有意な期間内には、６４０クロック分のＶＧＡ＿ＣＬＫが入力する。ＶＧＡ＿ＣＬＫは、入力画像データに同期している。タイミング制御部９は、Ｖ＿ＳＹＮＣの入力に応じて、フレーム変調／ディザ回路１および書き込み用ＦＩＦＯ２を動作可能状態にする。フレーム変調／ディザ回路１は、動作可能状態において、ＶＧＡ＿ＣＬＫに従って、画像データを取り込む。そして、６ビットで構成される１画素（Ｒ，Ｇ，Ｂ各画素からなる）を入力すると所定の演算を行って、それぞれ１ビットからなる２画素（それぞれ画素はＲ，Ｇ，Ｂ各画素からなる）のデータを発生し、それらを書き込み用ＦＩＦＯ２に出力する。以下、フレーム変調／ディザ回路１で生成された一方の画素データで構成される１フレームを第１の表示フレーム、他方の画素データで構成される１フレームを第２の表示フレームと呼ぶ。
【００５５】
図５は書き込み用ＦＩＦＯ２の構成を説明するための説明図である。図に示すように、書き込み用ＦＩＦＯ２は、第１の表示フレームの画素データを順次格納する４０ビット×３のシフトレジスタ２１、同サイズのラッチ回路２２、第２の表示フレームの画素データを順次格納する４０ビット×３のシフトレジスタ２４、同サイズのラッチ回路２３で構成されている。書き込み用ＦＩＦＯ２への第１の表示フレームの４０画素データおよび第２の表示フレームの４０画素データの入力が完了した時点で、シフトレジスタ２１，２４内のデータは、ラッチ回路２２，２３にラッチされる。メモリ管理部４は、ラッチ回路２２，２３の内容を順次バス１１に出力させ、それらをＤＲＡＭ３に書き込む制御を行う。
【００５６】
一つの入力フレームから生成された二つの表示フレームがＤＲＡＭ３に書き込まれている間に、ＤＲＡＭ３の他の領域からの読み出し制御が実行される。その領域には、現在書き込みが行われているデータのもとになった入力フレームの一つ前の入力フレームから生成されたデータが格納されている。図４に示すように、１入力フレームに対応して２表示フレームが生成されている（図４（ｄ）参照）。また、同時選択数が４であるから各表示フレームについて４回の読み出し制御がなされる必要がある（図４（ｅ）参照）。読み出されるフレームのそれぞれを、ここでは、スキャンと呼ぶ。
【００５７】
ＤＲＡＭ３からの読み出しに際して、液晶表示素子の上半分（上側）を構成する２４０ラインにおけるデータと下半分（下側）を構成する２４０ラインにおけるデータとは、独立に読み出される。同時選択数は４であるから、２４０ラインを、６０のサブグループに分割して考えることができる（図４（ｆ）参照）。すわなち、１スキャンの読み出しは、６０サブグループの読み出しに相当する。１サブグループは、上側の４ラインのデータおよび下側の４ラインのデータの読み出しに相当する。読み出しに際して、１サブグループ分のダミー読み出しをかける。このようにすると、列電極における印加電圧に連続性が生ずることが期待され、表示むらの低減効果が期待される。従って、実は、１スキャンは、６１サブグループで構成される。
【００５８】
１サブグループが構成する期間内に、上側の４ラインのデータおよび下側の４ラインのデータがＤＲＡＭ３から読み出され、読み出し用ＦＩＦＯ５に供給される。図１に示すように、読み出し用ＦＩＦＯ５は、上側における奇数列のデータと偶数列のデータとを同時に出力する。下側についても同様である。すなわち、上側における６４０列×２４０行の各データのうちの２列の同時選択される４行に対応した２（列）×４画素データ（各画素データは、Ｒ，Ｇ，Ｂの各画素データを含む）と、下側における６４０列×２４０行の各データのうちの２列の同時選択される４行に対応した２（列）×４画素データ（各画素データは、Ｒ，Ｇ，Ｂの各画素データを含む）とが同時に出力される。図１において、例えば、上側の偶数列の画素データは、Ｒ＿ＵＥ，Ｇ＿ＵＥ，Ｂ＿ＵＥと表現されている。よって、図４（ｇ）に示すように、１サブグループが構成する期間内に、読み出し用ＦＩＦＯ５から列電圧信号発生器６に対して、３２０回のデータ転送が実行される。
【００５９】
以上の、ＤＲＡＭ３から列電圧信号発生器６への２表示フレーム分のデータの読み出しおよび転送の制御は、ＤＲＡＭ３にオーバフローが生じないように、１入力フレームが入力されている期間内に完了しなければならない。また、所定のタイミング制御下で実行されなければならない。そのような制御は、タイミング信号を生成するタイミング制御部９およびメモリ制御部４で実行される。
【００６０】
図６は、ＤＲＡＭ３のメモリ空間構成を示す説明図である。図に示すように、ＤＲＡＭ３内の領域は、三つのバンク３１，３２，３３に分けられ、各バンク３１，３２，３３は、五つのブロックに分けられる。ＶＧＡ方式の場合には、１ブロックは、７２×６４０×３（ＲＧＢ）＝１３８，２４０ビットで構成される。従って、ＤＲＡＭ３に求められる容量は、３×５×１３８，２４０＝２，０７３，６００ビットである。
【００６１】
図７は、１ブロックにおけるデータ格納方法を説明するための説明図である。図７（ａ）に示すように、４０×３＝１２０ビット単位のデータが、０〜６３のカラムアドレスおよび０〜１７のローアドレスで指定される領域に設定される。従って、１ブロック内のデータは、図７（ｂ）に示すように、７２ライン分のデータに相当する。
【００６２】
図８は、液晶表示パネルにおける表示領域を示す説明図である。図に示すように、液晶表示パネルの上側は、Ａ，Ｂ，Ｃ，Ｄの４領域に分けて制御される。また、下側は、Ｅ，Ｆ，Ｇ，Ｈの４領域に分けて制御される。なお、上側のＡ領域は２４ラインで構成され、その他の領域は７２ラインで構成される。下側のＨ領域は２４ラインで構成され、その他の領域は７２ラインで構成される。
【００６３】
次に動作について説明する。
図９は、ＤＲＡＭ３へのデータ書き込み方法を示す説明図である。図９において、例えば、Ａ１は、第１の表示フレームにおける液晶表示パネルの上側のＡ領域に表示されるべき各データを示す。また、例えば、Ｕ１は、液晶表示パネルの上側に表示されるべき第１の表示フレームを示し、Ｌ１は、液晶表示パネルの下側に表示されるべき第１の表示フレームを示す。図９に示すように、＃１バンク３１には液晶表示パネルの上側に表示されるべき表示フレームが格納され、＃３バンク３２には液晶表示パネルの下側に表示されるべき表示フレームが格納される。＃２バンク３３には液晶表示パネルの上側または下側に表示されるべき表示フレームが格納される。
【００６４】
パーソナルコンピュータ等からの画像データは、線順次にフレーム変調／ディザ回路１に入力する。フレーム変調／ディザ回路１は、第１の表示フレームおよび第２の表示フレームを構成する各データを出力する。第１の表示フレームのデータは書き込み用ＦＩＦＯ２のシフトレジスタ２１に入力し、第２の表示フレームのデータは書き込み用ＦＩＦＯ２のシフトレジスタ２４に入力する。書き込み用ＦＩＦＯ２のラッチ回路２２，２３にデータが設定されると、メモリ管理部４は、書き込み用ＦＩＦＯ２からデータをバス１１に順次出力させる。フレーム変調／ディザ回路１は、図９（ａ），（ｂ）に示すように、入力フレームの１周期間に、２表示フレームのデータを並行して出力する。前半の期間では、第１の表示フレームおよび第２の表示フレームにおける液晶表示パネルの上側に表示されるべき画像データが出力される。
【００６５】
図９（ｃ）〜（ｅ）に示すように、メモリ管理部４は、例えば、第１の表示フレームの最初の２４ライン分のデータ（第１の表示フレームのＡ領域に対応したデータ＝Ａ１）がＤＲＡＭ３における＃２バンク３２のブロック＃２に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの最初の２４ライン分のデータ（第２の表示フレームのＡ領域に対応したデータ＝Ａ２）がＤＲＡＭ３における＃１バンク３１のブロック＃１に設定されるように書き込みアドレスの制御を行う。図７に示すように、メモリ管理部４は、各ブロックにおいて、ローアドレス“０”のカラムアドレス“０”〜“６３”に、それぞれ１０画素分のデータを順次格納する。そして、カラムアドレス“６３”にデータを設定すると、次のそれぞれ１０画素分のデータをローアドレス“１”の各領域に設定する。
【００６６】
次に、メモリ管理部４は、第１の表示フレームの次の７２ライン分のデータ（第１の表示フレームのＢ領域に対応したデータ＝Ｂ１）がＤＲＡＭ３における＃２バンク３２のブロック＃３に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの次の７２ライン分のデータ（第２の表示フレームのＢ領域に対応したデータ＝Ｂ２）がＤＲＡＭ３における＃１バンク３１のブロック＃２に設定されるように書き込みアドレスの制御を行う。
【００６７】
次いで、メモリ管理部４は、第１の表示フレームの次の７２ライン分のデータ（第１の表示フレームのＣ領域に対応したデータ＝Ｃ１）がＤＲＡＭ３における＃２バンク３２のブロック＃４に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの次の７２ライン分のデータ（第２の表示フレームのＣ領域に対応したデータ＝Ｃ２）がＤＲＡＭ３における＃１バンク３１のブロック＃３に設定されるように書き込みアドレスの制御を行う。
【００６８】
続いて、メモリ管理部４は、第１の表示フレームの次の７２ライン分のデータ（第１の表示フレームのＤ領域に対応したデータ＝Ｄ１）がＤＲＡＭ３における＃２バンク３２のブロック＃５に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの次の７２ライン分のデータ（第２の表示フレームのＤ領域に対応したデータ＝Ｄ２）がＤＲＡＭ３における＃１バンク３１のブロック＃４に設定されるように書き込みアドレスの制御を行う。
以上のようにして、１表示フレームがＤＲＡＭ３の所定の領域に格納されたことになる。
【００６９】
以上のようなメモリ書き込み動作と並行してメモリ読み出し動作が行われている。もちろん、厳密には、メモリ読み出し動作は、書き込み用ＦＩＦＯ２からＤＲＡＭ３へのデータ書き込みが行われていない期間、すなわち、フレーム変調／ディザ回路１からのデータが書き込み用ＦＩＦＯ２におけるシフトレジスタ２１，２４を通過している期間において実行される。
【００７０】
図１０は、ＤＲＡＭ３の各ブロックへのデータ書き込みの様子をデータ読み出しの様子とともに示す説明図である。図１０において、網点が施されたブロックからデータ読み出しがなされ、＊が付されたブロックに対してデータ書き込みがなされている。例えば、第１の入力フレーム期間における第１〜第４のスキャン期間において、上述したように、＃２バンク３２には第１の表示フレームの上側の画像データ（Ａ１，Ｂ１，Ｃ１，Ｄ１）が順次書き込まれ、＃１バンク３１には第２の表示フレームの上側の画像データ（Ａ２，Ｂ２，Ｃ２，Ｄ２）が順次データが書き込まれている。
【００７１】
そして、その期間において、メモリ管理部４は、書き込み対象ではないブロックから、既に設定されているデータを読み出す制御を行う。読み出されたデータは、読み出し用ＦＩＦＯ５に供給される。図１０（ｃ）〜（ｅ）に示されるように、１スキャン期間において、液晶パネルの上側の４領域に表示されるデータが設定されている４ブロックと、下側の４領域に表示されるデータが設定されている４ブロックとの計８ブロックからデータが読み出される。従って、４スキャン期間＝１表示フレーム期間において、各領域に表示されるデータが設定されている各ブロックから、４回のデータ読み出しが実行される。
【００７２】
読み出し用ＦＩＦＯ５は、液晶表示パネルの上側の偶数列、上側の奇数列、下側の偶数列、および下側の奇数列のそれぞれに対応した４系統のレジスタを有する。各レジスタには、同時選択される４行の各列の画像データが設定される。そして、読み出し用ＦＩＦＯ５は、タイミング制御部９のタイミング制御に応じて、液晶表示パネルの上側の偶数列、上側の奇数列、下側の偶数列、および下側の奇数列のそれぞれの選択行の画像データを列電圧信号発生器６に出力する。列電圧信号発生器６は、行選択パターン発生器７からの選択パターンと、４系統の４行１列の画像データとの排他的論理和演算を行い演算結果の加算値を出力する。上側の偶数列に関する出力は列ドライバ（図示せず）の偶数列を駆動する系列に出力され、上側の奇数列に関する出力は列ドライバの奇数列を駆動する系列に出力される。また、下側の偶数列に関する出力は列ドライバの偶数列を駆動する系列に出力され、下側の奇数列に関する出力は列ドライバの奇数列を駆動する系列に出力される。
【００７３】
図４（ｆ）に示すように、１スキャン期間内に、液晶表示パネルの上側および下側において、それぞれ、６０回の行電極駆動（サブグループの選択）が行われる。１回の行電極駆動で４ライン同時に駆動されるので、１スキャン期間内に、上側および下側において、それぞれ２４０ラインの行電極駆動が行われる。すなわち、全ラインについて行電極駆動が行われる。ただし、後述するように、ＤＲＡＭ３から、１スキャン期間内に、６１回の読み出しが行われる。また、図４（ｇ）に示すように、１回の行電極駆動に対応して、すなわち、１サブグループの選択期間内において、６４０／２（偶数列，奇数列）＝３２０回の読み出し用ＦＩＦＯ５から列電圧信号発生器６へのデータ転送が実行される。
【００７４】
図４（ｆ）に示すように、第６０サブグループ選択期間においてダミー読み出しが実行される。列電圧信号発生器６は、行選択パターン発生器７からの選択パターンと、ダミー読み出しの結果読み出された４系統の４行１列の画像データとの排他的論理和演算を行い演算結果の加算値を出力する。上側の偶数列に関する出力は列ドライバの偶数列を駆動する系列に出力され、上側の奇数列に関する出力は列ドライバの奇数列を駆動する系列に出力される。また、下側の偶数列に関する出力は列ドライバの偶数列を駆動する系列に出力され、下側の奇数列に関する出力は列ドライバの奇数列を駆動する系列に出力される。ただし、このとき、行電圧信号発生器８は、いずれの行電極も駆動しない。
このような制御によって、次のサブグループ選択期間の最初に印加される列電圧は、直前の列電圧と連続性のあるものとなる。従って、表示むらが低減される。
【００７５】
なお、この実施の形態ではＶＧＡパネルを駆動する場合について説明したが、この駆動回路は、他の方式の液晶表示パネルを駆動する場合にも適用できる。例えば、８００×６００画素のＳＶＧＡパネルを駆動する場合にも適用できる。例えば、ＳＶＧＡパネルを駆動する場合には、１ブロックは、８４×８００×３（ＲＧＢ）＝２０１，６００ビットで構成される。従って、ＤＲＡＭ３に求められる容量は、３×５×２０１，６００＝３，０２４，０００ビットである。また、サブグループ数を７７とし（ダミー読み出しのためのサブグループを含む。）、１サブグループ期間における読み出し用ＦＩＦＯ５の読み出し回数を４００とすればよい。
【００７６】
次に、この実施の形態におけるタイミング制御について説明する。タイミング制御部９における演算回路は、例えば、図１１（ａ）に示すように構成され、電源投入時等に、図１２（ｅ），（ｆ）に示されるようなｘ，ｙの値を決定する。既に説明したように、１スキャン期間内に、液晶表示パネルの上側および下側において、それぞれ、６０回の行電極駆動が行われる。１回の行電極駆動で４ライン同時に駆動されるので、１スキャン期間内に、上側および下側において、それぞれ２４０ラインの行電極駆動が行われる。すなわち、全ラインについて行電極駆動が行われる。１入力フレーム期間は、８スキャン期間に相当するので、１入力フレーム期間内で６０×８＝４８０回の行電極駆動が可能である。従って、１入力フレーム期間を、均等に４８０回の行電極駆動期間に割り振ることが望ましい。ただし、各スキャン期間内において、１回のダミーのサブグループが存在するので、実際には、１入力フレーム期間を、均等に４８８回の行電極駆動期間に割り振る。
【００７７】
ここでは、各行電極駆動期間を、ＶＧＡ＿ＣＬＫにもとづいて決定する。すなわち、あるＶ＿ＳＹＮＣの入力時点と次のＶ＿ＳＹＮＣの入力時点との間に入力するＶＧＡ＿ＣＬＫの数を、１／４８８したクロック数が、１行電極駆動期間に対応したクロック数である。ただし、２つのＶ＿ＳＹＮＣの入力の間に入力するＶＧＡ＿ＣＬＫの数は４８８の整数倍にならないので、ＶＧＡ＿ＣＬＫのｘ個分に対応した行電極駆動期間と、ｘ＋１個分に対応した行電極駆動期間とが発生する。１入力フレーム期間におけるｘ＋１個分に対応した行電極駆動期間の数が、ｙである。演算回路は、そのように定義されたｘ，ｙの値を決定する。そのときに入力するＶ＿ＳＹＮＣおよびＶＧＡ＿ＣＬＫにもとづいてｘ，ｙの値が決定されるので、入力画像信号の周波数が、いかなる値であっても、ＭＬＳ法によるメモリ読み出しおよび電極駆動が可能になる。
【００７８】
図１１（ａ）に示す構成の演算回路において、Ａカウンタ１１１は、Ｖ＿ＳＹＮＣによって一旦リセットされる。すなわち、Ｖ＿ＳＹＮＣの入力時点からカウントを開始する。そして、４８８個のＶＧＡ＿ＣＬＫをカウントすると、キャリ信号を出力する。Ａカウンタ１１１のキャリ信号は、Ｂカウンタ１１２のカウントイネーブル信号となる。カウントイネーブル信号は、ＶＧＡ＿ＣＬＫの１周期分有意になるので、その間に、Ｂカウンタ１１２には、１クロック分のＶＧＡ＿ＣＬＫが入力する。すなわち、Ｂカウンタ１１２のカウント値は１増える。そして、Ａカウンタ１１１は、再度初期値０からカウントを始める。
【００７９】
従って、図１１（ｂ）に示すように、Ｂカウンタ１１２のカウント値は、［４８８クロック分のＶＧＡ＿ＣＬＫ］が何回入力したかを示す。以上の動作が繰り返される。次にＶ＿ＳＹＮＣが入力したときに、Ｂカウンタ１１２のカウント値はラッチ回路１１３にラッチされる。また、Ａカウンタ１１１のカウント値はラッチ回路１１４にラッチされる。ラッチ回路１１３にラッチされた値は、あるＶ＿ＳＹＮＣが入力した時点と次にＶ＿ＳＹＮＣが入力した時点との間において、すなわち１入力フレーム期間において入力した［４８８クロック分のＶＧＡ＿ＣＬＫ］の回数を示す。また、ラッチ回路１１４にラッチされた値は、４８８クロックに満たない端数分を示す。
【００８０】
従って、［ラッチ回路１１３にラッチされた値］×４８８＋［ラッチ回路１１４にラッチされた値］は、１入力フレーム期間において入力したＶＧＡ＿ＣＬＫの数を示す。すなわち、［ラッチ回路１１３にラッチされた値］をｘとし、［ラッチ回路１１４にラッチされた値］をｙとすれば、１入力フレーム期間において入力したＶＧＡ＿ＣＬＫの数＝（ｘ＋１）×ｙ＋（ｘ）×（４８８−ｙ）を満たす。よって、上記定義どおりのｘ，ｙが得られる。このようにして決定されたｘ，ｙの各値は、タイミング制御部９に供給される。
【００８１】
図１３はタイミング制御部９の一構成例を示すブロック図である。図に示すように、カウンタ９１は、Ｖ＿ＳＹＮＣでリセットされ、Ｈ＿ＳＹＮＣのクロック数をカウントする。カウント値が「２４０」になると、カウンタ９１は、キャリ信号を出力する。この時点は、図４におけるｔ１の時点である。読み出し用ＦＩＦＯ５からのデータの読み出しおよび液晶表示パネルの駆動のタイミング制御は、この時点を基準に実行される。すなわち、図４に示すように、４８０個のＶＧＡ＿ＥＮが入力している期間の中間の時点となる。このように、ＶＧＡ＿ＥＮが入力している期間の中間の時点を、読み出しおよび液晶表示パネルの駆動のタイミング制御の基準とすることにより、ＤＲＡＭ３の１画面分の領域を半分にして用いるといったメモリの効率的な使い方ができる。
【００８２】
カウンタ９１のキャリ信号の出力を契機として、カウンタ９３が設定値からダウンカウントを始める。設定値は、プリセッタ９２によって設定された値である。プリセッタ９２は、最初はカウンタ９３に（ｘ＋１）を設定する。従って、カウンタ９３は、（ｘ＋１）個のＶＧＡ＿ＣＬＫをカウントすると、ボロー信号を発生する。この時点は、１サブグループ期間が経過した時点である。ボロー信号は、カウンタ９４，９５のクロック信号となる。カウンタ９５は、６１個の入力クロックをカウントすると、キャリ信号を発生する。この時点は、１スキャン期間が終了した時点である。なお、カウンタ９４のカウント値は比較器１０１でｙと比較され、それらが一致した場合には、プリセッタ９２は、カウンタ９３に供給される設定値をｘに変更する。
【００８３】
カウンタ９５は、カウンタ９３のボロー信号をカウントする。従って、そのカウント値はサブグループの番号を示す値である（図１２（ｄ）参照）。カウンタ９５は、６１個の入力クロックをカウントするとキャリ信号を発生する。そのキャリ信号は、カウンタ９６のクロック信号となる。従って、カウンタ９６のカウント値はスキャンの番号を示す値である（図１２（ｃ）参照）。カウンタ９６のキャリ信号は、カウンタ１０２のクロック信号となる。従って、カウンタ１０２のカウント値は表示フレームの番号を示す値である（図１２（ｂ）参照）。
【００８４】
カウンタ９７は、カウンタ９１のキャリ信号の出力を契機として、ＶＧＡ＿ＣＬＫのカウントを開始する。そして、６４０個のＶＧＡ＿ＣＬＫをカウントするとカウントをやめる。そして、フリップフロップ９８の出力を有意でない状態にする。フリップフロップ９８の出力は、図１４（ｄ）に示すＣＬＫ＿ＥＮに相当する。よって、ＣＬＫ＿ＥＮをゲート信号とする論理和回路９９を介するＶＧＡ＿ＣＬＫは、図１４（ｅ）に示すようなＭＬＳ＿ＣＬＫとなる。ＭＬＳ＿ＣＬＫは、分周器１００で分周されて１／２ＭＬＳ＿ＣＬＫとなる。
【００８５】
以上のようにして、図１２（ｃ）に示すようなスキャンの番号、図１２（ｄ）に示すようなサブグループの番号、図１２（ｅ）に示すようなタイミング、図１４（ｃ）に示すような１／２ＭＬＳ＿ＣＬＫ、図１４（ｅ）に示すようなＭＬＳ＿ＣＬＫが得られる。得られた各信号およびタイミングは、フレーム変調／ディザ回路１、書き込み用ＦＩＦＯ２、メモリ管理部４、読み出し用ＦＩＦＯ５、列電圧信号発生器６、行選択パターン発生部７および行電圧信号発生器８に供給される。
【００８６】
例えば、列電圧信号発生器６は、図１４（ｂ），（ｃ）に示すように、１／２ＭＬＳ＿ＣＬＫにもとづいて、読み出し用ＦＩＦＯ５に格納されているしたデータを取り込む。同時に、行選択パターン発生部７は、行選択パターンを列電圧信号発生器６に出力する。行選択パターン発生部７は、上側の偶数列、上側の奇数列、下側の偶数列、下側の奇数列のそれぞれ４ビットのデータと入力された行選択パターンとのビットごとの排他的論理和をとり、演算結果を加算する。そして、各加算結果を列ドライバに出力する。同時に、行選択パターン発生部７は、行選択パターンを行電圧信号発生器８に出力する。行電圧信号発生器８は、図１２（ｅ）における１期間の間、行ドライバを介して行電極を駆動する。図１２（ｅ）における１期間は、例えば、カウンタ９３のあるボロー信号の出力時点から次のボロー信号の出力時点までの期間として決定される。
【００８７】
メモリ管理部４は、ＭＬＳ＿ＣＬＫを用いてＤＲＡＭ３のデータ読み出し制御を行う。また、ＣＬＫ＿ＥＮが有意でない期間において、書き込み用ＦＩＦＯ２からＤＲＡＭ３へのデータ転送制御を行う。
【００８８】
以上のように、この駆動回路は、ＤＲＡＭ３から液晶表示パネルに至るデータの転送制御における同期を、ＭＬＳ＿ＣＬＫを用いてとるように構成されているので、従来の構成に比べて精度よくタイミング制御を行うことができる。また、タイミング制御の基準時点をＶ＿ＳＹＮＣが入力した時点と離しているので、Ｖ＿ＳＹＮＣのばらつきの影響を受けにくい。また、Ｖ＿ＳＹＮＣの入力の直後や直前の画像信号が入力されない期間を避けることになるので、ＤＲＡＭ３の領域の有効利用を図ることができる。
【００８９】
なお、この実施の形態では６４０×４８０画素を表示するＶＧＡを例にとって説明したが、ＳＶＧＡやその他の方式による画像信号を扱うこともできる。その場合には、ｘ，ｙの各値や各カウンタにおけるカウント値が異なるものの、この実施の形態による同期方式の考え方を適用できる。
【００９０】
実施の形態２．
図１５は、ＤＲＡＭ３のメモリ空間の他の構成を示す説明図である。図に示すように、ＤＲＡＭ３内の領域は、二つの領域に分けられる。一方は、偶数フレームの画像データを格納する偶フレームメモリ３４であり、９つのブロックに分けられる。他方は、奇数フレームの画像データを格納する奇フレームメモリ３５であり、５つのブロックに分けられる。ＶＧＡ方式の場合には、１ブロックは、７２×６４０×３（ＲＧＢ）＝１３８，２４０ビットで構成される。従って、この場合には、ＤＲＡＭ３に求められる容量は、（９＋５）×１３８，２４０＝１，９３５，３６０ビットである。なお、駆動回路の全体構成は、図１に示す構成と同様である。
【００９１】
次に動作について説明する。
図１６は、ＤＲＡＭ３へのデータ書き込み方法を示す説明図である。図１６において、例えば、Ａ１は、第１の表示フレームにおける液晶表示パネルの上側のＡ領域に表示されるべき各データを示す。また、例えば、Ｕ１は、液晶表示パネルの上側に表示されるべき第１の表示フレームを示し、Ｌ１は、液晶表示パネルの下側に表示されるべき第１の表示フレームを示す。図１６に示すように、偶フレームメモリ３４には各表示フレームのうちの偶数フレームの画像データが格納され、奇フレームメモリ３５には各表示フレームのうちの奇数フレームの画像データが格納される。なお、Ａ領域ないしＨ領域の定義は、図８に示したとおりである。
【００９２】
パーソナルコンピュータ等からの画像データは、線順次にフレーム変調／ディザ回路１に入力する。フレーム変調／ディザ回路１は、第１の表示フレームおよび第２の表示フレームを構成する各データを出力する。第１の表示フレームのデータは書き込み用ＦＩＦＯ２のシフトレジスタ２１に入力し、第２の表示フレームのデータは書き込み用ＦＩＦＯ２のシフトレジスタ２４に入力する。書き込み用ＦＩＦＯ２のラッチ回路２２，２３にデータが設定されると、メモリ管理部４は、書き込み用ＦＩＦＯ２からデータをバス１１に順次出力させる。フレーム変調／ディザ回路１は、図１６（ａ），（ｂ）に示すように、入力フレームの１周期間に、２表示フレームのデータを並行して出力する。前半の期間では、第１の表示フレームおよび第２の表示フレームにおける液晶表示パネルの上側に表示されるべき画像データが出力される。
【００９３】
図１６（ｃ）〜（ｄ）に示すように、メモリ管理部４は、例えば、第１の表示フレームの最初の２４ライン分のデータ（第１の表示フレームのＡ領域に対応したデータ＝Ａ１）がＤＲＡＭ３における奇フレームメモリ３５のブロック＃２に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの最初の２４ライン分のデータ（第２の表示フレームのＡ領域に対応したデータ＝Ａ２）がＤＲＡＭ３における偶フレームメモリ３４のブロック＃１に設定されるように書き込みアドレスの制御を行う。
【００９４】
次に、メモリ管理部４は、第１の表示フレームの次の７２ライン分のデータ（第１の表示フレームのＢ領域に対応したデータ＝Ｂ１）がＤＲＡＭ３における奇フレームメモリ３５のブロック＃３に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの次の７２ライン分のデータ（第２の表示フレームのＢ領域に対応したデータ＝Ｂ２）がＤＲＡＭ３における偶フレームメモリ３４のブロック＃２に設定されるように書き込みアドレスの制御を行う。
【００９５】
次いで、メモリ管理部４は、第１の表示フレームの次の７２ライン分のデータ（第１の表示フレームのＣ領域に対応したデータ＝Ｃ１）がＤＲＡＭ３における奇フレームメモリ３５のブロック＃４に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの次の７２ライン分のデータ（第２の表示フレームのＣ領域に対応したデータ＝Ｃ２）がＤＲＡＭ３における偶フレームメモリ３４のブロック＃３に設定されるように書き込みアドレスの制御を行う。
【００９６】
続いて、メモリ管理部４は、第１の表示フレームの次の７２ライン分のデータ（第１の表示フレームのＤ領域に対応したデータ＝Ｄ１）がＤＲＡＭ３における奇フレームメモリ３５のブロック＃５に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの次の７２ライン分のデータ（第２の表示フレームのＤ領域に対応したデータ＝Ｄ２）がＤＲＡＭ３における偶フレームメモリ３４のブロック＃４に設定されるように書き込みアドレスの制御を行う。
以上のようにして、１表示フレームがＤＲＡＭ３の所定の領域に格納されたことになる。
【００９７】
以上のようなメモリ書き込み動作と並行してメモリ読み出し動作が行われている。もちろん、厳密には、メモリ読み出し動作は、書き込み用ＦＩＦＯ２からＤＲＡＭ３へのデータ書き込みが行われていない期間、すなわち、フレーム変調／ディザ回路１からのデータが書き込み用ＦＩＦＯ２におけるシフトレジスタ２１，２４を通過している期間において実行される。
【００９８】
図１７は、ＤＲＡＭ３の各ブロックへのデータ書き込みの様子をデータ読み出しの様子とともに示す説明図である。図１７において、網点が施されたブロックからデータ読み出しがなされ、＊が付されたブロックに対してデータ書き込みがなされている。例えば、第１の入力フレーム期間における第１〜第４のスキャン期間において、上述したように、奇フレームメモリ３５には第１の表示フレームの上側の画像データ（Ａ１，Ｂ１，Ｃ１，Ｄ１）が順次書き込まれ、偶フレームメモリ３４には第２の表示フレームの上側の画像データ（Ａ２，Ｂ２，Ｃ２，Ｄ２）が順次データが書き込まれている。
【００９９】
そして、その期間において、メモリ管理部４は、書き込み対象ではないブロックから、既に設定されているデータを読み出す制御を行う。読み出されたデータは、読み出し用ＦＩＦＯ５に供給される。図１６（ｃ）〜（ｄ）に示されるように、１スキャン期間において、液晶パネルの上側の４領域に表示されるデータが設定されている４ブロックと、下側の４領域に表示されるデータが設定されている４ブロックとの計８ブロックからデータが読み出される。従って、４スキャン期間＝１表示フレーム期間において、各領域に表示されるデータが設定されている各ブロックから、４回のデータ読み出しが実行される。
【０１００】
読み出し用ＦＩＦＯ５、列電圧信号発生器６および行電圧信号発生器８等は、第１の実施の形態の場合と同様に動作する。以上のようにして、ＤＲＡＭ３の１５ブロックによって読み出しおよび書き込み制御が実現される。
【０１０１】
なお、この実施の形態ではＶＧＡパネルを駆動する場合について説明したが、この駆動回路は、他の方式の液晶表示パネルを駆動する場合にも適用できる。例えば、８００×６００画素のＳＶＧＡパネルを駆動する場合にも適用できる。例えば、ＳＶＧＡパネルを駆動する場合には、１ブロックは、８４×８００×３（ＲＧＢ）＝２０１，６００ビットで構成される。従って、ＤＲＡＭ３に求められる容量は、（９＋５）×２０１，６００＝２，８２２，４００ビットである。また、サブグループ数を７７とし（ダミー読み出しのためのサブグループを含む。）、１サブグループ期間における読み出し用ＦＩＦＯ５の読み出し回数を４００とすればよい。
【０１０２】
【発明の効果】
本発明によれば、液晶表示装置の駆動方法および液晶表示装置の駆動回路が、液晶表示素子における各領域に対応した画像データを各ブロックに書き込む制御を行うとともに書き込み対象になっていないブロックから順次画像データを読み出す構成になっているので、メモリとしてＤＲＡＭを使用しつつ実質的に高いフレーム周波数でメモリからデータを読み出せる効果がある。
【０１０３】
液晶表示装置の駆動回路が、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量を満足する数よりも１ブロック以上もしくは２ブロック以上多いメモリブロックを含むようになっている場合には、シングルスキャンまたはデュアルスキャンを行う際に、メモリとしてＤＲＡＭを使用しつつ実質的に高いフレーム周波数でメモリからデータを読み出せる効果がある。
【０１０４】
液晶表示装置の駆動回路が、メモリの各領域が液晶表示素子の片側における領域の数よりも多いブロックを有する場合にも、メモリとしてＤＲＡＭを使用しつつ実質的に高いフレーム周波数でメモリからデータを読み出せる効果がある。
【０１０５】
液晶表示装置の駆動回路が、メモリの各領域のうち一領域を液晶表示素子の上側または下側に表示される画像データを格納し、他の各領域のうちの一方に液晶表示素子の上側に表示される画像データを格納し、他の各領域のうちの他方に液晶表示素子の下側に表示される画像データを格納する構成になっている場合には、メモリ間のデータ転送を必要とせず、より簡略化された回路構成で駆動回路を実現できる効果がある。
【０１０６】
液晶表示装置の駆動回路が、メモリの各領域のうちの一方の領域に各表示フレームのうちの奇数フレームの画像データを格納し、他方の領域に各表示フレームのうちの偶数フレームの画像データを格納する構成になっている場合には、メモリ間のデータ転送を必要とせず、より簡略化された回路構成で駆動回路を実現できる効果がある。また、メモリ容量をより低減できる。
【０１０７】
液晶表示装置の駆動回路が、入力画像データに同期したクロック信号を用いてタイミング制御の同期をとるタイミング制御手段を備えた構成になっている場合には、従来の駆動回路に比べて、精度よくタイミング制御を実行できる効果がある。また、アナログ回路などを含まないので、ＬＳＩ化に適した駆動回路を構成できるという効果もある。
【０１０８】
液晶表示装置の駆動回路が、行電極駆動期間を定めるための値を生成する演算回路をさらに備えた構成となっている場合には、各行電極駆動期間を均等に設定でき、各行電極駆動期間において実効電圧値にばらつきが生じないという効果がある。
【０１０９】
液晶表示装置の駆動回路が、垂直同期信号入力後、所定の期間が経過したときをタイミング制御の基準点とする構成になっている場合には、安定した基準点を設定できるという効果がある。
【０１１０】
そして、液晶表示装置の駆動回路が、垂直同期信号入力後、１フレーム内の全水平同期信号のうちの中間にある水平同期信号の入力時点をタイミング制御の基準点とする構成になっている場合には、安定した基準点を設定できるとともに、メモリの有効活用を図ることが期待できる効果がある。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態による液晶表示装置の駆動回路の構成を示すブロック図である。
【図２】入力する画像フレーム、フレーム変調／ディザ回路１から出力される表示フレーム、ＤＲＡＭ３からのスキャン、およびサブグループの関係を示すタイミング図である。
【図３】駆動回路への入力信号を示すタイミング図である。
【図４】表示フレーム、スキャンおよびサブグループの関係を示すタイミング図である。
【図５】書き込み用ＦＩＦＯの構成を説明するための説明図である。
【図６】ＤＲＡＭのメモリ空間構成を示す説明図である。
【図７】１ブロックにおけるデータ格納方法を説明するための説明図である。
【図８】液晶表示パネルにおける表示領域を示す説明図である。
【図９】第１の実施の形態におけるＤＲＡＭへのデータ書き込み方法を示す説明図である。
【図１０】第１の実施の形態におけるＤＲＡＭの各ブロックへのデータ書き込みの様子をデータ読み出しの様子とともに示す説明図である。
【図１１】図１１（ａ）は、タイミング制御部における演算回路の一構成例を示すブロック図である。図１１（ｂ）は、演算回路が生成するｘ，ｙを説明するための説明図である。
【図１２】演算回路が生成するｘ，ｙとスキャン等との関係を示すタイミング図である。
【図１３】タイミング制御部の構成を示すブロック図である。
【図１４】サブグループと１／２ＭＬＳ＿ＣＬＫの関係を示すタイミング図である。
【図１５】第２の実施の形態におけるＤＲＡＭのメモリ空間構成を示す説明図である。
【図１６】第２の実施の形態におけるＤＲＡＭへのデータ書き込み方法を示す説明図である。
【図１７】第２の実施の形態におけるＤＲＡＭの各ブロックへのデータ書き込みの様子をデータ読み出しの様子とともに示す説明図である。
【図１８】列電極に印加される電圧波形のシーケンスの決め方を示す説明図である。
【図１９】従来の液晶表示装置の駆動回路の構成の一例を示すブロック図である。
【符号の説明】
３ ＤＲＡＭ
４ メモリ管理部
９ タイミング制御部
１１１ Ａカウンタ
１１２ Ｂカウンタ
１１３，１１４ ラッチ回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a driving circuit of a liquid crystal display device suitable for driving a liquid crystal display element that responds at high speed. In particular, the present invention relates to a driving circuit suitable for a liquid crystal display device driven by a multiple line simultaneous selection method.
[0002]
[Prior art]
An STN liquid crystal element is a liquid crystal display element that responds depending on the effective value of an applied voltage. However, when an STN liquid crystal display element that responds at a high speed is used, the optical change between the on state and the off state is small, and the contrast is low. , A so-called frame response occurs. Therefore, if a simple line-sequential driving method is used to drive the liquid crystal display element, there is a limit in increasing the speed of driving the STN liquid crystal element.
[0003]
In order to drive the STN liquid crystal element at higher speed, a multiple line simultaneous selection method (MLS method) has been proposed. The multiple line simultaneous selection method is a method in which a plurality of scan electrodes (row electrodes) are collectively selected and driven. In the multiple line simultaneous selection method, a predetermined voltage pulse train is applied to each of the simultaneously driven row electrodes in order to independently control the column display pattern supplied to the data electrodes (column electrodes).
A voltage pulse voltage group (selection pulse group) applied to each row electrode can be represented by a matrix of L rows and K columns. Hereinafter, this matrix is referred to as a selection matrix (A). L is the number of simultaneous selections. The voltage pulse voltage group is represented as a group of vectors orthogonal to each other. Therefore, a matrix including those vectors as elements is an orthogonal matrix. Each row vector in the matrix is orthogonal to each other. In the orthogonal matrix, each row corresponds to each line of the liquid crystal display device. For example, the element of the first row of the selection matrix (A) is applied to the first line among the L selection lines. That is, the selection pulse is applied to the first row electrode in the order of the first column element and the second column element.
[0004]
FIG. 18 is an explanatory diagram showing how to determine the sequence of the voltage waveform applied to the column electrode. Here, a Hadamard matrix of 4 rows and 4 columns is taken as an example of the selection matrix (A). In the selection matrix (A) in FIG. 18, "1" means a positive selection pulse, and "-1" means a negative selection pulse.
It is assumed that the display data to be displayed on the column electrodes i and j are as shown in FIG. Then, the column display pattern is represented by a vector (d) as shown in FIG. In FIG. 18B, “−1” corresponds to the ON display, and “1” corresponds to the OFF display. A voltage pattern to be sequentially applied to the column electrodes i and j is as shown in a vector (v) shown in FIG. This vector corresponds to a vector obtained by taking an exclusive OR for each bit of a column display pattern (image display pattern) and a corresponding row selection pattern and taking the sum of the results. The waveform is as shown in FIG. In FIG. 18C, the vertical axis represents the voltage applied to the column electrodes, and the horizontal axis represents time, but the units are arbitrary.
[0005]
When driving a liquid crystal display element by the multiple line simultaneous selection method, it is desirable that the voltage applying elements are dispersed within one display cycle in order to suppress the frame response of the liquid crystal display element. For that purpose, specifically, for example, the first element of the vector (v) for the first row electrode group (hereinafter, referred to as a subgroup) selected at the same time is applied, and then, the first element is selected at the same time. A sequence is executed such that the first element is applied to the second sub-group.
[0006]
By the way, the basic pulse width of the waveform for driving the liquid crystal display element is often determined to be about 10 to several tens of seconds from the viewpoint of the multiplicity of scanning lines and the visibility of display. Therefore, the frequency of one display cycle on the liquid crystal display element side is often about 70 to 200 Hz. On the other hand, the frequency of an input image signal is often about 60 Hz. Therefore, in the liquid crystal driving device, it is necessary to adjust the speed of the input signal and the speed of the signal output to the liquid crystal display element.
[0007]
This adjustment is generally realized by a memory. That is, it is realized by temporarily writing input image data to the memory and reading out the written data asynchronously with the writing operation. For example, when the frequency of the input image signal is 60 Hz and the frequency of one display cycle on the liquid crystal display element side is 120 Hz, two readings are performed from the memory for writing data of one screen. Need to be In the case of the multiple line simultaneous selection method, it is necessary to handle one screen of data K times. Therefore, in order to write one screen of data into the memory, it is necessary to read 2K times from the memory.
[0008]
In the multiple line simultaneous selection method, the same display data is distributed and used a plurality of times during a display frame period. Therefore, it is necessary to hold the same data for a certain period, and a memory is required. Therefore, it is necessary to prepare more memory as the amount of display information increases, and a new memory control method is required to apply to high-density display such as VGA, SVGA, and XGA.
[0009]
The related art regarding the memory control method will be described below. Here, an FRC (Frame Rate Control) method is adopted as the gradation method, and a system that does not use amplitude modulation, pulse width modulation, or the like is described. In the line sequential driving method (APT or IAPT) which is a conventional STN driving method, display data of each pixel is stored in a display frame.oneIt is only used for degrees. Therefore, when the input frame and the output frame are synchronized, the data can be displayed in a memory having the size shown in the following table, and data can be managed by simple memory management.
[0010]
[Table 1]

[0011]
In this table, one screen drive refers to a drive method for scanning the screen in one continuous scan, and two screen drive refers to a drive method for scanning the upper and lower sides of the screen in independent one scans. . “Input = 2 output frames” means that one input frame corresponds to two output frames, but data output in the output frame is different from each other in two frames due to the FRC gradation processing. is there. In this specification, this is also called double frequency driving.
[0012]
Generally speaking, in one-screen driving of the line sequential driving method, when the length of a frame to be written to a memory is set to n times (n is a natural number) the length of a frame to be read from the memory, n screens are required. It can be driven if a memory is prepared. This is because it is possible to write the next data to the memory immediately after reading the data from the memory once. In particular, when the output frame and the input frame match, the speed of reading from the memory and the speed of writing to the memory match, which is a special case in which the memory for one screen can be further omitted. That is, when the output frame matches the input frame, no memory is required. Even in this case, the asynchronous type in which the input frame and the output frame are not synchronized requires a memory for one screen.
[0013]
When two-screen driving is performed, a half screen can be saved by shifting the phase by half a cycle between the upper screen and the lower screen as compared with the one-screen driving. In particular, when one input frame corresponds to two output frames, since the speed of reading from the memory and the speed of writing to the memory match, this is a special case in which the memory for one screen can be further omitted. All you need is the memory for the screen.
On the other hand, in the multiple line simultaneous selection method, since the data of each pixel is used several times in a frame (4 times for L = 4 and 8 times for L = 7), the data is read once from the memory. Therefore, the process of immediately writing the next data to the memory cannot be performed. Therefore, it is necessary to hold data in order to strictly manage the reading and writing of the memory, and the required amount of the memory is larger than that of the conventional driving method.
[0014]
In the multiple line simultaneous selection method, the amount of memory required for driving is generally as follows. In the case of one-screen drive, if the length of the frame to be written to the memory is made to be n times (n is a natural number) the length of the frame read from the memory, n screens are prepared for input and output, respectively. Driving is possible. That is, in this case, a memory for 2n screens is required.
In the case of the two-screen drive, by sequentially writing data from the read memory, when n is an odd number, memory for (n-1) / 2 screens can be saved, and when n is an even number, n / 2 is used. Saves memory for the screen. Further, if the phase is shifted by 180 degrees between the upper screen and the lower screen, the memory for (n + 1) / 4 screens can be saved when n is an odd number, and when n is an even number, the memory for n / 4 screens can be saved. Saves memory. After all, the amount of memory required by the conventional method is (5n + 1) / 4 screen memory when n is an odd number, and 5n / 4 screen memory when n is an even number.
[0015]
Therefore, when the input frame and the output frame are synchronized, a memory having the size shown in the following table is required. That is, more memory is required than in the line sequential method, and complicated memory control and an increase in circuit cost are inevitable. If the input and output frames are not synchronized, more memory is required.
[0016]
[Table 2]

[0017]
In particular, in the double-frequency drive of the two-screen drive method currently used in most information devices such as personal computers, the conventional line-sequential method can drive with a memory for 0.5 screens, The simultaneous selection method requires a memory for 2.5 screens. The requirement of five times as much memory is a major problem in putting the multiple line simultaneous selection method into practical use. Specifically, in the VGA color (640 × 480 × RGB), the SVGA color (800 × 600 × RGB), and the XGA color (1024 × 768 × RGB), the required memory sizes are as follows. Thus, it can be seen that the multiple line simultaneous selection method requires an extremely large-capacity memory as compared with the conventional method.
[0018]
[Table 3]

[0019]
FIG. 19 is a block diagram showing a configuration of a driving circuit 200 of a liquid crystal display device proposed by the present applicant in Japanese Patent Application Laid-Open No. 6-348237. This configuration has been adopted in order to reduce the memory capacity as much as possible, as disclosed in JP-A-6-348237. This circuit operates as follows under the control of the control circuit 150.
[0020]
As shown in FIG. 19, R, G, and B image data having gradation information are input to a frame modulation circuit 110. The frame modulation circuit 110 converts the input image data into 1-bit ON / OFF data for each display cycle and outputs the data to the serial-parallel converter 120. The serial / parallel converter 120 constituted by a shift register or the like converts serial data from the frame modulation circuit 110 into parallel data having a predetermined bit width. The VRAM memory 130 stores one frame of image data. In the memory 130, the RGB data are grouped together, and the data on the simultaneously selected L row electrodes corresponding to one column electrode are stored so as to be set in consecutive L addresses. . Therefore, if reading is sequentially performed from the memory 130 in the access mode, data corresponding to the voltage applied to the column driver 80 is output as it is. The data in the memory 130 is output to the format converter 190 in synchronization with the data input timing.
[0021]
The format converter 190 is a circuit for organizing a data format, and performs a vertical / horizontal conversion process and the like. The output of the format converter 190 is sent to the column voltage signal generator 180. The column voltage signal generator 180 generates voltage values to be applied to the column electrodes from the row selection pattern from the row selection pattern generator 7 and the output of the format converter 190, and outputs them to the column driver 80. The row selection pattern from the row selection pattern generator 7 is also supplied to the row driver 90. The column driver 80 and the row driver 90 drive the column electrodes and the row electrodes of the liquid crystal display panel 40 according to the input signals. The driver control circuit 60 controls the drive timing of the column driver 80 and the row driver 90.
[0022]
[Problems to be solved by the invention]
The driving circuit of the conventional liquid crystal display device shown in FIG. 19 performs frame modulation before storing data in the memory 130, and is therefore realized with a relatively simple circuit configuration. Requires two screens, a read memory and a write memory.
Further, the VRAM used as the memory 130 is relatively expensive, and the driving circuit cannot be configured at low cost. Further, since high-speed memory access is required, there is a problem that power consumption and radiation noise are relatively large.
[0023]
Accordingly, an object of the present invention is to provide a drive circuit for a liquid crystal display device which can read data from a memory at a substantially high frame frequency while using a DRAM as a memory and can be configured at a low cost.
[0024]
[Means for Solving the Problems]
The present inventionAspect 1 ofIs a method of driving a liquid crystal display device in which a liquid crystal display element is driven by simultaneous selection of a plurality of lines. Display data is once read into a memory, data is read from the memory a plurality of times, and applied to data electrodes by an operation based on the data. When generating a signal to be generated, the screen is divided into a plurality of screen blocks including scanning lines of a natural number times the number of simultaneously selected scanning lines, and the memory can read and write data displayed on the screen blocks. Divided into multiple memory blocks with capacity, synchronized the write frame to the memory and the read frame,oneA new display data is written to a memory block after a predetermined number of readings are performed from one memory block.A method for driving a liquid crystal display device is provided. (However, a case where a plurality of display data corresponding to a plurality of rows selected at the same time by using one frame memory is simultaneously written to the frame memory via a buffer is excluded).
[0025]
In addition, the present inventionAspect 2 ofIs a drive circuit of a liquid crystal display device that drives a liquid crystal display element by simultaneous selection of a plurality of lines, and is generated by dividing a screen into a plurality of blocks including a scanning line having a natural number times the number of scanning lines selected at the same time. A plurality of memory blocks each having a capacity capable of reading and writing data displayed on a screen block, and a memory for temporarily storing input image data, and a timing control means for synchronizing a write frame to the memory and a read frame. When,oneMemory management means for controlling writing of new display data to the memory block after reading a predetermined number of times necessary for calculating a data signal from one of the memory blocks.Provide a driving circuit of a liquid crystal display device (except a case where a plurality of display data corresponding to a plurality of rows selected at the same time is simultaneously written to a frame memory via a buffer using one frame memory).
[0026]
Furthermore, the present inventionAccording to a third aspect, in a driving circuit of a liquid crystal display device for driving a liquid crystal display element by simultaneous selection of a plurality of lines, a screen is divided into a plurality of blocks including a scanning line having a natural number times the number of scanning lines selected at the same time and generated. A plurality of memory blocks having a capacity capable of reading and writing data displayed on a screen block to be displayed, and a memory for temporarily storing input image data, and a timing control for synchronizing a write frame to the memory and a read frame. Means, and after a predetermined number of readings required for the operation of the data signal are performed from one memory block, a memory management means for controlling writing new display data to the memory block,The timing control means for performing a single scan performs control to make the length of a write frame equal to n times (n is a natural number) the length of a read frame to the memory. More than one block more than the number that satisfies the required memory capacity when writing data into the memory at the same time is allowed in the frame from whichAnd a driving circuit for a liquid crystal display device..
According to a fourth aspect of the present invention, in a driving circuit of a liquid crystal display device for driving a liquid crystal display element by simultaneous selection of a plurality of lines, a screen is divided into a plurality of blocks including a scanning line having a natural number times the number of scanning lines selected at the same time. A plurality of memory blocks each having a capacity capable of reading and writing data displayed on a screen block generated by the memory, and synchronizing a memory for temporarily storing input image data, a write frame to the memory, and a read frame. Timing control means, and after a predetermined number of readings required for the operation of the data signal are performed from one memory block, memory control means for controlling writing new display data to the memory block,The timing control means for performing the dual scan performs control to make the length of the write frame equal to n times (n is a natural number) the length of the read frame to the memory. Is more than two blocks more than the number that satisfies the required memory capacity when writing data to the memory at the same time is allowed in the frame from which data is read.And a driving circuit for a liquid crystal display device..
Aspect 5 of the present invention includes:The timing control means performs control to match the length of the write frame to twice the length of the read frame to the memory. The memory has three regions, and each region is determined by the number of regions on one side of the liquid crystal display element. With many blocksA driving circuit for a liquid crystal display device according to aspect 4 is provided..
Aspect 6 of the present invention includes:Image data displayed above or below the liquid crystal display element is stored in one of the memory areas, and image data displayed above the liquid crystal display element is stored in one of the other areas. Then, control is performed to store image data displayed below the liquid crystal display element in the other of the other areas.A driving circuit for a liquid crystal display device according to a fifth aspect is provided..
Aspect 7 of the present invention includes:The timing control means performs control to match the length of the write frame to twice the length of the read frame to the memory. The memory has two areas, and one area of the memory is an area on one side of the liquid crystal display element. Than the number ofoneAnd the other area of the memory is more than twice the number of areas on one side of the liquid crystal display.oneContains more blocksA driving circuit for a liquid crystal display device according to aspect 4 is provided..
Aspect 8 of the present invention includes:The memory management means stores the image data of the odd-numbered frame of each display frame in one of the areas of the memory, and stores the image data of the even-numbered frame of the display frames in the other area. I doA driving circuit for a liquid crystal display device according to an aspect 7 is provided..
According to a ninth aspect of the present invention, in a driving circuit of a liquid crystal display device for driving a liquid crystal display element by simultaneous selection of a plurality of lines, a screen is divided into a plurality of blocks including a scanning line having a natural number times the number of scanning lines selected at the same time. A plurality of memory blocks each having a capacity capable of reading and writing data displayed on a screen block generated by the memory, and synchronizing a memory for temporarily storing input image data, a write frame to the memory, and a read frame. Timing control means, and after a predetermined number of readings required for the operation of the data signal are performed from one memory block, a memory management means for controlling writing new display data to the memory block,The timing control means synchronizes the writing of data into the memory, the reading of data from the memory, and the timing control of the electrode driving means using a clock signal synchronized with the input image data.And a driving circuit for a liquid crystal display device..
According to a tenth aspect of the present invention, in a driving circuit of a liquid crystal display device for driving a liquid crystal display element by simultaneous selection of a plurality of lines, a screen is divided into a plurality of blocks including scanning lines having a natural number times the number of scanning lines selected at the same time. A plurality of memory blocks each having a capacity capable of reading and writing data displayed on a screen block generated by the memory, and synchronizing a memory for temporarily storing input image data, a write frame to the memory, and a read frame. Timing control means, and after a predetermined number of readings required for the operation of the data signal are performed from one memory block, memory control means for controlling writing new display data to the memory block,The timing control means includes an arithmetic circuit for generating a value for determining the row electrode driving period, counts a clock signal synchronized with the input image data, and determines that the row electrode driving period has been reached when the counted value becomes a value. DoAnd a driving circuit for a liquid crystal display device..
According to an eleventh aspect of the present invention, in a driving circuit of a liquid crystal display device that drives a liquid crystal display element by simultaneous selection of a plurality of lines, a screen is divided into a plurality of blocks including a scanning line having a natural number times the number of scanning lines selected at the same time. A plurality of memory blocks each having a capacity capable of reading and writing data displayed on a screen block generated by the memory, and synchronizing a memory for temporarily storing input image data, a write frame to the memory, and a read frame. Timing control means, and after a predetermined number of readings required for the operation of the data signal are performed from one memory block, a memory management means for controlling writing new display data to the memory block,The timing control means sets a time when a predetermined period has elapsed after the input of the vertical synchronization signal as a reference point of the timing control.And a driving circuit for a liquid crystal display device..
Aspect 12 of the present invention includes:The timing control means sets, as a reference point for timing control, an input time point of a horizontal synchronization signal in the middle of all the horizontal synchronization signals in one frame after the input of the vertical synchronization signal.A drive circuit for a liquid crystal display device according to any one of aspects 3 to 11 is provided..
In a thirteenth aspect of the present invention, the timing control means synchronizes the writing of data into the memory, the reading of data from the memory, and the timing control of the electrode driving means, using a clock signal synchronized with the input image data. A driving circuit for a liquid crystal display device according to any one of aspects 3 to 8 is provided.
According to a fourteenth aspect of the present invention, the timing control means includes an arithmetic circuit for generating a value for determining a row electrode driving period, and counts a clock signal synchronized with input image data to determine the count value as the value. And a drive circuit for a liquid crystal display device according to any one of modes 3 to 9, in which it is determined that the row electrode drive period has been reached.
A fifteenth aspect of the present invention provides the drive circuit for a liquid crystal display device according to any one of the third to ninth aspects, wherein the timing control means sets a time when a predetermined period has elapsed after the input of the vertical synchronization signal as a reference point of the timing control. .
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
An object of the present invention is to provide a method for achieving a high image quality at a low cost by simplifying a circuit configuration including a memory without deteriorating the image quality in a memory configuration that realizes the multiple line simultaneous selection method.
The feature of the multiple line simultaneous selection method is that the same data is used a plurality of times in a display frame, and therefore requires a large-capacity memory as described above.
[0028]
In other words, in the multiple line simultaneous selection method, it is necessary to hold the same data during a period from the time when certain data is written to the memory until the last time the data is used. If this is not achieved, the effective value of the voltage applied to the liquid crystal will be inaccurate and a correct display will not be possible. Therefore, it is necessary to hold data for a necessary period.
Of course, after the data is finally read, new data can be written to the memory address. If the period from the last reading to the next writing can be reduced, the memory capacity can be reduced.
[0029]
However, in the multiple-line simultaneous selection method, the memory management becomes complicated when the speed of reading the memory (that is, scanning the screen) is faster than the speed of writing the memory (that is, inputting the image signal). That is, it is necessary to know exactly which address is in a writable state, write the next data there, and record at which address the data is held. A simple control circuit is required. Such complicated control results in an increase in circuit scale and power consumption, and cannot be adopted from a practical viewpoint.
[0030]
In the present invention, from such a viewpoint, the screen and the memory space are divided into appropriate sizes (generation of a screen block and a memory block), and the screen and the memory space are appropriately corresponded. Achieve size control at the same time.
[0031]
First, the screen block and the memory space are divided so as to include the image information size of L × n scanning lines (L is the number of simultaneous selections, n is an integer) to generate a screen block and a memory block.
Here, the reason why the basic unit of the block is L × n is as follows. In the multiple line simultaneous selection method, a signal to be sent to the display element is obtained by calculating data on L scanning lines by using an orthogonal matrix, so that data for each L line is required at the same time. Therefore, if the data is rewritten at any time in the L line, the operation cannot be performed. In the present invention, by using the size of L × n lines as a unit, it becomes possible to automatically manage data for each L line, and it is possible to avoid complicated data management.
[0032]
When n is 1, the memory size can be reduced most. In the above-described example of the double-frequency two-screen drive, a memory for approximately 1.5 screens is required, and the memory size for about one screen can be reduced. In practice, it is desirable to add a memory block of L × n size to completely separate read / write so that writing and reading are completely independent from each other in order to cope with any signal. The read / write can be completely separated by adding at least one memory block in one screen drive and at least two blocks in two screen drive.
Generally, the smaller n is, the smaller the required memory capacity is, but the addressing becomes complicated. An example of the simplest addressing in relation to the number of scans is shown below.
[0033]
In the multiple line simultaneous selection method, the number of scans using the same data is M = 2^s (S is an integer, and M is the lowest M that is equal to or greater than L). Therefore, by associating the number of scans using the same data with the division of the memory and the screen, the memory and the data can be managed very easily. First, a screen (in the case of two-screen drive, the upper screen and the lower screen are considered separately) is divided into M blocks. In the memory space, M + 1 memory blocks are provided.
[0034]
The read / write timing of the memory is as follows. During a certain data scan period, the M memory blocks serve as data read blocks required for the MLS method, andoneOne block is a block for writing new data. In the next scan period, a block from which data has been read M times is released to a write block, and reading of the previous write block is started. In this way, by associating the scan with the switching of the write / read block, the memory and data can be managed very easily, and the memory size can be reduced as compared with the conventional method. .
Note that the division into M pieces is not essential. If the screen is divided into M × m (m is an integer), memory management can be simplified.
[0035]
As a specific example, a case in which L = 4 (that is, M = 4) and double-frequency two-screen driving is described. When the screen is divided into four screens for both the upper screen and the lower screen, the required memory size is 1/2 × 5/4 = 0.625 screens for the FRC frame immediately after writing, and 5/5 for the next FRC frame. 4 = 1.25 screens, for a total of 1.875 screens. As described above, data management for MLS can be performed very easily with a small memory size.
[0036]
Intuitively describing the present invention, the present invention divides the screen and the memory into blocks so that the required amount of the memory is allowed to be written to the memory at the same time in the frame for reading the data from the memory. It is possible to approach the required amount of memory. However, in the present invention, in order to separate the read and write timings, more memory is required than the amount of memory required when data is allowed to be written to the memory at the same time in a frame for reading data from the memory. is necessary. Specifically, in the case of one-screen driving, the number of memory blocks is a number that satisfies the memory capacity required when writing data to the memory at the same time in a frame for reading data from the memory is permitted. More than one block. In the case of two-screen drive, the number of memory blocks is two times smaller than the number that satisfies the necessary memory capacity when writing data to the memory at the same time in a frame for reading data from the memory is allowed. Do more than blocks.
[0037]
The memory capacity required when writing data to the memory at the same time in a frame for reading data from the memory is specifically as follows. When the length of the write frame is made to be n times the length of the frame read to the memory (n is a natural number), in the case of one-screen drive, data is written to the memory at the same time in the frame from which the data is read from the memory Is allowed, it is possible to save memory for n screens. Therefore, after all, memory for n screens is required.
[0038]
In the case of the two-screen drive, it is possible to save the memory for n / 2 screens by permitting the data to be simultaneously written to the memory within the frame from which the data is read from the memory. Therefore, when n is an odd number, a memory for (3n + 1) / 4 screens is finally required, and when n is an even number, a memory for 3n / 4 screens is finally required. is there.
In the present invention, the memory is managed by adding a memory corresponding to one or two blocks or more to the above amount of memory.
[0039]
From the viewpoint of improving the image quality, it is preferable to minimize the influence of the image and the memory division. In other words, if the screen is divided, data may be discontinuous during scanning, and in this regard, image division may cause a decrease in display quality. As a result of studying various displays from such a viewpoint, we have found a method for optimizing the size of spatial modulation and the division size when using FRC as a desirable method in the present invention. Specifically, by setting the number of scanning lines included in the divided screen to be a multiple of the number of scanning lines included in the size of the spatial modulation, the risk of the deterioration in display quality can be almost completely avoided. This way,oneIn a state where one screen block is the first frame display of the frame modulation and the other screen block is the second frame display of the frame modulation, the display can be performed without breaking the dot pattern of the FRC subjected to the spatial modulation. That is, the screen division does not affect the spatial modulation FRC.
[0040]
In a frame of a general input image, a data signal is not continuous but is input at a certain interval. For this reason, a synchronization signal (horizontal synchronization, vertical synchronization) is used, but the timing within the frame is not uniquely determined, and there are many variations depending on manufacturers and models. In order to cope with such flexibility of the input signal, it is preferable to incorporate an element that allows the variation into the memory division method.
[0041]
In order to support such an arbitrary display controller, it is preferable to make the size of the divided memory block larger than the actual screen size / the number of divisions.oneThere are two means. For example, in a VGA (480 line) two-screen drive (hence, the upper and lower screens are 240 lines) and a plurality of lines are simultaneously selected and driven with L = 4, when the screen is divided into four blocks each in the upper and lower parts, simply, The unit is / 4 = 60 lines, and the screen is divided into 24, 72, 72, and 72 different sizes in units of 72 lines. In this way, by dividing into different sizes and setting the memory block size to the maximum size, the arbitrariness of the input signal can be allowed as much as possible. In this example, even if there is an idle period (a period without data) of about 10% of that period in the input frame, data can be written / read without complicated control of the memory block.
[0042]
As a similar method, it is preferable to increase the number of memory blocks. For example, at least two blocks are added in one-screen driving and at least three blocks are added in two-screen driving.
[0043]
In the examples so far, an example in which FRC is used as a gray scale method has been described. However, a case where amplitude modulation (AM) is used as a gray scale method can be similarly considered. However, in the AM system,oneOne data signaltwoThe data is divided into two data to achieve the gradation by the amplitude modulation. That is,oneFor one gradation data,twoOne data signal is sent to the liquid crystal. For this reason, the input data is not rewritten during M × 2 scans, so that the required memory size is different from the case of only FRC.
For example, in the case of driving by the multiple line simultaneous selection method of L = 4, a comparison is made with a case where one input frame is converted into a two-frame FRC output at a double frequency and displayed. The point that the display is completed in two output frames with respect to one input frame is the same.
[0044]
In the case of gradation display by FRC, two frames of FRC data are created by one input signal, and each is displayed in one display frame. Since the data of the first FRC frame is used during the four scans after writing, four scan periods may be retained, but the FRC data of the next frame is used for the subsequent four scans. Therefore, it is necessary to hold eight scan periods.
On the other hand, when gradation display is performed by AM, gradation display is completed by eight scans, so that a memory configuration that holds data for one output frame for eight scan periods is required.
In other words, although the difference in the gradation method affects the required memory size as a result, the principle of the present invention, which is the principle of the reduction of the memory size and the simplification of the control circuit, is the same.
[0045]
The following table shows a circuit configuration corresponding to the conventional multiple line simultaneous selection method and a memory size required for the circuit configuration in the present invention.
Here, α is a small amount depending on the memory division method.
[0046]
[Table 4]

[0047]
As described above, according to the present invention, the circuit configuration and the memory size can be simplified without deteriorating the display quality. Can open the way. We have developed an SVGA controller with built-in memory for 260,000 colors based on the present invention, and have almost the same performance (CR = 50: 1, response = 60 ms (average)) as a TFT with a simple matrix (STN). And the cost of the conventional STN was slightly increased.
[0048]
Hereinafter, specific embodiments of the present invention will be described.
Embodiment 1 FIG.
FIG. 1 is a block diagram illustrating a configuration of a driving circuit of a liquid crystal display device according to a first embodiment of the present invention. Here, a case where a so-called VGA panel having a display size of 640 × 480 pixels is driven by dual scanning is taken as an example. Therefore, the liquid crystal display panel is divided into upper and lower parts for display control. That is,twoTwo 640 × 240 pixel portions are independently driven. Here, the simultaneous selection of four lines is taken as an example. The driving circuit includes input image data of 6 bits each for R, G, and B, a VGA clock signal (VGA_CLK) synchronized with the input image data, a VGA enable signal (VGA_EN) indicating a valid period of the input image data, and a vertical synchronization signal. (V_SYNC), a horizontal synchronizing signal (H_SYNC), and the like.
[0049]
As shown in FIG. 1, one frame of input image data in which one pixel is composed of 6 bits is input to the frame modulation / dither circuit 1 for each pixel. Actually, one pixel is input for each of R, G, and B. Then, based on a predetermined gradation control operation, the frame modulation / dither circuit 1 outputs two frames of display data in which each pixel is composed of one bit in response to input of one frame of input image data. Therefore, when data of one pixel of each of R, G, and B is input, data R1, G1, and B1 of one bit of each of R, G, and B, and data R2, G2 of each other of one bit of R, G, and B , B2. Each data is temporarily stored in the write FIFO 2. Data in the write FIFO 2 is written to a predetermined address of the DRAM 3 according to an instruction from the memory management unit 4.
[0050]
The data stored in the DRAM 3 is transferred to the read FIFO 5 according to an instruction from the memory management unit 4. The readout FIFO 5 realizes the vertical / horizontal conversion, and each of the R, G, B data of four rows and one column for the upper liquid crystal display panel and the four rows and one column of each R data for the lower liquid crystal display panel. , G, and B data are sequentially output to the column voltage signal generator 6. The row selection pattern generator 7 outputs a row selection pattern. Here, since four rows are selected simultaneously, a pattern corresponding to a selection matrix of 4 rows × K columns is output. The column voltage signal generator 6 performs a predetermined operation between each data input from the FIFO 5 and the row selection pattern to calculate a voltage applied to each column electrode, and displays a value corresponding to the voltage value on a liquid crystal display. Output to a column driver (not shown) provided on the panel side. Here, the value output to the column driver is represented by 3 bits.
[0051]
The row selection pattern from the row selection pattern generator 7 is also supplied to the row voltage signal generator 8. The row voltage signal generator 8 synchronizes with the data applied to the column electrodes, and sequentially supplies a value indicating a voltage value according to the selection pattern for four rows to a row driver provided on the liquid crystal display panel side. (Not shown).
[0052]
The timing control unit 9 sends a timing signal to the frame modulation / dither circuit 1, the writing FIFO 2, the memory management unit 4, the reading FIFO 5, the column voltage signal generator 6, the row selection pattern generator 7, and the row voltage signal generator 8. give. The arithmetic circuit in the timing control unit 9 determines x and y described later using V_SYNC and VGA_CLK.
The width of the data bus 11 provided between the write FIFO 2, the DRAM 3, and the read FIFO 5 is 120 bits, and data of 40 bits × (for three pixels of R, G, and B) is transferred by one access.
[0053]
FIG. 2 is a timing chart showing a relationship among an input frame for inputting an image, a display frame output from the frame modulation / dither circuit 1, a scan from the DRAM 3, and a subgroup. Although FIG. 2B shows that two display frames are sequentially output, actually, in one input frame period,twoOne display frame is output from the frame modulation / dither circuit 1 in parallel.
[0054]
3 and 4 are timing charts showing data input / output timing. As shown in FIGS. 3A to 3C, when one frame of input image data is input, 480 clock VGA_EN is input.oneDuring a significant period of one VGA_EN, VGA_CLK for 640 clocks is input. VGA_CLK is synchronized with the input image data. The timing control unit 9 sets the frame modulation / dither circuit 1 and the write FIFO 2 to an operable state according to the input of V_SYNC. In the operable state, the frame modulation / dither circuit 1 captures image data according to VGA_CLK. When one pixel composed of 6 bits (composed of R, G, and B pixels) is input, a predetermined operation is performed, and two pixels each composed of 1 bit (each pixel is composed of R, G, and B pixels) ) And outputs them to the write FIFO 2. Hereinafter, one frame composed of one pixel data generated by the frame modulation / dither circuit 1 is referred to as a first display frame, and one frame composed of the other pixel data is referred to as a second display frame.
[0055]
FIG. 5 is an explanatory diagram for explaining the configuration of the write FIFO 2. As shown, the write FIFO 2 sequentially stores pixel data of the first display frame, a 40-bit × 3 shift register 21 for sequentially storing pixel data of the first display frame, a latch circuit 22 of the same size, and pixel data of the second display frame. And a latch circuit 23 of the same size. When the input of the 40 pixel data of the first display frame and the 40 pixel data of the second display frame to the writing FIFO 2 is completed, the data in the shift registers 21 and 24 are latched by the latch circuits 22 and 23. You. The memory management unit 4 controls the contents of the latch circuits 22 and 23 to be sequentially output to the bus 11 and writes them to the DRAM 3.
[0056]
oneGenerated from one input frametwoWhile one display frame is being written to the DRAM 3, read control from another area of the DRAM 3 is executed. In that area, the input frame from which the data currently being written is basedoneThe data generated from the previous input frame is stored. As shown in FIG. 4, two display frames are generated corresponding to one input frame (see FIG. 4D). Further, since the number of simultaneous selections is four, it is necessary to perform read control four times for each display frame (see FIG. 4E). Each of the frames to be read is referred to herein as a scan.
[0057]
At the time of reading from the DRAM 3, data on 240 lines forming the upper half (upper side) of the liquid crystal display element and data on 240 lines forming the lower half (lower side) are read out independently. Since the number of simultaneous selections is 4, it can be considered that 240 lines are divided into 60 subgroups (see FIG. 4F). That is, reading of one scan corresponds to reading of 60 subgroups. One subgroup corresponds to reading of data of the upper four lines and data of the lower four lines. At the time of reading, dummy reading for one subgroup is performed. By doing so, it is expected that continuity is generated in the applied voltage to the column electrodes, and an effect of reducing display unevenness is expected. Therefore, one scan is actually composed of 61 subgroups.
[0058]
During the period of one subgroup, the upper four lines of data and the lower four lines of data are read from the DRAM 3 and supplied to the read FIFO 5. As shown in FIG. 1, the read FIFO 5 simultaneously outputs odd-numbered column data and even-numbered column data on the upper side. The same applies to the lower side. That is, 2 (column) × 4 pixel data (each pixel data is R, G, B pixel data) corresponding to 2 columns of simultaneously selected 4 rows of each data of 640 columns × 240 rows on the upper side. And 2 (column) × 4 pixel data (each pixel data is R, G, B) corresponding to 4 columns of 2 columns out of the data of 640 columns × 240 rows on the lower side. Are output at the same time. In FIG. 1, for example, the pixel data of the upper even column is represented as R_UE, G_UE, and B_UE. Therefore, as shown in FIG. 4G, data transfer is performed 320 times from the read FIFO 5 to the column voltage signal generator 6 during a period in which one subgroup is formed.
[0059]
The control of reading and transferring data for two display frames from the DRAM 3 to the column voltage signal generator 6 as described above must be completed within a period in which one input frame is input so that overflow does not occur in the DRAM 3. Must. Further, it must be executed under a predetermined timing control. Such control is performed by the timing control unit 9 and the memory control unit 4 that generate a timing signal.
[0060]
FIG. 6 is an explanatory diagram showing a memory space configuration of the DRAM 3. As shown in FIG. As shown in FIG.threeAre divided into three banks 31, 32, 33, and each bank 31, 32, 33FiveDivided into two blocks. In the case of the VGA system, one block is composed of 72 × 640 × 3 (RGB) = 138,240 bits. Therefore, the capacity required for the DRAM 3 is 3 × 5 × 138,240 = 2,073,600 bits.
[0061]
FIG. 7 is an explanatory diagram for explaining a data storage method in one block. As shown in FIG. 7A, data in units of 40 × 3 = 120 bits are set in an area specified by a column address of 0 to 63 and a row address of 0 to 17. Therefore, the data in one block corresponds to data for 72 lines as shown in FIG. 7B.
[0062]
FIG. 8 is an explanatory diagram showing a display area in the liquid crystal display panel. As shown in the figure, the upper side of the liquid crystal display panel is controlled in four areas A, B, C, and D. Further, the lower side is controlled by being divided into four areas of E, F, G, and H. The upper region A is composed of 24 lines, and the other region is composed of 72 lines. The lower H area is composed of 24 lines, and the other area is composed of 72 lines.
[0063]
Next, the operation will be described.
FIG. 9 is an explanatory diagram showing a method of writing data to the DRAM 3. In FIG. 9, for example, A1 indicates each data to be displayed in the upper area A of the liquid crystal display panel in the first display frame. Further, for example, U1 indicates a first display frame to be displayed on the upper side of the liquid crystal display panel, and L1 indicates a first display frame to be displayed on the lower side of the liquid crystal display panel. As shown in FIG. 9, the # 1 bank 31 stores a display frame to be displayed on the upper side of the liquid crystal display panel, and the # 3 bank 32 stores a display frame to be displayed on the lower side of the liquid crystal display panel. Is done. The # 2 bank 33 stores a display frame to be displayed above or below the liquid crystal display panel.
[0064]
Image data from a personal computer or the like is input to the frame modulation / dither circuit 1 line-sequentially. The frame modulation / dither circuit 1 outputs each data constituting the first display frame and the second display frame. The data of the first display frame is input to the shift register 21 of the writing FIFO 2, and the data of the second display frame is input to the shift register 24 of the writing FIFO 2. When data is set in the latch circuits 22 and 23 of the write FIFO 2, the memory management unit 4 sequentially outputs data from the write FIFO 2 to the bus 11. As shown in FIGS. 9A and 9B, the frame modulation / dither circuit 1 outputs data of two display frames in parallel during one cycle of an input frame. In the first half period, image data to be displayed on the upper side of the liquid crystal display panel in the first display frame and the second display frame is output.
[0065]
As shown in FIGS. 9C to 9E, the memory management unit 4 stores, for example, data for the first 24 lines of the first display frame (data corresponding to the A region of the first display frame = A1). ) Is set to the block # 2 of the # 2 bank 32 in the DRAM 3 to control the write address. The write address is set so that the data of the first 24 lines of the second display frame (data corresponding to the area A of the second display frame = A2) is set in the block # 1 of the # 1 bank 31 in the DRAM 3. Control. As shown in FIG. 7, in each block, the memory management unit 4 sequentially stores data for 10 pixels at column addresses “0” to “63” of a row address “0”. Then, when data is set to the column address “63”, data for the next 10 pixels is set in each area of the row address “1”.
[0066]
Next, the memory management unit 4 stores the data for the next 72 lines of the first display frame (data corresponding to the B area of the first display frame = B1) in the block # 3 of the # 2 bank 32 in the DRAM 3. The write address is controlled so as to be set. Further, the write address is set so that the data for the next 72 lines of the second display frame (data corresponding to the area B of the second display frame = B2) is set in the block # 2 of the # 1 bank 31 in the DRAM 3. Control.
[0067]
Next, the memory management unit 4 sets the data for the next 72 lines of the first display frame (data corresponding to the C area of the first display frame = C1) in the block # 4 of the # 2 bank 32 in the DRAM 3. The write address is controlled so that The write address is set so that the data for the next 72 lines of the second display frame (data corresponding to the C area of the second display frame = C2) is set in the block # 3 of the # 1 bank 31 in the DRAM 3. Control.
[0068]
Subsequently, the memory management unit 4 stores the data for the next 72 lines of the first display frame (data corresponding to the D area of the first display frame = D1) in the block # 5 of the # 2 bank 32 in the DRAM 3. The write address is controlled so as to be set. The write address is set so that the data for the next 72 lines of the second display frame (data corresponding to the D region of the second display frame = D2) is set in the block # 4 of the # 1 bank 31 in the DRAM 3. Control.
As described above, one display frame is stored in the predetermined area of the DRAM 3.
[0069]
A memory read operation is performed in parallel with the above-described memory write operation. Of course, strictly speaking, the memory read operation is performed during a period in which data writing from the write FIFO 2 to the DRAM 3 is not performed, that is, data from the frame modulation / dither circuit 1 passes through the shift registers 21 and 24 in the write FIFO 2. It is performed during the period that it is.
[0070]
FIG. 10 is an explanatory diagram showing how data is written to each block of the DRAM 3 together with how data is read. In FIG. 10, data is read from the blocks with halftone dots, and data is written to the blocks marked with *. For example, in the first to fourth scanning periods in the first input frame period, as described above, the # 2 bank 32 stores the upper image data (A1, B1, C1, D1) of the first display frame. The image data (A2, B2, C2, D2) on the upper side of the second display frame is sequentially written in the # 1 bank 31.
[0071]
Then, during that period, the memory management unit 4 performs control to read data that has already been set from a block that is not a writing target. The read data is supplied to the read FIFO 5. As shown in FIGS. 10 (c) to 10 (e), in one scan period, four blocks in which data to be displayed in the upper four areas of the liquid crystal panel are set, and data are displayed in the lower four areas. Data is read from a total of eight blocks including four blocks in which data is set. Therefore, in four scan periods = 1 display frame period, four data readings are performed from each block in which data displayed in each region is set.
[0072]
The read FIFO 5 has four registers corresponding to the upper even column, the upper odd column, the lower even column, and the lower odd column of the liquid crystal display panel. In each register, image data of each column of four rows selected at the same time is set. Then, the readout FIFO 5 responds to the timing control of the timing control section 9 to select each of the selected rows of the upper even column, the upper odd column, the lower even column, and the lower odd column of the liquid crystal display panel. The image data is output to the column voltage signal generator 6. The column voltage signal generator 6 performs an exclusive OR operation on the selection pattern from the row selection pattern generator 7 and the image data of four rows and one column of four systems, and outputs an added value of the operation result. The output for the upper even column is output to a column driver (not shown) that drives the even column, and the output for the upper odd column is output to the column driver that drives the odd column. The output related to the lower even-numbered column is output to a series for driving the even-numbered column of the column driver, and the output related to the lower odd-numbered column is output to a series for driving the odd-numbered column of the column driver.
[0073]
As shown in FIG. 4F, 60 row electrode driving (selection of a sub-group) is performed on each of the upper and lower sides of the liquid crystal display panel within one scan period. Since four lines are simultaneously driven by one row electrode drive, row electrodes of 240 lines are respectively driven on the upper side and the lower side within one scan period. That is, row electrode driving is performed for all lines. However, as described later, 61 readings are performed from the DRAM 3 within one scanning period. Further, as shown in FIG. 4 (g), in response to one row electrode drive, that is, within the selection period of one subgroup, 640/2 (even and odd columns) = 320 readings Data transfer from FIFO 5 to column voltage signal generator 6 is performed.
[0074]
As shown in FIG. 4F, dummy reading is performed in the 60th subgroup selection period. The column voltage signal generator 6 performs an exclusive OR operation on the selection pattern from the row selection pattern generator 7 and the image data of the four rows and one column of the four systems read as a result of the dummy reading, and the operation result is obtained. Output added value. The output for the upper even column is output to the column driver driving the even column, and the output for the upper odd column is output to the column driver driving the odd column. The output related to the lower even-numbered column is output to a series for driving the even-numbered column of the column driver, and the output related to the lower odd-numbered column is output to a series for driving the odd-numbered column of the column driver. However, at this time, the row voltage signal generator 8 does not drive any row electrodes.
By such control, the column voltage applied at the beginning of the next subgroup selection period has continuity with the immediately preceding column voltage. Therefore, display unevenness is reduced.
[0075]
In this embodiment, the case where a VGA panel is driven has been described. However, this drive circuit can be applied to a case where another type of liquid crystal display panel is driven. For example, the present invention can be applied to the case of driving an SVGA panel of 800 × 600 pixels. For example, when driving an SVGA panel, one block is composed of 84 × 800 × 3 (RGB) = 201,600 bits. Therefore, the capacity required for the DRAM 3 is 3 × 5 × 201,600 = 3,024,000 bits. The number of subgroups may be 77 (including subgroups for dummy reading), and the number of times of reading of the read FIFO 5 in one subgroup period may be 400.
[0076]
Next, timing control in this embodiment will be described. The arithmetic circuit in the timing control unit 9 is configured, for example, as shown in FIG. 11A, and determines the values of x and y as shown in FIGS. I do. As described above, 60 row electrode driving operations are performed on each of the upper and lower sides of the liquid crystal display panel within one scan period. Since four lines are simultaneously driven by one row electrode drive, row electrodes of 240 lines are respectively driven on the upper side and the lower side within one scan period. That is, row electrode driving is performed for all lines. Since one input frame period corresponds to eight scan periods, 60 × 8 = 480 row electrode driving can be performed within one input frame period. Therefore, it is desirable to equally allocate one input frame period to 480 row electrode drive periods. However, since one dummy subgroup exists in each scan period, one input frame period is actually equally allocated to 488 row electrode drive periods.
[0077]
Here, each row electrode drive period is determined based on VGA_CLK. That is, the number of clocks that is 1/488 of the number of VGA_CLKs input between the input time of a certain V_SYNC and the input time of the next V_SYNC is the number of clocks corresponding to one row electrode drive period. However, since the number of VGA_CLKs input between two V_SYNC inputs does not become an integral multiple of 488, a row electrode driving period corresponding to x VGA_CLK and a row electrode driving period corresponding to x + 1 VGA_CLKs. appear. The number of row electrode drive periods corresponding to x + 1 in one input frame period is y. The arithmetic circuit determines the values of x and y defined as such. Since the values of x and y are determined based on V_SYNC and VGA_CLK input at that time, memory reading and electrode driving by the MLS method can be performed regardless of the frequency of the input image signal.
[0078]
In the arithmetic circuit having the configuration shown in FIG. 11A, the A counter 111 is reset once by V_SYNC. That is, counting starts from the point of time when V_SYNC is input. Then, when 488 VGA_CLKs are counted, a carry signal is output. The carry signal of the A counter 111 becomes a count enable signal of the B counter 112. Since the count enable signal becomes significant for one cycle of VGA_CLK, VGA_CLK for one clock is input to the B counter 112 during that time. That is, the count value of the B counter 112 increases by one. Then, the A counter 111 starts counting from the initial value 0 again.
[0079]
Accordingly, as shown in FIG. 11B, the count value of the B counter 112 indicates how many times [VGA_CLK for 488 clocks] have been input. The above operation is repeated. Next, when V_SYNC is input, the count value of the B counter 112 is latched by the latch circuit 113. The count value of the A counter 111 is latched by the latch circuit 114. The value latched by the latch circuit 113 indicates the number of times [VGA_CLK for 488 clocks] is input between the time when a certain V_SYNC is input and the time when the next V_SYNC is input, that is, in one input frame period. The value latched by the latch circuit 114 indicates a fraction less than 488 clocks.
[0080]
Therefore, [the value latched by the latch circuit 113] × 488 + [the value latched by the latch circuit 114] indicates the number of VGA_CLKs input in one input frame period. That is, if [the value latched by the latch circuit 113] is x and [the value latched by the latch circuit 114] is y, the number of VGA_CLKs input in one input frame period = (x + 1) × y + (x ) × (488-y). Therefore, x and y as defined above are obtained. The values of x and y determined in this way are supplied to the timing controller 9.
[0081]
FIG. 13 is a block diagram illustrating a configuration example of the timing control unit 9. As shown in the figure, the counter 91 is reset at V_SYNC, and counts the number of clocks of H_SYNC. When the count value reaches “240”, counter 91 outputs a carry signal. This time is the time of t1 in FIG. The reading of data from the reading FIFO 5 and the timing control of driving the liquid crystal display panel are executed based on this time. That is, as shown in FIG. 4, this is an intermediate point in the period during which 480 VGA_ENs are input. In this way, by setting the middle point of the period in which VGA_EN is input as a reference for the timing control of the read and the driving of the liquid crystal display panel, the efficiency of the memory such that the area for one screen of the DRAM 3 is used in half. Can be used in various ways.
[0082]
Triggered by the output of the carry signal from the counter 91, the counter 93 starts counting down from the set value. The set value is a value set by the presetter 92. The presetter 92 initially sets (x + 1) in the counter 93. Therefore, when the counter 93 counts (x + 1) VGA_CLKs, the counter 93 generates a borrow signal. This point is a point in time when one subgroup period has elapsed. The borrow signal becomes a clock signal for the counters 94 and 95. When the counter 95 counts 61 input clocks, it generates a carry signal. This point is a point in time when one scan period ends. The count value of the counter 94 is compared with y by the comparator 101, and when they match, the presetter 92 changes the set value supplied to the counter 93 to x.
[0083]
The counter 95 counts the borrow signal of the counter 93. Therefore, the count value is a value indicating the number of the subgroup (see FIG. 12D). The counter 95 generates a carry signal when it counts 61 input clocks. The carry signal becomes a clock signal of the counter 96. Therefore, the count value of the counter 96 is a value indicating the number of the scan (see FIG. 12C). The carry signal of the counter 96 becomes a clock signal of the counter 102. Therefore, the count value of the counter 102 is a value indicating the number of the display frame (see FIG. 12B).
[0084]
The counter 97 starts counting VGA_CLK, triggered by the output of the carry signal from the counter 91. Then, when 640 VGA_CLKs are counted, the counting is stopped. Then, the output of the flip-flop 98 is made insignificant. The output of the flip-flop 98 corresponds to CLK_EN shown in FIG. Therefore, VGA_CLK passing through the OR circuit 99 using CLK_EN as a gate signal becomes MLS_CLK as shown in FIG. MLS_CLK is frequency-divided by frequency divider 100 to become 1/2 MLS_CLK.
[0085]
As described above, the scan numbers as shown in FIG. 12C, the subgroup numbers as shown in FIG. 12D, the timing as shown in FIG. A 1/2 MLS_CLK as shown in FIG. 14 and an MLS_CLK as shown in FIG. The obtained signals and timings are transmitted to the frame modulation / dither circuit 1, write FIFO 2, memory management unit 4, read FIFO 5, column voltage signal generator 6, row selection pattern generator 7, and row voltage signal generator 8. Supplied.
[0086]
For example, as shown in FIGS. 14B and 14C, the column voltage signal generator 6 fetches the data stored in the read FIFO 5 based on Ｍ MLS_CLK. At the same time, the row selection pattern generator 7 outputs the row selection pattern to the column voltage signal generator 6. The row selection pattern generating unit 7 performs exclusive logic for each bit of the 4-bit data of each of the upper even column, the upper odd column, the lower even column, and the lower odd column, and the input row selection pattern. Take the sum and add the operation results. Then, each addition result is output to the column driver. At the same time, the row selection pattern generator 7 outputs the row selection pattern to the row voltage signal generator 8. The row voltage signal generator 8 drives a row electrode via a row driver during one period in FIG. One period in FIG. 12E is determined, for example, as a period from the time when the counter 93 outputs one borrow signal to the time when the next borrow signal is output.
[0087]
The memory management unit 4 controls data reading of the DRAM 3 using MLS_CLK. Further, during a period in which CLK_EN is not significant, data transfer control from the write FIFO 2 to the DRAM 3 is performed.
[0088]
As described above, since this drive circuit is configured to synchronize data transfer control from the DRAM 3 to the liquid crystal display panel by using MLS_CLK, it performs timing control more accurately than in the conventional configuration. be able to. Further, since the reference time point of the timing control is separated from the time point when V_SYNC is input, it is less susceptible to the variation of V_SYNC. Further, a period during which no image signal is input immediately after or immediately after the input of V_SYNC is avoided, so that the area of the DRAM 3 can be effectively used.
[0089]
In this embodiment, a VGA displaying 640 × 480 pixels has been described as an example. However, an image signal of SVGA or another method can be used. In this case, although the values of x and y and the count value of each counter are different, the concept of the synchronization method according to this embodiment can be applied.
[0090]
Embodiment 2 FIG.
FIG. 15 is an explanatory diagram showing another configuration of the memory space of the DRAM 3. As shown in FIG.twoDivided into two areas. One is an even frame memory 34 for storing image data of even frames, which is divided into nine blocks. The other is an odd frame memory 35 for storing odd frame image data, which is divided into five blocks. In the case of the VGA system, one block is composed of 72 × 640 × 3 (RGB) = 138,240 bits. Therefore, in this case, the capacity required for the DRAM 3 is (9 + 5) × 138,240 = 1,935,360 bits. Note that the overall configuration of the drive circuit is the same as the configuration shown in FIG.
[0091]
Next, the operation will be described.
FIG. 16 is an explanatory diagram showing a method of writing data to the DRAM 3. In FIG. 16, for example, A1 indicates each data to be displayed in the A region on the upper side of the liquid crystal display panel in the first display frame. Further, for example, U1 indicates a first display frame to be displayed on the upper side of the liquid crystal display panel, and L1 indicates a first display frame to be displayed on the lower side of the liquid crystal display panel. As shown in FIG. 16, the even frame memory 34 stores the image data of the even frame of each display frame, and the odd frame memory 35 stores the image data of the odd frame of each display frame. The definition of the A region to the H region is as shown in FIG.
[0092]
Image data from a personal computer or the like is input to the frame modulation / dither circuit 1 line-sequentially. The frame modulation / dither circuit 1 outputs each data constituting the first display frame and the second display frame. The data of the first display frame is input to the shift register 21 of the writing FIFO 2, and the data of the second display frame is input to the shift register 24 of the writing FIFO 2. When data is set in the latch circuits 22 and 23 of the write FIFO 2, the memory management unit 4 sequentially outputs data from the write FIFO 2 to the bus 11. As shown in FIGS. 16A and 16B, the frame modulation / dither circuit 1 outputs data of two display frames in parallel during one cycle of an input frame. In the first half period, image data to be displayed on the upper side of the liquid crystal display panel in the first display frame and the second display frame is output.
[0093]
As shown in FIGS. 16C to 16D, the memory management unit 4 stores, for example, data for the first 24 lines of the first display frame (data corresponding to the A area of the first display frame = A1). ) Is set to the block # 2 of the odd frame memory 35 in the DRAM 3. The write address is set so that the data of the first 24 lines of the second display frame (data corresponding to the area A of the second display frame = A2) is set in the block # 1 of the even frame memory 34 in the DRAM 3. Control.
[0094]
Next, the memory management unit 4 stores the data for the next 72 lines of the first display frame (data corresponding to the B area of the first display frame = B1) in the block # 3 of the odd frame memory 35 in the DRAM 3. The write address is controlled so as to be set. The write address is set so that the data for the next 72 lines of the second display frame (data corresponding to the B area of the second display frame = B2) is set in the block # 2 of the even frame memory 34 in the DRAM 3. Control.
[0095]
Next, the memory management unit 4 sets the data for the next 72 lines of the first display frame (data corresponding to the C area of the first display frame = C1) in the block # 4 of the odd frame memory 35 in the DRAM 3. The write address is controlled so that The write address is set so that the data for the next 72 lines of the second display frame (data corresponding to the C area of the second display frame = C2) is set in the block # 3 of the even frame memory 34 in the DRAM 3. Control.
[0096]
Subsequently, the memory management unit 4 stores the data for the next 72 lines of the first display frame (data corresponding to the D area of the first display frame = D1) in the block # 5 of the odd frame memory 35 in the DRAM 3. The write address is controlled so as to be set. The write address is set so that the data for the next 72 lines of the second display frame (data corresponding to the D area of the second display frame = D2) is set in the block # 4 of the even frame memory 34 in the DRAM 3. Control.
As described above, one display frame is stored in the predetermined area of the DRAM 3.
[0097]
A memory read operation is performed in parallel with the above-described memory write operation. Of course, strictly speaking, the memory read operation is performed during a period in which data writing from the write FIFO 2 to the DRAM 3 is not performed, that is, data from the frame modulation / dither circuit 1 passes through the shift registers 21 and 24 in the write FIFO 2. It is performed during the period that it is.
[0098]
FIG. 17 is an explanatory diagram showing a state of writing data to each block of the DRAM 3 together with a state of reading data. In FIG. 17, data is read from the blocks with halftone dots, and data is written to the blocks marked with *. For example, in the first to fourth scan periods of the first input frame period, as described above, the odd frame memory 35 stores the upper image data (A1, B1, C1, D1) of the first display frame. The image data (A2, B2, C2, D2) on the upper side of the second display frame is sequentially written in the even frame memory 34.
[0099]
Then, during that period, the memory management unit 4 performs control to read data that has already been set from a block that is not a writing target. The read data is supplied to the read FIFO 5. As shown in FIGS. 16C to 16D, in one scan period, data displayed in the upper four areas of the liquid crystal panel are set in four blocks and displayed in the lower four areas. Data is read from a total of eight blocks including four blocks in which data is set. Therefore, in four scan periods = 1 display frame period, four data readings are performed from each block in which data displayed in each region is set.
[0100]
The read FIFO 5, the column voltage signal generator 6, the row voltage signal generator 8, and the like operate in the same manner as in the first embodiment. As described above, the read and write control is realized by the 15 blocks of the DRAM 3.
[0101]
In this embodiment, the case where a VGA panel is driven has been described. However, this drive circuit can be applied to a case where another type of liquid crystal display panel is driven. For example, the present invention can be applied to the case of driving an SVGA panel of 800 × 600 pixels. For example, when driving an SVGA panel, one block is composed of 84 × 800 × 3 (RGB) = 201,600 bits. Therefore, the capacity required for the DRAM 3 is (9 + 5) × 201,600 = 2,822,400 bits. The number of subgroups may be 77 (including subgroups for dummy reading), and the number of times of reading of the read FIFO 5 in one subgroup period may be 400.
[0102]
【The invention's effect】
According to the present invention, the driving method of the liquid crystal display device and the driving circuit of the liquid crystal display device perform control to write the image data corresponding to each area in the liquid crystal display element to each block, and sequentially start from the blocks not to be written. Since the configuration is such that image data is read, there is an effect that data can be read from the memory at a substantially high frame frequency while using a DRAM as the memory.
[0103]
A memory that is one or more blocks or more than the number that satisfies the required memory capacity when the driving circuit of the liquid crystal display device allows data to be simultaneously written into the memory within a frame from which data is read from the memory. When a block is included, there is an effect that data can be read from the memory at a substantially high frame frequency while using a DRAM as the memory when performing a single scan or a dual scan.
[0104]
Even when the driving circuit of the liquid crystal display device has each memory area having more blocks than the number of areas on one side of the liquid crystal display element, data can be read from the memory at a substantially high frame frequency while using DRAM as the memory. There is an effect that can be read.
[0105]
The driving circuit of the liquid crystal display device stores image data to be displayed in one region of the memory above or below the liquid crystal display element, and stores image data in one of the other regions above the liquid crystal display element. In the case where image data to be displayed is stored and image data to be displayed below the liquid crystal display element is stored in the other of the other areas, data transfer between memories is required. In addition, there is an effect that a drive circuit can be realized with a simplified circuit configuration.
[0106]
The drive circuit of the liquid crystal display device stores the image data of the odd-numbered frames of the display frames in one of the regions of the memory, and stores the image data of the even-numbered frames of the display frames in the other region. In the case of the storage configuration, there is an effect that the drive circuit can be realized with a more simplified circuit configuration without requiring data transfer between memories. Further, the memory capacity can be further reduced.
[0107]
In the case where the driving circuit of the liquid crystal display device has a configuration including timing control means for synchronizing timing control using a clock signal synchronized with input image data, the driving circuit has higher accuracy than a conventional driving circuit. There is an effect that the timing control can be executed. Further, since an analog circuit or the like is not included, there is also an effect that a driving circuit suitable for an LSI can be configured.
[0108]
When the driving circuit of the liquid crystal display device further includes an arithmetic circuit that generates a value for determining a row electrode driving period, each row electrode driving period can be set uniformly, and in each row electrode driving period, There is an effect that the effective voltage value does not vary.
[0109]
In the case where the drive circuit of the liquid crystal display device has a configuration in which the reference point of the timing control is set when a predetermined period has elapsed after the input of the vertical synchronization signal, there is an effect that a stable reference point can be set.
[0110]
Then, when the drive circuit of the liquid crystal display device is configured such that, after the input of the vertical synchronization signal, the input point of the horizontal synchronization signal in the middle of all the horizontal synchronization signals in one frame is used as the reference point of the timing control. Has an effect that a stable reference point can be set and that effective use of the memory can be expected.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a driving circuit of a liquid crystal display device according to a first embodiment of the present invention.
FIG. 2 is a timing chart showing a relationship among an input image frame, a display frame output from a frame modulation / dither circuit 1, a scan from a DRAM 3, and a subgroup.
FIG. 3 is a timing chart showing input signals to a drive circuit.
FIG. 4 is a timing chart showing a relationship among a display frame, a scan, and a subgroup.
FIG. 5 is an explanatory diagram illustrating a configuration of a write FIFO.
FIG. 6 is an explanatory diagram showing a memory space configuration of a DRAM.
FIG. 7 is an explanatory diagram for explaining a data storage method in one block.
FIG. 8 is an explanatory diagram showing a display area in the liquid crystal display panel.
FIG. 9 is an explanatory diagram showing a method of writing data to a DRAM according to the first embodiment.
FIG. 10 is an explanatory diagram showing a state of writing data to each block of the DRAM together with a state of reading data in the first embodiment;
FIG. 11A is a block diagram illustrating a configuration example of an arithmetic circuit in a timing control unit. FIG. 11B is an explanatory diagram for explaining x and y generated by the arithmetic circuit.
FIG. 12 is a timing chart showing a relationship between x and y generated by an arithmetic circuit and scan and the like.
FIG. 13 is a block diagram illustrating a configuration of a timing control unit.
FIG. 14 is a timing chart showing a relationship between a subgroup and 1/2 MLS_CLK.
FIG. 15 is an explanatory diagram showing a memory space configuration of a DRAM according to a second embodiment.
FIG. 16 is an explanatory diagram showing a method of writing data to a DRAM according to the second embodiment.
FIG. 17 is an explanatory diagram showing a state of writing data to each block of the DRAM together with a state of reading data in the second embodiment.
FIG. 18 is an explanatory diagram showing how to determine a sequence of a voltage waveform applied to a column electrode.
FIG. 19 is a block diagram illustrating an example of a configuration of a driving circuit of a conventional liquid crystal display device.
[Explanation of symbols]
3 DRAM
4 Memory management unit
9 Timing control section
111 A counter
112 B counter
113,114 Latch circuit

Claims (15)

In a method of driving a liquid crystal display device that drives a liquid crystal display element by simultaneously selecting a plurality of lines,
When the display data is read into the memory once, the data is read out of the memory multiple times, and a signal to be applied to the data electrode is generated by an operation based on the data, a scan that is a natural number times the number of scanning lines that simultaneously select the screen Dividing the memory into a plurality of screen blocks including lines and dividing the memory into a plurality of memory blocks having a capacity to read and write data displayed on the screen block,
Synchronize the write frame to the memory and the read frame,
After one of the memory blocks of a predetermined number of times the read is performed, a driving method of a liquid crystal display device and writes the new display data in the memory block (however, using one frame memory, the simultaneous selection Excluding a case where a plurality of display data corresponding to a plurality of rows are simultaneously written to a frame memory via a buffer) . In a driving circuit of a liquid crystal display device that drives a liquid crystal display element by selecting a plurality of lines simultaneously,
A plurality of memory blocks having a capacity capable of reading and writing data displayed on a screen block generated by dividing a screen into a plurality of blocks including a scanning line having a natural number times the number of simultaneously selected scanning lines. A memory for temporarily storing input image data,
Timing control means for synchronizing a write frame to a memory and a read frame,
After one of the memory blocks of a predetermined number of times required for the operation of the data signal read is performed, the liquid crystal display device which is characterized in that a memory management unit for controlling to write the new display data in the memory block (Except for the case where a plurality of display data corresponding to a plurality of rows selected at the same time is simultaneously written into the frame memory via a buffer using one frame memory) . In a driving circuit of a liquid crystal display device for driving a liquid crystal display element by selecting a plurality of lines simultaneously,
A plurality of memory blocks having a capacity capable of reading and writing data displayed on a screen block generated by dividing the screen into a plurality of blocks including a scanning line having a natural number times the number of simultaneously selected scanning lines; A memory for temporarily storing input image data,
Timing control means for synchronizing a write frame to a memory and a read frame,
A memory management means for controlling writing of new display data to the memory block after a predetermined number of readings necessary for data signal calculation are performed from one memory block;
With
Driven by scanning the screen with one continuous scan,
The timing control means performs control to make the length of the writing frame equal to n times (n is a natural number) the length of the reading frame to the memory,
The number of memory blocks included in the memory, and wherein the more one block or more than the number that satisfies the memory capacity required upon so as to allow the writing of data memory at the same time within a frame where the data is read from the memory Circuit for driving a liquid crystal display device. In a driving circuit of a liquid crystal display device for driving a liquid crystal display element by selecting a plurality of lines simultaneously,
A plurality of memory blocks having a capacity capable of reading and writing data displayed on a screen block generated by dividing a screen into a plurality of blocks including a scanning line having a natural number times the number of simultaneously selected scanning lines. A memory for temporarily storing input image data,
Timing control means for synchronizing a write frame to a memory and a read frame,
A memory management means for controlling writing of new display data to the memory block after a predetermined number of readings necessary for data signal calculation are performed from one memory block;
With
The upper and lower sides of the screen are scanned and driven in one independent scan,
The timing control means performs control to make the length of the writing frame equal to n times (n is a natural number) the length of the reading frame to the memory,
The number of memory blocks included in the memory, and characterized in that often more than two blocks than the number that satisfies the memory capacity required upon so as to allow the writing of data memory at the same time within a frame where the data is read from the memory Circuit for driving a liquid crystal display device. The timing control means performs control to make the length of the write frame equal to twice the length of the read frame to the memory,
5. The driving circuit for a liquid crystal display device according to claim 4 , wherein the memory has three regions, and each region has more blocks than the number of regions on one side of the liquid crystal display element. The memory management means stores image data displayed above or below the liquid crystal display element in one of the areas of the memory, and is displayed above the liquid crystal display element in one of the other areas. 6. The driving circuit for a liquid crystal display device according to claim 5 , wherein control is performed to store image data to be displayed below the liquid crystal display element in the other of the other areas. The timing control means performs control to make the length of the write frame equal to twice the length of the read frame to the memory,
Memory has two regions, one region of the memory includes one or greater number of blocks than the number of regions on one side of the liquid crystal display device, the other area of the memory area number at one side of the liquid crystal display device the driving circuit of claim 4 comprising one or greater number of blocks than two times. The memory management means stores the image data of the odd-numbered frame of each display frame in one of the areas of the memory, and stores the image data of the even-numbered frame of the display frames in the other area. The driving circuit for a liquid crystal display device according to claim 7 , which performs the following. In a driving circuit of a liquid crystal display device for driving a liquid crystal display element by selecting a plurality of lines simultaneously,
A plurality of memory blocks having a capacity capable of reading and writing data displayed on a screen block generated by dividing the screen into a plurality of blocks including a scanning line having a natural number times the number of simultaneously selected scanning lines; A memory for temporarily storing input image data,
Timing control means for synchronizing a write frame to a memory and a read frame,
A memory management means for controlling writing of new display data to the memory block after a predetermined number of readings necessary for data signal calculation are performed from one memory block;
With
The timing control means uses a clock signal synchronized with the input image data to synchronize the writing of data into the memory, the reading of data from the memory, and the timing control of the electrode driving means.
A driving circuit for a liquid crystal display device , characterized in that: In a driving circuit of a liquid crystal display device for driving a liquid crystal display element by selecting a plurality of lines simultaneously,
A plurality of memory blocks having a capacity capable of reading and writing data displayed on a screen block generated by dividing a screen into a plurality of blocks including a scanning line having a natural number times the number of simultaneously selected scanning lines. A memory for temporarily storing input image data,
Timing control means for synchronizing a write frame to a memory and a read frame,
A memory management means for controlling writing of new display data to the memory block after a predetermined number of readings necessary for data signal calculation are performed from one memory block;
With
The timing control unit includes an arithmetic circuit that generates a value for determining the row electrode driving period, counts a clock signal synchronized with the input image data, and when the counted value reaches the value, the row electrode driving period is reached. A drive circuit for a liquid crystal display device, characterized by making a determination. In a driving circuit of a liquid crystal display device for driving a liquid crystal display element by selecting a plurality of lines simultaneously,
A plurality of memory blocks having a capacity capable of reading and writing data displayed on a screen block generated by dividing a screen into a plurality of blocks including a scanning line having a natural number times the number of simultaneously selected scanning lines. A memory for temporarily storing input image data,
Timing control means for synchronizing a write frame to a memory and a read frame,
A memory management means for controlling writing of new display data to the memory block after a predetermined number of readings necessary for data signal calculation are performed from one memory block;
With
The timing control means uses a time when a predetermined period elapses after the input of the vertical synchronization signal as a reference point of the timing control, as a driving circuit for a liquid crystal display device. The timing control means according to any one of claims 3 to 11, wherein after inputting the vertical synchronizing signal, an input time point of an intermediate horizontal synchronizing signal among all the horizontal synchronizing signals in one frame is set as a reference point of the timing control. The driving circuit of the liquid crystal display device according to the above. The timing control means synchronizes the writing of data into the memory, the reading of data from the memory, and the timing control of the electrode driving means using a clock signal synchronized with the input image data.
A driving circuit for a liquid crystal display device according to claim 3. The timing control unit includes an arithmetic circuit that generates a value for determining the row electrode driving period, counts a clock signal synchronized with the input image data, and when the counted value reaches the value, the row electrode driving period is reached. The drive circuit of the liquid crystal display device according to claim 3, wherein the determination is performed. 10. The driving circuit of a liquid crystal display device according to claim 3, wherein the timing control means sets a time when a predetermined period has elapsed after the input of the vertical synchronization signal as a reference point of the timing control.

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