JP4654149B2 - Semiconductor device - Google Patents
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Description
本発明は、携帯電話等の携帯型情報端末に搭載される高周波送受信用半導体装置や電源用半導体装置の放熱設計技術に適用して有効な技術に関するものである。 The present invention relates to a technique effective when applied to a heat radiation design technique for a high-frequency transmitting / receiving semiconductor device or a power supply semiconductor device mounted on a portable information terminal such as a cellular phone.
携帯電話等の携帯型情報端末に搭載される高周波送受信用のパワー半導体装置の放熱設計に関する技術として、その熱抵抗を低減するための実装構造が、例えば特許文献1や特許文献2において開示されている。このうち、特許文献1において開示されている実装構造は、図1に示す断面図のように、半導体素子7の回路形成領域(アクティブ領域)が素子上面にあるフェースアップ構造を有し、さらに、その素子下部と多層配線基板1の間に接続部材である熱伝導部材を用い、この熱伝導部材がいわゆる熱拡散板5として機能する方式を採用している。なお、図1において、2はモールド樹脂、3はボンディングワイヤ、4は接合部材、6は接合部材、8はサーマルビアである。
For example,
一方、特許文献2において開示されている実装構造は、図2に示す断面図のように、半導体素子7が、アクティブ領域を素子下面側に向けたフェースダウン、即ちフリップチップ接続方式で多層配線基板1上に積層された構造である。この場合、放熱専用の大面積のバンプ構造により、配線基板に効率よく放熱する方式を採用している。なお、図2において、9は電気接続用電極、10は電気接続用バンプ、11は絶縁層、12は放熱用電極、13は放熱用バンプである。
On the other hand, in the mounting structure disclosed in
また、フリップチップ接続した半導体素子の放熱性を改善する構造の一例が、特許文献3においても開示されている。
ところで、上記特許文献1において開示された従来技術においては、熱拡散板として機能する熱伝導部材が、回路的には、半導体素子裏面と配線基板を接続する接地機能しか持たず、ワイヤボンディング等の手段で信号配線を設けると実装面積が大きくなるという課題がある。また、熱拡散板を追加することにより、部品点数や接続部材及びその実装工程が増えるため、製品のコストが増加してしまうという課題があった。
By the way, in the prior art disclosed in the above-mentioned
一方、上記特許文献2において開示された従来技術においては、フリップチップ実装構造における熱抵抗の低減の効果は期待できるが、半導体素子の主たる発熱領域と放熱用バンプの間には厚い層間絶縁膜が存在するため、その熱抵抗低減効果が限定されてしまう。また、放熱用バンプと電気接続用バンプの高さが異なると、はんだバンプを用いた場合、十分な密着性を持たせてそれぞれのバンプを実装するには複雑で高価な実装プロセスを必要とし、製造コストが増加してしまうという課題も存在する。
On the other hand, in the prior art disclosed in
また、上記特許文献3において開示されている実装構造においては、配線基板に穴をあけて金属を充填して半導体素子からの熱を逃がす構造が開示されている。この構造では、特許文献2において開示された従来技術以上の放熱性が期待できるが、基板に穴をあけて金属を充填し、かつ、基板からの突出部の高さを調整することはやはり難しく、電気接続用のバンプと充填金属の線膨張係数も異なることから、環境温度の範囲が低温から高温まで比較的広い携帯電話等に搭載される製品への適用は困難であると考えられる。
In addition, the mounting structure disclosed in
そこで、本発明の目的は、製造コストの増加を招くことなく、放熱性と作りやすさを両立させて、フリップチップ実装構造の熱抵抗を低減することができる半導体装置を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of reducing the thermal resistance of a flip chip mounting structure while achieving both heat dissipation and ease of manufacture without causing an increase in manufacturing cost.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明は、上記目的を達成するために、携帯電話等の携帯情報端末などに用いられる半導体装置のうち、電源用回路装置やパワーアンプ等の送信用電力増幅器を搭載する半導体装置をフリップチップ接続により実装することを特徴とするものである。このフリップチップ接続により実装する場合には、電気接続用のバンプと放熱用のバンプを同一材料、同一高さで形成することにより、放熱性と作りやすさを両立させることが可能である。 In order to achieve the above object, the present invention provides a flip-chip connection of a semiconductor device mounted with a power circuit device for transmission or a power amplifier such as a power amplifier among semiconductor devices used for portable information terminals such as cellular phones. It is characterized by mounting by. When mounting by this flip chip connection, it is possible to achieve both heat dissipation and ease of manufacture by forming bumps for electrical connection and bumps for heat dissipation with the same material and the same height.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
本発明によれば、携帯電話等の携帯型情報端末などに搭載される電力増幅器(パワーアンプ)や電源モジュール等の半導体装置において、半導体素子がフリップチップ接続される場合の放熱性の改善と、製造プロセスにおける量産性の両立が可能な実装構造を提供できる。 According to the present invention, in a semiconductor device such as a power amplifier (power amplifier) and a power supply module mounted on a portable information terminal such as a mobile phone, improvement in heat dissipation when a semiconductor element is flip-chip connected, A mounting structure capable of achieving both mass productivity in the manufacturing process can be provided.
また、本発明によれば、半導体素子の外周部に形成される帯状の放熱兼用バンプと、通常の信号接続用のバンプの幅をほぼ一定にすることにより、はんだバンプを採用する場合に、溶融はんだの表面張力によりバンプに高さばらつきが発生するのを回避し、接続性の高いフリップチップ実装構造を実現できる。 In addition, according to the present invention, when the solder bump is adopted by making the width of the band-shaped heat radiation combined bump formed on the outer peripheral portion of the semiconductor element and the width of the normal signal connection bump substantially constant, It is possible to avoid the occurrence of height variation in the bump due to the surface tension of the solder, and to realize a flip chip mounting structure with high connectivity.
さらに、本発明によれば、多層配線基板の配線層第二層以下にサーマルビア群を配置することにより、帯状の放熱兼用バンプから多層配線基板にもたらされる熱を効果的に多層配線基板裏面に放熱することが可能となる。 Furthermore, according to the present invention, by disposing a thermal via group below the second layer of the wiring layer of the multilayer wiring board, the heat brought from the band-shaped heat radiation and bump to the multilayer wiring board can be effectively transferred to the back surface of the multilayer wiring board. It is possible to dissipate heat.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、図面の断面図においては、見やすくするために、断面表記を一部省略している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted. Further, in the sectional views of the drawings, a part of the sectional notation is omitted for easy understanding.
本発明の実施の形態は、多層配線基板上に、電力増幅用もしくは信号増幅用の半導体回路と、この半導体回路を制御するための制御用回路が積層される半導体装置に適用され、半導体回路と制御用回路は同一の半導体素子上に並列配置されて形成されており、半導体素子は多層配線基板上にフリップチップ接続により搭載される実装構造を有することを特徴とする。また、信号増幅用の半導体回路の場合は、複数の帯域の信号を増幅するための複数の増幅回路を並列で有し、かつ、制御用回路を複数の増幅回路が挟み込む配置により、同一の半導体素子上に並列配置されて形成されていることを特徴とする。以下において、これらの特徴も含めて、各実施の形態を具体的に説明する。 The embodiments of the present invention are applied to a semiconductor device in which a semiconductor circuit for power amplification or signal amplification and a control circuit for controlling the semiconductor circuit are stacked on a multilayer wiring board. The control circuit is formed in parallel on the same semiconductor element, and the semiconductor element has a mounting structure mounted on the multilayer wiring board by flip chip connection. In the case of a semiconductor circuit for signal amplification, a plurality of amplifier circuits for amplifying signals in a plurality of bands are arranged in parallel, and the control circuit is sandwiched between the plurality of amplifier circuits so that the same semiconductor It is characterized by being arranged in parallel on the element. Each embodiment will be specifically described below including these features.
(実施の形態1)
本発明の実施の形態1の半導体装置を、図3〜図9を用いて説明する。それぞれ、図3は半導体装置の実装構造を示す断面図、図4は半導体装置における素子バンプ電極の配置を示す図、図5は半導体装置におけるアクティブ領域から配線基板までの接続構造を示す断面図、図6は半導体装置の実装構造において、配線基板第二層以下にサーマルビアを形成する場合の断面図、図7は半導体装置におけるアクティブ領域から配線基板までの他の接続構造を示す断面図、図8は半導体装置におけるアクティブ領域から配線基板までのさらに他の接続構造を示す断面図、図9は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの接続構造を示す断面図である。
(Embodiment 1)
The semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS. 3 is a cross-sectional view showing the mounting structure of the semiconductor device, FIG. 4 is a view showing the arrangement of the element bump electrodes in the semiconductor device, and FIG. 5 is a cross-sectional view showing the connection structure from the active region to the wiring board in the semiconductor device. 6 is a cross-sectional view in the case where a thermal via is formed below the second layer of the wiring board in the mounting structure of the semiconductor device, and FIG. 7 is a cross-sectional view showing another connection structure from the active region to the wiring board in the semiconductor device. 8 is a cross-sectional view showing still another connection structure from the active region to the wiring board in the semiconductor device, and FIG. 9 is a cross-sectional view showing a connection structure from the active region to the thermal via in the source or emitter side wiring layer in the semiconductor device. is there.
本実施の形態の半導体装置は、図3に示すように、多層配線基板1、モールド樹脂2、半導体素子7、サーマルビア8、ドレインまたはゲート電極もしくはコレクタまたはベース電極9a、ソース電極もしくはエミッタ電極9b、制御回路用電極9c、ドレインまたはゲートバンプもしくはコレクタまたはベースバンプ10a、ソースバンプもしくはエミッタバンプ10b、制御回路用バンプ10c、アンダーフィルレジン14、層間接続ビア15、基板絶縁層16、接地電極22、基板配線層23などから構成される。
As shown in FIG. 3, the semiconductor device of this embodiment includes a
この半導体装置は、多層配線基板1上に半導体素子7がフリップチップ接続により搭載される。このうち、半導体素子7のドレインまたはゲート電極もしくはコレクタまたはベース電極9aは、ドレインまたはゲートバンプもしくはコレクタまたはベースバンプ10aを介して、多層配線基板1のドレインまたはゲート電極もしくはコレクタまたはベース電極9aに接続される。また、半導体素子7のソース電極もしくはエミッタ電極9bは、ソースバンプもしくはエミッタバンプ10bを介して、配線基板1のソース電極もしくはエミッタ電極9bに接続される。
In this semiconductor device, a
本実施の形態で対象とする電源用回路やパワーアンプの場合、信号や電力出力用の回路と、それらを制御するための回路を同一の半導体素子上に形成し、実装密度を高くすることで、半導体素子7の面積を低減し、部品寸法削減要求に対応している。このため、特に、複数の規格・帯域の信号を増幅するための回路の場合、半導体素子7の中央部に制御用の回路が、周辺部に信号増幅用・電力供給用の回路が形成される。これらの回路のうち、発熱量が大きく、放熱性を改善する必要があるのは、周辺部に形成される信号増幅用・電力供給用の回路の最終出力トランジスタである。図4の場合、信号増幅用アクティブ領域の初段17a、二段17b、出力段17cのうち、出力段17cが該当する。本実施の形態においては、図4に示すように、主に発熱するアクティブ領域が半導体素子7の端部に集中するという特徴がある。
In the case of a power supply circuit or power amplifier targeted in this embodiment, a signal or power output circuit and a circuit for controlling them are formed on the same semiconductor element to increase the mounting density. The area of the
図5は、図3および図4に示す本実施の形態のうち、半導体素子7から多層配線基板1までの電極の接続構造を示す断面図である。図5に示すように、本実施の形態における半導体装置に搭載される半導体素子7は、アクティブ領域18から、素子配線層19を経由して電極9(9a,9b)に電気的に接続され、さらにバンプ10(10a,10b)を経由して多層配線基板1に接続される。このうち、バンプ10と電極9の間には、バンプ10・電極9間の原子の拡散などによる材料の劣化を防止するためのバリアメタル21が形成される。図5の場合は、バンプ10aと10bは同電位ではないため、それぞれが層間絶縁膜やパッシベーション膜等の素子絶縁層20a,20b,20cにより絶縁される構造を有する。
FIG. 5 is a cross-sectional view showing an electrode connection structure from the
また、ソース電極もしくはエミッタ電極9bは、多層配線基板1内に形成される層間接続ビア15、及びサーマルビア8を介して多層配線基板1の裏面接地電極に接続される。アクティブ領域で発生した熱は、主として電気接続用のバンプ10を経由して多層配線基板1に伝えられ、多層配線基板1の内部では、サーマルビア8を主たる放熱経路として半導体装置外部へと放熱される。
The source or
図4に示すように、各種の電極が複雑に入り組んだ配置をしている場合、多層配線基板1の半導体素子7搭載面に近い側から見て、少なくとも上から第一層目と第二層目の配線層は、配線の引き回しが必要となる。このため、本実施の形態においては、異なる二つの信号増幅用回路のソース電極もしくはエミッタ電極9bを、配線層第三層目以下の層で短絡させ、共通のサーマルビア8を多数形成すると同時に、制御回路用電極9c、及びドレインまたはゲート電極もしくはコレクタまたはベース電極9aの配線の引き回しを第一層と第二層で行う方式を図示した。但し、電極9a,9cからの配線の引き回しを配線層第一層のみで実施できる場合は、電極9bと接地電極を接続するサーマルビアは、配線層第二層から形成することも可能である。図6にその一例を示す。もちろん、サーマルビア8を配線層第一層の直下から形成してもよいが、その場合は、9a,9cと短絡しないような配置にする必要がある。
As shown in FIG. 4, when various electrodes are intricately arranged, the first layer and the second layer from at least the top as viewed from the side of the
本実施の形態によれば、放熱用のバンプと電気接続用のバンプの材質、厚さが等しくなるため、線膨張係数差やバンプ高さの相違による構成の複雑さが解消され、低コストで全てのバンプを形成し、半導体素子7を実装することが可能である。また、多層配線基板1の配線層第三層もしくは第二層以下でソース電極またはエミッタ電極と接地電極を短絡するサーマルビアを形成することで、多層配線基板の放熱性を改善しながら、フリップチップ実装構造で必要とされる配線基板表層(第一層)及び第二層での配線の引き回しを実現できる。また、多層配線基板1は、第一層及び第二層は、第三層以下より厚さが薄い方がは望ましい。
According to the present embodiment, since the material and thickness of the heat dissipation bump and the bump for electrical connection are equal, the complexity of the configuration due to the difference in linear expansion coefficient and the bump height is eliminated, and the cost is low. All the bumps can be formed and the
なお、図5に示した断面図に含まれる構造については、図7もしくは図8に示すように、サーマルビア8に接続される層間接続ビア15の数をドレインまたはゲート電極(もしくはコレクタまたはベース電極)9a側より増やしたり、あるいは断面積を大きくしても構わない。この場合、ソース電極(もしくはエミッタ電極)9bを経由して多層配線基板1に伝わった熱が効果的にサーマルビア8に伝えられるため、更に放熱性を高めることができる。
For the structure included in the cross-sectional view shown in FIG. 5, as shown in FIG. 7 or FIG. 8, the number of interlayer connection vias 15 connected to the thermal via 8 is the drain or gate electrode (or collector or base electrode). ) It may be increased from the 9a side or the cross-sectional area may be increased. In this case, the heat transmitted to the
また、本実施の形態の場合、ソース電極(もしくはエミッタ電極)9bおよびソースバンプ(もしくはエミッタバンプ)10bの並列配置は図9に示したような分散配置となる。 In the case of the present embodiment, the parallel arrangement of the source electrode (or emitter electrode) 9b and the source bump (or emitter bump) 10b is a distributed arrangement as shown in FIG.
以下、本実施の形態に対する他の実施の形態の説明においては、ドレインまたはゲート電極もしくはコレクタまたはベース電極9a、ソース電極もしくはエミッタ電極9b、ドレインまたはゲートバンプもしくはコレクタまたはベースバンプ10a、ソースバンプもしくはエミッタバンプ10bをそれぞれ、ドレインまたはゲート電極9a、ソース電極9b、ドレインまたはゲートバンプ10a、ソースバンプ10bと省略して記載する場合もある。
Hereinafter, in the description of other embodiments of the present embodiment, the drain or gate electrode or collector or
(実施の形態2)
本発明の実施の形態2の半導体装置を、図10〜図13を用いて説明する。それぞれ、図10は半導体装置における素子バンプ電極の配置のうち、ソース電極を密に配置した例を示す図、図11は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの接続構造を示す断面図、図12は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの他の接続構造を示す断面図、図13は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでのさらに他の接続構造を示す断面図である。なお、本実施の形態における図10〜図13と重複しない半導体装置の断面は、図3及び図5〜図9と同様である。
(Embodiment 2)
A semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS. FIG. 10 is a diagram showing an example in which source electrodes are densely arranged in the arrangement of element bump electrodes in a semiconductor device, and FIG. 11 is a connection from an active region to a thermal via for a source or emitter side wiring layer in the semiconductor device. FIG. 12 is a cross-sectional view showing the structure, FIG. 12 is a cross-sectional view showing another connection structure from the active region to the thermal via for the source or emitter side wiring layer in the semiconductor device, and FIG. 13 is for the source or emitter side wiring layer in the semiconductor device. It is sectional drawing which shows other connection structure from an active region to a thermal via. Note that the cross section of the semiconductor device which does not overlap with FIGS. 10 to 13 in this embodiment is similar to FIGS. 3 and 5 to 9.
本実施の形態においては、図4に示した電極レイアウトのうち、信号増幅用アクティブ領域の出力段17cの近傍に並列配置されたソース電極9bの配置間隔を、対向するドレインまたはゲート電極9aの間隔より狭ピッチ化したことを特徴とする。
In the present embodiment, in the electrode layout shown in FIG. 4, the arrangement interval of the
本実施の形態においては、図4に示した実施の形態と比べて、信号増幅用のアクティブ領域のうち、最も発熱量の大きい出力段17cの近傍にあるソース電極9bの断面積の合計が大きくなるため、ソースバンプ10bの断面積の合計も大きくなり、相対的にソースバンプ10bを通過する熱流束が小さくなり、熱抵抗を低減することができる。
In the present embodiment, the total cross-sectional area of the
本実施の形態におけるソースバンプ10bの配置は、図9に示す断面図のようになることが期待されるが、ソース電極9b間の距離が近接すると、ソースバンプ10bにはんだ等の低融点金属を用いている場合は、そのリフロープロセスにおいて溶融、相互接続し、図11に示す断面図のように、半導体素子7側のソース電極9bはパッシベーション膜等の素子絶縁層20b,20cにより絶縁されているが、ソースバンプ10bは大きな帯状のバンプになる場合がある。この場合、予めバンプの溶融・結合が予測される場合は、図11に示すように、受け側の多層配線基板1のソース電極9bは、同電位のものが複数結合した形となっていても構わない。
The arrangement of the source bumps 10b in the present embodiment is expected to be as shown in the cross-sectional view of FIG. 9, but when the distance between the
また、図11に示す断面図においては、ソース電極9bとサーマルビア8を接続するための層間接続ビア15がソースバンプ10bに対して1対1対応の配置となっているが、図12および13に示す断面図のように、放熱性を高めるために、層間接続ビア15の数を増やしたり、面積を大きくしたりしても構わない。これにより、一層の放熱性の改善が期待できる。
In the cross-sectional view shown in FIG. 11, the interlayer connection via 15 for connecting the
(実施の形態3)
本発明の実施の形態3の半導体装置を、図14〜図18を用いて説明する。それぞれ、図14は半導体装置における素子バンプ電極の配置のうち、ソース電極を帯状の電極に結合した例を示す図、図15は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの接続構造を示す断面図、図16は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの他の接続構造を示す断面図、図17は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでのさらに他の接続構造を示す断面図、図18は半導体装置における素子バンプ電極の配置のうち、ソース電極を帯状の電極に結合した例について、配線基板実装時のバンプ電極とアクティブ領域の位置関係を示す透過図である。なお、本実施の形態における図14〜図17と重複しない断面構造は、図3及び図5〜図9と同様である。
(Embodiment 3)
A semiconductor device according to a third embodiment of the present invention will be described with reference to FIGS. FIG. 14 is a diagram showing an example of the arrangement of element bump electrodes in a semiconductor device, in which the source electrode is coupled to a strip-like electrode, and FIG. 15 is a diagram showing the source or emitter side wiring layer in the semiconductor device from the active region to the thermal via. FIG. 16 is a cross-sectional view showing another connection structure from the active region to the thermal via for the source or emitter side wiring layer in the semiconductor device, and FIG. 17 is a source or emitter side wiring layer in the semiconductor device. FIG. 18 is a sectional view showing still another connection structure from the active region to the thermal via. FIG. 18 shows an example of the arrangement of the element bump electrodes in the semiconductor device in which the source electrode is coupled to the belt-like electrode when the wiring board is mounted. It is a permeation | transmission figure which shows the positional relationship of a bump electrode and an active area. Note that the cross-sectional structure that does not overlap with FIGS. 14 to 17 in the present embodiment is the same as FIGS. 3 and 5 to 9.
本実施の形態においては、図14に示すように、信号増幅用のアクティブ領域のうち、出力段17c近傍のソース電極9bを帯状に一体化し、これに対応するソースバンプ10bも帯状のバンプとして直線状に配置したことを特徴とする。帯状のソースバンプ10bと平行な断面構造は図15または図16または図17に示すような構造を採用し得る。また、図15より図16、図16より図17の断面構造の方が多層配線基板1の基板絶縁層16の第一層目を貫通する層間接続ビア15の断面積の合計が大きくなり、多層配線基板1側での放熱性が改善される。
In the present embodiment, as shown in FIG. 14, the
本実施の形態においては、ソースバンプ10bが帯状の大面積形状となったため、主たる発熱領域である出力段17c近傍のバンプの放熱性が改善され、半導体装置の熱抵抗を一層低減することが可能である。
In the present embodiment, since the
また、図18は、本実施の形態の半導体素子7と多層配線基板1を実装した場合の電気接続用電極(9a,9b,9c)とアクティブ領域(17a,17b,17c)の位置関係を半導体装置の上から透視して示した図であるが、図に示すように、出力段17cのアクティブ領域と帯状のソース電極9bの範囲が、特に図の下側の配置(出力段17cの面積が広い側)ではほぼ重複する。このような配置の場合、出力段17cで生じた熱の大半が素子絶縁層20aを一部経由するものの、ほぼ直接ソースバンプ10bに流入するため、熱抵抗の低減効果が大きい。このため、後述する図19〜図22に示す本発明の他の実施の形態では、ソースバンプ10bもしくはドレインバンプまたはゲートバンプ10aの断面積をさらに拡大して配置しているため、本実施の形態より低熱抵抗化は図れるものの、その効果は限定的である。
FIG. 18 shows the positional relationship between the electrical connection electrodes (9a, 9b, 9c) and the active regions (17a, 17b, 17c) when the
(実施の形態4)
本発明の実施の形態4の半導体装置を、図19を用いて説明する。図19は半導体装置における素子バンプ電極の配置のうち、ドレインまたはゲート電極を帯状の電極に結合した例を示す図である。なお、本実施の形態においては、断面構造を図示していないが、図3〜図18に示す構造のうち、断面図の組み合わせにより構成可能な断面構造は全て含まれる。
(Embodiment 4)
A semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIG. FIG. 19 is a diagram showing an example of the arrangement of the element bump electrodes in the semiconductor device in which the drain or gate electrode is coupled to the belt-like electrode. In the present embodiment, although the cross-sectional structure is not shown, all cross-sectional structures that can be configured by combinations of cross-sectional views among the structures shown in FIGS. 3 to 18 are included.
本実施の形態においては、図19に示すように、信号増幅用のアクティブ領域のうち、出力段17c近傍のドレイン電極またはゲート電極9aを帯状に一体化し、これに対応するドレインバンプまたはゲートバンプ10aも帯状のバンプとしたことを特徴とする。ドレインバンプまたはゲートバンプ10aが帯状の大面積形状となったため、主たる発熱領域である出力段17c近傍のバンプの放熱性が改善され、半導体装置の熱抵抗を一層低減することが可能である。
In the present embodiment, as shown in FIG. 19, in the active region for signal amplification, the drain electrode or
(実施の形態5)
本発明の実施の形態5の半導体装置を、図20〜図22を用いて説明する。それぞれ、図20は半導体装置における素子バンプ電極の配置のうち、ドレインまたはゲート電極、およびソース電極を帯状の電極に結合した例を示す図、図21は半導体装置における素子バンプ電極の配置のうち、ドレインまたはゲート電極、およびソース電極を、それぞれ、複数の帯状の電極に結合した例を示す図、図22は半導体装置における素子バンプ電極の配置のうち、ドレインまたはゲート電極、およびソース電極を、同電位でかつ同一列状のものを帯状に結合した例を示す図である。
(Embodiment 5)
A semiconductor device according to a fifth embodiment of the present invention will be described with reference to FIGS. FIG. 20 is a diagram illustrating an example in which the drain or gate electrode and the source electrode are combined with the band-shaped electrode in the arrangement of the element bump electrodes in the semiconductor device, and FIG. FIG. 22 is a diagram illustrating an example in which a drain or gate electrode and a source electrode are coupled to a plurality of strip-shaped electrodes, respectively. FIG. 22 illustrates an arrangement of element bump electrodes in a semiconductor device, in which the drain or gate electrode and the source electrode are the same. It is a figure which shows the example which couple | bonded the electric potential and the thing of the same row shape in strip | belt shape.
本実施の形態は、ソース電極9bと、ドレイン電極またはゲート電極9aが、それぞれ出力段17c近傍で帯状の電極を形成し、ドレインバンプまたはゲートバンプ10aおよびソースバンプ10bの断面積も拡大されるため、図19に示した実施の形態より、若干ではあるが熱抵抗を低減することが可能である。
In this embodiment, the
(実施の形態6)
本発明の実施の形態6の半導体装置を、図23を用いて説明する。図23は半導体装置における素子バンプ電極の配置のうち、HBTについて、エミッタ電極を帯状に結合した例を示す図である。
(Embodiment 6)
A semiconductor device according to a sixth embodiment of the present invention will be described with reference to FIG. FIG. 23 is a diagram illustrating an example of the arrangement of the element bump electrodes in the semiconductor device in which the emitter electrode is coupled in a band shape with respect to the HBT.
本実施の形態では、他の実施の形態とは異なり、化合物系の半導体であるGaAs(砒化ガリウム)基板上にHBT(Heterojunction Bipolar Transistor)を形成し、そのHBT素子をフリップチップ実装する場合の電極レイアウトの一例を示したものである。 In the present embodiment, unlike the other embodiments, an electrode is formed when an HBT (Heterojunction Bipolar Transistor) is formed on a GaAs (gallium arsenide) substrate, which is a compound semiconductor, and the HBT element is flip-chip mounted. An example of a layout is shown.
図23では、エミッタ配線上に帯状のエミッタ電極9bを形成し、エミッタ電極9bと多層配線基板1との間を帯状のエミッタバンプ10bで接続することにより、発熱領域からの熱を効果的に多層配線基板1に伝え、熱抵抗を低減することが可能である。
In FIG. 23, a strip-shaped
なお、本発明の各実施の形態においては、例えば、図4、図10、図14、図18、図19、図20、図21、図22の図の横方向に、それぞれ、正方形の電極と帯状の電極が、縦方向の幅はほぼ等しく、かつ、図の横方向にほぼ直線状に並列配置されている点に特徴がある。図4、図10、図14、図18、図19、図20、図21に示す配置図においては、列をまたがる同電位のソース電極9bが存在するが、これらの、列をまたがる形では同電位の電極を結合させない。アンダーフィルレジン充填時に、アンダーフィルレジンの充填残りがあると、はんだフラッシュや水蒸気爆発等の不良原因となるため、アンダーフィルレジンの回り込みを考慮した場合、S字もしくはL字状のバンプ形状があると回り込みが阻害される場合があるためで、本発明においては、S字もしくはL字状の屈曲部を持つバンプ部を形成しないことにより、不良の発生率を低下させ、実装プロセスのロバスト性を改善することができる。
In each of the embodiments of the present invention, for example, a square electrode and a lateral electrode in the horizontal direction of FIGS. 4, 10, 14, 18, 19, 20, 21, and 22, respectively. The band-like electrodes are characterized in that the widths in the vertical direction are substantially equal and are arranged in parallel in the horizontal direction in the figure. 4, 10, 14, 18, 19, 20, and 21, there are
また、本発明の各実施の形態においては、図24に示すように、半導体素子7以外の積層部品もしくはサブモジュール24も含めて、全ての配線基板上搭載素子、搭載サブモジュールを同一のバンプ形成、実装プロセスにより搭載することも重要である。これにより、プロセスのコストを大幅に低減することが可能となる。なお、搭載素子には、半導体素子7以外の第二の半導体素子を搭載する場合も含むことは言うまでもない。
Further, in each embodiment of the present invention, as shown in FIG. 24, all the mounted elements on the wiring board and the mounted submodule including the laminated component other than the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
本発明は、携帯電話等の携帯型情報端末に搭載される高周波送受信用半導体装置や電源用半導体装置の放熱設計技術に利用可能である。 INDUSTRIAL APPLICABILITY The present invention can be used for a heat radiation design technique for a high frequency transmission / reception semiconductor device or a power supply semiconductor device mounted on a portable information terminal such as a cellular phone.
1…多層配線基板、2…モールド樹脂、3…ボンディングワイヤ、4…接合部材、…5熱拡散板、6…接合部材、7…半導体素子、8…サーマルビア、9…電気接続用電極、9a…ドレインまたはゲート電極もしくはコレクタまたはベース電極、9b…ソース電極もしくはエミッタ電極、9c…制御回路用電極、10…電気接続用バンプ、10a…ドレインまたはゲートバンプもしくはコレクタまたはベースバンプ、10b…ソースバンプもしくはエミッタバンプ、10c…制御回路用バンプ、11…絶縁層、12…放熱用電極、13…放熱用バンプ、14…アンダーフィルレジン、15…層間接続ビア、16…基板絶縁層、17…信号増幅用アクティブ領域、17a…初段、17b…二段、17c…出力段、18…アクティブ領域、19…素子配線層、20,20a,20b,20c…素子絶縁層、21…バリアメタル、22…接地電極、23…基板配線層、24…積層部品もしくはサブモジュール。
DESCRIPTION OF
Claims (6)
上記信号増幅用半導体回路は複数の帯域の信号を増幅するための複数の増幅回路を並列で有し、かつ、上記信号増幅用半導体回路と上記制御用回路は、上記制御用回路を上記複数の増幅回路が挟み込む配置により同一の半導体素子上に並列配置されて形成されており、
上記半導体素子は上記配線基板の搭載面側に並列配置されたソース電極またはエミッタ電極と、該ソース電極またはエミッタ電極に対して端部側に並列配置されたドレイン電極またはゲート電極、あるいはコレクタ電極またはベース電極を有して、上記配線基板上にフリップチップ接続により搭載され、
上記半導体素子と上記配線基板を電気的に接続するバンプ電極の配置について、並列配置されたソース用バンプ電極またはエミッタ用バンプ電極の配置間隔が、並列配置されたドレイン用バンプ電極またはゲート用バンプ電極、あるいはコレクタ用バンプ電極またはベース用バンプ電極の配置間隔より小さい実装構造を有し、
上記半導体素子のソースまたはエミッタ電極と、上記配線基板の接地電極が上記ソース用バンプ電極またはエミッタ用バンプ電極により電気的に接続されており、上記配線基板の配線層のうち、上記半導体素子の積層側から見て第三層目以下は共通の放熱兼用の貫通電極により上記配線基板の裏面の接地電極に接続されており、
上記半導体素子のドレイン電極またはゲート電極、あるいはコレクタ電極またはベース電極と上記貫通電極に対して外側に配置された上記配線基板の層間接続ビアとが、上記ドレイン用バンプ電極または上記ゲート用バンプ電極、あるいは上記コレクタ用バンプ電極または上記ベース用バンプ電極により電気的に接続されていることを特徴とする半導体装置。 A semiconductor device in which a signal amplification semiconductor circuit and a control circuit for controlling the signal amplification semiconductor circuit are stacked on a wiring board,
The signal amplifying semiconductor circuit has a plurality of amplifying circuits for amplifying signals in a plurality of bands in parallel, and the signal amplifying semiconductor circuit and the control circuit include the control circuit as a plurality of the amplifying circuits. It is formed in parallel on the same semiconductor element by the arrangement in which the amplifier circuit is sandwiched,
The semiconductor element includes a source electrode or an emitter electrode arranged in parallel on the mounting surface side of the wiring board, and a drain electrode or a gate electrode arranged in parallel on the end side with respect to the source electrode or emitter electrode, or a collector electrode or It has a base electrode and is mounted on the wiring board by flip chip connection,
Regarding the arrangement of the bump electrodes for electrically connecting the semiconductor element and the wiring board, the arrangement intervals of the source bump electrodes or the emitter bump electrodes arranged in parallel are the drain bump electrodes or the gate bump electrodes arranged in parallel. Or a mounting structure smaller than the arrangement interval of the collector bump electrode or the base bump electrode,
The source or emitter electrode of the semiconductor element and the ground electrode of the wiring board are electrically connected by the source bump electrode or the emitter bump electrode , and among the wiring layers of the wiring board, the stack of the semiconductor elements The third and lower layers as viewed from the side are connected to the ground electrode on the back surface of the wiring board by a common heat dissipation penetrating electrode ,
The drain electrode or the gate electrode of the semiconductor element, or the collector electrode or the base electrode, and the interlayer connection via of the wiring board disposed outside the through electrode, the drain bump electrode or the gate bump electrode, Alternatively , the semiconductor device is electrically connected by the collector bump electrode or the base bump electrode .
上記配線基板は複数の配線層と絶縁層、および、それらを電気的に接続する貫通電極から形成される多層配線基板であり、上記半導体素子の搭載面から見て第一層目、第二層目は第三層目以下より厚さが薄いことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The wiring board is a multilayer wiring board formed from a plurality of wiring layers and insulating layers, and through electrodes that electrically connect them, and the first and second layers as viewed from the mounting surface of the semiconductor element A semiconductor device characterized in that the eye is thinner than the third layer and below.
上記信号増幅用半導体回路は複数の帯域の信号を増幅するための複数の増幅回路を並列で有し、かつ、上記信号増幅用半導体回路と上記制御用回路は、上記制御用回路を上記複数の増幅回路が挟み込む配置により同一の半導体素子上に並列配置されて形成されており、
上記半導体素子は上記配線基板の搭載面側に並列配置されたソース電極またはエミッタ電極と、該ソース電極またはエミッタ電極に対して端部側に並列配置されたドレイン電極またはゲート電極、あるいはコレクタ電極またはベース電極を有して、上記配線基板上にフリップチップ接続により搭載され、
上記半導体素子と上記配線基板を電気的に接続するバンプ構造の配置について、並列配置された少なくとも一部の同電位のバンプが互いに連結し、帯状の電極を形成し、
上記半導体素子のソースまたはエミッタ電極と、上記配線基板の接地電極が上記ソース用バンプ電極またはエミッタ用バンプ電極により電気的に接続されており、上記配線基板の配線層のうち、上記半導体素子の積層側から見て第三層目以下は共通の放熱兼用の貫通電極により上記配線基板の裏面の接地電極に接続されており、
上記半導体素子のドレイン電極またはゲート電極、あるいはコレクタ電極またはベース電極と上記貫通電極に対して外側に配置された上記配線基板の層間接続ビアとが、上記ドレイン用バンプ電極または上記ゲート用バンプ電極、あるいは上記コレクタ用バンプ電極または上記ベース用バンプ電極により電気的に接続されていることを特徴とする半導体装置。 A semiconductor device in which a signal amplification semiconductor circuit and a control circuit for controlling the signal amplification semiconductor circuit are stacked on a wiring board,
The signal amplifying semiconductor circuit has a plurality of amplifying circuits for amplifying signals in a plurality of bands in parallel, and the signal amplifying semiconductor circuit and the control circuit include the control circuit as a plurality of the amplifying circuits. It is formed in parallel on the same semiconductor element by the arrangement in which the amplifier circuit is sandwiched,
The semiconductor element includes a source electrode or an emitter electrode arranged in parallel on the mounting surface side of the wiring board, and a drain electrode or a gate electrode arranged in parallel on the end side with respect to the source electrode or emitter electrode, or a collector electrode or It has a base electrode and is mounted on the wiring board by flip chip connection,
Regarding the arrangement of the bump structure for electrically connecting the semiconductor element and the wiring board, at least some of the bumps of the same potential arranged in parallel are connected to each other to form a band-shaped electrode,
The source or emitter electrode of the semiconductor element and the ground electrode of the wiring board are electrically connected by the source bump electrode or the emitter bump electrode , and among the wiring layers of the wiring board, the stack of the semiconductor elements The third and lower layers as viewed from the side are connected to the ground electrode on the back surface of the wiring board by a common heat dissipation penetrating electrode ,
The drain electrode or the gate electrode of the semiconductor element, or the collector electrode or the base electrode, and the interlayer connection via of the wiring board disposed outside the through electrode, the drain bump electrode or the gate bump electrode, Alternatively , the semiconductor device is electrically connected by the collector bump electrode or the base bump electrode .
上記配線基板は複数の配線層と絶縁層、および、それらを電気的に接続する貫通電極から形成される多層配線基板であり、上記半導体素子の搭載面から見て第一層目、第二層目は第三層目以下より厚さが薄いことを特徴とする半導体装置。 The semiconductor device according to claim 3.
The wiring board is a multilayer wiring board formed from a plurality of wiring layers and insulating layers, and through electrodes that electrically connect them, and the first and second layers as viewed from the mounting surface of the semiconductor element A semiconductor device characterized in that the eye is thinner than the third layer and below.
上記信号増幅用半導体回路は複数の帯域の信号を増幅するための複数の増幅回路を並列で有し、かつ、上記信号増幅用半導体回路と上記制御用回路は、上記制御用回路を上記複数の増幅回路が挟み込む配置により同一の半導体素子上に並列配置されて形成されており、
上記半導体素子は上記配線基板の搭載面側に並列配置されたソース電極またはエミッタ電極と、該ソース電極またはエミッタ電極に対して端部側に並列配置されたドレイン電極またはゲート電極、あるいはコレクタ電極またはベース電極を有して、上記配線基板上にフリップチップ接続により搭載され、
上記半導体素子と上記配線基板を電気的に接続するバンプ構造の配置について、並列配置された少なくとも一部の同電位のバンプが互いに連結して帯状の電極を形成し、上記帯状の電極と平行な方向のバンプの配置が、それぞれ、ほぼ直線状に配置され、
上記半導体素子のソースまたはエミッタ電極と、上記配線基板の接地電極が上記ソース用バンプ電極またはエミッタ用バンプ電極により電気的に接続されており、上記配線基板の配線層のうち、上記半導体素子の積層側から見て第三層目以下は共通の放熱兼用の貫通電極により上記配線基板の裏面の接地電極に接続されており、
上記半導体素子のドレイン電極またはゲート電極、あるいはコレクタ電極またはベース電極と上記貫通電極に対して外側に配置された上記配線基板の層間接続ビアとが、上記ドレイン用バンプ電極または上記ゲート用バンプ電極、あるいは上記コレクタ用バンプ電極または上記ベース用バンプ電極により電気的に接続されていることを特徴とする半導体装置。 A semiconductor device in which a signal amplification semiconductor circuit and a control circuit for controlling the signal amplification semiconductor circuit are stacked on a wiring board,
The signal amplifying semiconductor circuit has a plurality of amplifying circuits for amplifying signals in a plurality of bands in parallel, and the signal amplifying semiconductor circuit and the control circuit include the control circuit as a plurality of the amplifying circuits. It is formed in parallel on the same semiconductor element by the arrangement in which the amplifier circuit is sandwiched,
The semiconductor element includes a source electrode or an emitter electrode arranged in parallel on the mounting surface side of the wiring board, and a drain electrode or a gate electrode arranged in parallel on the end side with respect to the source electrode or emitter electrode, or a collector electrode or It has a base electrode and is mounted on the wiring board by flip chip connection,
Regarding the arrangement of the bump structure for electrically connecting the semiconductor element and the wiring board, at least some of the bumps of the same potential arranged in parallel are connected to each other to form a band-shaped electrode, and are parallel to the band-shaped electrode. The arrangement of the bumps in the direction is arranged almost linearly,
The source or emitter electrode of the semiconductor element and the ground electrode of the wiring board are electrically connected by the source bump electrode or the emitter bump electrode , and the stack of the semiconductor elements among the wiring layers of the wiring board. The third and lower layers as viewed from the side are connected to the ground electrode on the back surface of the wiring board by a common heat dissipation penetrating electrode ,
The drain electrode or the gate electrode of the semiconductor element, or the collector electrode or the base electrode, and the interlayer connection via of the wiring board disposed outside the through electrode, the drain bump electrode or the gate bump electrode, Alternatively , the semiconductor device is electrically connected by the collector bump electrode or the base bump electrode .
上記配線基板は複数の配線層と絶縁層、および、それらを電気的に接続する貫通電極から形成される多層配線基板であり、上記半導体素子の搭載面から見て第一層目、第二層目は第三層目以下より厚さが薄いことを特徴とする半導体装置。 The semiconductor device according to claim 5.
The wiring board is a multilayer wiring board formed from a plurality of wiring layers and insulating layers, and through electrodes that electrically connect them, and the first and second layers as viewed from the mounting surface of the semiconductor element A semiconductor device characterized in that the eye is thinner than the third layer and below.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006093000A JP4654149B2 (en) | 2006-03-30 | 2006-03-30 | Semiconductor device |
US11/504,736 US7554193B2 (en) | 2005-08-16 | 2006-08-16 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006093000A JP4654149B2 (en) | 2006-03-30 | 2006-03-30 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007266539A JP2007266539A (en) | 2007-10-11 |
JP4654149B2 true JP4654149B2 (en) | 2011-03-16 |
Family
ID=38639193
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006093000A Expired - Fee Related JP4654149B2 (en) | 2005-08-16 | 2006-03-30 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4654149B2 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101341435B1 (en) * | 2011-12-29 | 2014-02-13 | 주식회사 네패스 | Semiconductor package and method of manufacturing the same |
JP2014220307A (en) * | 2013-05-06 | 2014-11-20 | 株式会社デンソー | Multilayer board, electronic device using the same and method of manufacturing multilayer board |
JP6457206B2 (en) * | 2014-06-19 | 2019-01-23 | 株式会社ジェイデバイス | Semiconductor package and manufacturing method thereof |
CN107078125B (en) | 2015-01-21 | 2020-06-02 | 株式会社村田制作所 | Power amplifying module |
JP6702083B2 (en) * | 2016-08-23 | 2020-05-27 | 株式会社村田製作所 | High frequency amplifier module |
US20190295968A1 (en) * | 2018-03-23 | 2019-09-26 | Analog Devices Global Unlimited Company | Semiconductor packages |
CN113646885B (en) * | 2019-04-01 | 2022-08-05 | 新唐科技日本株式会社 | Power amplifying device |
CN220711456U (en) * | 2020-09-14 | 2024-04-02 | 株式会社村田制作所 | Power amplifying circuit |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005210074A (en) * | 2003-12-26 | 2005-08-04 | Tdk Corp | Multilayer board and power amplifier module |
JP2006157257A (en) * | 2004-11-26 | 2006-06-15 | Kyocera Corp | Board for mounting surface acoustic wave element, high frequency module, and mobile terminal |
-
2006
- 2006-03-30 JP JP2006093000A patent/JP4654149B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2005210074A (en) * | 2003-12-26 | 2005-08-04 | Tdk Corp | Multilayer board and power amplifier module |
JP2006157257A (en) * | 2004-11-26 | 2006-06-15 | Kyocera Corp | Board for mounting surface acoustic wave element, high frequency module, and mobile terminal |
Also Published As
Publication number | Publication date |
---|---|
JP2007266539A (en) | 2007-10-11 |
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KR100907730B1 (en) | Semiconductor package and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080124 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100323 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100406 |
|
A711 | Notification of change in applicant |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100604 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100622 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100816 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101124 |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131224 Year of fee payment: 3 |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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