JP4646549B2 - コントロール・ドライバとそれを用いる表示装置 - Google Patents

Description

本発明は、コントロール・ドライバと、それを用いる表示装置に関する。

近年、携帯電話機、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）で例示される携帯端末機器が高性能化され、その高機能化に伴い、携帯端末機器の表示画面上には多様な情報が表示されるようになってきている。例えば、携帯電話機では、電話通信機能の他に、電子メール機能、ｗｅｂ閲覧機能、写真撮影機能、動画表示機能等を備えたものが普及しており、携帯電話機の表示画面上にはテキストデータのみならずデータのサイズが大きい画像データも表示される。

図1は、従来のコントロール・ドライバが適用される携帯端末機器の構成を示すブロック図である。図1を参照すると、携帯端末機器は表示部と入力部（図示せず）を有する。入力部はユーザーに操作される。表示装置は、画像描画装置１０１と、コントロール・ドライバ１０２と、表示部１０３と、階調電圧発生回路１０４と、ゲート線駆動回路１０５とを備えている。
画像描画装置１０１としては、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が例示される。コントロール・ドライバ１０２は、メモリ制御回路１０６と、表示用メモリ１０７と、ラッチ回路１０８と、データ線駆動回路１０９と、タイミング制御回路１１０とを備えている。画像描画装置１０１は、画像データをコントロール・ドライバ１０２に転送する。表示用メモリ１０７は、画像データを格納する。画像データの各画素のｂｉｔ数は２以上である。画像データの各画素のｂｉｔ数を８とする。表示部１０３はデータ線とビット線により定義される画素を有し、マトリックス状に配置されている。表示部１０３は画像データを１つのスクリーンで表示する。

画像描画装置１０１は、クロック信号であるタイミング制御信号をタイミング制御回路１１０に出力する。タイミング制御回路１１０は、画像描画装置１０１からのタイミング制御信号をメモリ制御回路１０６とラッチ回路１０８とゲート線駆動回路１０５とに出力する。メモリ制御回路１０６とラッチ回路１０８とゲート線駆動回路１０５とは、タイミング制御信号に同期して動作する。画像描画装置１０１は、画像データをコントロール・ドライバ１０２に転送するとき。メモリ制御信号をメモリ制御回路１０６に出力する。

メモリ制御信号は、画像データサイズ信号と表示用メモリ１０７に対する画像データの書き込み又は読み出し動作を制御する信号を含む。メモリ制御回路１０６は、タイミング制御信号をメモリ制御信号に応じて、書き込み信号とアドレスを含む書き込み制御信号を表示用メモリ１０７に出力する。こうして、画像描画装置１０１からの画像データは表示用メモリ１０７に格納される。

また、画像データが表示部１０３に表示される場合、画像描画装置１０１は、メモリ制御信号を生成し、メモリ制御回路１０６に出力する。メモリ制御回路１０６は、タイミング制御信号とメモリ制御信号に応じて、読み出し信号とアドレスを含む読み出し制御信号を生成し、表示用メモリ１０７に出力し、画像データは表示用メモリ１０７から1つの表示ライン分読み出され、ラッチ回路１０８は、１表示ライン分の画像データをラッチする。

ラッチ回路１０８は、タイミング制御信号に応じて、上記の表示データをデータ線駆動回路１０９に出力する。階調電圧発生回路１０４は、表示データを階調表示するための階調電圧を発生して上記のデータ線駆動回路１０９に出力する。データ線駆動回路１０９は、ラッチ回路１０８からの表示データを入力し、階調電圧発生回路１０４からの階調電圧と画像データにより、表示部１０３のデータ線を駆動する。ここで、画像データのサイズは表示部１０３のスクリーンのサイズよりも大きくないとする。この場合、書き込み動作においては、画像描画装置１０１は、タイミング制御信号に同期して、画像データの各画素をコントロール・ドライバ１０２に転送する。メモリ制御回路１０６からの書き込み制御信号に応じて、画像描画装置１０１からの画像データは表示用メモリ１０７に格納される。読み出し動作において、画像データを表示部１０３に表示する場合、１ゲート線に対する画像データはメモリ制御回路１０６からの読み出し制御信号に応じて表示用メモリ１０７から読み出される。１ゲート線に対する画像データはラッチ回路１０８にラッチされ、表示部１０３に表示される。

携帯端末機器では、機器全体のサイズを小型化する必要上、表示部１０３のスクリーンの画素数が限られている。表示部１０３のスクリーンの画素数を超える画像データ（電子メールを含む）を携帯端末機器が受信した場合、携帯端末機器は、その全ての画像データを表示部１０３に表示することができない。このため、携帯端末機器は、ユーザのスクロール指示により、画面を切り替えて画像データを表示している。ここで、画像データのサイズが、表示部１０３のスクリーンの画素数を超える画像データであり、第1画像データと第２画像データを有するとする。

第1処理において、画像データのサイズが表示部１０３のスクリーンの画素数のサイズを超えるとき、画像描画装置１０１は、タイミング制御信号に同期して、第1画像データをコントロール・ドライバ１０２に転送する。メモリ制御回路１０６からの表示用メモリ制御信号に応じて、第1画像データが表示用メモリ１０７に格納される。第1処理において、第1画像データが表示部１０３に表示されたとき、メモリ制御回路１０６からの書き込みメモリ制御信号に応じて、ゲート線に対する画像データは表示用メモリ１０７から読み出される。表示用メモリ１０７から読み出されたゲート線に対する画像データは、ラッチ回路１０８に、表示ラインデータとして出力される。ラッチ回路１０８は表示ラインデータをラッチする。

ユーザが入力装置を操作して上記の表示部１０３に第２画像データを表示するスクロール指示を行った場合、スクロール指示が発行され、第２処理が行われる。第２処理において、画像描画装置１０１は、タイミング制御信号に同期して、第２画像データをコントロール・ドライバ１０２に転送する。メモリ制御回路１０６からの書き込み制御信号により、表示用メモリ１０７には、第２画像データが格納される。第２処理おいて、第２画像データが表示部１０３に表示されたとき、ゲート線に対する画像データは、メモリ制御回路１０６からの読み出し制御信号に応じて、表示用メモリ１０７から読み出される。表示用メモリ１０７から読み出されたゲート線に対する画像データは、表示ラインデータとしてラッチ回路１０８に出力される。ラッチ回路１０８は、表示ラインデータをラッチする。

図２は、従来のコントロール・ドライバの表示用メモリとラッチ回路の構成を示すブロック図である。表示用メモリ１０７は、カラムデコーダであるワード線デコーダ１２１と、ロウデコーダであるビット線デコーダ１２２と、メモリセル２６とを含む。ワード線デコーダ１２１にはワード線１２３（ＷＬｉ）が接続されている。ここで、ｉは、１≦ｉ≦ｍを満たす整数であり、ｍは表示部１０３のゲート線の数である。ビット線デコーダ１２２には２つのビット線１２５（Ｂｊ（ｋ））、１２５’（Ｂｊ’（ｋ）)が接続されている。ここで、ｊは、１≦ｊ≦ｎを満たす整数であり、ｎは表示部１０３のデータ線の数であり、ｋは０≦ｋ≦ｐを満たす整数であり、ｐは画像データのビット数である。メモリセル２６のそれぞれは、ワード線と２つのビット線により定義される。メモリセル２６は、ロウ方向とカラム方向にマトリクス状に設けられる。

メモリセル２６は、ロウ方向に各画素ごとに、最上位ビット（ビット７）から最下位ビット（ビット0）までの順に割り当てられている。ラッチ回路１０８は、複数のラッチ回路を含む。ラッチ回路１０８のラッチ回路には、メモリセル２６に対して、ビットが最上位ビットから最下位ビットに順に設けられている。

図３は、従来のコントロール・ドライバの表示用メモリの構成の一部を示す回路図である。図３を参照すると、ラッチ部（図示せず）によりラッチされた画像データの画素のビット７は、スイッチＳＷ１１２を経由して２つのビット線Ｂｊ（７）に接続され、インバータＩ１１１とスイッチＳＷ１１２を経由して２つのビット線Ｂｊ’（７）に接続されている。メモリ制御回路１０６からの書き込み信号WTに対応して、スイッチＳＷ１１２とスイッチＳＷ１１２はオンになる。メモリセル部において、ビット７に対するメモリセルのカラムにおけるメモリセル２６のそれぞれは、対応するワード線ＷＬｉに接続されている。メモリセル２６のそれぞれはＮ型ＭＯＳトランジスタＴ１１１と、ラッチ素子と、Ｎ型ＭＯＳトランジスタＴ１１２を含み、それらは、一組のビット線Ｂｊ（７）とＢｊ’（７）の間で連続して接続されている。ラッチ素子は、インバータＩ１１２、Ｉ１１３とを含み、それらは、反対方向に平行して接続されている。Ｎ型ＭＯＳトランジスタＴ１１１、Ｔ１１２のゲートには、対応するゲート線ＷＬｉが接続されている。ワード線デコーダー1２1は書き込み又は読み出し制御信号のＹアドレスをデコードし、ワード線ＷＬｉの1つを選択する。また、メモリセル部はスイッチＳＷ１２１とＳＷ１２２を経由して、プリチャージ回路部に接続されている。スイッチＳＷ１２１とＳＷ１２２は、メモリ制御回路１０６からのセンスプリチャージ信号ＳＰＣをオンにする。プリチャージ回路部において、２つのＰ型ＭＯＳトランジスタＴ１２１とＴ１２２は、一組のビット線Ｂｊ（７）とＢｊ’（７）の間で接続し、Ｐ型ＭＯＳトランジスタＴ１２１とＴ１２２間の接点は、電源電圧ＶＤＤと接続されている。２つのＰ型ＭＯＳトランジスタＴ１２１とＴ１２２のゲートは、メモリ制御回路１０６からのプリチャージ信号ＰＣＢに接続する。こうして、プリチャージ信号ＰＣＢに応じて、２つのＰ型ＭＯＳトランジスタＴ１２１とＴ１２２がオンになると、ビット線はプリチャージされる。

また、Ｐ型ＭＯＳトランジスタＴ１２３は、一組のビット線Ｂｊ（７）とＢｊ’（７）の間で接続し、Ｐ型ＭＯＳトランジスタＴ１２３のゲートには、メモリ制御回路１０６からのプリチャージ信号ＰＣＢが供給される。こうして、プリチャージ信号ＰＣＢに応じて、ビット線の電位は、均一化する。センスアンプ部において、Ｐ型ＭＯＳトランジスタＴ１２４と、Ｐ型ＭＯＳトランジスタＴ１２５は一組のビット線Ｂｊ（７）とＢｊ’（７）の間で接続され、Ｐ型ＭＯＳトランジスタＴ１２４とＴ１２５間の接点は、スイッチＳＷ１３１を経由して電源電圧ＶＤＤと接続されている。また、Ｎ型ＭＯＳトランジスタＴ１１３とＮ型ＭＯＳトランジスタＴ１１４は一組のビット線Ｂｊ（７）とＢｊ’（７）の間で接続され、Ｎ型ＭＯＳトランジスタＴ１１３とＮ型ＭＯＳトランジスタＴ１１４の間の接点は、スイッチＳＷ１３２を経由して接地ＧＮＤに接続されている。Ｐ型ＭＯＳトランジスタＴ１２５とＴ１１４のゲートは、一組のビット線Ｂｊ（７）と接続し、Ｐ型ＭＯＳトランジスタＴ１２４とＴ１１３のゲートは、一組のビット線Ｂｊ’（７）と接続されている。スイッチＳＷ１３１、ＳＷ１３２は、メモリ制御回路１０６からのセンスアンプイネーブル信号ＳＥに応じてオンになる。こうして、ビット線Ｂｊ（７）の電位がＢｊ’（７）の電位よりも高いとき、Ｐ型ＭＯＳトランジスタＴ１２４はオンとなり、Ｐ型ＭＯＳトランジスタＴ１２５はオフとなる。また、Ｎ型ＭＯＳトランジスタＴ１１３がオフになり、Ｎ型ＭＯＳトランジスタＴ１１３となる。こうして、ビット線Ｂｊ（７）に対する電位の相違が増幅される。

センスアンプ部において、ＮＡＮＤ回路Ｎ１１１とＮ１１２のフリップフロップはスイッチＳＷ１４１、ＳＷ１４２を経由して、一組のビット線Ｂｊ（７）に提供され接続される。スイッチＳＷ１４１、ＳＷ１４２は、メモリ制御回路１０６からの読み取り信号ＲＤに応じて、オンになる。こうして、電位の相違は、フリップフロップによりラッチされる。ＮＡＮＤゲートＮ１１１の出力は、インバータＩ１１４に接続され、フリップフロップの出力は、インバータＩ１１４を経由し、ラッチ回路１０８に出力される。

次に画像データのサイズが表示部１０３のスクリーンのサイズよりも大きくない場合の、従来のコントロール・ドライバにおける第1処理の書き込み動作について図４を用いて説明する。

画像データは、画像描画装置１０１からコントロール・ドライバ１０２へ、タイミング信号に同期して転送され、ラッチ部（図示せず）によりラッチされる。コントロール・ドライバ１０２はメモリ制御回路１０６の表示用メモリ制御信号に対応して、書き込み周期０からａ４の間、第１処理の書き込み動作を実行する。表示用メモリ制御信号は書き込み信号ＷＴ、Ｘアドレス、Ｙアドレス、センスプリチャージ制御信号ＳＰＣ、プリチャージ信号ＰＣＢを含む。書き込み周期は、プリチャージ周期、データ決定周期、データ書き込み周期を含む。プリチャージ周期は周期0〜ａ１で、データ決定周期は周期ａ１〜ａ２で、データ書き込み周期周期ａ２〜ａ３であり、終期はａ３〜ａ４である。

図４を参照すると、第1処理におけるプリチャージ周期において、メモリ制御回路１０６は、メモリ制御信号に応じて、センスプリチャージ制御信号ＳＰＣを高レベルに設定し、プリチャージ信号ＰＣＢを低レベルに接地する。結果として、スイッチＳＷ１２１とＳＷ１２２はオンとなり、メモリセル部のビット線Ｂｊ（７）、Ｂｊ’（７）はプリチャージ部のビット線と接続する。 また、Ｐ型ＭＯＳトランジスタＴ１２１、Ｔ１２２、Ｔ１２３はオンとなり、ビット線は所定の電位にプリチャージされ、均一化される。

次に、データ決定周期においては、ＳＰＣ信号は低レベルに設定され、ＰＣＢ信号は高レベルに設定される。結果として、スイッチＳＷ１２１とＳＷ１２２はオフとなり、Ｐ型ＭＯＳトランジスタＴ１２１、Ｔ１２２、Ｔ１２３もオフとなる。また、ラッチ部にラッチされた画像データは、タイミング信号に応じて、表示用メモリ１０７に提供される。図４に示すように、表示用メモリ１０７のビット線デコーダ1２２は表示用メモリ制御信号のＸアドレスをデコードし、デコード結果に基づいて、データビットを駆動する。続いて、データ書き込み周期において、図４に示すように、スイッチＳＷ１１２とＳＷ１１２は、書き込み信号WTに応答し、オンとなり、データビットはビット線Ｂｊ、Ｂｊ’の組と接続される。結果として、ビット線の各組は、データビットに基づいて、異なる電位に設定される。表示用メモリ１０７のワード線デコーダ1２1はＹアドレスをデコードし、ワード線の１つを高レベルに設定し、ワード線ＷＬ１を駆動する。結果として、メモリセルＣ１１（７）のＮ型ＭＯＳトランジスタＴ１１１とＴ１１２はオンとなる。こうしてデータビットは、ラッチ素子によりラッチされるか格納される。

更に、書き込み周期のａ３時点においては、書き込み信号ＷＴは低レベルに設定され、スイッチＳＷ１１２とＳＷ１１２はオフとなる。また、表示用メモリ１０７のワード線デコーダ1２1はワード線ＷＬ１を低レベルに設定し、Ｎ型MOSトランジスタＴ１１１とＴ１１２はオフとなる。続いて、ａ４時点においては、センスプリチャージ制御信号ＳＰＣとプリチャージ信号ＰＣＢは、再び、それぞれ高レベル、低レベルに設定される。こうして書き込み動作は繰り返される。

次に、従来のコントロール・ドライバの第1処理における読み出し動作を以下で説明する。図５は、従来のコントロール・ドライバの読み込み動作を示すタイミングチャートである。メモリ制御回路１０６はメモリ制御信号に対応して、表示用メモリ制御信号を出力する。表示用メモリ制御信号は、読み出し信号RD、Xアドレス。Ｙアドレス、センスプリチャージ制御信号ＳＰＣ、プリチャージ信号ＰＣＢ、センスアンプイネーブル信号SEを含む。読み出し動作の周期０〜ｂ５は、プリチャージ周期、データ読み出し動作周期及びセンス動作周期、データ出力周期含む。プリチャージ周期は周期０〜ｂ１で、データ読み出し動作周期は周期ｂ１〜ｂ２、センス動作周期は周期ｂ２〜ｂ３、データ出力周期は周期ｂ３〜ｂ４、そして、その他の周期は周期ｂ４〜ｂ５である。図５に示すように、第1処理のプリチャージ周期においては、センスプリチャージ制御信号ＳＰＣは高レベルに設定され、スイッチＳＷ１２１とＳＷ１２２はオンとなり、メモリセル部のビット線Ｂｊ（７）とＢｊ’（７）をプリチャージ部のビット線に接続する。また、プリチャージ信号ＰＣＢは低レベルに設定される。結果として、Ｐ型ＭＯＳトランジスタＴ１２１、Ｔ１２２、Ｔ１２３はオンとなり、ビット線Ｂｊ（７）とＢｊ’（７）がプリチャージされ、所定の電位と均一になる。続いて、第1処理のデータ読み出し周期においては、ＰＣＢ信号は高レベルに設定される。結果として、Ｐ型ＭＯＳトランジスタＴ１２１、Ｔ１２２、Ｔ１２３はオフとなり、プリチャージ動作は完了する。ビット線デコーダ1２２はXアドレスに基づいて、全てのビット線の組を選択する。また、図５に示すように、Ｙアドレスに基づいて、ワード線デコーダ１２１により、ワード線ＷＬｉの1つが選択され、高レベルまで駆動される。こうして、例えば、ワード線ＷＬｉに接続されたＮ型ＭＯＳトランジスタＴ１１１とＴ１２２はオンになる。結果として、メモリセルＣ１１（７）のラッチ素子によってラッチされたデータビットは、ビット線Ｂｊ（７）とＢｊ’（７）の組に出力される。

続いて、図５に示すように、第1処理のセンス動作周期においては、センスプリチャージ制御信号ＳＰＣは低レベルに設定され、メモリセル部のビット線は、プリチャージ回路部とセンスアンプ部のビット線と非接続となる。このとき、プリチャージ回路部とセンスアンプ部のビット線の電位は、データビットに基づいて、有効に設定される。図５に示すように、メモリ制御回路１０６からのセンスアンプイネーブル信号ＳＥは、高レベルに設定され、スイッチＳＷ１３１と13２はオンとなる。こうして、ビット線間の電位の相違は増幅される。次に、単一転送処理のデータ出力周期においては、図５に示すように、読み出し信号ＲＤは、メモリ制御回路１０６により、高レベルに設定され、スイッチＳＷ１４１と14２はオンとなる。結果として、ビット線の電位状態はフリップフロップによりラッチされる。ここで、読み出しビットデータがインバータＩ１１４から出力される。そして、データ出力周期の間、センスアンプイネーブル信号ＳＥは低レベルに設定される。その後、ｂ４周期において、選択されたワード線と読み出し信号は低レベルに設定される。こうして、ビットデータは読み出すことができるようになる。ｂ５時点においては、プリチャージ信号ＰＣＢは、再び低レベルに設定され、読み込み動作が繰り返される。

上述の通り、携帯端末機器において、画像データのサイズが表示部１０３のスクリーンのサイズよりも大きく、第1画像データと第２画像データを有するとき、画像描画装置１０１は、第1画像データを転送し、コントロール・ドライバ１０２は、表示用メモリ１０７に第1画像データを格納する。ユーザーによる入力装置の操作によって、スクロール指示が発行されたとき、画像描画装置101は第２画像データを転送し、コントロール・ドライバ１０２は第２画像データを表示用メモリ１０７に格納し、第２画像データは表示部１０３に表示される。携帯端末機器においては、第1画像データ又は第２画像データは、スクロール指示が発行される度に転送され、表示用メモリ１０７に格納される。このため、消費電力は大きくなる。

例えば、画像データが電子メールであるとする。この場合、その電子メールには通常よりも長いメッセージが記載されていて、その電子メールを携帯端末機器が受信した場合、その全てを表示部１０３に表示することができないため、使用者（ユーザ）がメッセージを一度に理解できないという問題がある。

特開平９−２８１９５０号公報（特許文献１）に記載された技術では、メッセージデータをビットマップとして表示用メモリ部に格納する方法が開示されている。表示メモリの内容はスクロール指示に対応し変換される。この場合、スクリーンがスクロールされる度に、画像データが表示用メモリに格納される時の消費電力が大きくなってしまうことを避けるため、変換された画像データの画素のみが、画像描画装置から転送され、消費電力が削減される。しかしながら、この従来例では、１回転送する分の消費電力が低減しても、スクロール指示が行われるたびに消費電力が大きくなってしまう。この消費電力の増加は携帯端末機器にとって大きな問題である。スクロール指示が利用される利用可能時間を維持するためには電源を大型化しなければならない。小型軽量という携帯端末機器の特徴を損ねてしまうことになる。

また、表示用メモリの記憶容量を大きくする方法が特開平７−２９５９３７号公報（特許文献２）に開示されている。この従来例においては、画像メモリは、表示用メモリの記憶容量よりも大きい記憶容量を持つ。スクロール時の移動量、移動方向を検出することができるマウスボールとを設られている。その移動情報を演算処理部が読み取ることによりスクロールの操作性を改善する。この従来例では、表示部の表示領域よりも広い領域を有する画像データを画像メモリに格納し、スクロールの際に画像メモリ上の表示位置を変えている。このため、この従来例では、画像データの転送を１回行えばよい。しかしながら、表示用メモリの記憶容量を増やすことによってチップ面積が増加して、チップのコストが増加してしまう。

また、画像データ処理装置が、特開平７−１５２９０５号公報（特許文献３）に開示されている。この従来例においては、メモリ部が画像データを格納するように設けられている。アドレス生成部は、メモリ部に格納されている画像データの格納場所を指定するアドレスを生成する。アドレス制御部は、アドレス生成部を制御するように設けられており、アドレス生成部により生成されたアドレスの指定の命令が制御され、メモリ部からの画像データの出力命令を制御する。

また、表示装置が、特開平９−８１０８４号公報（特許文献４）に開示されている。この従来例においては、表示部の一部が、スクロール表示を行い、制御部は、スクロール表示を制御し、画像表示装置に所定の一部分が表示される。こうして、スクロール表示において、表示スクリーンが更新される時間は短縮される。また、スクロール表示の間、転送されるデータ量は削減される。

また、マトリクス表示部が、特開平１０−７４０６４号公報（特許文献５）に開示されている。この従来例によるマトリクス型表示部は、消費電力削減を目的とする。複数の表示画素が、表示スクリーンの第２次元方向にマトリクス状に配置されている。複数のワイヤ線は水平垂直方向に配置する。複数の第１格納素子は、第１スクリーン表示信号に応じて、第１表示データを格納する。第２表示データが、第１スクリーン表示信号に続いて第２スクリーン表示信号に供給されたとき、動作探知部は、第１表示データと第２表示データを比較し、動画の存在を探知する。計算部は、動画が探知されたとき、画素単位で画像の動作量を決定する。表示制御部は、動画が探知されたとき、第２表示データの一部が、探知された動作量に対応する位置に表示されるように制御する。そして第１表示データの一部はもとの位置に表示される。

また、表示部が、特開２００１−２２２２７６号公報（特許文献６）に開示されている。この従来例においては、表示部はＲＡＭビルトインドライバを有する。第1及び第２バスラインは、静止画と動画を転送する。ＲＡＭは静止画データと動画データを格納する。第１制御回路は、書き込み制御及び読み出し制御をＲＡＭに対して行う。第２制御回路は、第１制御回路とは独立して動作し、表示データとしての静止画データと動画データの読み出しを行し、表示部を駆動する。

特開平９−２８１９５０号公報 特開平７−２９５９３７号公報 特開平７−１５２９０５号公報 特開平９−８１０８４号公報 特開平１０−７４０６４号公報 特開２００１−２２２２７６号公報

本発明の課題は、消費電力を増加させることなく、画像データを表示部に表示することができるコントロール・ドライバとそれを用いる表示装置と、その表示装置を用いる携帯端末装置を提供することにある。
本発明の他の課題は、表示用メモリの記憶容量を増やすことなく、画像データを表示部に表示することができるコントロール・ドライバとそれを用いる表示装置と、その表示装置を用いる携帯端末装置を提供することにある。
本発明の更に他の課題は、小型化を実現することができるコントロール・ドライバとそれを用いる表示装置と、その表示装置を用いる携帯端末装置を提供することにある。

以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明のコントロール・ドライバ（２）は、画像データが第１画像データのみを有し、前記第１画像データの画素サイズが表示部（３）の画素サイズ以下である場合に、第１処理制御信号を生成し、前記画像データが前記第１画像データと第２画像データとを有し、前記第１画像データの画素サイズが前記表示部（３）の画素サイズと等しい場合に、第２処理制御信号を生成する表示用メモリ制御部（６）と、前記第１処理制御信号に応答して、表示データの第１及び第２部分として前記第１画像データの上部及び下部を格納し、前記第２処理制御信号に応答して、前記表示データの前記第１及び第２部分として前記第１画像データの上部と前記第２画像データの上部を格納する表示用メモリ部（７ａ、７ｂ）とを具備している。前記表示データは、前記表示部（３）に表示される。

本発明のコントロール・ドライバ（２）において、前記第１画像データの前記上部のビット数が任意である。

本発明のコントロール・ドライバ（２）は、表示データの第１及び第２部分を格納する表示用メモリ部（７ａ、７ｂ）と、画像データが第１画像データのみを有し、前記第１画像データの画素サイズが表示部（３）の画素サイズ以下である場合に、前記第１及び第２部分は、第１処理における第１画像データの上部及び下部であり、前記画像データが前記第１画像データと第２画像データとを有し、前記第１画像データの画素サイズが前記表示部（３）の画素サイズと等しい場合に、前記第１及び第２部分は、第２処理における第１画像データの上部と第２画像データの上部であり、前記第２部分として、前記第１処理における前記第１画像データの前記下部と、前記第２処理における前記第２画像データの前記上部とを、前記表示用メモリ部（７ａ、７ｂ）に出力する第１セレクタ部（１１）と、供給されるデータをラッチするラッチ部（８）と、前記第１処理において、前記表示用メモリ部（７ａ、７ｂ）から読み出された前記表示データの前記第１部分を前記ラッチ部（８）に出力し、前記第２処理において、前記第１画像データの表示に対して読み出された前記表示データの第１部分と、前記第２画像データの表示に対して読み出された前記表示データの第２部分とを出力する第２セレクタ部（１２）と、前記第１処理において、前記表示データの前記第２部分を前記ラッチ部（８）に出力し、前記第２処理において、前記第１画像データの表示に対して読み出された前記表示データの第１部分と、前記第２画像データの表示に対して読み出された前記表示データの第２部分とを出力する第３セレクタ部（１３）とを具備している。

本発明のコントロール・ドライバ（２）において、階調電圧と前記ラッチ部（８）にラッチされたデータとに基づいて前記表示部（３）のデータ線を駆動するデータ線駆動装置（９）を更に具備するコントロール・ドライバ（２）。

本発明のコントロール・ドライバ（２）において、前記表示用メモリ部（７ａ、７ｂ）は、更に、前記表示データの前記第１部分を格納する第１表示用メモリ（７ａ）と、前記表示データの前記第２部分を格納する第２表示用メモリ（７ｂ）と
を具備している。

本発明のコントロール・ドライバ（２）において、前記表示用メモリ部（７ａ、７ｂ）は、カラムとロウのマトリックス状に配列された複数のメモリセルを構成し、前記第１表示用メモリ（７ａ）は、奇数番のカラムにより形成され、前記第２表示用メモリ（７ｂ）は、偶数番のカラムにより形成される。

本発明のコントロール・ドライバ（２）において、前記第２セレクタ部（１２）は、前記奇数番のカラムに設けられた複数の第２セレクタを具備している。前記第３セレクタ部（１３）は、前記偶数番のカラムに設けられた複数の第３セレクタを具備している。前記表示データの前記第１部分のデータビットの１つに対する前記奇数番のカラムは、前記第１部分の前記データビットに対応する前記第２部分のデータビットのための前記偶数番のカラムに近接して設けられている。前記奇数番のカラムから読み出された前記データビットは、前記奇数番のカラムと前記偶数番のカラムに対応して、前記第２及び第３セレクタに出力される。前記偶数番のカラムから読み出された前記データビットは、前記奇数番のカラムと前記偶数番のカラムに対応して、前記第２及び第３セレクタに出力される。

本発明のコントロール・ドライバ（２）において、前記奇数番のカラムの前記メモリセルのロウは、第１ワード線に接続され、前記偶数番のカラムの前記メモリセルのロウは、第２ワード線に接続されている。前記表示用メモリ部（７ａ、７ｂ）は、更に、書き込みアドレスと読み出しアドレスとの各々に基づいて、前記第１ワード線の１つと前記第２ワード線の１つとを選択するワード線デコーダ（２１）を具備している。

本発明のコントロール・ドライバ（２）において、前記ワード線デコーダ（２１）は、前記第１処理における、前記第１画像データの書き込み動作に対する前記書き込みアドレスと、前記第１画像データの読み出し動作に対する前記読み出しアドレスとに基づいて、前記第１ワード線の１つと前記第２ワード線の１つとを一度に選択する。前記ワード線デコーダ（２１）は、前記第１画像データの前記上部の書き込み動作に対する第１書き込みアドレスに基づいて、前記第１ワード線の１つを選択し、前記第２画像データの前記上部の書き込み動作に対する第２書き込みアドレスに基づいて、前記第２ワード線の１つを選択する。前記ワード線デコーダ（２１）は、前記第１画像データの前記上部の読み込み動作に対する第１読み込みアドレスに基づいて、前記第１ワード線の１つを選択し、前記第２画像データの前記上部の読み込み動作に対する第２読み込みアドレスに基づいて、前記第２ワード線の１つを選択する。

本発明の表示装置（１６）は、第１画像データ又は、前記第１画像データと第２画像データの、画像データを出力する画像描画装置（１）と、階調電圧を生成する階調電圧生成回路（４）と、データ線に接続された表示部（３）と、前記第１画像データは、前記表示部（３）と同一の画素サイズを有し、請求項１乃至９のいずれかに記載したコントロール・ドライバ（２）とを具備している。

本発明の携帯端末機器は、画像データとスクロール指示を供給することに用いられる入力装置（１５）と、請求項１０に記載した表示装置（１６）とを具備している。

画像データを表示部（３）に表示するためのコントロール・ドライバは、カラムとロウのマトリックス状に配列された複数のメモリセルと、第１表示用メモリ（７ａ）は奇数番のカラムにより形成され、第２表示用メモリ（７ｂ）は偶数番のカラムにより形成され、前記奇数番のカラムに設けられた複数の第２セレクタと、前記偶数番のカラムに設けられた複数の第３セレクタとを具備している。前記奇数番のカラムの出力は、前記奇数番のカラムと、前記奇数番のカラムに近接して設けられた前記偶数番のカラムに対応して、前記第２及び第３セレクタに接続され、前記偶数番のカラムの出力は、前記奇数番のカラムと前記偶数番のカラムとに対応して、前記第２及び第３セレクタに接続される。

表示部（３）に画像データの表示する画像データ表示方法は、前記画像データの画素サイズが、前記表示部（３）の画素サイズより大きいか否かを決定するステップと、前記画像データの画素サイズが、前記表示部（３）の画素サイズよりも大きくなく、前記画像データが第１画像データのみを有する場合に、第１及び第２表示用メモリ（７ｂ）における前記第１画像データの上部と下部を書き込むステップと、前記画像データの画素サイズが、前記表示部（３）の画素サイズよりも大きく、前記画像データが前記第１画像データと第２画像データ有する場合に、前記第１表示用メモリ（７ａ）における前記第１画像データの上部を書き込むステップと、前記第１画像データの前記上部の書き込みの後に、前記第２表示用メモリ（７ｂ）における前記第２画像データの上部を書き込みむステップとを具備している。

画像データ表示方法は、更に、前記画像データの画素サイズが、前記表示部（３）の画素サイズよりも大きくなく、前記画像データが前記第１画像データのみを有する場合に、前記画像データが、全階調で前記表示部（３）に表示されるように、前記第１及び第２表示用メモリ（７ｂ）からの前記第１画像データの前記上部と下部を読み出すステップと、前記画像データの画素サイズが、前記表示部（３）の画素サイズよりも大きくなく、前記画像データが前記第１画像データと前記第２画像データを有する場合に、前記第１画像データが、半階調で前記表示部（３）に表示されるように、前記第１表示用メモリ（７ａ）からの前記第１画像データの前記上部を読み出すステップと、前記第１画像データの前記上部の読み込みの後のスクロール指示に応答して、前記第１及び第２画像データが、前記半階調で前記表示部（３）に表示されるように、前記第１表示用メモリ（７ａ）からの前記第１画像データの前記上部を読み出すステップとを具備している。

画像データ表示方法において、前記第１画像データの前記上部のビット数が任意である。

本発明のコントロール・ドライバは、消費電力を増加させることなく、表示部に画像データを表示することができる。また、本発明のコントロール・ドライバは、表示用メモリの容量を増加させることなく、表示部に画像データを表示することができる。更に、本発明のコントロール・ドライバは小型化することができる。

以下に添付図面を参照して、本発明のコントロール・ドライバと、コントロール・ドライバを適用した表示装置について詳細に説明する。

図６は、本発明のコントロール・ドライバが適用される携帯端末機器の構成を示す図である。図６に示されるように、携帯端末機器１６は、表示装置１４と、ユ−ザが操作するための入力装置１５とを具備する。携帯端末機器１６としては、低消費電力が求められる携帯電話機、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）が例示される。入力装置１５は表示装置１４に接続されている。表示装置１４は、携帯端末機器１６の表示装置に限定されず、任意の型の表示装置に適用することができる。

表示装置１４は、画像描画装置１と、コントロール・ドライバ２と、表示部３と、階調電圧発生回路４と、ゲート線駆動回路５とを備えている。画像描画装置１としては、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が例示される。コントロール・ドライバ２は、ラッチセクション（図示せず）、メモリ制御回路６と、表示用メモリ７と、ラッチ部８と、データ線駆動回路９と、タイミング制御回路１０と、第１から第３のセレクタ１１〜１３とを備えている。

表示用メモリ７は、第１表示用メモリ７ａと第２表示メモリ７ｂとを有する。第１表示用メモリ７ａと第２表示メモリ７ｂの画素数の合計は、表示部３の画素数と同一である。表示用メモリ７を複数のメモリに分割することで、画像データのサイズが大きいとしても、表示可能となる。

画像描画装置１は、タイミング制御信号をタイミング制御回路１０に出力する。タイミング制御回路１０は、タイミング制御信号に応じてタイミング信号を生成し、メモリ制御回路６、ラッチ部８及びゲート線駆動回路５に対するクロックシグナルとして適用する。メモリ制御回路６、ラッチ部８及びゲート線駆動回路５はタイミング信号に同期して動作する。画像描画装置１は、画像データのサイズ、ライト/リ−ドモ−ド、及び表示用メモリ７のアドレスを含むメモリ制御信号をメモリ制御回路６に出力する。

メモリ制御回路６は、ライト/リ−ド信号とアドレスを含む表示用メモリ信号を、メモリ制御信号とタイミング信号に応じて生成し、第１表示メモリ７ａ、及び第２表示メモリ７ｂに出力する。また、メモリ制御回路６は、メモリ制御信号に応じて、第１セレクタ１１〜第２セレクタ１３に供給するための第１セレクト信号ＳＥＬＥＣＴ１を生成し、第２セレクタ１２と第３セレクタ１３に供給するための第２セレクト信号ＳＥＬＥＣＴ２を生成する。

画像描画装置１は画像データをコントロール・ドライバ２に転送する。画像データは８ｂＩＴＳであり、各画素の上部４ｂＩＴＳと下部４ｂＩＴＳを有する。以下では、画素の上部４ｂＩＴＳを画像データの上部と呼び、画素の下部４ｂＩＴＳを画像データの下部と呼ぶ。第１セレクタ１１は、第１セレクト信号ＳＥＬＥＣＴ１に応じて第１画像データの下部及び第２画像データの上部の１つを選択する。ここで、第１画像データは、表示部３の画素数と同じサイズの画素数を有する画像データであり、第２画像データは、第１画像データに次ぐものである。

第１表示用メモリ７ａは、ライト信号と第１書き込み開始アドレスを含む表示用メモリ制御信号に応じて、第１画像データの上部を格納する。第２表示用メモリ７ｂは、ライト信号と第２書き込み開始アドレスを含む表示用メモリ制御信号に応じて、選択された部分を格納する。第１表示用メモリ７ａに格納された第１の部分として第１画像データの下部は、リ−ド信号と第１読み出し開始アドレスを含む表示用メモリ制御信号に応じて、読み出され、第２セレクタ１２と第３セレクタ１３に供給される。第１セレクタ１１に選択され、第２表示用メモリ７ｂに第２の部分として格納された部分は、リ−ド信号と第２の読み出し開始アドレスを含む表示用メモリ制御信号に応じて、読み出され、第２セレクタ１２と第３セレクタ１３に供給される。

第２セレクタ１２は、第１セレクト信号ＳＥＬＥＣＴ１、第２セレクト信号ＳＥＬＥＣＴ２、及びタイミング信号に応じて、第１の部分及び第２の部分の１つを選択し、ラッチ部８に供給する。第３セレクタ１３は、第１セレクト信号ＳＥＬＥＣＴ１、第２セレクト信号ＳＥＬＥＣＴ２、及びタイミング信号に応じて、第１の部分及び第２の部分の１つを選択し、ラッチ部８に供給する。ラッチ部８は、第２セレクタ１２に選択された部分と、第３セレクタ１３に選択された部分を、１つのゲート線について表示部３の画素に対応する表示データがこれらの部分から形成されるように、タイミング信号に応じて、ラッチする。ゲート線への表示データは、データ線駆動回路９に出力される。データ線駆動回路９は、階調電圧発生回路と１つのゲートラインに対する表示データの各画素のデータビットから、階調電圧に基づいて、データラインを駆動する。ゲート線駆動回路５は、タイミング信号に応じてゲート線を駆動する。こうして、表示データは表示部３に表示される。

次に、第１セレクタ１１〜第３セレクタ１３の動作について図７を用いて説明する。本発明のコントロール・ドライバにおいては、第１から第４のモ−ドがある。第１モ−ドにおいては、第１セレクト信号ＳＥＬＥＣＴ１と第２セレクト信号ＳＥＬＥＣＴ２の双方が低レベル（Ｌ）にある。この第１モ−ドは、第一処理の書き込み動作に適用され、第１画像データは、第１表示用メモリ７ａと第２表示用メモリ７ｂに格納されている。したがって、第１画像データの下部は、第１セレクト信号ＳＥＬＥＣＴ１に応じて、第１セレクタ１１により選択される。

また、第２モ−ドにおいては、第１セレクト信号ＳＥＬＥＣＴ１は低レベル（Ｌ）にあり、第２セレクト信号ＳＥＬＥＣＴ２は高レベル（Ｈ）にある。この第２モ−ドは、第１処理の書き込み動作と読み出し動作に適用される。第１画像データの上部は、第１表示用メモリ７ａ格納されている。第１画像データの下部は、第１セレクト信号ＳＥＬＥＣＴ１に応じて、第１セレクタ１１によって選択され、第２表示用メモリ７ｂに格納されている。第２セレクタ１２は、第１セレクト信号ＳＥＬＥＣＴ１及び第２セレクト信号ＳＥＬＥＣＴ２に応じて、第１表示用メモリ７ａから読み出した第１画像データの上部を選択し、第３セレクタ１３は、第１セレクト信号ＳＥＬＥＣＴ１及び第２セレクト信号ＳＥＬＥＣＴ２に応じて、第２表示用メモリ７ｂから読み出した第１画像データの下部を選択する。

また、第３モ−ドにおいては、第１セレクト信号ＳＥＬＥＣＴ１は高レベル（Ｈ）にあり、第２セレクト信号ＳＥＬＥＣＴ２は低レベル（Ｌ）にある。この第３モ−ドは、第２処理の書き込み動作と読み出し動作に適用される。第１画像データと第２画像データは、それぞれ第１及び第２表示用メモリ７ａ、７ｂに書き込まれている。第１画像データの上部は、第１表示用メモリ７ａ格納されている。第２画像データの上部は、第１セレクト信号ＳＥＬＥＣＴ１に応じて、第１セレクタ１１によって選択され、第２表示用メモリ７ｂに格納されている。第２セレクタ１２と第３セレクタ１３の各々は、第１セレクト信号ＳＥＬＥＣＴ１及び第２セレクト信号ＳＥＬＥＣＴ２に応じて、第１表示用メモリ７ａから読み出した第１画像データの上部を選択する。

また、第４モ−ドにおいては、第１セレクト信号ＳＥＬＥＣＴ１は高レベル（Ｈ）にあり、第２セレクト信号ＳＥＬＥＣＴ２は高レベル（Ｈ）にある。この第４モ−ドは、第２処理の書き込み動作と読み出し動作に適用される。第１画像データの上部は、第１表示用メモリ７ａに格納されている。第２画像データの上部は、第１セレクト信号ＳＥＬＥＣＴ１に応じて、第１セレクタ１１によって選択され、第２表示用メモリ７ｂに格納されている。第２セレクタ１２と第３セレクタ１３の各々は、第１セレクト信号ＳＥＬＥＣＴ１及び第２セレクト信号ＳＥＬＥＣＴ２に応じて、第２表示用メモリ７ｂから読み出した第２画像データの上部を選択する。

次に、表示装置１４の動作について説明する。図８は、第１処理における第２モ−ドを示す概念図であり、本発明のコントロール・ドライバにおいては、第１画像データは表示部３の画像データと同じサイズである。第１処理において、第１書き込み開始アドレスに対応する第１画像データの第１画素が、「１１００１１１１」のデータビットを有するとする。したがって、第１画素の上部は「１１００」であり、第１画素の下部は「１１１１」である。

図８を参照すると、第１処理の書き込み動作において、画像描画装置１は、画像データの上部と画像データの下部をコントロール・ドライバ２に、タイミング信号に同期して転送する。メモリ制御回路６は、タイミング信号に応じて、第１セレクト信号ＳＥＬＥＣＴ１を低レベルで、第１セレクタ１１に出力する。また、メモリ制御回路６は、書き込み信号と第１書き込み開始アドレスを含む表示用メモリ制御信号を第１表示用メモリ７ａに出力し、書き込み信号と第２書き込み開始アドレスを含む表示用メモリ制御信号を第２表示用メモリ７ｂに出力する。第１セレクタ１１は、低レベルの第１セレクト信号ＳＥＬＥＣＴ１に応じて、第１画像データの下部を画像描画装置１から第２表示用メモリ７ｂに出力する。このとき、画像データの上部は、表示用メモリ制御信号に応じて、第１表示用メモリ７ａに格納される。また、画像データの下部は、表示用メモリ制御信号に応じて、第２表示用メモリ７ｂに格納される。

第１処理の読み出し動作において、メモリ制御回路６は、タイミング信号とメモリ制御信号に応じて、読み出し信号と第１読み出し開始アドレスを含む表示用メモリ制御信号を第１表示用メモリ７ａに出力する。また、メモリ制御回路６は、タイミング信号とメモリ制御信号に応じて、読み出し信号と第２読み出し開始アドレスを含む表示用制御信号を第２表示用メモリ７ｂに出力する。メモリ制御回路６は、タイミング信号とメモリ制御信号に応じて、第１セレクト信号ＳＥＬＥＣＴ１を低レベルで、第２セレクト信号ＳＥＬＥＣＴ２を高レベルで第２セレクタ１２及び第３セレクタ１３に出力する。このとき、１つのゲート線に対応する第１画像データの上部は、表示用メモリ制御信号に応じて、第１表示用メモリ７ａから読み出される。同様に、１つのゲート線に対応する第１画像データの下部は、表示用メモリ制御信号に応じて、第２表示用メモリ７ｂから読み出される。

第２セレクタ１２は、低レベルの第１セレクト信号ＳＥＬＥＣＴ１及び高レベルの第２セレクト信号ＳＥＬＥＣＴ２に応じて、第１表示用メモリ７ａから読み出されたゲート線に対応する第１画像データの上部を、表示データの上部と同様に、ラッチ部８に出力する。第３セレクタ１３は、低レベルの第１セレクト信号ＳＥＬＥＣＴ１及び高レベルの第２セレクト信号ＳＥＬＥＣＴ２に応じて、第２表示用メモリ７ｂから読み出された表示データの下部をラッチ部８に出力する。

ラッチ部８は、第１表示用メモリ７ａ及び第２表示用メモリ７ｂから読み出されたゲート線に対して、表示データの上部及び下部をラッチする。ラッチ部８は、タイミング信号に応じて、当該ゲート線に対する表示データをデータ線駆動回路９に出力する。データ線駆動回路９は、ラッチ部８から表示データを受け取り、階調電圧発生回路４と表示データからの階調電圧に基づいて、表示が最大の階調となるように、表示部３のデータ線を駆動する。

次に第１画像データと第２画像データで構成される画像が表示される場合について図９Ａと図９Ｂを参照して説明する。この場合、第１または第２画像データの上部はそのまま用いられ、「００００」は表示データの下部に割り当てられる。ここで、「００００」が下部に割り当てられると、表示データは「００００００００」から「１１１１００００」の幅の値をとりうる。また、「１１１１」が下部に割り当てられると、表示データは「００００１１１１」から「１１１１１１１１」の幅の値をとりうる。前者の場合、ビットが全て１である「１１１１１１１１」の値はとりえず、後者の場合、ビットが全て０である「００００００００」の値はとりえない。このため、全て白あるいは全て黒は、表示部３には表示されえない。したがって、本発明においては、画像が第１画像データと第２画像データで構成される場合、表示データの上部と同じデータが表示データの下部に割り当てられ、そうして、その表示データは「００００００００」から「１１１１１１１１」の幅の値をとりうる。したがって、本発明においては、全て白あるいは全て黒が表示されうる。

図９Ａによれば、第２処理において、画像データのサイズは、表示部の画像サイズよりも大きく、第１書き込み開始アドレスに対応する第１画像データの第１画素は「１１００１１１１」のデータを有するものとする。そうすると、第１画素の上部は「１１００」であり、第１画素の下部は「１１１１」となる。また、図９Ｂによれば、表示開始アドレスに対応する第２画像データの画素のデータビットは「１０１０１１１１」であるとする。そうすると、第２画素の上部は「１０１０」であり、第１画素の下部は「１１１１」となる。

第２処理の書き込み動作において、画像描画装置１は、第１画像データと第２画像データをコントロール・ドライバ２に、タイミング信号に同期して順番に転送する。メモリ制御回路６は、タイミング信号とメモリ制御信号に応じて、第１セレクト信号ＳＥＬＥＣＴ１を高レベルで第１セレクタ１１に出力し、書き込み信号と第１書き込み開始アドレスを含む表示用メモリ制御信号を第１表示用メモリ７ａに出力し、書き込み信号と第２書き込み開始アドレスを含む表示用メモリ制御信号を第２表示用メモリ７ｂに出力する。図９Ａに示すように、第１画像データの上部は、表示用メモリ制御に対応して、第１表示メモリ７ａに格納される。

ここで、第１セレクタ１１は、第１セレクト信号ＳＥＬＥＣＴ１に応じて第１画像データの下部を選択しない。図９Ｂに示すように、第２画像データが転送されたとき、第２画像データの上部は第１表示用メモリ７ａに格納されず、第１セレクタ１１は、高レベルの第１セレクト信号ＳＥＬＥＣＴ１に応じて、第２画像データの上部を選択し、画像描画装置１から第２表示用メモリ７ｂに出力する。このようにして、第２画像データの上部は、表示用メモリ制御信号に応じて、第２表示用メモリ７ｂに格納される。

第２処理の読み出し動作において、メモリ制御回路６は、タイミング信号とメモリ制御信号に応じて、読み出し信号と第１読み出し開始アドレスを含む表示用メモリ制御信号を第１表示用メモリ７ａに出力し、高レベルの第１セレクト信号ＳＥＬＥＣＴ１及び低レベルの第２セレクト信号ＳＥＬＥＣＴ２を第２セレクタ１２と第３セレクタ１３に出力する。このとき、表示データを表示するためのゲート線として、当該ゲート線に対する第１画像データの上部は、表示用メモリ制御信号に応じて、第１表示用メモリから読み出される。

第２セレクタ１２は、高レベルの第１セレクト信号ＳＥＬＥＣＴ１及び低レベルの第２セレクト信号ＳＥＬＥＣＴ２に応じて、ゲート線に対する表示データの上部をラッチ部８に出力する。図９Ａに示すように、第３セレクタ１３は、高レベルの第１セレクト信号ＳＥＬＥＣＴ１及び低レベルの第２セレクト信号ＳＥＬＥＣＴ２に応じて、第１表示用メモリ７ａから読み出されたゲート線に対する第２画像データの上部を、当該ゲート線に対する表示データの下部と同様に、ラッチ部８に出力する。

ラッチ部８は、当該ゲート線に対する表示データの上部及び下部を、タイミング信号に応じてラッチする。このとき、ラッチ部８は、「１１００１１００・・・・・・・」のデータビットでラッチする。ラッチ部８は、タイミング信号に応じて、表示データをデータ線駆動回路９に出力する。データ線駆動回路９は、表示データをラッチ部８から受け取り、階調電圧発生回路４と表示データからの階調電圧に基づいて、表示が半分の階調となるように、表示部３のデータ線を駆動する。

次に、ユ−ザ−は、スクロール指示を発するための動作を行うものとする。この場合、第１画像データの表示のための動作は、上記の動作と同様である。しかし、第２表示メモリ７ｂに格納された第２画像データの表示のための動作は、上記の動作と異なる。すなわち、第２画像データが表示部３に表示された場合、メモリ制御回路６は、タイミング信号とメモリ制御信号に応じて、読み出し信号と第２読み出し開始アドレスを含む表示用メモリ制御信号を第２表示用メモリ７ｂに出力し、第１セレクト信号ＳＥＬＥＣＴ１を高レベルで、第２セレクト信号ＳＥＬＥＣＴ２を高レベルで第２セレクタ１２及び第３セレクタ１３に出力する。１つのゲート線に対する第２画像データの上部は、表示用メモリ制御信号に応じて、第２表示用メモリ７ｂから読み出される。

第２セレクタ１２は、高レベルの第１セレクト信号ＳＥＬＥＣＴ１及び高レベルの第２セレクト信号ＳＥＬＥＣＴ２に応じて、第２表示用メモリ７ｂから読み出されたゲート線に対する第１画像データの上部を、当該ゲート線に対する表示データの上部と同様に、ラッチ部８に出力する。第３セレクタ１３は、高レベルの第１セレクト信号ＳＥＬＥＣＴ１及び高レベルの第２セレクト信号ＳＥＬＥＣＴ２に応じて、第２表示用メモリ７ｂから読み出されたゲート線に対する第２画像データの上部を、当該ゲート線に対する表示データの下部と同様に、ラッチ部８に出力する。

ラッチ部８は、タイミング信号に応じて、ゲート線に対する表示データの上部と下部を、ラッチする。ラッチ部８は、タイミング信号に応じて、表示データをデータ線駆動回路９に出力する。データ線駆動回路９は、ラッチ部８から表示データを受け取り、階調電圧発生回路４と表示データからの階調電圧に基づいて、
表示が半分の階調となるように、表示部３のデータ線を駆動する。

上述したように、従来の携帯端末機器においては、画像データのサイズが、表示部のスクリ−ンのサイズよりも大きく、画像データが第１画像データ及び第２画像データを有する場合、画像描画装置１０１は、第１画像データを転送し、コントロール・ドライバ１０２は第１画像データを表示用メモリ１０７に格納し、そして、表示用メモリ１０７に格納された第１画像データは表示部１０３に表示される。ユ−ザからのスクロール指示に対応して表示が切り替わる場合、画像描画装置１０１が第２画像データを転送して、コントロール・ドライバ１０２が第２画像データを表示用メモリ１０７に格納し、表示用メモリ１０７に格納された第２画像データが表示部１０３に表示される。このように、従来の携帯端末機器では、スクロール指示が行われるたびに、画像データが転送され、表示用メモリ１０７に格納される場合、その転送のための消費電力が大きくなってしまう。

一方、本発明のコントロール・ドライバ２によれば、消費電力を増加させることなく、画像データを表示部３に表示することができる。上記の携帯端末機器１６では、画像データが、表示部のスクリ−ンのサイズより大きく、画像データが第１画像データ及び第２画像データを有する場合、画像描画装置１は、第１画像データと第２画像データを転送し、コントロール・ドライバ２は第１画像データを表示用メモリ７ａに格納し、第２画像データを表示用メモリ７ｂに格納し、そして、表示用メモリ７ａに格納された第１画像データは表示部３に表示される。ユ−ザからのスクロール指示に対応して表示が切り替わる場合、コントロール・ドライバ２が、第２表示用メモリ７ｂに格納された第２画像データを表示部３に表示する。このように、本発明の携帯端末機器１６においては、画像データの転送が１回だけで済む。また、本発明のコントロール・ドライバ２によれば、表示用メモリ７の記憶容量が従来の表示用メモリ１０７の記憶容量と同じであるため、表示用メモリ７の記憶容量を増やすことなく、画像データを表示部３に表示することができる。更に、本発明のコントロール・ドライバ２によれば、消費電力が増加しないために電源を大型化にする必要がなく、表示用メモリ７の記憶容量を増やす必要がないため、携帯端末機器１６の小型化を実現することができる。

本発明のコントロール・ドライバ２において、第１表示用メモリ７ａが、単に、第２セレクタ１２及び第３セレクタ１３を介してラッチ部８に接続され、第２表示用メモリ７ｂが第２セレクタ１２及びの第３セレクタ１３を介してラッチ部８に接続されている場合、配線の交差部分が増えるという問題が生じる。配線の交差部分が増えることにより、チップサイズが増加し、配線の交差部分で生じる負荷容量が増加して消費電力が増加する。したがって、チップサイズを増加させず、消費電力を増加させないように、配線の交差部分を低減るためにために必要な、表示用メモリ７、セレクタ１１〜１３、ラッチ部８との構成の工夫が必要である。

次に、配線の交差部分が低減する構成について図１３を用いて説明する。図１３は、本発明のコントロール・ドライバの表示用メモリ７と第２セレクタ１２と第３セレクタ１３とラッチ部８の構成を示す概念図である。表示用メモリ７は、カラムデコーダとしてワード線デコーダ２１と、ロウデコーダとしてビット線デコーダ２２と、ｍ×Ｎ×８のマトリックス上のメモリセルを含む。ワード線デコーダ２１には第１ワード線ＷＬＩＵ２３、第２ワード線ＷＬＩＤ２４が接続されている。ビット線デコーダ２２には第１ビット線Ｂｊ（ｋ）２５、第２ビット線Ｂｊ’（ｋ）２５が接続されている。ワード線デコーダ２１は、第１ライト/リ−ド開始アドレスと第２ライト/リ−ド開始アドレスの第１Ｙアドレスと第２Ｙアドレスを独立にデコードし、第１ワード線と第２ワード線の各々を選択し、駆動する。また、ビット線デコーダ２２は、第１ライト/リ−ド開始アドレスと第２ライト/リ−ド開始アドレスの第１Ｘアドレスと第２Ｘアドレスを独立にデコードし、第１表示用メモリ７ａ及び第２表示用メモリ７ｂの各々対して、ビット線の一組のうちの一つを選択し、駆動する。

表示用メモリは、メモリセルのＮ×８カラムを有し、奇数カラムのメモリセル２６は、第１ワード線ＷＬＩＵ２３に接続され、偶数カラムのメモリセル２６は第２ワード線ＷＬＩＤ２４に接続されている。奇数カラムのメモリセル２６は、第１表示用メモリ７ａを構成し、偶数カラムのメモリセル２６第２表示用メモリ７ｂを構成する。４つの奇数カラムの各々には、第１表示用メモリ７ａに格納される画像データの上部のデータビットが、ロウ方向において最上位のビット（ビット７）から下位のビット（ビット４）まで順番に、割り当てられている。４つの偶数カラムの各々には、第２表示用メモリ７ｂに格納される画像データの下部のデータビットが、ロウ方向において上位のビット（ビット３）から最下位のビット（ビット０）まで順番に、割り当てられている。

センスアンプは、メモリセルの各カラムに備えられている。第２セレクタ部１２における第２セレクタ１２−１、１２−２・・・は、奇数カラムに対して設けられ、第３セレクタ部１３における第３セレクタ１２−１、１３−２・・・は、偶数カラムに対して設けられている。ラッチ部８は、Ｎ×８のラッチ回路を含む。奇数カラムに対応するラッチ回路の各々は、ロウ方向において、近接して設けられた偶数カラムに対応して、対応する第２セレクタ１２と対応する第３セレクタ１３とに接続されている。

本発明のコントロール・ドライバ２によれば、図１３に示された第１表示用メモリ７ａ、第２表示用メモリ７ｂ、第２セレクタ１２、第３セレクタ１３及びラッチ部８との構成により、配線の交差部分が低減する。したがって、本発明のコントロール・ドライバ２によれば、小型化が実現し、消費電力は増加しない。

図１４は、本発明のコントロール・ドライバのビット７及びビット３に対応する表示用メモリの構成の一部を示す概念図である。表示用メモリ部１０７における他のビットについてのカラムの構成も同様である。カラムはカラム選択部、メモリセル部Ｐリチャ−ジ回路部及びセンスアンプ部とを含む。上述したように図１４を参照すると、ラッチ部（図示せず）は第１セレクタ１１と表示用メモリの間に設けられている。表示用メモリ７のカラム選択部においては、表示データ７のデータビット７として、画像データの画素のデータビットＤＩＮ（ビット７）はビット線の一組、つまり、スイッチＳＷ１１を経由する一組のビット線Ｂｊ（７）と、インバータｌ１１とスイッチＳＷ１２を経由するビット線Ｂｊ’（７）とに接続されている。データビットＤＩＮ（ビット７）とデータビットＤＩＮ（ビット３）は第１セレクタ１１に接続され、そのうち一方が表示データのデータビット３として選択されている。表示データのビット３は、スイッチＳＷ５１を経由する一組のビット線Ｂｊ（３）と、インバータｌ１６とスイッチＳＷ５２を経由するビット線Ｂｊ’（３）とに接続されている。スイッチＳＷ１１とＳＷ１２は、メモリ制御回路６に供給される第１表示用メモリ７ａに対する書き込み信号ＷＴＵに対応して、オンになり、スイッチＳＷ５１とＳＷ５２は、メモリ制御回路６に供給される第２表示用メモリ７ｂに対する書き込み信号ＷＴＤに対応して、オンになる。

メモリセル部においては、表示データのビット７に対するカラムのメモリセルは、ビット線Ｂｊ（７）とＢｊ’（７）の一組に接続され、ワード線ＷＬＩＵに接続されている。表示データのビット７に対するメモリセルの各々は、Ｎ型ＭＯＳトランジスタＴ１１、ラッチ素子、Ｎ型ＭＯＳトランジスタＴ１２を含み、これらは一組のビット線Ｂｊ（７）とＢｊ’（７）の間で連続して接続されている。ラッチ素子は２つのインバータＩ１２とＩ１３を含み、それらは反対方向に平行して接続されている。Ｎ型ＭＯＳトランジスタＴ１１とＴ１２のゲートは、対応するワード線ＷＬＩＵに接続されている。表示データのビット３に対するカラムのメモリセルは、一組のビット線Ｂｊ（３）とＢｊ’（３）とに接続され、ワード線ＷＬＩＤに接続されている。表示データのビット３に対するメモリセルの各々は、Ｎ型ＭＯＳトランジスタＴ１６、ラッチ素子、Ｎ型ＭＯＳトランジスタＴ１７を含み、これらは一組のビット線Ｂｊ（３）とＢｊ’（３）の間で連続して接続されている。ラッチ素子は２つのインバータＩ１７とＩ１８を含み、それらは反対方向に平行して接続されている。Ｎ型ＭＯＳトランジスタＴ１６とＴ１７のゲートは、対応するワード線ＷＬＩＤに接続されている。

表示データのビット７に対するメモリセル部は、スイッチＳＷ２１とスイッチＳＷ２２を経由して、プリチャージ回路に接続され、表示データのビット３にするメモリセル部は、スイッチＳＷ２３とスイッチＳＷ２４を経由してプリチャージ回路に接続されている。スイッチＳＷ１１とＳＷ１２は、メモリ制御信号に応じて、メモリ制御回路６から供給されるセンスプリチャージ制御信号ＳＰＣをオンにする。表示データのビット７に対するプリチャージ回路において、２つのＰ型ＭＯＳトランジスタＴ２１及びＴ２２は、一組のビット線Ｂｊ（７）とＢｊ’（７）の間で接続され、その２つのＰ型ＭＯＳトランジスタＴ２１及びＴ２２の接点は、電源ＶＤＤに接続されている。そのＰ型ＭＯＳトランジスタＴ２１とＴ２２のゲートには、メモリ制御信号に応じて、メモリ制御回路６からプリチャージ信号ＰＣＢが供給される。こうして、プリチャージ信号ＰＣＢに応じて、２つのＰ型ＭＯＳトランジスタＴ２１及びＴ２２がオンになったとき、ビット線Ｂｊ（７）とＢｊ’（７）はプリチャージされる。また、Ｐ型ＭＯＳトランジスタＴ２３は、一組のビット線Ｂｊ（７）とＢｊ’（７）の間で接続されている。Ｐ型ＭＯＳトランジスタＴ２３のゲートには、プリチャージ信号ＰＣＢが供給される。こうして、ビット線Ｂｊ（７）とＢｊ’（７）の電位は、プリチャージ信号ＰＣＢに応じて均一化される。

更に、表示データのビット３に対するプリチャージ回路において、２つのＰ型ＭＯＳトランジスタＴ２９及びＴ３０は、一組のビット線Ｂｊ（３）とＢｊ’（３）の間で接続され、その２つのＰ型ＭＯＳトランジスタＴ２９及びＴ３０の接点は、電源ＶＤＤに接続されている。そのＰ型ＭＯＳトランジスタＴ２９とＴ３０のゲートには、メモリ制御回路６からプリチャージ信号ＰＣＢが供給される。こうして、プリチャージ信号ＰＣＢに応じて、２つのＰ型ＭＯＳトランジスタＴ２９及びＴ３０がオンになったとき、ビット線はプリチャージされる。また、Ｐ型ＭＯＳトランジスタＴ２８は、一組のビット線Ｂｊ（３）とＢｊ’（３）の間で接続されている。Ｐ型ＭＯＳトランジスタＴ２８のゲートには、プリチャージ信号ＰＣＢが供給される。こうして、ビット線Ｂｊ（３）とＢｊ’（３）)の電位は、プリチャージ信号ＰＣＢに応じて均一化される。

表示データのビット７に対するセンスアンプ部において、２つのＰ型ＭＯＳトランジスタＴ２４及びＴ２５は、一組のビット線Ｂｊ（７）とＢｊ’（７）の間で接続され、その２つのＰ型ＭＯＳトランジスタＴ２４及びＴ２５の接点は、スイッチＳＷ３１を経由して、電源電圧ＶＤＤに接続されている。また、２つのＮ型ＭＯＳトランジスタＴ１３とＴ１４は、一組のビット線Ｂｊ（７）とＢｊ’（７）の間で接続され、２つのＮ型ＭＯＳトランジスタＴ１３とＴ１４の間の接点は、スイッチＳＷ３２を経由して、接地ＧＮＤに接続されている。Ｐ型ＭＯＳトランジスタＴ２５とＮ型ＭＯＳトランジスタＴ１４のゲートは、一組のビット線Ｂｊ（７）に接続されている。Ｐ型ＭＯＳトランジスタＴ２４とＮ型ＭＯＳトランジスタＴ１３のゲートには、一組のビット線Ｂｊ’（７）が接続されている。スイッチＳＷ３１とＳＷ３２は、メモリ制御信号に応じてメモリ制御回路６から供給されるセンスアンプイネーブル信号ＳＥに応じて、オンになる。こうして、１つのビット線Ｂｊ（７）電位が他のビット線Ｂｊ’（７）の電位よりも高いとき、Ｐ型ＭＯＳトランジスタＴ２４はオン状態になり、Ｐ型ＭＯＳトランジスタＴ２５はオフ状態になる。また、Ｎ型ＭＯＳトランジスタＴ１３はオフ状態になる。こうして、ビット線Ｂｊ（７）とＢｊ’（７）における電位の相違は、増幅される。

表示データのビット３に対するセンスアンプ部において、２つのＰ型ＭＯＳトランジスタＴ２９及びＴ３０は、一組のビット線Ｂｊ（３）とＢｊ’（３）の間で接続され、その２つのＰ型ＭＯＳトランジスタＴ２９及びＴ３０の接点は、スイッチＳＷ３３を経由して、電源電圧ＶＤＤに接続されている。また、２つのＮ型ＭＯＳトランジスタＴ１８とＴ１９は、一組のビット線Ｂｊ（３）とＢｊ’（３）の間で接続され、２つのＮ型ＭＯＳトランジスタＴ１８とＴ１９の間の接点は、スイッチＳＷ３４を経由して、接地ＧＮＤに接続されている。Ｐ型ＭＯＳトランジスタＴ３０とＮ型ＭＯＳトランジスタＴ１９のゲートは、一組のビット線Ｂｊ（３）に接続されている。Ｐ型ＭＯＳトランジスタＴ２９とＮ型ＭＯＳトランジスタＴ１８のゲートは、一組のビット線Ｂｊ’（３）に接続されている。スイッチＳＷ３３とＳＷ３４は、メモリ制御回路６から供給されるセンスアンプイネーブル信号ＳＥに対応して、オンになる。こうして、１つのビット線Ｂｊ（３）の電位が他のビット線Ｂｊ’（３）の電位よりも高いとき、Ｐ型ＭＯＳトランジスタＴ２９はオン状態になり、Ｐ型ＭＯＳトランジスタＴ３０はオフ状態になる。また、Ｎ型ＭＯＳトランジスタＴ１８はオフ状態になり、Ｎ型ＭＯＳトランジスタＴ１８はオン状態になる。こうして、ビット線Ｂｊ（３）とＢｊ’（３）における電位の相違は、増幅される。

更に、表示データのビット７に対するセンスアンプ部において、ＮＡＮＤゲートＮ１１とＮ１２のフリップフロップは、スイッチＳＷ４１とＳＷ４２を経由して、一組のビット線Ｂｊ（７）とＢｊ’（７）に接続されている。スイッチＳＷ４１とＳＷ４２は、メモリ制御信号に応じてメモリ制御回路６から供給される読み取り信号ＲＤＵに応じて、オンになる。こうして、電位の相違は、フリップフロップによりラッチされる。ＮＡＮＤゲートＮ１１の出力は、インバータｌ１４に接続され、フリップフロップの出力は、インバータｌ１４を経由し、第２セレクタ部１２−１と第３セレクタ部１３−１に出力される。同様に、表示データのビット３に対するセンスアンプ部において、ＮＡＮＤゲートＮ１６とＮ１７のフリップフロップは、スイッチＳＷ６１とＳＷ６２を経由して、一組のビット線Ｂｊ（３）とＢｊ’（３）に接続されている。スイッチＳＷ６１とＳＷ６２は、メモリ制御信号に応じてメモリ制御回路６から供給される読み取り信号ＲＤＤに応じて、オンになる。こうして、電位の相違は、フリップフロップによりラッチされる。ＮＡＮＤゲートＮ１６の出力は、インバータｌ１９に接続され、フリップフロップの出力は、インバータｌ１９を経由し、第２セレクタ部１２−１と第３セレクタ部１３−１に出力される。

次に、本発明のコントロール・ドライバが適用される携帯端末機器の動作を図１０から図１２、図１５から図２０を参照し、以下説明する。図１０は、本発明のコントロール・ドライバが適用される携帯端末機器の動作を示すフローチャートである。まず、携帯端末機器１６は、外部から画像データを受信し、画像描画装置１は、画像データのサイズを確認する（ステップＳ１）。画像描画装置１は、画像データが１画面で表示部３に表示できるか否かを判断する。すなわち、画像描画装置１は、スクロールを必要とするか否かを判断する（ステップＳ２）。また、画像描画装置１は、画像データを、表示用メモリ７に出力し、画像データサイズ信号、ライト/リ−ド信号及び、アドレス先端メモリ制御回路６を含むメモリ制御信号を出力する。スクロールを必要としない場合、すなわち、画像データが１画面分以下の場合（ステップＳ２−ＮＯ）、携帯端末機器１６は、第１処理を行う（ステップＳ３）。スクロールを必要とする場合、すなわち、画像データが、１画面分より大きく、第１画面と第２画面に対するデータを有する場合（ステップＳ２−ＹＥＳ）、携帯端末機器１６は、第２処理を行う（ステップＳ４）。

図１１は、本発明のコントロール・ドライバが適用される携帯端末機器の動作として第１処理（ステップＳ３）を示すフローチャートである。ステップＳ１１とＳ１２において、画像データの上部と下部が、第１及び第２表示用メモリ７ａ、７ｂに書き込まれる。このとき、画像データは、第１画像データのみ有する。コントロール・ドライバ２は、書き込み周期０からａ４の間、第１処理の書き込み動作を実行する。書き込み動作は、プリチャージ周期、データ決定周期及びデータ書き込み周期を含む。プリチャージ周期は周期０〜ａ１で、データ決定周期は周期ａ１〜ａ２で、データ書き込み周期周期ａ２〜ａ３であり、終期はａ３〜ａ４である。

第１処理（ステップＳ３）の書き込み動作のプリチャージ周期においては、メモリ制御回路６は、メモリ制御信号に基づいて、タイミング信号に応じて、低レベルの第１セレクト信号ＳＥＬＥＣＴ１と低レベルの第２セレクト信号ＳＥＬＥＣＴ２を生成し、当該第１セレクト信号ＳＥＬＥＣＴ１を第１セレクタ１１〜第３セレクタ１３に出力し、当該第２セレクト信号ＳＥＬＥＣＴ２を第２セレクタ１２及び第３セレクタ１３に出力する。こうして、第１セレクタ１１は第１画像データの下部を選択するように設定される。第１画像データの上部と、選択された第１画像データの下部は、ラッチ部（図示せず）によりラッチされる。また、メモリ制御回路６は、第１及び第２書き込み開始アドレスをワード線デコーダ２１及びビット線デコーダ２２に出力する。ワード線デコーダ２１及びビット線デコーダ２２はデコード動作を開始する。また、図１５F、１５Gに示すように、メモリ制御回路６は、メモリ制御信号に基づいて、タイミング信号に応じて、高レベルのセンスプリチャージ制御信号ＳＰＣ及び低レベルのプリチャージ信号ＰＣＢを含む表示用メモリ制御信号を、表示用メモリに出力する。スイッチＳＷ２１からＳＷ２４は、メモリセル部とプリチャージ回路に供給されるセンスプリチャージ制御信号ＳＰＣに応じて、オンになる。また、Ｐ型ＭＯＳトランジスタＴ２１〜Ｔ２３、Ｔ２６〜Ｔ２８・・・・は、プリチャージ信号ＰＣＢに応じて、ビット線Ｂｊ（３）とＢｊ’（３）、ビット線Ｂｊ（７）とＢｊ’（７）・・・・の組が、プリチャージし、所定の電位と均一となるように、オンになる。

次に、データ決定周期においては、ＳＰＣ信号は低レベルに設定され、ＰＣＢ信号は高レベルに設定される。結果として、スイッチＳＷ２１〜ＳＷ２４はオフとなり、Ｐ型ＭＯＳトランジスタＴ２１〜Ｔ２３、Ｔ２６〜Ｔ２８・・・・もオフとなる。図１５に示すように、ラッチ部（図示せず）はラッチされた第１画像データを第１及び第２表示用メモリ７ａ、７ｂに出力する。その次に、データ書き込み周期において、表示用メモリ７のビット線デコーダは２２、第１及び第２Ｘアドレスのデコード結果に基づいて、全ての組のビット線を駆動する。表示用メモリ７のワード線デコーダ２１は、２つのワード線ＷＬｘＵとＷＬｘＤを、第１及び第２Ｙアドレスのデコード結果に基づいて、駆動する。結果として、例えば、Ｎ型ＭＯＳトランジスタＴ１１とＴ１２、Ｔ１６とＴ１７・・・・はオンとなる。また、メモリ制御回路６は、図１５、１５Ｃに示す書き込み信号ＷＴＵ、ＷＴＤを含む表示用メモリ制御信号を、タイミング信号に応じて、表示用メモリ７に出力する。スイッチＳＷ１１とＳＷ１２、ＳＷ５１とＳＷ５２・・・・は、書き込み信号ＷＴＵ、ＷＴＤに応じてオンになり、第１画像データの画素の各々のデータビットは、ビット線の組に供給される。メモリセル部とプリチャージ回路に供給されるセンスプリチャージ制御信号ＳＰＣに応じて、オンになる。結果として、ビット線Ｂｊ（７）とＢｊ’（７）、ビット線Ｂｊ（３）とＢｊ’（３）・・・・の各組は、データビットに基づいて、異なる電位に設定される。こうして、画像データのデータビットは、ワード線ＷＬｘＵ、ＷＬｘＤに接続されたメモリセルのラッチ素子によって、ラッチされ、又は格納される。

更に、書き込み周期のａ３時点においては、書き込み信号ＷＴＵ、ＷＴＤは低レベルに設定され、スイッチＳＷ１１とＳＷ１２、ＳＷ５１とＳＷ５２・・・・はオフとなる。また、表示用メモリのワード線デコーダ２１はワード線ＷＬｘＵ、ＷＬｘＤを低レベルに設定し、Ｎ型MOＳトランジスタＴ１１とＴ１２、 Ｔ１６とＴ１７・・・・はオフとなる。続いて、ａ４時点においては、センスプリチャージ制御信号ＳＰＣとプリチャージ信号ＰＣＢは、再び、それぞれ高レベル、低レベルに設定される。こうして書き込み動作は繰り返される。このようにして、画像データの上部及び下部は、第１及び第２表示用メモリ７ａ、７ｂに、ワード線単位で格納される。つまり、ステップＳ１１とＳ１２は同時に実行される。

ステップＳ１３においては、第１処理（ステップＳ３）の読み出し動作が実行され、画像データの上部及び下部が、第１及び第２表示用メモリ７ａ、７ｂから読み出され、表示部３に表示される。読み出し動作の読み出し周期０〜ｂ５は、プリチャージ周期、データ読み出し動作周期及びセンス動作周期、データ出力周期及びその他の周期を含む。プリチャージ周期は周期０〜ｂ１で、データ読み出し動作周期は周期ｂ１〜ｂ２、センス動作周期は周期ｂ２〜ｂ３、データ出力周期は周期ｂ３〜ｂ４、そして、その他の周期は周期ｂ４〜ｂ５である。メモリ制御回路６は、第１及び第２読み出し開始アドレスをワード線デコーダ２１とビット線デコーダ２２に出力する。当該ワード線デコーダ２１とビット線デコーダ２２はデコーディング動作を開始する。

読み出し周期のプリチャージ周期においては、図１６に示すようにセンスプリチャージ制御信号ＳＰＣは高レベルに設定され、プリチャージ信号ＰＣＢは低レベルに設定される。結果として、スイッチＳＷ２１とＳＷ２２、 ＳＷ２３とＳＷ２４・・・・は、プリチャージ回路のビット線の全ての組とメモリセル部のビット線の全ての組に供給するＳＰＣ信号に応じて、オンになる。また、Ｐ型ＭＯＳトランジスタＴ２１〜Ｔ２３、Ｔ２６〜Ｔ２８・・・・もプリチャージ信号ＰＣＢ応じて、オンとなり、ビット線の全ての組がプリチャージされ、所定の電位と均一になる。

次に、第１処理のデータ読み出し周期においては、ＰＣＢ信号は高レベルに設定される。結果として、Ｐ型ＭＯＳトランジスタＴ２１〜Ｔ２３、Ｔ２６〜Ｔ２８・・・・はオフとなる。図１６に示すように、表示用メモリ７のワード線デコーダ２１は、ワード線ＷＬｘＵとＷＬｘＤを、デコード結果に基づいて、駆動する。こうして、データビットは、駆動されたワード線ＷＬｘＵとＷＬｘＤに接続されたメモリセルから読み出され、電位としてビット線の組に転送される。続いて、センス動作周期においては、センスプリチャージ制御信号ＳＰＣは低レベルに設定され、スイッチＳＷ２１とＳＷ２２、ＳＷ２３とＳＷ２４・・・・オフとなる。また、メモリ制御回路６は、センスアンプイネーブル信号ＳＥを生成する。スイッチＳＷ３１とＳＷ３２、ＳＷ３３とＳＷ３４・・・・は、当該センスアンプイネーブル信号ＳＥに対応して、オンになる。こうして、各組のビット線の電位は、Ｐ型ＭＯＳトランジスタＴ２４とＴ２５、Ｔ２９とＴ３０・・・・とＮ型ＭＯＳトランジスタＴ１３とＴ１４、Ｔ１８とＴ１９・・・・によって、増幅される。更に、データ出力周期においては、メモリ制御回路６は、読み出し信号ＲＤＵ、ＲＤＤを生成し、第１及び第２表示用メモリ７ａ、７ｂに供給する。フリップフロップＮ１１とＮ１２、Ｎ１６とＮ１７・・・・は、読み出し信号ＲＤＵ、ＲＤＤに応じて、表示データのデータビットとして増幅された電位をラッチする。ラッチされたデータビットは、インバータｌ１４、ｌ１９・・・・を経由して、第２及び第３セレクタ１２、１３に出力される。

具体的には、各データビットは、対応する第２及び第３セレクタ１２−１、１３−１に出力される。低レベルの第１セレクト信号ＳＥＬＥＣＴ１と高レベルの第２セレクト信号ＳＥＬＥＣＴ２は、予めにメモリ制御回路６から出力されている。したがって、ステップＳ１５において、第２セレクタ１２−１が、インバータｌ１４から出力を選択し、ラッチ部８に出力し、第３セレクタ１３−１が、インバータｌ１９から出力を選択し、ラッチ部８に出力する。データ出力周期の間、センスアンプイネーブル信号ＳＥは低レベルに設定され、スイッチＳＷ３１とＳＷ３２、ＳＷ３３とＳＷ３４・・・・はオフとなる。ｂ４の時点では、 ワード線ＷＬｘＵ、ＷＬｘＤと読み出し信号ＲＤＵ、ＲＤＤは低レベルに設定されている。その後、ステップＳ１５においては、ゲート線に対する表示データのデータビットが、ラッチ部８にラッチされたとき、表示データはデータ線駆動回路９に出力される。データ線駆動回路９は、表示データのデータビットと階調電圧に基づいて、タイミング信号に応じて、データ線を駆動する。また、ゲート線駆動回路５は、ゲート線を駆動する。このようにして、ゲート線に対する表示データに対応する画像は、表示部３に最大階調で表示される。ユ−ザが入力装置１５を操作して画面表示終了指示を行った場合（ステップＳ１６−ＹＥＳ）、携帯端末機器１６の動作が終了する。

図７は、本発明のコントロール・ドライバが適用される携帯端末機器の動作として第２処理（ステップＳ４）を示すフローチャートである。第２処理の場合、画像データは、第１及び第２画像データを有する。異なる書き込み動作読み出し動作が、第１及び第２画像データに実行される。ステップＳ２１において、第１画像データの上部だけが、第１表示用メモリ７aに書き込まれる。図１７に示すように、コントロール・ドライバ−２は、書き込み周期０からａ４の間に、第２処理の書き込み動作を実行する。書き込み動作の書き込み周期は、プリチャージ周期、データ決定周期、データ書き込み周期を含む。プリチャージ周期は周期０〜ａ１で、データ決定周期は周期ａ１〜ａ２、データ書き込み周期は周期ａ２〜ａ３、終了周期は周期ａ３〜ａ４である。

より具体的には、第２処理（ステップＳ４）の書き込み周期のプリチャージ周期において、メモリ制御回路６は、タイミング信号とメモリ制御信号に応じて、高レベルの第１セレクト信号ＳＥＬＥＣＴ１、および低レベルの第２セレクト信号ＳＥＬＥＣＴ２を生成し、第１セレクタ信号ＳＥＬＥＣＴ１を第３セレクタ部１１〜１３に出力し、第２セレクタ信号ＳＥＬＥＣＴ２を第３セレクタ部１２〜１３に出力する。こうして、第１セレクタ１１は、第１画像データの下部を選ばないように設定される。第１画像データの上部はラッチ（図示せず）によりラッチされる。また、メモリ制御回路は、第１書き込み開始アドレスをワード線デコーダ２１とビット線デコーダ２２に出力する。当該ワード線デコーダ２１とビット線デコーダ２２はデコーディング動作を開始する。また、図１７に示すように、メモリ制御回路６は、タイミング信号とメモリ制御信号に応じて、高レベルのセンスプリチャージ制御信号ＳＰＣ、低レベルのプリチャージシグナルＰＣＢを含む表示用メモリ制御信号を表示用メモリ部７に出力する。第１表示用メモリ７ａのスイッチＳＷ２１〜ＳＷ２４は、メモリセル部とプリチャージ回路に供給されるセンスプリチャージ制御信号ＳＰＣに応じて、オンになる。また、第１表示用メモリ７ａのＰ型ＭＯＳトランジスタＴ２１〜Ｔ２３・・・・は、プリチャージシグナルＰＣＢに対応して、オンとなり、ビット線Ｂｊ（７）とＢｊ’（７）、ビット線Ｂｊ（３）とＢｊ’（３）・・・・の各組は、プリチャージされ、所定の電位と均一化される。

次に、データ決定周期においては、ＳＰＣ信号は低レベルに設定され、ＰＣＢ信号は高レベルに設定される。結果として、スイッチＳＷ２１とＳＷ２２はオフとなり、Ｐ型ＭＯＳトランジスタＴ２１〜Ｔ２３、Ｔ２６〜Ｔ２８・・・・もオフとなる。図１７に示すように、ラッチ部（図示せず）はラッチされた第１画像データを第１表示用メモリ７ａに出力する。その次に、データ書き込み周期において、表示用メモリ７のビット線デコーダ２２は、第１Ｘアドレスのデコード結果に基づいて、第１表示用メモリ７ａの全ての組のビット線を駆動する。図１７に示すように、表示用メモリ７のワード線デコーダ２１は、第１Ｙアドレスのデコード結果に基づいて、ワード線ＷＬｘＵを駆動する。結果として、例えば、第１表示用メモリ７ａのＮ型ＭＯＳトランジスタＴ１１とＴ１２・・・・はオンとなる。また、メモリ制御回路６は、タイミング信号に応じて、図１７に示す書き込み信号ＷＴＵを含む表示用メモリ制御信号を表示用メモリ７に出力する。第１表示用メモリ７ａのスイッチＳＷ１１とＳＷ１２・・・・は、書き込み信号ＷＴＵに応じてオンになり、第１画像データの画素の各々のデータビットは、ビット線の組に供給される。その結果、第１表示用メモリ７ａのビット線Ｂｊ（７）とＢｊ’（７）・・・・の各組は、データビットに基づいて、異なる電位に設定される。こうして、第１画像データの上部のデータビットは、第１表示用メモリ７ａにおいて、ワード線ＷＬｘＵに接続されたメモリセルのラッチ素子によって、ラッチされ、又は格納される。更に、書き込み周期の時間ａ３時点においては、書き込み信号ＷＴＵは低レベルに設定され、スイッチＳＷ１１とＳＷ１２・・・・はオフとなる。また、表示用メモリのワード線デコーダ２１はワード線ＷＬｘＵを低レベルに設定し、Ｎ型ＭＯＳトランジスタＴ１１とＴ１２・・・・ はオフとなる。さらに続いて、ａ４時点においては、センスプリチャージ制御信号ＳＰＣとプリチャージ信号ＰＣＢは、再び、それぞれ高レベル、低レベルに設定される。こうして書き込み動作は繰り返される。このようにして、画像データの上部は、第１表示用メモリ７ａに、ワード線単位で格納される。

次に、ステップＳ２１においては、第２画像データの上部だけが、第２表示用メモリ７ｂに書き込まれる。図１７に示すように、コントロール・ドライバ−２は、書き込み周期０からａ４の間に、第２処理の書き込み動作を実行する。書き込み動作の書き込み周期は、プリチャージ周期、データ決定周期、データ書き込み周期を含む。プリチャージ周期は周期０〜ａ１で、データ決定周期は周期ａ１〜ａ２、データ書き込み周期は周期ａ２〜ａ３、終了周期は周期ａ３〜ａ４である。

より具体的には、第２処理（ステップＳ４）の書き込み周期のプリチャージ周期において、低レベルの第１セレクト信号ＳＥＬＥＣＴ１、および低レベルの第２セレクト信号ＳＥＬＥＣＴ２が保持されている。こうして、第１セレクタ１１は、第２画像データの上部を選ぶように設定される。第２画像データの上部はラッチ（図示せず）によりラッチされる。また、メモリ制御回路は、第２書き込み開始アドレスをワード線デコーダ２１とビット線デコーダ２２に出力する。当該ワード線デコーダ２１とビット線デコーダ２２はデコーディング動作を開始する。また、図１８に示すように、メモリ制御回路６は、高レベルのセンスプリチャージ制御信号ＳＰＣ、低レベルのプリチャージシグナルＰＣＢを含む表示用メモリ制御信号を、表示用メモリ部７に、タイミング信号に応じてメモリ制御信号に基づいて、出力する。スイッチＳＷ２１〜ＳＷ２４は、メモリセル部とプリチャージ回路に供給されるセンスプリチャージ制御信号ＳＰＣに応じて、オンになる。また、Ｐ型ＭＯＳトランジスタＴ２１〜Ｔ２３、Ｔ２６〜Ｔ２８・・・・は、プリチャージシグナルＰＣＢに対応して、オンとなり、ビット線Ｂｊ（７）とＢｊ’（７）、ビット線Ｂｊ（３）とＢｊ’（３）・・・・の各組は、プリチャージされ、所定の電位と均一化される。

次に、データ決定周期においては、ＳＰＣ信号は低レベルに設定され、ＰＣＢ信号は高レベルに設定される。結果として、スイッチＳＷ２１〜ＳＷ２４はオフとなり、Ｐ型ＭＯＳトランジスタＴ２１〜Ｔ２３、Ｔ２６〜Ｔ２８・・・・もオフとなる。図１８に示すように、ラッチ部（図示せず）はラッチされた第２画像データを第２表示用メモリ７ｂに出力する。その次に、データ書き込み周期において、表示用メモリ７のビット線デコーダは２２、第２Ｘアドレスのデコード結果に基づいて、全ての組のビット線を駆動する。図１８に示すように、表示用メモリ７のワード線デコーダ２１は、第２Ｙアドレスのデコード結果に基づいて、ワード線ＷＬｘＤを駆動する。結果として、例えば、第２表示用メモリ７ｂのＮ型ＭＯＳトランジスタＴ１６とＴ１７・・・・はオンとなる。また、メモリ制御回路６は、タイミング信号に応じて、図１８に示す書き込み信号ＷＴＤを含む表示用メモリ制御信号を表示用メモリ７に出力する。第２表示用メモリ７ｂのスイッチＳＷ１１とＳＷ１２・・・・は、書き込み信号ＷＴＤに応じてオンになり、第２画像データの画素の各々のデータビットは、ビット線の組に供給される。その結果、第２表示用メモリ７ｂのビット線Ｂｊ（３）とＢｊ’（３）・・・・の各組は、データビットに基づいて、異なる電位に設定される。こうして、第２画像データの上部のデータビットは、第２表示用メモリ７ｂにおいて、ワード線ＷＬｘＤに接続されたメモリセルのラッチ素子によって、ラッチされ、又は格納される。更に、書き込み周期の時間ａ３時点においては、書き込み信号ＷＴＤは低レベルに設定され、スイッチＳＷ５１とＳＷ５２・・・・はオフとなる。また、表示用メモリのワード線デコーダ２１はワード線ＷＬｘＤを低レベルに設定し、Ｎ型MOＳトランジスタＴ１６とＴ１７・・・・ はオフとなる。続いて、ａ４時点においては、センスプリチャージ制御信号ＳＰＣとプリチャージ信号ＰＣＢは、再び、それぞれ高レベル、低レベルに設定される。こうして書き込み動作は繰り返される。このようにして、画像データの上部は、第２表示用メモリ７ｂに、ワード線単位で格納される。また、ステップＳ２１及びＳ２２を通して、第１画像データの上部と第２画像データの上部は、第１及び第２表示用メモリ７a、７ｂに格納される。

ステップＳ１３においては、第２処理（ステップＳ４）の読み出し動作（ステップＳ２３）が実行される。つまり、第１画像データの上部が、第１表示用メモリ７ａから最初に読み出され、表示部３に表示される。図１９に示すように、第１読み出し動作の読み出し周期０〜ｂ５は、プリチャージ周期、データ読み出し動作周期及びセンス動作周期、データ出力周期及びその他の周期を含む。プリチャージ周期は周期０〜ｂ１で、データ読み出し動作周期は周期ｂ１〜ｂ２、センス動作周期は周期ｂ２〜ｂ３、データ出力周期は周期ｂ３〜ｂ４、そして、その他の周期は周期ｂ４〜ｂ５である。このとき、メモリ制御回路６は、第１読み出し開始アドレスをワード線デコーダ２１とビット線デコーダ２２に出力する。当該ワード線デコーダ２１とビット線デコーダ２２はデコーディング動作を開始する。

読み出し周期のプリチャージ周期においては、図１９に示すようにセンスプリチャージ制御信号ＳＰＣは高レベルに設定され、プリチャージ信号ＰＣＢは低レベルに設定される。結果として、スイッチＳＷ２１とＳＷ２２、 ＳＷ２３とＳＷ２４・・・・は、プリチャージ回路のビット線の全ての組とメモリセル部のビット線の全ての組に供給されるＳＰＣ信号に応じて、オンになる。また、Ｐ型ＭＯＳトランジスタＴ２１〜Ｔ２３、Ｔ２６〜Ｔ２８・・・・もプリチャージ信号ＰＣＢ応じて、オンとなり、ビット線の全ての組がプリチャージされ、所定の電位と均一になる。

次に、第１処理のデータ読み出し周期においては、ＰＣＢ信号は高レベルに設定される。結果として、Ｐ型ＭＯＳトランジスタＴ２１〜Ｔ２３、Ｔ２６〜Ｔ２８・・・・はオフとなる。図１９に示すように、表示用メモリ７のワード線デコーダ２１は、ワード線ＷＬｘＵを、デコード結果に基づいて、駆動する。こうして、データビットは、駆動されたワード線ＷＬｘＵに接続されたメモリセルから読み出され、電位の形式で、ビット線の組に転送される。続いて、センス動作周期においては、センスプリチャージ制御信号ＳＰＣは低レベルに設定され、スイッチＳＷ２１とＳＷ２２、ＳＷ２３とＳＷ２４・・・・オフとなる。また、メモリ制御回路６は、センスアンプイネーブル信号ＳＥを生成する。スイッチＳＷ３１とＳＷ３２、ＳＷ３３とＳＷ３４・・・・は、当該センスアンプイネーブル信号ＳＥに対応して、オンになる。こうして、各組のビット線の電位は、Ｐ型ＭＯＳトランジスタＴ２４とＴ２５・・・・とＮ型ＭＯＳトランジスタＴ１３とＴ１４・・・・によって、増幅される。更に、データ出力周期においては、メモリ制御回路６は、読み出し信号ＲＤＵを生成し、第１表示用メモリ７ａに供給する。フリップフロップＮ１１とＮ１２・・・・は、読み出し信号ＲＤＵに応じて、表示データのデータビットとして増幅された電位をラッチする。ラッチされたデータビットは、インバータｌ１４・・・・を経由して、第２及び第３セレクタ１２、１３に出力する。

具体的には、各データビットは、対応する第２及び第３セレクタ１２−１、１３−１に出力される。高レベルの第１セレクト信号ＳＥＬＥＣＴ１と低レベルの第２セレクト信号ＳＥＬＥＣＴ２は、あらかじめメモリ制御回路６から出力されている。したがって、第２セレクタ１２−１が、インバータｌ１４から出力を選択し、ラッチ部８に出力し、第３セレクタ１３−１が、インバータｌ１４から出力を選択し、ラッチ部８に出力する。

データ出力周期の間、センスアンプイネーブル信号ＳＥは低レベルに設定され、スイッチＳＷ３１とＳＷ３２、ＳＷ３３とＳＷ３４・・・・はオフとなる。ｂ４の時点では、 ワード線 ＷＬｘＵ、ＷＬｘＤと読み出し信号ＲＤＵ、ＲＤＤは低レベルに設定されている。その後、ステップＳ１５においては、ゲート線に対する表示データのデータビットが、ラッチ部８にラッチされたとき、表示データはデータ線駆動回路９に出力される。データ線駆動回路９は、表示データのデータビットと階調電圧に基づいて、タイミング信号に応じて、データ線を駆動する。また、ゲート線駆動回路５は、ゲート線を駆動する。このようにして、ゲート線に対する第１画像データに対応する画像は、表示部３に半分の階調で表示される。
第２画像データを表示する必要がある場合は、第２表示用メモリ７ｂに格納された第２画像データに対する読み出し動作（ステップＳ２５）と表示動作（ステップＳ２６）を実行する。

ステップＳ２５においては、図２０に示すように、読み出し周期０〜ｂ５の読み出し動作は、プリチャージ周期、データ読み出し動作周期及びセンス動作周期、データ出力周期及びその他の周期を含む。プリチャージ周期は周期０〜ｂ１で、データ読み出し動作周期は周期ｂ１〜ｂ２、センス動作周期は周期ｂ２〜ｂ３、データ出力周期は周期ｂ３〜ｂ４、そして、その他の周期は周期ｂ４〜ｂ５である。このとき、メモリ制御回路６は、第１読み出し開始アドレスをワード線デコーダ２１とビット線デコーダ２２に出力する。また、メモリ制御回路６は、第１セレクト信号ＳＥＬＥＣＴ１と第２セレクト信号ＳＥＬＥＣＴ２の両方を、高レベルに設定する。読み出し周期のプリチャージ周期においては、図２０に示すようにセンスプリチャージ制御信号ＳＰＣは高レベルに設定され、プリチャージ信号ＰＣＢは低レベルに設定される。結果として、スイッチＳＷ２１とＳＷ２２、 ＳＷ２３とＳＷ２４・・・・は、プリチャージ回路のビット線の全ての組とメモリセル部のビット線の全ての組に供給されるＳＰＣ信号に応じて、オンになる。また、Ｐ型ＭＯＳトランジスタＴ２１〜Ｔ２３、Ｔ２６〜Ｔ２８・・・・もプリチャージ信号ＰＣＢ応じて、オンとなり、ビット線の全ての組がプリチャージされ、所定の電位と均一になる。

次に、第２処理のデータ読み出し周期においては、ＰＣＢ信号は高レベルに設定される。結果として、Ｐ型ＭＯＳトランジスタＴ２１〜Ｔ２３、Ｔ２６〜Ｔ２８・・・・はオフとなる。図２０に示すように、表示用メモリ７のワード線デコーダ２１は、デコード結果に基づいて、ワード線ＷＬｘＤを駆動する。こうして、データビットは、駆動されたワード線ＷＬｘＤに接続されたメモリセルから読み出され、電位の形式で、ビット線の組に転送される。続いて、センス動作周期においては、センスプリチャージ制御信号ＳＰＣは低レベルに設定され、スイッチＳＷ２１とＳＷ２２、ＳＷ２３とＳＷ２４・・・・オフとなる。また、メモリ制御回路６は、センスアンプイネーブル信号ＳＥを生成する。スイッチＳＷ３１とＳＷ３２、ＳＷ３３とＳＷ３４・・・・は、当該センスアンプイネーブル信号ＳＥに対応して、オンになる。こうして、各組のビット線の電位は、Ｐ型ＭＯＳトランジスタＴ２９とＴ３０・・・・とＮ型ＭＯＳトランジスタＴ１８とＴ１９・・・・によって、増幅される。更に、データ出力周期においては、メモリ制御回路６は、読み出し信号ＲＤＤを生成し、第２表示用メモリ７ｂに供給する。フリップフロップＮ１６とＮ１７・・・・は、読み出し信号ＲＤＤに応じて、第２表示用メモリ７ｂにおける表示データのデータビットとして増幅された電位をラッチする。
ラッチされたデータビットは、インバータｌ１４・・・・を経由して、第２及び第３セレクタ１２、１３に出力する。具体的には、各データビットは、対応する第２及び第３セレクタ１２−１、１３−１に出力される。高レベルの第１セレクト信号ＳＥＬＥＣＴ１と高レベルの第２セレクト信号ＳＥＬＥＣＴ２は、あらかじめメモリ制御回路６から出力されている。したがって、第２セレクタ１２−１が、インバータｌ１４から出力を選択し、ラッチ部８に出力し、第３セレクタ１３−１が、インバータｌ１９から出力を選択し、ラッチ部８に出力する。データ出力周期の間、センスアンプイネーブル信号ＳＥは低レベルに設定され、スイッチＳＷ３１とＳＷ３２、ＳＷ３３とＳＷ３４・・・・はオフとなる。ｂ４の時点では、ワード線と読み出し信号ＲＤＤは低レベルに設定されている。その後、ステップＳ２６においては、ゲート線に対する表示データのデータビットが、ラッチ部８にラッチされたとき、表示データはデータ線駆動回路９に出力される。データ線駆動回路９は、表示データのデータビットと階調電圧とタイミング信号に基づいて、データ線を駆動する。また、ゲート線駆動回路５は、ゲート線を駆動する。このようにして、ゲート線に対する第２画像データに対応する画像は、表示部３に半分の階調で表示される。画像データが半分の階調で表示された後、ステップＳ２７において、スクロール指示が発行されているかどうかがチェックされる。スクロール指示が画像描画装置１に発行されている場合、画像描画装置１はメモリ制御信号をメモリ制御回路６に出力する。メモリ制御回路６は、書き込み/読み出し開始アドレスを更新し、ステップＳ２１〜Ｓ２６を繰り返す。スクロール指示が画像描画装置１に発行されていない場合、ステップＳ２８が実行される。ステップＳ２８において、ユ−ザ−が入力部１５を操作し、スクリ−ン表示の終了を指示したとき、（ステップＳ２８−ＹＥＳ）、携帯端末機器の動作は終了する。

上述したように、本発明のコントロール・ドライバによれば、上述の表示用メモリ部（第１表示用メモリ７ｂ。第２第１表示用メモリ７ｂ）、選択部（第１セレクタ１１、第２セレクタ１２、第３セレクタ１３）、ラッチ部８の形態を採用することで、配線の交差部分が減少する。それゆえ、本発明のコントロール・ドライバ２によれば、消費電力を増加させないように、チップサイズを増加させることなくコントロール・ドライバの小型化を実現しうる。

なお、上記の説明では、スクロール指示が説明されているが、第１表示用メモリ７ａと第２表示用メモリ７ｂに格納されている画像データは、他の機能にも適用できる。例えば、表示部３が、表示部３と同じ形態を有するメイン表示部及びサブ表示部を含み、コントロール・ドライバ２が、その２つの表示部を、１つのチップで同時に駆動する場合、第１表示用メモリ７ａに格納されている第１画像データは、メイン表示部に表示してもよく、第２表示用メモリ７ｂに格納されている第２画像データは、サブ表示部に表示してもよい。上記の説明では、画像データが８ビットで構成される場合、上部を４ビット、下部を４ビットと想定している。

また、本発明においては、上部のビット数が任意であり、下部が、上部以外のビットを有する画像データである場合であっても適用可能である。

以上の説明により、本発明のコントロール・ドライバは、消費電力を増加させることなく、表示部に画像データを表示することができる。また、本発明のコントロール・ドライバは、表示用メモリの容量を増加させることなく、表示部に画像データを表示することができる。更に、本発明のコントロール・ドライバは小型化することができる。

図１は、従来のコントロール・ドライバが適用される携帯端末機器の構成を示すブロック図である。 図２は、従来のコントロール・ドライバの表示用メモリとラッチ回路の構成を示すブロック図である。 図３は、従来のコントロール・ドライバの表示用メモリの構成の一部を示す回路図である。 図４は、従来のコントロール・ドライバの書き込み動作を示すタイミングチャートである。 図５は、従来のコントロール・ドライバの読み込み動作を示すタイミングチャートである。 図６は、本発明のコントロール・ドライバが適用される携帯端末機器の構成を示すブロック図である。 図７は、本発明のコントロール・ドライバにおける、メモリ分割信号ＳＥＬＥＣＴ１と、第１セレクタの出力、第２セレクタの出力、第３セレクタの出力との間の関係を示す図である。 図８は、本発明のコントロール・ドライバにおける、スクロール指示を必要としない処理である第１処理を示す概念図である。 図９Ａは、本発明のコントロール・ドライバにおける、スクロール指示を必要とし、第１画像データを表示する、第２処理を示す概念図である。 図９Ｂは、本発明のコントロール・ドライバにおける、スクロール指示を必要とし、第２画像データを表示する、第２処理を示す概念図である。 図１０は、本発明のコントロール・ドライバが適用される携帯端末機器の動作を示すフローチャートである。 図１１は、本発明のコントロール・ドライバが適用される携帯端末機器の第１処理を示すフローチャートである。 図１２は、本発明のコントロール・ドライバが適用される携帯端末機器の第２処理を示すフローチャートである。 図１３は、本発明のコントロール・ドライバの表示用メモリと第２セレクタと第３セレクタとラッチ部の構成を示すブロック図である。 図１４は、本発明のコントロール・ドライバのビット７及びビット３に対応する表示用メモリの構成の一部を示す概念図である。 図１５は、本発明のコントロール・ドライバの表示用メモリにおける第１処理の書き込み動作を示すタイミングチャートである。 図１６は、本発明のコントロール・ドライバの表示用メモリにおける第１処理の読み出し動作を示すタイミングチャートである。 図１７は、本発明のコントロール・ドライバの表示用メモリにおける第２処理の書き込み動作を示すタイミングチャートである。 図１８は、本発明のコントロール・ドライバの表示用メモリにおける第２処理の書き込み動作を示すタイミングチャートである。 図１９は、本発明のコントロール・ドライバの表示用メモリにおける第２処理の読み出し動作を示すタイミングチャートである。 図２０は、本発明のコントロール・ドライバの表示用メモリにおける第２処理の読み出し動作を示すタイミングチャートである。

符号の説明

１、１０１ 画像描画装置
２、１０２ コントローラ・ドライバ
３、１０３ 表示部
４、１０４ 階調電圧発生回路
５、１０５ ゲート線駆動回路
６、１０６ メモリ制御回路
７、１０７ 表示用メモリ
７ａ 第１表示用メモリ
７ｂ 第２表示用メモリ
８、１０８ ラッチ回路
９、１０９ データ線駆動回路
１０、１１０ タイミング制御回路
１１ 第１セレクタ
１２ 第２セレクタ
１３ 第３セレクタ
１４ 表示装置
１５ 入力装置
１６ 携帯端末機器
２１、１２１ ワード線デコーダ
２２、１２２ ビット線デコーダ
２３、２４、１２３ ワード線
２５、２５’、１２５、１２５’ ビット線
２６、２７、１２６ メモリセル
２８、１２８ センスアンプ

Claims (14)

1. 画像データが第１画像データのみを有し、前記第１画像データの画素サイズが表示部の画素サイズ以下である場合に、第１処理制御信号を生成し、前記画像データが前記第１画像データと第２画像データとを有し、前記第１画像データの画素サイズが前記表示部の画素サイズと等しい場合に、第２処理制御信号を生成する表示用メモリ制御部と、
   前記第１処理制御信号に応答して、表示データの第１及び第２部分として前記第１画像データの上位ビット及び下位ビットを格納し、前記第２処理制御信号に応答して、前記表示データの前記第１及び第２部分として前記第１画像データの上位ビットと前記第２画像データの上位ビットを格納する表示用メモリ部と
   を具備し、
   前記表示データは、前記表示部に表示される
   コントロール・ドライバ。
2. 請求項１に記載されたコントロール・ドライバにおいて、
   前記第１画像データの前記上位ビットのビット数が任意である
   コントロール・ドライバ。
3. 表示データの第１及び第２部分を格納する表示用メモリ部と、画像データが第１画像データのみを有し、前記第１画像データの画素サイズが表示部の画素サイズ以下である場合に、前記第１及び第２部分は、第１処理における第１画像データの上位ビット及び下位ビットであり、前記画像データが前記第１画像データと第２画像データとを有し、前記第１画像データの画素サイズが前記表示部の画素サイズと等しい場合に、前記第１及び第２部分は、第２処理における第１画像データの上位ビットと第２画像データの上位ビットであり、
   前記第２部分として、前記第１処理における前記第１画像データの前記下位ビットと、前記第２処理における前記第２画像データの前記上位ビットとを、前記表示用メモリ部に出力する第１セレクタ部と、
   供給されるデータをラッチするラッチ部と、
   前記第１処理において、前記表示用メモリ部から読み出された前記表示データの前記第１部分を前記ラッチ部に出力し、前記第２処理において、前記第１画像データの表示に対して読み出された前記表示データの第１部分と、前記第２画像データの表示に対して読み出された前記表示データの第２部分とを出力する第２セレクタ部と、
   前記第１処理において、前記表示データの前記第２部分を前記ラッチ部に出力し、前記第２処理において、前記第１画像データの表示に対して読み出された前記表示データの第１部分と、前記第２画像データの表示に対して読み出された前記表示データの第２部分とを出力する第３セレクタ部と
   を具備するコントロール・ドライバ。
4. 請求項３に記載されたコントロール・ドライバにおいて、
   階調電圧と前記ラッチ部にラッチされたデータとに基づいて前記表示部のデータ線を駆動するデータ線駆動装置
   を更に具備するコントロール・ドライバ。
5. 請求項３又４に記載されたコントロール・ドライバにおいて、
   前記表示用メモリ部は、更に、
   前記表示データの前記第１部分を格納する第１表示用メモリと、
   前記表示データの前記第２部分を格納する第２表示用メモリと
   を具備するコントロール・ドライバ。
6. 請求項５に記載されたコントロール・ドライバにおいて、
   前記表示用メモリ部は、
   カラムとロウのマトリックス状に配列された複数のメモリセルを構成し、
   前記第１表示用メモリは、奇数番のカラムにより形成され、
   前記第２表示用メモリは、偶数番のカラムにより形成される
   コントロール・ドライバ。
7. 請求項６に記載されたコントロール・ドライバにおいて、
   前記第２セレクタ部は、前記奇数番のカラムに設けられた複数の第２セレクタを具備し、
   前記第３セレクタ部は、前記偶数番のカラムに設けられた複数の第３セレクタを具備し、
   前記表示データの前記第１部分のデータビットの１つに対する前記奇数番のカラムは、前記第１部分の前記データビットに対応する前記第２部分のデータビットのための前記偶数番のカラムに近接して設けられ、
   前記奇数番のカラムから読み出された前記データビットは、前記奇数番のカラムと前記偶数番のカラムに対応して、前記第２及び第３セレクタに出力され、
   前記偶数番のカラムから読み出された前記データビットは、前記奇数番のカラムと前記偶数番のカラムに対応して、前記第２及び第３セレクタに出力される
   コントロール・ドライバ。
8. 請求項６に記載されたコントロール・ドライバにおいて、
   前記奇数番のカラムの前記メモリセルのロウは、第１ワード線に接続され、
   前記偶数番のカラムの前記メモリセルのロウは、第２ワード線に接続され、
   前記表示用メモリ部は、更に、
   書き込みアドレスと読み出しアドレスとの各々に基づいて、前記第１ワード線の１つと前記第２ワード線の１つとを選択するワード線デコーダ
   を具備するコントロール・ドライバ。
9. 請求項８に記載されたコントロール・ドライバにおいて、
   前記ワード線デコーダは、前記第１処理において、
   前記第１画像データの書き込み動作に対する前記書き込みアドレスと、前記第１画像データの読み出し動作に対する前記読み出しアドレスとの各々に基づいて、前記第１ワード線の１つと前記第２ワード線の１つとを一度に選択し、
   前記ワード線デコーダは、前記第２処理において、
   前記第１画像データの前記上位ビットの書き込み動作に対する第１書き込みアドレスに基づいて、前記第１ワード線の１つを選択し、
   前記第２画像データの前記上位ビットの書き込み動作に対する第２書き込みアドレスに基づいて、前記第２ワード線の１つを選択し、
   前記ワード線デコーダは、前記第２処理において、
   前記第１画像データの前記上位ビットの読み込み動作に対する第１読み込みアドレスに基づいて、前記第１ワード線の１つを選択し、
   前記第２画像データの前記上位ビットの読み込み動作に対する第２読み込みアドレスに基づいて、前記第２ワード線の１つを選択する
   コントロール・ドライバ。
10. 第１画像データ又は、前記第１画像データと第２画像データの、画像データを出力する画像描画装置と、
    階調電圧を生成する階調電圧生成回路と、
    データ線に接続された表示部と、前記第１画像データは、前記表示部と同一の画素サイズを有し、
    請求項１乃至９のいずれかに記載されたコントロール・ドライバと
    を具備する表示装置。
11. 画像データとスクロール指示を供給することに用いられる入力装置と、
    請求項１０に記載された表示装置と
    を具備する携帯端末機器。
12. 表示部に画像データの表示する画像データ表示方法であって、
    前記画像データの画素サイズが、前記表示部の画素サイズより大きいか否かを決定するステップと、
    前記画像データの画素サイズが、前記表示部の画素サイズよりも大きくなく、前記画像データが第１画像データのみを有する場合に、第１及び第２表示用メモリにおける前記第１画像データの上位ビットと下位ビットを書き込むステップと、
    前記画像データの画素サイズが、前記表示部の画素サイズよりも大きく、前記画像データが前記第１画像データと第２画像データ有する場合に、前記第１表示用メモリにおける前記第１画像データの上位ビットを書き込むステップと、
    前記第１画像データの前記上位ビットの書き込みの後に、前記第２表示用メモリにおける前記第２画像データの上位ビットを書き込むステップと
    を具備する画像データ表示方法。
13. 請求項１２に記載された画像データ表示方法において、
    更に、
    前記画像データの画素サイズが、前記表示部の画素サイズよりも大きくなく、前記画像データが前記第１画像データのみを有する場合に、前記画像データが、全階調で前記表示部に表示されるように、前記第１及び第２表示用メモリからの前記第１画像データの前記上位ビットと下位ビットを読み出すステップと、
    前記画像データの画素サイズが、前記表示部の画素サイズよりも大きくなく、前記画像データが前記第１画像データと前記第２画像データを有する場合に、前記第１画像データが、半階調で前記表示部に表示されるように、前記第１表示用メモリからの前記第１画像データの前記上位ビットを読み出すステップと、
    前記第１画像データの前記上位ビットの読み込みの後のスクロール指示に応答して、前記第１及び第２画像データが、前記半階調で前記表示部に表示されるように、前記第１表示用メモリからの前記第１画像データの前記上位ビットを読み出すステップと
    を具備する画像データ表示方法。
14. 請求項１２又は請求項１３に記載された画像データ表示方法において、
    前記第１画像データの前記上位ビットのビット数が任意である
    画像データ表示方法。

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