JP4637914B2 - 電気的構成部材 - Google Patents
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Description
本発明は、センサチップ、特にＣＭＯＳチップ、を有する電気的構成部材に関するものであって、前記チップが基板を有し、その基板上にパッシベーション層と、少なくとも１つのアクティブな表面領域を備えた、センサのための少なくとも１つの構造が配置されており、その場合にチップがカプセル部によって包囲されており、そのカプセル部が少なくとも１つの開口部を有し、その開口部が少なくとも１つのアクティブな表面領域及びパッシベーション層への通路を形成し、その場合にチップが開口部内に、少なくとも領域的にパッシベーション層とアクティブな表面領域にわたって延びるインタラクション面を有しており、そのインタラクション面が使用位置において液状又はペースト状の媒体と接触し、その場合にパッシベーション層と基板との間に第１の電気的絶縁層が設けられており、その場合にパッシベーション層と第１の絶縁層との間には領域的に第１の導体路層が配置されており、その場合に第１の絶縁層と基板との間に第２の電気的絶縁層が設けられており、その場合に第１の絶縁層と第２の絶縁層の間に第２の導体路層が配置されており、かつその場合に導体路の少なくとも１つが、センサ構造と接続されている。
この種の電気的構成部材は、実際から知られている。この構成部材は、半導体基板を備えたＣＭＯＳチップを有しており、その中にセンサとしてイオン感応式電界効果トランジスタ（ＩＳＦＥＴ）が内蔵されている。センサは、ゲート電極として形成されたアクティブな表面領域を有しており、その表面領域は、液状媒体内に含まれるイオンを検出するために媒体と接触させることができる。基板上に、アルミニウムからなる複数の導体路層、いわゆるレイヤが配置されており、その中に導体路及び／又は導体路の部分が延びている。複数の導体路層にわたって延びる、導体路の導体路部分は、スルー接触によって互いに接続されている。導体路層の間及び基板に最も密接して配置された、一番下の導体路層と基板との間に、それぞれ電気的絶縁層が設けられている。導体路層と絶縁層から形成される層スタック上に、カバー層としてパッシベーション層が配置されている。導体路は、ＩＳＦＥＴのドレインとソースを、それらから離れてＣＭＯＳチップの表面に配置されているボンドパッドと接続する。
ＣＭＯＳチップは、それに密着するプラスチック鋳造材料のカプセル部によって覆われており、それが開口部を有し、その開口部がアクティブな表面領域と接続されており、かつその開口部内へ液状の媒体を充填することができる。その場合に媒体が、パッシベーション層の部分領域とアクティブな表面領域にわたって延びるインタラクション面においてチップと接触する。導体路層と絶縁層は、それぞれチップの、インタラクション面によって覆われる領域内まで延びている。パッシベーション層と絶縁層は、導体路層のための腐食防止部材として用いられ、その腐食防止部材が、導体路層が液状の媒体と接触してしまうことを阻止しようとする。しかし、実際においては、チップが液状又はペースト状の媒体で充填された場合に、パッシベーション層が導体路層の制限された腐食防止しか可能にせず、かつチップは比較的短い寿命しか持たないことが、明らかにされている。導体路が、例えばパッシベーション層における欠陥に基づいて媒体と接触した場合には、それがまるごとのチップの不具合をもたらす可能性がある。
Ｆ．ファスベンダら（F.Fassbender et.al.）の、非特許文献１からも、既にシリコン基板を有し、その上に１６のほぼ矩形の電極を有するアレイが配置されている、半導体チップが知られている。電極は、唯一の導体路層内に延びる導体路を介してボンドパッドと接続されている。導体路層は、パッシベーション層によって覆われている。チップを形成する場合に、まず、半導体基板上に熱処理を用いて二酸化ケイ素層が形成される。その中の、後に導体路となるべき箇所に、溝状の凹部が形成される。その凹部内に金属が挿入されて、それが導体路を形成する。二酸化ケイ素基板内に導体路が低く配置されていることによって、チップの実質的に平坦な表面が生じる。この平坦な表面によって、パッシベーション層内の機械的応力を回避しようとしており、その機械的応力は亀裂をもたらすおそれがあり、電極を用いて分析すべき分析物がその亀裂を介して導体路層と接触して、導体路層に腐食をもたらすことがある。この措置によってチップの腐食耐性を向上させ、従ってチップの寿命を延長することはできる。しかし、基板上にある二酸化ケイ素層に溝を形成することは、チップを形成する場合に、特にＣＭＯＳプロセスにおいて、少なからぬ時間増を必要とする。
Ｆ．ファスベンダら（F.Fassbender et.al.） "Optimization of passivation layers for corrosion protection of silicon-based microelectrode arrays,Sensors and Actuators B 68(2000)" p.128-133
Ｆ．ファスベンダら（F.Fassbender et.al.） "Optimization of passivation layers for corrosion protection of silicon-based microelectrode arrays,Sensors and Actuators B 68(2000)" p.128-133
従って本発明の課題は、半導体製造において通常の標準プロセスで安価に形成することができ、それにもかかわらず良好な腐食耐性と長い寿命を可能にする、冒頭で挙げた種類の電気的構成部材を提供することである。
この課題は、特許請求項１の特徴によって解決される。
その場合に本発明によれば、パッシベーション層に隣接する第１の導体路層の、少なくとも電位を案内する領域ないし、構成部材の電気的機能に必要な領域が、チップの、インタラクション面によって覆われる領域の完全に外部に配置されている。チップの、インタラクション面によって覆われる領域内において、開口部ないしはその中にある液状又はペースト状の媒体に対して最小の間隔を有する一番上の導体路層と、構成部材の電気的機能のために利用される導体路層との間に、パッシベーション層に加えて少なくとも更に、第１の絶縁層が配置されており、それによって、一番上の導体路層と液状又はペースト状の媒体との間にパッシベーション層しか設けられていないチップに比較して、腐食耐性が著しく改良されている。チップの、インタラクション面によって覆われる領域の内部に、場合によっては、第１の導体路層の電気的に導通する、浮遊する少なくとも１つの部分領域を配置することができ、その部分領域は電圧及び／又は電流を案内するために利用されず、従って構成部材の電気的機能にとって意味をもたない。チップを形成する場合に、第２の導体路層の少なくとも１つの導体路を形成した後に、まず第１の絶縁層が、そしてその後第１の導体路層とパッシベーション層がチップ上に形成され、ないしはチップ上に取り付けられる。絶縁層の導体路から離れた境界面に、少なくとも１つの導体路の輪郭によってもたらされる表面構造は、第２の導体路層の導体路の輪郭に比較して、既にずっと平坦であって、平滑化されている。パッシベーション層によって、この表面構造が更に平滑化されるので、パッシベーション層はほぼ平坦な表面を有し、その表面は鋭い段部や突出部を有していない。従ってチップ内に機械的な応力が発生した場合にパッシベーション層内に亀裂をもたらす危険が、著しく減少される。従って本発明に基づく構成部材は、良好な腐食耐性と長い寿命を可能にする。構成部材のチップは、半導体製造において一般的な標準プロセスで安価に形成することができる。チップ表面に溝を手間をかけて複雑に形成することを、省くことができる。パッシベーション層は、場合によっては異なる材料からなる、複数の層から構成することもできる。それによって、更に良好な腐食防止が得られる。電気的構成部材は、ガスセンサであることもでき、そのガスセンサにおいてインタラクション面と接触する液状の媒体は薄い、例えば２〜３ナノメートルの厚みの湿潤層である。
上述した課題は、特許請求項３の特徴によっても解決される。
その場合に本発明によれば、第１の導体路層の、インタラクション面によって覆われる領域内で、この導体路層の互いに対して側方に隣接し、互いに隔てられた、電気的に導通する層領域間の間隔が、それぞれ、導体路層の厚みの１．２倍よりも小さい。それによって簡単な方法で、第１の導体路層の上に配置されたパッシベーション層の、開口部側の、使用位置において液状又はペースト状の媒体と接触する表面が、第１の導体路層の層領域間の間隔をつなぐ領域内で、ほぼ平坦であることが達成される。従ってチップ内に機械的応力が発生した場合にパッシベーション層内に亀裂形成をもたらす危険が著しく減少される。従って本発明に基づく電気的構成部材は、良好な腐食耐性と長い寿命を有している。構成部材のチップは、半導体製造の標準プロセスで通常のように安価に形成することができる。媒体と接触するために設けられているインタラクション面は、好ましくは、チップの、カプセル部の開口部によって覆われる表面領域全体にわたって延びている。
本発明の好ましい実施形態において、第１の導体路層の少なくとも、インタラクション面によって覆われる領域内で、この導体路層の互いに対して側方に隣接する層領域間の間隔は、それぞれ、第１の導体路層の厚みの１．１倍より小さく、特に１．０倍より小さく、場合によっては０．９倍より小さく、好ましくは０．８倍より小さい。その場合に、電気的構成部材は、更に良好な腐食耐性を可能にする。
第２の導体路層が、少なくとも２つの互いに対して側方に隣接して電気的に導通する層領域を有している場合に、第１の導体路層の、少なくともインタラクション面によって覆われる領域内で、この導体路層の互いに対して側方に隣接する層領域間の間隔が、それぞれ、第２の導体路層の厚みの、１．２倍より小さく、特に１．１倍より小さく、場合によっては１．０倍より小さく、場合によっては０．９倍より小さく、好ましくは０．８倍より小さいと、効果的である。それによってパッシベーション層の更に平坦な表面が得られ、それによって、チップ内に機械的応力が発生した場合にパッシベーション層内に亀裂が形成される危険が更に減少される。従って電気的構成部材は、より長い寿命を有している。
第１の導体路層が金属から、好ましくはアルミニウムからなり、第２の導体路層がドープされた半導体材料から、特にポリシリコンからなると、効果的である。アルミニウムからなる導体路は、良好な電気的導通性を有している。アルミニウムは、比較的わずかな腐食耐性しか持たないので、表面近傍の第１の導体路層は、インタラクション面によって覆われるチップ領域の外部のみに、かつこの領域に対して間隔をおいて設けられている。インタラクション面によって覆われるチップ領域の内部では、導体路ガイドのためにポリシリコンからなる１つ又は複数の導体路層のみが使用される。それによってチップは、開口部内にある液状又はペースト状の媒体に対して更に良好な腐食耐性を有する。インタラクション面によって覆われるチップ領域の外部において、ポリシリコン導体路をアルミニウム導体路と接続することができる。第１の導体路層と第２の導体路層の間に、場合によっては、金属からなる少なくとも１つの他の導体路層とそれに対応づけられた他の絶縁層を配置することができ、即ち第２の導体路層がセンサチップの、必ずしも上から２番目の導体路層である必要はなく、第２の絶縁層が必ずしも上から２番目の絶縁層である必要はない。
本発明の好ましい形態において、基板上で開口部によって覆われる領域の外部に、電子回路のため、特に評価装置のための構造が配置されており、その場合にこの構造は、導体路層の少なくとも１つを介してセンサ構造と電気的に接続されている。その場合に電子回路とセンサからなる回路配置は、特にコンパクトな寸法を可能にする。更に、この回路配置は、半導体製造の方法によって大量生産で安価に形成することができる。
以下、図面を用いて本発明の実施例を詳細に説明する。
図１に全体を符号１で示す電気的構成部材は、センサチップを有し、そのセンサチップがｐドープされたケイ素からなる半導体基板２を有しており、その上にセンサのための構造が配置されている。センサチップは、カバー層として、パッシベーション層３を有しており、そのパッシベーション層は好ましくは窒化ケイ素及び／又は二酸化ケイ素からなり、数１００ｎｍから数μｍの厚みであることができる。図１の左に示すセンサ構造は、アクティブな表面領域５ａを備えた貴金属電極４ａを有し、図１の右に示すセンサ構造は、アクティブな表面領域５ｂを備えた窒化ケイ素層４ｂを有している。チップは、図１と２に部分的にだけ示されている、鋳造材料によって形成されたカプセル部６によって包囲されており、そのカプセル部が開口部７を有しており、その開口部がアクティブな表面領域５ａ、５ｂへの通路を形成する。カプセル部６の、少なくとも開口部を画成する端縁が、チップに密着している。開口部７内へ、テストされる液状又はペースト状の媒体８を投入することができ、その媒体がインタラクション面においてチップに接触し、図１に示す実施例においてそのインタラクション面は、チップ１の、開口部７によって覆われる、露出した表面領域全体に相当する。しかし、チップが領域的にだけ液状の媒体８内へ浸かっている場合に、インタラクション面がチップ１の、開口部７によって覆われる表面領域の一部のみにわたって延びていることも考えられる。
図１に示す実施例において、電極４ａは、基板２上に設けられている電界酸化物層９上に配置されている。電極４ｂは、ゲート電極として形成されており、電界効果トランジスタ（ＦＥＴ）のチャネル領域１０に隣接して配置されている。チャネル領域１０は、基板２内へ挿入された、ｎドープされた領域１３内の電界効果トランジスタのｐ＋ソース１１とｐ＋ドレイン１２の間に形成されている。図１に明らかなように、ソース１１とドレイン１２は、領域１３上に配置されている。チャネル領域１０の両側において、ソース１１とドレイン１２上に電界酸化物層９が配置されている。電界酸化物層９は、チャネル領域１０の領域内に中断部を有している。この中断部が電極４ｂによってつながれている。
パッシベーション層３と基板２の間に、金属間誘電体（Inter Metallic Dielectric/ＩＭＤ）として形成された、第１の電気的絶縁層１４が配置されている。パッシベーション層３と第１の絶縁層１４の間に領域的に、アルミニウムからなる第１の導体路層１５が配置されている。第１の導体路層１５は、導体路として形成された複数の領域を有している。第１の絶縁層１４と基板２の間に、第２の電気的絶縁層１６として、層間誘電体（Inter Layer Dielectric/ＩＬＤ）が配置されている。
第１の絶縁層１４と第２の絶縁層１６の間に、アルミニウムからなり、導体路として形成された領域を有する、第２の導体路層１７が設けられている。図１に明らかなように、第２の導体路層１７の第１の導体路はｎドープされた領域１３と接続され、第２の導体路がソース１１と、そして第３の導体路がドレイン１２と接続されている。そのために第２の絶縁層１６と電界酸化物層９内に、中断部が設けられており、その中断部がそれぞれ導体路の一部によって貫通される。第１の絶縁層１４と第２の絶縁層１６は、電極４ａ、４ｂのアクティブな表面領域５ａ、５ｂに中断部１８を有しており、その中断部がカプセル部６の開口部７と接続されている。第２の導体路層１７は、絶縁層１４、１６によって中断部１８から側方へ隔てられており、かつこの中断部に対して密封されている。パッシベーション層３は、中断部１８によって貫通される。
図１に明らかなように、第１の導体路層１５はチップの、カプセル部６の開口部７によって覆われる領域の完全に外部に配置されている。更に、第１の導体路層１５は、第１の絶縁層１４とパッシベーション層３によって中断部１８から側方へ隔てられており、かつこの中断部に対して密封されている。はっきりと認識できるように、第１の導体路層１５はチップの、開口部７によって覆われる領域内で、チップの広がり平面に対して垂直に延びる方向に、パッシベーション層３とその下にある第１の絶縁層１４によって開口部７から隔てられている。それによって、開口部７内にある媒体８に対して、第１の導体路層１５の良好な腐食耐性が得られる。パッシベーション層３の、開口部７に隣接する表面は、中断部１８によって隔てられた領域内で、ほぼ平坦であるので、チップ内に機械的応力が発生した場合に、パッシベーション層３内に亀裂が形成される危険がそれに応じて減少されている。パッシベーション層３の、基板２とは逆の表面領域に第１の導体路層１５によってもたらされる、パッシベーション層３の段部１９は、カプセル部６によって覆われており、かつ開口部７から側方へ隔たっている。それによって、パッシベーション層内で段部１９に亀裂が形成されてしまった場合に、第２の導体路層１７はカプセル部６によってなお開口部７に対して密封されており、従って媒体８による腐食から保護される。
従って図１に示す電気的構成部材１は、基板２を備えたセンサチップを有しており、その基板上にパッシベーション層３と、アクティブな表面領域５ａ、５ｂを有するセンサ構造とが配置されている。チップは、カプセル部６によって包囲されており、そのカプセル部が開口部７を有し、その開口部が少なくとも１つのアクティブな表面領域５ａ、５ｂへの通路を形成する。基板２上に、層スタックが配置されており、その層スタックは−パッシベーション層３から始まって基板２へ−少なくとも１つの第１の導体路層１５、第１の電気的絶縁層１４、第２の導体路層１７及び第２の電気的絶縁層１６を有している。第１の導体路層１５は、チップの、開口部７によって覆われる領域の完全に外部に配置されている。第２の導体路層１５の少なくとも１つの導体路が、センサ構造と接続されている。
図２に示す実施例においても、基板２内に、ソース１１、ドレイン１２及びチャネル領域１０を有する電界効果トランジスタが統合されている。電界効果トランジスタは、チャネル領域１０に隣接して、アクティブな表面領域５ｃを備えたゲート電極４ｃを有している。電界効果トランジスタを用いて、例えば、開口部７内にある、ゲート電極４ｃと接触する媒体内に配置されたイオンを検出することができる。ソース１１とドレイン１２上に電界酸化物層９が配置されており、その電界酸化物層はチャネル領域１０に隣接して中断部を有しており、ゲート電極４ｃがその中断部をつないでいる。
この実施例においても、パッシベーション層３と基板２の間に、金属間誘電体（ＩＭＤ）として形成された、第１の電気的絶縁層１４が配置されている。パッシベーション層３と第１の電気的絶縁層１４の間に、領域的に第１の導体路層１５が設けられており、それはアルミニウムからなり、複数の電気的に導通する層領域１５ａ、１５ｂ、１５ｃを有している。層領域１５ａ、１５ｂは、導体路として形成されている。層領域１５ｃは、導体路としては利用されない。第１の導体路層１５の、開口部７とパッシベーション層３によって覆われる領域内で、互いに対して側方に隣接する層領域１５ａ、１５ｂ、１５ｃ間の間隔ａは、それぞれ導体路層１５の厚みよりも小さい。
第１の絶縁層１４と基板２の間に、第２の電気的絶縁層１６として層間誘電体（ＩＬＤ）が配置されている。第１の絶縁層１４と第２の絶縁層１６の間に、領域的に、アルミニウムからなる第２の導体路層１７が配置されている。第２の導体路層１７と第１の絶縁層１４は、中断部１８によって貫通される。第２の導体路層１７は、中断部１８から距離をおいて終了しており、かつ第１の絶縁層１４と第２の絶縁層１６によって中断部１８に対して密封されている。
第２の導体路層１７は、複数の電気的に導通する層領域１７ａ、１７ｂ、１７ｃを有している。層領域１７ａ、１７ｂは、導体路として形成されており、層領域１７ｃは導体路としては利用されない。第２の導体路層１７の、開口部７とパッシベーション層３によって覆われる領域内で、互いに対して側方に隣接する層領域１７ａ、１７ｂ、１７ｃの間の間隔ｂは、それぞれ導体路層１７の厚みよりも小さい。この厚みは、第１の電気的絶縁層１４、第１の導体路層１５及びパッシベーション層３の厚みにほぼ相当する。第１の導体路層１５の層領域１５ａ、１５ｂ、１５ｃの間ないし第２の導体路層１７の層領域１７ａ、１７ｂ、１７ｃの間の小さい側方間隔ａ、ｂによって、導体路層１５、１７の互いに隣接して並べて配置された層領域１５ａ、１５ｂ、１５ｃ、１７ａ、１７ｂ、１７ｃの間の間隙の直交方向の投影に相当する、パッシベーション層３の表面の領域は、それぞれほぼ平坦である。それによって、チップ内に機械的応力が発生した場合に、パッシベーション層３内に亀裂が形成される危険が、それに応じて減少されている。
第２の絶縁層１６と電界酸化物層９の間に、酸化物層として形成された第３の電気的絶縁層２０が配置されている。この第３の絶縁層と第２の絶縁層１６の間に、領域的に、ポリシリコン層からなり、かつ導体路を形成する、第３の導体路層２１が設けられている。第３の絶縁層２０と電界酸化物層９の間に、同様にポリシリコン層２２からなり、かつ他の電気的導体路を有する、第４の導体路層２２が配置されている。
なお、導体路層１５、１７、２１、２２の導体路がスルー接触によって互いに接続することができることを付言しておく。基板２をガラスから形成することもできる。
Claims (17)
- 基板(2)を有するセンサチップを備えた電気的構成部材(1)であって、前記基板上にパッシベーション層(3)と、少なくとも１つのアクティブな表面領域(5a,5b,5c)を有する、前記センサのための構造が配置されており、その場合に前記チップが鋳造材料によって形成されたカプセル部(6)によって包囲され、前記カプセル部が少なくとも１つの開口部(7)を有しており、前記開口部が少なくとも１つの前記アクティブな表面領域(5a,5b,5c)と前記パッシベーション層(3)への通路を形成し、その場合に前記チップが前記開口部内に少なくとも領域的に前記パッシベーション層(3)と前記アクティブな表面領域(5a,5b,5c)にわたって延びるインタラクション面を有しており、前記インタラクション面が使用位置において液状又はペースト状の媒体と接触し、その場合に前記パッシベーション層(3)と前記基板(2)の間に第１の電気的絶縁層(14)が設けられており、その場合に前記パッシベーション層(3)と前記第１の絶縁層(14)の間に領域的に、導体路として形成された少なくとも１つの領域を有する第１の導体路層(15)が配置されており、その場合に前記第１の絶縁層(14)と前記基板(2)の間に第２の電気的絶縁層(16)が設けられており、その場合に前記第１の絶縁層(14)と前記第２の絶縁層(16)の間に導体路として形成された少なくとも１つの領域を有する第２の導体路層(17)が配置されており、かつその場合に前記導体路の少なくとも１つが前記センサ構造と接続されている、前記電気的構成部材において、
前記第１の導体路層(15)の、少なくとも電位を案内する領域が、前記チップの、前記インタラクション面によって覆われる領域の完全に外部に配置されていることを特徴とする電気的構成部材。 - 前記センサチップがＣＭＯＳチップである請求項１記載の電気的構成部材。
- 基板(2)を有するセンサチップを備えた電気的構成部材(1)であって、前記基板上にパッシベーション層(3)と、少なくとも１つのアクティブな表面領域(5a,5b,5c)を有する、前記センサのための構造が配置されており、その場合に前記チップが鋳造材料によって形成されるカプセル部(6)によって包囲され、前記カプセル部が少なくとも１つの開口部(7)を有しており、前記開口部が少なくとも１つの前記アクティブな表面領域(5a,5b,5c)及び前記パッシベーション層(3)への通路を形成し、その場合に前記チップが前記開口部内に少なくとも領域的に前記パッシベーション層(3)と前記アクティブな表面領域(5a,5b,5c)にわたって延びるインタラクション面を有しており、前記インタラクション面が使用位置において液状又はペースト状の媒体と接触し、その場合に前記パッシベーション層(3)と前記基板(2)の間に第１の電気的絶縁層(14)が設けられており、その場合に前記パッシベーション層(3)と前記第１の絶縁層(14)の間の領域に、少なくとも２つの互いに対して側方に隣接して電気的に導通する層領域(15a,15b,15c)を有する、第１の導体路層(15)が配置されており、その場合に前記第１の絶縁層(14)と前記基板(2)の間に第２の電気的絶縁層(16)が設けられており、その場合に前記第１の絶縁層(14)と前記第２の絶縁層(16)の間に第２の導体路層(17)が配置されている、前記電気的構成部材において、
前記第１の導体路層(15)の、少なくとも前記インタラクション面によって覆われる領域内で、互いに対して側方に隣接して電気的に導通する前記層領域(15a,15b,15c)間の間隔(a)が、それぞれ、この導体路層(15)の厚みの１．２倍より小さいことを特徴とする電気的構成部材。 - 前記センサチップがＣＭＯＳチップである請求項３記載の電気的構成部材。
- 前記第１の導体路層(15)の、少なくとも前記インタラクション面によって覆われる領域内で、この導体路層(15)の互いに対して側方に隣接する前記層領域(15a,15b,15c)間の間隔(a)が、それぞれ、前記第１の導体路層(15)の厚みの１．１倍より小さいことを特徴とする請求項３又は４記載の電気的構成部材(1)。
- 前記第１の導体路層(15)の、少なくとも前記インタラクション面によって覆われる領域内で、この導体路層(15)の互いに対して側方に隣接する前記層領域(15a,15b,15c)間の間隔(a)が、それぞれ、前記第１の導体路層(15)の厚みの１．０倍より小さいことを特徴とする請求項３又は４記載の電気的構成部材(1)。
- 前記第１の導体路層(15)の、少なくとも前記インタラクション面によって覆われる領域内で、この導体路層(15)の互いに対して側方に隣接する前記層領域(15a,15b,15c)間の間隔(a)が、それぞれ、前記第１の導体路層(15)の厚みの０．９倍より小さいことを特徴とする請求項３又は４記載の電気的構成部材(1)。
- 前記第１の導体路層(15)の、少なくとも前記インタラクション面によって覆われる領域内で、この導体路層(15)の互いに対して側方に隣接する前記層領域(15a,15b,15c)間の間隔(a)が、それぞれ、前記第１の導体路層(15)の厚みの０．８倍より小さいことを特徴とする請求項３又は４記載の電気的構成部材(1)。
- 前記第２の導体路層(17)が、少なくとも２つの互いに対して側方に隔たった、電気的に導通する層領域(17a,17b,17c)を有しており、
前記第２の導体路層(17)の、少なくともインタラクション面によって覆われる領域内で、この導体路層(17)の互いに対して側方に隣接する前記層領域(17a,17b,17c)間の間隔(b)が、それぞれ、前記第２の導体路層(17)の厚みの１．２倍より小さいことを特徴とする請求項１ないし８いずれか１項に記載の電気的構成部材(1)。 - 前記第２の導体路層(17)が、少なくとも２つの互いに対して側方に隔たった、電気的に導通する層領域(17a,17b,17c)を有しており、
前記第２の導体路層(17)の、少なくともインタラクション面によって覆われる領域内で、この導体路層(17)の互いに対して側方に隣接する前記層領域(17a,17b,17c)間の間隔(b)が、それぞれ、前記第２の導体路層(17)の厚みの１．１倍より小さいことを特徴とする請求項１ないし８いずれか１項に記載の電気的構成部材(1)。 - 前記第２の導体路層(17)が、少なくとも２つの互いに対して側方に隔たった、電気的に導通する層領域(17a,17b,17c)を有しており、
前記第２の導体路層(17)の、少なくともインタラクション面によって覆われる領域内で、この導体路層(17)の互いに対して側方に隣接する前記層領域(17a,17b,17c)間の間隔(b)が、それぞれ、前記第２の導体路層(17)の厚みの１．０倍より小さいことを特徴とする請求項１ないし８いずれか１項に記載の電気的構成部材(1)。 - 前記第２の導体路層(17)が、少なくとも２つの互いに対して側方に隔たった、電気的に導通する層領域(17a,17b,17c)を有しており、
前記第２の導体路層(17)の、少なくともインタラクション面によって覆われる領域内で、この導体路層(17)の互いに対して側方に隣接する前記層領域(17a,17b,17c)間の間隔(b)が、それぞれ、前記第２の導体路層(17)の厚みの０．９倍より小さいことを特徴とする請求項１ないし８いずれか１項に記載の電気的構成部材(1)。 - 前記第２の導体路層(17)が、少なくとも２つの互いに対して側方に隔たった、電気的に導通する層領域(17a,17b,17c)を有しており、
前記第２の導体路層(17)の、少なくともインタラクション面によって覆われる領域内で、この導体路層(17)の互いに対して側方に隣接する前記層領域(17a,17b,17c)間の間隔(b)が、それぞれ、前記第２の導体路層(17)の厚みの０．８倍より小さいことを特徴とする請求項１ないし８いずれか１項に記載の電気的構成部材(1)。 - 前記第１の導体路層が、金属からなり、前記第２の導体路層が、ドープされた半導体材料からなることを特徴とする請求項１ないし１３いずれか１項に記載の電気的構成部材(1)。
- 前記第１の導体路層が、アルミニウムからなり、前記第２の導体路層が、ポリシリコンからなることを特徴とする請求項１ないし１３いずれか１項に記載の電気的構成部材(1)。
- 前記基板(2)上の、前記開口部(7)によって覆われる領域の外部に、電気回路のための構造が配置されており、かつ
この構造が前記導体路層(15,17)の少なくとも１つを介して前記センサ構造と電気的に接続されていることを特徴とする請求項１ないし１５いずれか１項に記載の電気的構成部材(1)。 - 前記基板(2)上の、前記開口部(7)によって覆われる領域の外部に、評価装置のための構造が配置されており、かつ
この構造が前記導体路層(15,17)の少なくとも１つを介して前記センサ構造と電気的に接続されていることを特徴とする請求項１ないし１５いずれか１項に記載の電気的構成部材(1)。
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