-
Die
Erfindung betrifft ein elektrisches Bauelement mit einem Sensor-
und/oder Aktuator-Chip, insbesondere einem CMOS-Chip, der ein Substrat
hat, auf dem eine Passivierungsschicht und mindestens eine, zumindest
einen aktiven Oberflächenbereich aufweisende
Struktur für
einen Sensor und/oder Aktuator angeordnet sind, wobei der Chip von
einer Verkapselung umgeben ist, die zumindest eine Öffnung hat,
welche einen Zugang zu dem wenigstens einen aktiven Oberflächenbereich
und der Passivierungsschicht bildet, wobei der Chip in der Öffnung eine
sich zumindest bereichsweise über
die Passivierungsschicht und den aktiven Oberflächenbereich erstreckende Interaktionsfläche hat,
die in Gebrauchsstellung mit einem flüssigen oder pastösen Medium
in Kontakt steht, wobei zwischen der Passivierungsschicht und dem
Substrat eine erste elektrische Isolationsschicht vorgesehen ist,
wobei zwischen der Passivierungsschicht und der ersten Isolationsschicht
bereichsweise eine erste Leiterbahn-Schicht angeordnet ist, wobei
zwischen der ersten Isolationsschicht und dem Substrat eine zweite
elektrische Isolationsschicht vorgesehen ist, wobei zwischen der ersten
Isolationsschicht und der zweiten Isolationsschicht eine zweite
Leiterbahn-Schicht angeordnet ist, und wobei mindestens eine der
Leiterbahnen mit der Sensor- und/oder Aktuator-Struktur verbunden ist.
-
Ein
derartiges elektrisches Bauelement ist aus der Praxis bekannt. Es
weist einen CMOS-Chip mit einem Halbleiter-Substrat auf, in das
als Sensor ein ionensensitiver Feldeffekttransistor (ISFET) integriert
ist. Der Sensor hat einen als Gate-Elektrode ausgebildeten aktiven
Oberflächenbereich,
der zur Detektion von in einem flüssigen Medium enthaltenen Ionen
mit dem Medium in Kontakt bringbar ist. Auf dem Substrat sind mehrere
aus Aluminium bestehende Leiterbahn-Schichten, sogenannte Layer
angeordnet, in denen sich Leiterbahnen und/oder Abschnitte von Leiterbahnen
erstrecken. Leiterbahnabschnitte von Leiterbahnen, die über mehrere
Leiterbahn-Schichten verlaufen, sind durch Durchkontaktierungen
miteinander verbunden. Zwischen den Leiterbahn-Schichten sowie zwischen
der untersten, am dichtesten an dem Substrat angeordneten Leiterbahn-Schicht
und dem Substrat ist jeweils eine elektrische Isolationsschicht
vorgesehen. Auf dem aus den Leiterbahn- Schichten und den Isolationsschichten
gebildeten Schichtstapel ist als Deckschicht eine Passivierungsschicht
angeordnet. Die Leiterbahnen verbinden Drain und Source des ISFET
mit davon beabstandeten, an der Oberfläche des CMOS-Chips angeordneten
Bondpads.
-
Der
CMOS-Chip ist mit einer dicht an ihm anliegenden Kunststoff-Vergussmasse
umkapselt, die eine Öffnung
hat, die mit dem aktiven Oberflächenbereich
verbunden ist und in die das flüssige
Medium einfüllbar
ist. Dabei gerät
das Medium an einer Interaktionsfläche mit dem Chip in Kontakt,
die sich über einen
Teilbereich der Passivierungsschicht und den aktiven Oberflächenbereich
erstreckt. Die Leiterbahn-Schichten und die Isolationsschichten
erstrecken sich jeweils bis in den Bereich des Chips, der von der
Interaktionsfläche überdeckt
ist. Die Passivierungsschicht und die Isolationsschichten dienen als
Korrosionsschutz für
die Leiterbahn-Schichten, der
verhindern soll, dass die Leiterbahn-Schichten mit dem flüssigen Medium
in Kontakt geraten. In der Praxis hat sich jedoch gezeigt, dass
die Passivierungsschicht nur einen begrenzten Korrosionsschutz der
Leiterbahn-Schichten ermöglicht
und dass die Chips nur eine relativ geringe Lebensdauer aufweisen,
wenn die Öffnung
mit einem flüssigen
oder pastösen
Medium befüllt
ist. Kommt eine Leiterbahn beispielsweise aufgrund eines Defekts
an der Passivierungsschicht mit dem Medium in Kontakt, kann dies zu
einem Ausfall des kompletten Chips führen.
-
Aus
F. Faßbender
et. al., Optimization of passivation layers for corrosion protection
of silicon-based microelectrode arrays, Sensors and Actuators B
68 (2000), S. 128–133,
ist auch bereits ein Halbleiter-Chip bekannt, der ein Silizium-Substrat aufweist,
auf dem ein Array mit 16 etwa rechteckförmigen Elektroden angeordnet
ist. Die Elektroden sind über
Leiterbahnen, die in einer einzigen Leiterbahnschicht verlaufen,
mit Bondpads verbunden. Die Leiterbahnschicht ist mit einer Passivierungsschicht
abgedeckt. Bei der Herstellung des Chips wird zunächst auf
dem Halbleiter-Substrat
mit Hilfe einer Wärmebehandlung
eine Siliziumdioxid-Schicht erzeugt. In diese werden an den Stellen,
an denen später
die Leiterbahnen sein sollen, grabenförmige Vertiefungen eingebracht.
In diesen wird ein Metall deponiert, welches die Leiterbahnen bildet.
Durch die versenkte Anordnung der Leiterbahnen in der Siliziumdioxid-Schicht
ergibt sich eine im Wesentlichen plane Oberfläche des Chips. Durch diese
sollen mechanische Spannungen in der Passivierungsschicht, die zu
Rissen führen
können, über die
ein mit den Elektroden zu untersuchender Analyt mit der Leiterbahnschicht
in Kontakt geraten und an der Leiterbahnschicht Korrosion verursachen
kann, vermieden werden. Zwar kann durch diese Maßnahme die Korrosionsbeständigkeit
des Chips erhöht
und somit die Lebensdauer des Chips verlängert werden. Das Einbringen
der Gräben
in die auf dem Substrat befindliche Siliziumdioxid-Schicht erfordert
jedoch bei der Fertigung des Chips einen nicht unerheblichen Zusatzaufwand,
insbesondere bei einem CMOS-Prozess.
-
Es
besteht deshalb die Aufgabe, ein elektrisches Bauelement der eingangs
genannten Art zu schafften, das kostengünstig mit den bei der Halbleiterfertigung üblichen
Standardprozessen herstellbar ist, das aber dennoch eine gute Korrosionsbeständigkeit
sowie eine hohe Lebensdauer ermöglicht.
-
Diese
Aufgabe wird mit den Merkmalen des Patentanspruchs 1 gelöst.
-
Erfindungsgemäß sind dabei
zumindest die ein elektrisches Potential führenden Bereiche bzw. die für die elektrische
Funktion des Bauelements benötigten
Bereiche der ersten, zu der Passivierungsschicht benachbarten Leiterbahn-Schicht
vollständig außerhalb
des von der Interaktionsfläche überdeckten
Bereichs des Chips angeordnet. In dem von der Interaktionsfläche überdeckten
Bereich des Chips ist dann zwischen der obersten, den geringsten
Abstand zu der Öffnung
bzw. dem darin befindlichen flüssigen oder
pastösen
Medium aufweisenden und die für
die elektrische Funktion des Bauelements genutzten Leiterbahnschicht
zusätzlich
zu der Passivierungsschicht zumindest noch die erste Isolationsschicht angeordnet,
wodurch die Korrosionsbeständigkeit gegenüber einem
Chip, bei dem zwischen der obersten Leiterbahn-Schicht und dem flüssigen oder
pastösen
Medium nur die Passivierungsschicht vorgesehen ist, erheblich verbessert
ist. Innerhalb des von der Interaktionsfläche überdeckten Bereichs des Chips
kann gegebenenfalls mindestens ein elektrisch isolierter, floatender
Teilbereich der ersten Leiterbahn-Schicht angeordnet sein, der nicht
für eine Spannungs-
und/oder Stromführung
verwendet wird und somit für
die elektrische Funktion des Bauelements ohne Bedeutung ist. Bei
der Fertigung des Chips werden nach dem Erzeugen der wenigstens
einen Leiterbahn der zweiten Leiterbahnschicht zunächst die
erste Isolationsschicht und danach die erste Leiterbahnschicht und
die Passivierungsschicht auf dem Chip erzeugt bzw. auf diesen aufgebracht. Die
von der Kontur der wenigstens einen Leiterbahn an der von der Leiterbahn
entfernten Begrenzungsfläche
der Isolationsschicht hervorgerufene Oberflächenstruktur ist gegenüber der
Kontur der Leiterbahn der zweiten Leiterbahnschicht bereits wesentlich
flacher und geglätteter.
Durch die Passivierungsschicht wird diese Oberflächenstruktur nochmals geglättet, so
dass die Passivierungsschicht eine weitestgehend plane Oberfläche aufweist,
die frei von kantigen Stufen oder Absätzen ist. Somit ist die Gefahr,
dass es beim Auftreten von mechanischen Spannungen in dem Chip zu
einer Rissbildung in der Passivierungsschicht kommt, erheblich reduziert.
Das erfindungsgemäße Bauelement
ermöglicht
deshalb eine gute Korrosionsbeständigkeit
und eine hohe Lebensdauer. Der Chip des Bauelements ist mit den
in der Halbleiterfertigung üblichen
Standardprozessen kostengünstig
herstellbar. Ein aufwändiges
und umständliches
Einbringen von Gräben
in die Chip-Oberfläche kann
entfallen. Die Passivierungsschicht kann auch aus mehreren Schichten
zusammengesetzt sein, die gegebenenfalls aus unterschiedlichen Werkstoffen bestehen
können.
Dadurch ergibt sich ein noch besserer Korrosionsschutz. Das elektrische
Bauelement kann auch ein Gassensor sein, bei dem das mit der Interaktionsfläche in Kontakt
befindliche flüssige
Medium eine dünne,
beispielsweise 2–3
Nanometer dicke Feuchtigkeitsschicht ist.
-
Die
vorstehend genannte Aufgabe wird auch mit den Merkmalen des Patentanspruchs
2 gelöst.
-
Erfindungsgemäß sind dabei
zumindest in dem von der Interaktionsfläche überdeckten Bereich der ersten
Leiterbahn-Schicht die Abstände
zwischen seitlich zueinander benachbarten, voneinander beabstandeten
elektrisch leitenden Schichtbereichen dieser Leiterbahn-Schicht
jeweils kleiner als das 1,2-fache der Dicke der Leiterbahn-Schicht.
Dadurch wird auf einfache Weise erreicht, dass die der Öffnung zugewandte,
in Gebrauchsstellung mit dem flüssigen
oder pastösen
Medium in Kontakt befindliche Oberfläche der auf der ersten Leiterbahn-Schicht angeordneten
Passivierungsschicht in den Bereichen, welche die Abstände zwischen
den Schichtbereichen der ersten Leiterbahn-Schicht überdecken, weitgehend
plan ist. Somit ist die Gefahr, dass es beim Auftreten von mechanischen
Spannungen in dem Chip zu einer Rissbildung in der Passivierungsschicht
kommt, erheblich reduziert. Das erfindungsgemäße elektrische Bauelement weist
deshalb eine gute Korrosionsbeständigkeit
und eine hohe Lebensdauer auf. Der Chip des Bauelements ist mit
Standardprozessen der Halbleiterfertigung, kostengünstig herstellbar.
Die für
den Kontakt mit dem Medium vorgesehene Interaktionsfläche erstreckt
sich vorzugsweise über
den gesamten, von der Öffnung
der Verkapselung überdeckten
Oberflächenbereich
des Chips.
-
Bei
einer bevorzugten Ausführungsform
der Erfindung sind zumindest in dem von der Interaktionsfläche überdeckten
Bereich der ersten Leiterbahn-Schicht die Abstände zwischen den seitlich zueinander
benachbarten Schichtbereichen dieser Leiterbahn-Schicht jeweils
kleiner das 1,1-fache, insbesondere kleiner als das 1,0-fache, gegebenenfalls kleiner
als das 0,9-fache und bevorzugt kleiner als das 0,8-fache der Dicke
der ersten Leiterbahn-Schicht. Das elektrische Bauelement ermöglicht dann
eine noch bessere Korrosionsbeständigkeit.
-
Vorteilhaft
ist, wenn die zweite Leiterbahnschicht mindestens zwei seitlich
voneinander beabstandete, elektrisch leitende Schichtbereiche aufweist,
wenn zumindest in dem von der Interaktionsfläche überdeckten Bereich der ersten
Leiterbahn-Schicht die Abstände
zwischen den seitlich zueinander benachbarten Schichtbereichen dieser
Leiterbahn-Schicht jeweils kleiner sind als das 1,2-fache, insbesondere
das 1,1-fache, gegebenenfalls als das 1,0-fache, eventuell das 0,9-fache
und bevorzugt als das 0,8-fache der Dicke der zweiten Leiterbahn-Schicht.
Dadurch ergibt sich eine noch planere Oberfläche der Passivierungsschicht,
wodurch die Gefahr, dass sich beim Auftreten von mechanischen Spannungen
in dem Chip ein Riss in der Passivierungsschicht bildet, weiter
reduziert wird. Das elektrische Bauelement weist also eine noch
größere Lebensdauer
auf.
-
Vorteilhaft
ist, wenn die erste Leiterbahn-Schicht aus Metall, vorzugsweise
aus Aluminium, und die zweite Leiterbahn-Schicht aus einem dotierten
Halbleiterwerkstoff vorzugsweise aus Polysilizium, besteht. Die
aus Aluminium bestehenden Leiterbahnen weisen eine gute elektrische
Leitfähigkeit auf.
Da Aluminium nur eine relativ geringe Korrosionsbeständigkeit
aufweist, ist die oberflächennahe erste
Leiterbahn-Schicht nur außerhalb
des von der Interaktionsfläche überdeckten
Chip-Bereichs und mit
Abstand zu diesem Bereich vorgesehen. Innerhalb des von der Interaktionsfläche überdeckten Chip-Bereichs
wird (werden) nur die aus Polysilizium bestehende(n) Leiterbahn-Schicht(en)
für die
Leiterbahnführung
verwendet. Der Chip weist dadurch eine noch bessere Korrosionsbeständigkeit
gegenüber
einem in der Öffnung
befindlichen flüssigen
oder pastösen
Medium auf Außerhalb
des von der Interaktionsfläche überdeckten
Chip-Bereichs können
die Polysilizium-Leiterbahnen mit den Aluminium-Leiterbahnen verbunden
sein. Zwischen der ersten Leiterbahn-Schicht und der zweiten Leiterbahn-Schicht können gegebenenfalls
mindestens eine weitere Leiterbahn-Schicht aus Metall und mindestens
eine dieser zugeordnete weitere Isolationsschicht angeordnet sein,
d. h. die zweite Leiterbahn-Schicht muss nicht notwendigerweise
die zweitoberste Leiterbahn-Schicht und die zweite Isolationsschicht
nicht notwendigerweise die zweitoberste Isolationsschicht des Sensor- und/oder Aktuator-Chips
sein.
-
Bei
einer zweckmäßigen Ausgestaltung
der Erfindung ist auf dem Substrat außerhalb des von der Öffnung überdeckten
Bereichs eine Struktur für
eine elektronische Schaltung angeordnet, insbesondere für eine Auswerteeinrichtung,
wobei diese Struktur über
wenigstens eine der Leiterbahn-Schichten elektrisch mit der Sensor- und/oder Aktuator-Struktur
verbunden ist. Die aus der elektronischen Schaltung und dem Sensor
und/oder Aktuator bestehende Schaltungsanordnung ermöglicht dann
besonders kompakte Abmessungen. Außerdem ist die Schaltungsanordnung
mit Methoden der Halbleiterfertigung kostengünstig in Serienfertigung herstellbar.
-
Nachfolgend
sind Ausführungsbeispiele
der Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
-
1 einen
Teilquerschnitt durch ein erstes Ausführungsbeispiel des erfindungsgemäßen elektrischen
Bauelements und
-
2 einen
Teilquerschnitt durch ein zweites Ausführungsbeispiel des erfindungsgemäßen Bauelements.
-
Ein
in 1 im Ganzen mit 1 bezeichnetes elektrisches
Bauelement weist einen Sensor-Chip auf, der ein Halbleiter-Substrat 2 aus
p-dotiertem Silizium hat, auf dem Strukturen für Sensoren angeordnet sind.
Als Decklage weist der Sensor-Chip eine Passivierungsschicht 3 auf,
die vorzugsweise aus Siliziumnitrid und/oder Siliziumdioxid besteht
und mehrere 100 nm bis einige μm
dick sein kann. Eine in 1 links dargestellte Sensor-Struktur
weist eine Edelmetall-Elektrode 4a mit einem aktiven Oberflächenbereich 5a und
eine in 1 rechts dargestellte Sensor-Struktur
eine Siliziumnitrid-Schicht 4b mit einem aktiven Oberflächenbereich 5b auf.
Der Chip ist von einer in 1 und 2 nur
teilweise dargestellten, durch eine Vergussmasse gebildeten Verkapselung 6 umgeben,
die eine Öffnung 7 hat,
welche einen Zugang zu den aktiven Oberflächenbereichen 5a, 5b bildet.
Zumindest der die Öffnung
umgrenzende Rand der Verkapselung 6 liegt dichtend an dem Chip
an. In die Öffnung 7 kann
ein zu untersuchendes flüssiges
oder pastöses
Medium 8 eingebracht werden, das den Chip an einer Interaktionsfläche kontaktiert,
die bei dem in 1 gezeigten Ausführungsbeispiel
dem gesamten, von der Öffnung 7 überdeckten
freien Oberflächenbereich
des Chips 1 entspricht. Es ist aber auch denkbar, dass
sich die Interaktionsfläche
nur über
einen Teil des von der Öffnung 7 überdeckten
Oberflächenbereichs
des Chips 1 erstreckt, beispielsweise wenn dieser nur bereichsweise
in ein flüssiges
Medium 8 eingetaucht ist.
-
Bei
dem Ausführungsbeispiel
nach 1 ist die Elektrode 4a auf einer Feldoxidschicht 9 angeordnet,
die auf dem Substrat 2 vorgesehen ist. Die Elektrode 4b ist
als Gateelektrode ausgebildet, die benachbart zu einem Kanalbereich 10 eines
Feldeffekt-Transistors (FET) angeordnet ist. Der Kanalbereich 10 ist
zwischen einer p+-Source 11 und
einer p+-Drain 12 des Feldeffekt-Transistors
in einem n-dotierten Bereich 13 gebildet, der in das Substrat 2 eingelassen
ist. In 1 ist erkennbar, dass die Source 11 und
die Drain 12 auf dem Bereich 13 angeordnet sind.
Beidseits des Kanalbereichs 10 ist auf der Source 11 und
der Drain 12 die Feldoxidschicht 9 angeordnet.
Im Bereich des Kanalbereichs 10 weist die Feldoxidschicht 9 eine
Unterbrechung auf. Diese ist durch die Elektrode 4b überbrückt.
-
Zwischen
der Passivierungsschicht 3 und dem Substrat 2 ist
eine erste elektrische Isolationsschicht 14 angeordnet,
die als Inter Metallic Dielectric (IMD) ausgebildet ist. Zwischen
der Passivierungsschicht 3 und der ersten Isolationsschicht 14 ist
bereichsweise eine erste Leiterbahn-Schicht 15 vorgesehen,
die aus Aluminium besteht. Die erste Leiterbahn-Schicht 15 weist
mehrere als Leiterbahnen ausgebildete Bereiche auf Zwischen der
ersten Isolationsschicht 14 und dem Substrat 2 ist
als zweite elektrische Isolationsschicht 16 eine Inter
Layer Dielectric (ILD) angeordnet.
-
Zwischen
der ersten Isolationsschicht 14 und der zweiten Isolationsschicht 16 ist
eine zweite Leiterbahn-Schicht 17 vorgesehen, die aus Aluminium besteht
und als Leiterbahnen ausgebildete Bereiche aufweist. Wie in 1 erkennbar
ist, ist eine erste Leiterbahn der zweiten Leiterbahn-Schicht 17 mit dem
n-dotierten Bereich 13, eine zweite Leiterbahn mit der
Source 11 und eine dritte Leiterbahn mit der Drain 12 verbunden.
In der zweiten Isolationsschicht 16 und der Feldoxidschicht 9 sind
dazu Unterbrechungen vorgesehen, die jeweils von einem Abschnitt
der Leiterbahnen durchsetzt werden. Die erste Isolationsschicht 14 und
die zweite Isolationsschicht 16 weisen an den aktiven Oberflächenbereichen 5a, 5b der
Elektroden 4a, 4b Unterbrechungen 18 auf,
die mit der Öffnung 7 der
Verkapselung 6 verbunden sind. Die zweite Leiterbahn-Schicht 17 ist durch
die Isolationsschichten 14, 16 seitlich von den Unterbrechungen 18 beabstandet
und gegen diese abgedichtet. Die Passivierungsschicht 3 wird
von den Unterbrechungen 18 durchsetzt.
-
In 1 ist
erkennbar, dass die erste Leiterbahn-Schicht 15 vollständig außerhalb
des von der Öffnung 7 der
Verkapselung 6 überdeckten
Bereichs des Chips angeordnet ist. Außerdem ist die erste Leiterbahn-Schicht 15 durch
die erste Isolationsschicht 14 und die Passivierungsschicht 3 seitlich
von den Unterbrechungen 18 beabstandet und gegen diese abgedichtet.
Deutlich ist erkennbar, dass die erste Leiterbahn-Schicht 15 in
dem von der Öffnung 7 überdeckten
Bereich des Chips in einer normal zur Erstreckungsebene des Chips
verlaufenden Richtung durch die Passivierungsschicht 3 und
die darunter befindliche erste Isolationsschicht 14 von
der Öffnung 7 beabstandet
ist. Dadurch wird eine gute Korrosionsbestständigkeit der ersten Leiterbahn-Schicht 15 gegen
das in der Öffnung 7 befindliche
Medium 8 erreicht. Die an die Öffnung 7 angrenzende
Oberfläche
der Passivierungsschicht 3 ist in den von den Unterbrechungen 18 beabstandeten
Bereichen weitestgehend eben, so dass beim Auftreten von mechanischen
Spannungen in dem Chip, die Gefahr, dass sich in der Passivierungsschicht 3 ein
Riss bildet, entsprechend reduziert ist. Ein durch die erste Leiterbahn-Schicht 15 an
einem dem Substrat 2 abgewandten Oberflächenbereich der Passivierungsschicht 3 hervorgerufener
Absatz 19 der Passivierungsschicht 3 ist von der
Verkapselung 6 überdeckt und
seitlich von der Öffnung 7 beabstandet.
Dadurch ist für
den Fall, dass sich an dem Absatz 19 einmal ein Riss in
der Passivierungsschicht bilden sollte, die zweite Leiterbahn-Schicht 17 durch
die Verkapselung 6 weiterhin gegen die Öffnung 7 abgedichtet
und somit vor Korrosion durch das Medium 8 geschützt.
-
Das
in 1 gezeigte elektrische Bauelement 1 weist
also einen Sensor- und/oder Aktuator-Chip mit einem Substrat 2 auf,
auf dem eine Passivierungsschicht 3 und eine einen aktiven
Oberflächenbereich 5a, 5b aufweisende
Sensor- und/oder Aktuator-Struktur angeordnet ist. Der Chip ist
von einer Verkapselung 6 umgeben, die eine Öffnung 7 hat, welche
einen Zugang zu dem wenigstens einen aktiven Oberflächenbereich 5a, 5b bildet.
Auf dem Substrat 2 ist ein Schichtstapel angeordnet, der – ausgehend
von der Passivierungsschicht 3 zu dem Substrat 2 – zumindest
eine erste Leiterbahn-Schicht 15, eine erste elektrische
Isolationsschicht 14, eine zweite Leiterbahn-Schicht 17 und
eine zweite elektrische Isolationsschicht 16 aufweist.
Die erste Leiterbahn-Schicht 15 ist vollständig außerhalb
des von der Öffnung 7 überdeckten
Bereichs des Chips angeordnet. Mindestens eine Leiterbahn der zweiten
Leiterbahn-Schicht 15 ist mit der Sensor- und/oder Aktuator-Struktur verbunden.
-
Auch
bei dem in 2 gezeigten Ausführungsbeispiel
ist in das Substrat 2 ein Feldeffekt-Transistor mit einer
Source 11, einer Drain 12 und einem Kanalbereich 10 integriert.
Benachbart zu dem Kanalbereich 10 weist der Feldeffekt-Transistor eine
Gate-Elektrode 4c mit einem aktiven Oberflächenbereich 5c auf.
Mit Hilfe des Feldeffekt-Transistors können beispielsweise Ionen,
die in einem in der Öffnung 7 befindlichen,
mit der Gate-Elektrode 4c in Kontakt stehenden Medium 8 angeordnet
sind, detektiert werden. Auf der Source 11 und der Drain 12 ist
eine Feldoxidschicht 9 angeordnet, die benachbart zu dem
Kanalbereich 10 eine Unterbrechung aufweist, welche die
Gate-Elektrode 4c überbrückt.
-
Auch
bei diesem Ausführungsbeispiel
ist zwischen der Passivierungsschicht 3 und dem Substrat 2 eine
erste elektrische Isolationsschicht 14 angeordnet, die
als Inter Metallic Dielectric (IMD) ausgebildet ist. Zwischen der
Passivierungsschicht 3 und der ersten Isolationsschicht 14 ist
bereichsweise eine erste Leiterbahn-Schicht 15 vorgesehen,
die aus Aluminium besteht und mehrere elektrisch leitende Schichtbereiche 15a, 15b, 15c aufweist.
Die Schichtbereiche 15a, 15b sind als Leiterbahnen
ausgebildet. Der Schichtbereich 15c wird nicht als Leiterbahn
genutzt. In dem von der Öffnung 7 und
der Passivierungsschicht 3 überdeckten Bereich der ersten
Leiterbahn-Schicht 15 sind die Abstände a zwischen den seitlich
zueinander benachbarten Schichtbereichen 15a, 15b, 15c jeweils
kleiner als die Dicke der Leiterbahn-Schicht 15.
-
Zwischen
der ersten Isolationsschicht 14 und dem Substrat 2 ist
als zweite elektrische Isolationsschicht 16 eine Inter
Layer Dielectric (ILD) angeordnet. Zwischen der ersten Isolationsschicht 14 und
der zweiten Isolationsschicht 16 ist bereichsweise eine zweite
Leiterbahn-Schicht 17 angeordnet, die aus Aluminium besteht.
Die zweite Leiterbahn-Schicht 17 und die erste Isolationsschicht 14 werden
von der Unterbrechung 18 durchsetzt. Die zweite Leiterbahn-Schicht 17 endet
mit Abstand zu der Unterbrechung 18 und ist durch die erste
Isolationsschicht 14 und die zweite Isolationsschicht 16 gegen
die Unterbrechung 18 abgedichtet.
-
Die
zweite Leiterbahn-Schicht 17 hat mehrere elektrisch leitende
Schichtbereiche 17a, 17b, 17c. Die Schichtbereiche 17a, 17b sind
als Leiterbahnen ausgebildet, während
der Schichtbereich 17c nicht als Leiterbahn genutzt wird.
In dem von der Öffnung 7 und
der Passivierungsschicht 3 überdeckten Bereich der zweiten
Leiterbahn-Schicht 17 sind die Abstände b zwischen den seitlich
zueinander benachbarten Schichtbereichen 17a, 17b, 17c jeweils
kleiner als die Dicke der Leiterbahn-Schicht 17. Diese entspricht
etwa der Dicke der ersten elektrischen Isolationsschicht 14,
der ersten Leiterbahn-Schicht 15 und der Passivierungsschicht 3.
Durch die geringen Seitenabstände
a, b zwischen den Schichtbereichen 15a, 15b, 15c der
ersten Leiterbahn-Schicht 15 bzw. den Schichtbereichen 17a, 17b, 17c der
zweiten Leiterbahn-Schicht 17 sind die Bereiche der Oberfläche der
Passivierungsschicht 3, die der orthogonalen Projektion
der Zwischenräume
zwischen zueinander benachbart nebeneinander angeordneten Schichtbereichen 15a, 15b, 15c, 17a, 17b, 17c einer
Leiterbahn-Schicht 15, 17 entsprechen, jeweils
weitgehend eben. Dadurch ist die Gefahr, dass beim Auftreten von
mechanischen Spannungen in dem Chip, sich in der Passivierungsschicht 3 ein
Riss bildet, entsprechend reduziert.
-
Zwischen
der zweiten Isolationsschicht 16 und der Feldoxidschicht 9 ist
eine als Oxidschicht ausgebildete dritte elektrische Isolationsschicht 20 angeordnet.
Zwischen dieser und der zweiten Isolationsschicht 16 ist
bereichsweise eine dritte Leiterbahnschicht 21 vorgesehen,
die aus Polysilizium besteht und Leiterbahnen bildet. Zwischen der
dritten Isolationsschicht 20 und der Feldoxidschicht 9 ist eine
vierte Leiterbahnschicht 22 angeordnet, die ebenfalls aus
Polysilizium 22 besteht und weitere elektrische Leiterbahnen
enthält.
-
Erwähnt werden
soll noch, dass die Leiterbahnen der Leiterbahnschichten 15, 17, 21, 22 durch Durchkontaktierungen
miteinander verbunden sein können.
Das Substrat 2 kann auch aus Glas bestehen.