JP4636174B2 - Analog-to-digital converter and an analog-digital converting method and an imaging device and a driving method thereof, and camera, - Google Patents

Analog-to-digital converter and an analog-digital converting method and an imaging device and a driving method thereof, and camera, Download PDF

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本発明はアナログデジタル変換装置及びその変換方法、並びに撮像装置及びその駆動方法、並びにカメラに関する。 The present invention is an analog-to-digital conversion apparatus and method thereof conversion, and imaging device and a driving method, and a camera. 詳しくは、アナログ信号を時間に変換することによって、アナログ値をデジタル値に変換するアナログデジタル変換装置及びその変換方法に係るものである。 Specifically, by converting the analog signals to time, but according to the analog-digital converter and a conversion method for converting an analog value into a digital value. また、こうしたアナログデジタル変換装置を備える撮像装置及びその駆動方法、並びにこうしたアナログデジタル変換装置を備えるカメラに係るものである。 Further, the imaging device and a driving method thereof includes such analog-to-digital converter, as well as according to the camera having such an analog-to-digital converter.

図13は従来のCMOS型イメージセンサを説明するための模式図であり、ここで示すCMOS型イメージセンサは、画素アレイ部202と、垂直走査回路203と、カラム信号処理部204と、水平走査回路206を有する(例えば、特許文献1参照。)。 Figure 13 is a schematic diagram for explaining a conventional CMOS image sensor, a CMOS image sensor shown here, a pixel array section 202, a vertical scanning circuit 203, the column signal processing unit 204, a horizontal scanning circuit having 206 (e.g., see Patent Document 1.).

ここで、画素アレイ部202は、光電変換素子を有する多数の画素201がマトリクス状に配列されて構成されており、垂直走査回路203は、画素アレイ部202の各画素を1行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する。 Here, the pixel array section 202 includes a plurality of pixels 201 having photoelectric conversion elements are configured and arranged in a matrix, a vertical scanning circuit 203 selects one row of each pixel in the pixel array portion 202 controlling the shutter operation and the reading operation for each pixel.

また、カラム信号処理部204は、画素アレイ部202からの信号を1行ずつ読み出して、列毎に所定の信号処理を行う。 Further, the column signal processing unit 204 reads one line of the signal from the pixel array unit 202, performs predetermined signal processing for each column.

更に、水平走査回路206は、カラム信号処理部の信号を1行ずつ選択して水平信号線205に導く様に構成されており、データ信号処理部(図示せず)によって、水平信号線205からの信号を意図した出力形態にデータ変換を行う。 Furthermore, the horizontal scanning circuit 206 is configured as guided to the horizontal signal line 205 to select one line signal of the column signal processing unit, the data signal processing section (not shown), the horizontal signal line 205 It performs data conversion on the output form intended for the signal.

ところで、画素アレイ部202の各画素201からは、信号電荷に応じた電気信号が順に読み出されることとなる。 Meanwhile, from each pixel 201 of the pixel array portion 202, so that the electrical signal corresponding to the signal charges are sequentially read. 即ち、各画素201から読み出されたアナログの電気信号を、アナログデジタル変換器(ADC:Analog to Digital Converter)にてデジタル信号に変換して外部に出力する方式が一般に採用されている。 That is, the analog electrical signal read out from each pixel 201, the analog-to-digital converter (ADC: Analog to Digital Converter) is output to the outside into a digital signal by a method is generally employed.

以下、図面を用いて従来のADCの一例について説明を行う。 Hereinafter, a description is given of an example of a conventional ADC with reference to the drawings.
図14で示す従来のADC301は、カウンタクロック供給線302と、コンパレータ304と、カウンタ305から構成されている。 ADC301 conventional shown in FIG. 14, a counter clock supply line 302, a comparator 304, and a counter 305.

ここで、カウンタクロック供給線302にはカウンタクロックが供給され、デジタルアナログ変換器(DAC:Digital to Analog Converter)303はカウンタクロック供給線302と接続されている。 Here, the counter clock signal is supplied to the counter clock supply line 302, a digital-to-analog converter (DAC: Digital to Analog Converter) 303 is connected to the counter clock supply line 302. また、コンパレータ304はDAC303と接続されており、カウンタ305はコンパレータ304及びカウンタクロック供給線302と接続されている。 The comparator 304 is connected to the DAC303, counter 305 is connected to the comparator 304 and the counter clock supply line 302.

上記したDAC303には、カウンタクロック供給線302を介してカウンタクロック(図15中の"カウンタクロック"参照。)が入力される。 The DAC303 described above, ( "counter clock" reference in Figure 15.) Counter clock via a counter clock supply line 302 is input. そして、カウンタクロックの立ち上がりタイミング及び立ち下がりタイミングでその出力値が一定割合で減少するランプ波(アナログ信号)を出力する様に構成されている(図15中の"DAC出力(ランプ波)"参照。)。 Then, the output value at the rising timing and the falling timing of the counter clock is configured so as to output a ramp wave decreases at a constant rate (analog signal) ( "DAC output (ramp wave)" in FIG. 15 reference .). なお、DAC303から出力されるランプ波は全てのコンパレータ304に共通して供給される。 Note that the ramp wave outputted from DAC303 is commonly supplied to all of the comparators 304.

また、上記したコンパレータ304では、画素アレイ部202(画素201)から読み出されたアナログ信号である画素出力(図15中の"画素出力値"参照。)とランプ波が入力される。 Further, in the comparator 304 described above, the pixel output is an analog signal read from the pixel array unit 202 (pixel 201) ( "pixel output value" reference in Figure 15.) And the ramp wave is input. そして、画素出力とランプ波の関係が「(ランプ波)>(画素出力)」の場合にはハイレベル(Hレベル)信号を出力し、「(ランプ波)<(画素出力)」の場合にはローレベル(Lレベル)信号を出力する様に構成されている(図15中の"コンパレータ出力"参照。)。 When the relationship of the pixel output and the ramp wave is "(ramp wave)> (pixel output)" and outputs a high level (H-level) signal when the "(ramp wave) <(pixel output)" It is configured so as to output a low level (L level) signal ( "comparator output" reference in Figure 15.).

更に、上記したカウンタ305はDDR(Double Date Rate)カウンタであり、入力されるカウンタクロックの立ち上がりタイミング及び立ち下がりタイミングの両方でカウントを行う様に構成されている(図15中の"カウンタ出力"参照。)。 Furthermore, the counter 305 described above DDR (Double Date Rate) is a counter, and is configured so as to perform counting at both rising timing and falling of the counter clock input timing (in Fig. 15 "counter output" reference.). また、上記したカウンタ305は、コンパレータ304からの出力信号がLレベルとなったタイミングでカウントが停止する様に構成されている。 The counter 305 described above, the count at the timing when the output signal from the comparator 304 becomes L level is configured so as to stop.

上記の様に構成されたADCは、コンパレータの出力がHレベル信号からLレベル信号に反転したタイミング、即ち、ランプ波が画素出力よりも小さくなったタイミングでカウントを停止する。 ADC configured as described above, the timing at which the output of the comparator is inverted from the H level signal to the L level signal, i.e., the ramp stops counting at the timing becomes smaller than the pixel output. そして、その時のカウント値を画素出力のデジタル値として出力し、画素出力(電気信号)を時間に変換することでアナログ信号(画素出力)をデジタル値(カウント値)に変換することができる。 Then, it is possible to convert outputs the count value at that time as the digital value of the pixel output, pixel outputs an analog signal by converting the (electric signal) the time (pixel output) into a digital value (count value).

以下、図16を参照して具体的に説明を行う。 Hereinafter is specifically described with reference to FIG. 16. ここで、図中符号Vは画素出力(アナログ値)を示し、図中符号Lはランプ波の波形を示している。 Here, reference numeral V indicates a pixel output (analog value), reference numeral L indicates the waveform of the ramp.

上記の様に構成されたADCでは、画素のリセットレベルをデジタル変換するために、DACから出力されるランプ波とリセットレベルの交点P(出力値が同一となったタイミング)のカウント値を決定する。 In configured ADC as described above, the reset level of the pixel to digital conversion, to determine the count value of the intersection of the ramp and a reset level outputted from DAC P (timing when the output value becomes the same) . また、画素の信号レベルをデジタル変換するために、DACから出力されるランプ波と信号レベルとの交点D(出力値が同一となったタイミング)のカウント値を決定する。 Further, the signal level of the pixel to digital conversion, to determine the count value of the intersection point D between the ramp and the signal level output from the DAC (the timing at which the output value is the same).
以上の様にして、画素出力(電気信号)を時間に変換し、アナログ値(画素出力)をデジタル値(カウント値)に変換しているのである。 In the above manner, to convert pixel output (electric signal) in time, with each other to convert analog values ​​(pixel output) into a digital value (count value).

ここで、従来のADCでは、DACからの出力波形(ランプ波)は画素出力によらず常に同一である。 Here, in the conventional ADC, the output waveform from the DAC (ramp wave) is always the same regardless of the pixel output. 即ち、どの様な画素出力値であったとしても、リセットレベルをデジタル変換するために要する期間(P相読み出し期間)及び信号レベルをデジタル変換するために要する期間(D相読み出し期間)は一定である。 That is, no matter which kind of was pixel output value, the period (D-phase readout period) required to digitally convert the period (P phase readout period) and the signal level required to digitally convert the reset level is constant is there.

特開平10−126697号公報 JP 10-126697 discloses

ところで、水平方向に一様な画像でない限り、画素出力(電気信号)は列毎に異なるために、全ての列の画素出力に対応ができるようなランプ波を用いて走査を行う必要がある。 Incidentally, unless uniform image in the horizontal direction, the pixel output (electrical signal) in order to vary from column, it is necessary to perform scanning using a ramp wave as can correspond to the pixel output of all columns.

しかしながら、全ての列のアナログ値(画素出力)をデジタル値(カウント値)に変換した後の空走査時間は明らかに無駄である。 However, analog values ​​of all the columns (pixel output) empty scan time after conversion to a digital value (count value) is clearly wasteful. 具体的には、A列における画素出力Va、B列における画素出力Vb、C列における画素出力Vcをデジタル変換するとした場合に、ランプ波LがVa、Vb及びVcを横切った後の空走査期間(図17中符号Xで示す期間)は明らかに無駄であると言える。 Specifically, when the pixel output Va in column A, the pixel output Vb in column B, the pixel output Vc in C columns digital conversion, empty scanning period after the ramp wave L crosses the Va, Vb and Vc (period shown in Figure 17 reference numeral X) can be said to is clearly wasteful.

本発明は以上の点に鑑みて創案されたものであって、ランプ波の空走査を低減することができるADC及びその変換方法、並びにこうしたADCを備える撮像装置及びその駆動方法、並びにこうしたADCを備えるカメラを提供することを目的とするものである。 The present invention was been made in view of the above, ADC and method conversion can reduce the empty scan of the ramp wave, and an imaging device and a driving method thereof includes such ADC, as well as those ADC it is an object to provide a camera equipped.

上記の目的を達成するために、本発明に係るアナログデジタル変換器は、デジタル信号に変換されるそれぞれのアナログ信号に対応して設けられ、デジタル信号に変換されるアナログ信号の電圧値と所定の参照信号の電圧値とを比較する比較部と、各比較部に対応して設けられ、同比較部による比較処理が完了した時点のカウント値を計数するカウンタと、全ての前記比較部が、その比較処理を完了した時点を判定する判定部とを備える。 To achieve the above object, the analog-to-digital converter according to the present invention is provided corresponding to each of the analog signal is converted to a digital signal, the voltage value of the analog signal is converted into a digital signal with a predetermined a comparator for comparing a voltage value of the reference signal is provided corresponding to each comparison unit, and a counter for counting a count value when the comparison processing by the comparing unit is completed, all of the comparison unit, the and a determination unit that determines the time of completing the comparison process.

また、上記の目的を達成するために、本発明に係る撮像装置は、入射光に応じたアナログ信号を蓄積する画素がマトリクス状に配列された画素アレイ部と、読み出しが行われるそれぞれの画素に対応して設けられ、読み出しが行われた画素で生成されたアナログ信号の電圧値と、所定の参照信号の電圧値を比較する比較部と、各比較部に対応して設けられ、同比較部による比較処理が完了した時点のカウント値を計数するカウンタと、全ての前記比較部が、その比較処理を完了した時点を判定する判定部とを備える。 In order to achieve the above object, an imaging apparatus according to the present invention includes a pixel array unit in which pixels are arranged in a matrix for storing an analog signal corresponding to the incident light, each of the pixels read is performed provided corresponding, the voltage value of the analog signal read is generated by the pixels is performed, a comparator for comparing a voltage value of a predetermined reference signal, provided corresponding to the comparison unit, the comparison unit a counter for counting a count value when the comparison processing is completed by all of the comparison unit, and a determination unit that determines the time of completing the comparison process.

更に、上記の目的を達成するために、本発明に係るカメラは、入射光に応じたアナログ信号を蓄積する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部に入射光を導く光学系と、読み出しが行われるそれぞれの画素に対応して設けられ、読み出しが行われた画素で生成されたアナログ信号の電圧値と、所定の参照信号の電圧値を比較する比較部と、各比較部に対応して設けられ、同比較部による比較処理が完了した時点のカウント値を計数するカウンタと、全ての前記比較部が、その比較処理を完了した時点を判定する判定部とを備える。 Furthermore, in order to achieve the above object, a camera according to the present invention includes a pixel array unit in which pixels are arranged in a matrix for storing an analog signal corresponding to the incident light, guides the incident light to the pixel array section an optical system, reading is provided corresponding to each pixel is performed, the voltage value of the analog signal read is generated by the pixels is performed, a comparator for comparing a voltage value of a predetermined reference signal, each provided corresponding to the comparison unit includes a counter for counting a count value when the comparison processing by the comparing unit is completed, all of the comparison unit, and a determination unit that upon completion of the comparison process .

ここで、判定部により全ての比較部が比較処理を完了した時点を判定することによって、全てのアナログデジタル変換処理が完了したタイミングを判定することができる。 Here, by that all the comparison unit determines the time of completing the comparison processing by the determination unit, it is possible to determine when all of the analog-to-digital conversion process is complete.

また、上記の目的を達成するために、本発明に係るアナログデジタル変換方法は、デジタル信号に変換されるそれぞれのアナログ信号の電圧値と、所定の参照信号とを比較する比較工程と、それぞれの比較工程が完了した時点のカウント値を計数するカウント計数工程と、全ての比較工程が完了した時点を判定する判定工程とを備える。 In order to achieve the above object, the analog-to-digital conversion method according to the present invention, the voltage value of the respective analog signals to be converted into a digital signal, a comparison step of comparing the predetermined reference signal, respectively comparison includes a count counting step of step counting the count value of the time is completed, and a determination step of determining when all of the comparison process is completed.

更に、上記の目的を達成するために、本発明に係る撮像装置の駆動方法は、マトリクス状に配列された画素で入射光に応じたアナログ信号を蓄積する蓄積工程と、読み出しが行われた前記画素で生成されたアナログ信号の電圧値と、所定の参照信号とを比較する比較工程と、それぞれの比較工程が完了した時点のカウント値を計数するカウント計数工程と、全ての比較工程が完了した時点を判定する判定工程とを備える。 Furthermore, in order to achieve the above object, a driving method of the imaging apparatus according to the present invention includes: a storage step of storing an analog signal corresponding to the incident light at the pixels arranged in a matrix, the read is performed the the voltage value of the analog signal generated by the pixel, a comparison step of comparing the predetermined reference signal, and the count counting step for counting a count value when the respective comparison process is completed, all the comparison process is completed and a determination step of determining time.

ここで、全ての比較工程が完了した時点を判定する判定工程によって、全てのアナログデジタル変換処理が完了したタイミングを判定することができる。 Here, the determination step of determining when all of the comparison process is completed, it is possible to determine when all of the analog-to-digital conversion process is complete.

本発明を適用したADC及びその駆動方法、並びに撮像装置及びその駆動方法、並びにカメラでは、ランプ波の空走査期間を低減することができる。 The present invention has been applied ADC and a driving method thereof and an imaging device and a driving method thereof, in and camera can reduce an empty scan period of the ramp.

以下、発明を実施するための最良の形態(以下、「実施の形態」と称する。)について説明を行う。 Hereinafter, the best mode for carrying out the invention (hereinafter, referred to as "embodiments".) For an explanation. なお、説明は以下の順序で行う。 The description will be made in the following order.
1. 1. 第1の実施の形態2. Embodiment 2 of the first embodiment. 第1の実施の形態の変形例(1)(フレームレートを固定する場合) Modification of First Embodiment (1) (the case of fixing the frame rate)
3. 3. 第1の実施の形態の変形例(2)(ランプ波をリセットしない場合) Modification of the first embodiment (2) (if not reset the ramp)
4. 4. 第1の実施の形態の変形例(3)(アップカウントの場合) Modification of the first embodiment (3) (in the case of up-count)
5. 5. 第2の実施の形態6. Second Embodiment 6. 第2の実施の形態の変形例7. Modification 7 of the second embodiment. 第3の実施の形態 Third Embodiment

<1. <1. 第1の実施の形態> The first embodiment of the present invention>
[撮像装置について] [Imaging apparatus]
図1は本発明を適用した撮像装置の一例であるCMOS型イメージセンサを説明するための模式図である。 Figure 1 is a schematic diagram for illustrating a CMOS image sensor which is an example of the applied imaging apparatus of the present invention. ここで示すCMOS型イメージセンサは、主として、画素アレイ部22と、垂直走査回路23と、カラム信号処理部24と、判定回路9と、水平走査回路26とを有する。 CMOS image sensor shown herein have mainly includes a pixel array section 22, a vertical scanning circuit 23, a column signal processing unit 24, a determination circuit 9, and a horizontal scanning circuit 26.

[画素アレイ部について] [For the pixel array section]
ここで、画素アレイ部22は、光電変換素子を有する多数の画素21がマトリクス状に配列されて構成されており、垂直走査回路23は、画素アレイ部22の各画素を1行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する。 Here, the pixel array unit 22 includes a plurality of pixels 21 having the photoelectric conversion elements are configured and arranged in a matrix, a vertical scanning circuit 23 selects one row of each pixel in the pixel array section 22 controlling the shutter operation and the reading operation for each pixel.

また、画素アレイ部22の各画素21は、図2で示す様に、光電変換素子11に加えて、転送トランジスタ12、リセットトランジスタ13、増幅トランジスタ14及び選択トランジスタ15の4つのトランジスタを有する回路構成となっている。 Further, each pixel 21 of the pixel array unit 22, as shown in Figure 2, in addition to the photoelectric conversion element 11, the circuit configuration with four transistors of a transfer transistor 12, reset transistor 13, amplification transistor 14 and selection transistor 15 It has become. ここでは、これらトランジスタ12〜15として、nチャネル型のMOSトランジスタを用いた回路例を示している。 Here, as the transistors 12 to 15 shows a circuit example using an n-channel MOS transistor. なお、光電変換素子としては、例えばフォトダイオードが考えられる。 As the photoelectric conversion element, for example a photodiode conceivable.

ここで、転送トランジスタ12は、フォトダイオード11のカソード電極とフローティングディフュージョン部(FD部)16との間に接続され、転送ゲートパルスTGが与えられる転送制御線17にゲート電極が接続されている。 Here, the transfer transistor 12 is connected between the cathode electrode and the floating diffusion portion (FD portion) 16 of the photodiode 11, its gate electrode is connected to the transfer control line 17 to the transfer gate pulse TG is applied. また、リセットトランジスタ13は、電源Vddにドレイン電極が、FD部16にソース電極が、リセットパルスRSが与えられるリセット制御線18にゲート電極がそれぞれ接続されている。 The reset transistor 13 has a drain electrode to the power supply Vdd, FD unit 16 to the source electrode, the gate electrode is connected to a reset control line 18 which is given a reset pulse RS.

更に、増幅トランジスタ14は、FD部16にゲート電極が、電源Vddにドレイン電極が、選択トランジスタ15のドレイン電極にソース電極がそれぞれ接続されている。 Furthermore, the amplification transistor 14, a gate electrode on the FD portion 16, the drain electrode to the power supply Vdd, a source electrode to the drain electrode of the selection transistor 15 are connected. また、選択トランジスタ15は、選択パルスSELが与えられる選択制御線19にゲート電極が接続され、垂直信号線30にソース電極がそれぞれ接続されている。 The selection transistor 15, the selection pulse SEL is a gate electrode connected to a selection control line 19 is given, the source electrode to the vertical signal line 30 are connected respectively. なお、垂直信号線30は同垂直信号線に定電流を供給する定電流源31と接続されると共に、カラム信号処理部24とも接続されている。 The vertical signal line 30 is connected to the constant current source 31 supplies a constant current to the vertical signal line is also connected to the column signal processing unit 24.

図3は増幅トランジスタ14及び選択トランジスタ15を除く画素部分の断面構造を示す模式図である。 Figure 3 is a schematic view showing a sectional structure of a pixel portion excluding the amplifying transistor 14 and the selection transistor 15.

p型基板131の表層部にn型拡散領域132,133,134が形成されている。 n-type diffusion region 132, 133 and 134 are formed in a surface portion of the p-type substrate 131. また、p型基板131の上には、n型拡散領域132とn型拡散領域133との間の上方にゲート電極135が、n型拡散領域133とn型拡散領域134との間の上方にゲート電極136が、それぞれ図示しないゲート酸化膜(SiO )を介して形成されている。 Further, on the p-type substrate 131, a gate electrode 135 over between the n-type diffusion region 132 and the n-type diffusion region 133, the upper between the n-type diffusion region 133 and the n-type diffusion region 134 gate electrode 136 is formed via a respective not shown gate oxide film (SiO 2).

図2との対応関係において、フォトダイオード11は、p型基板131とn型拡散領域132とのpn接合によって形成されている。 In correspondence with FIG. 2, the photodiode 11 is formed by a pn junction between the p-type substrate 131 and the n-type diffusion region 132. 転送トランジスタ12は、n型拡散領域132及びn型拡散領域133とその間のゲート電極135とによって形成されている。 The transfer transistor 12 is formed by the n-type diffusion region 132 and the n-type diffusion region 133 and between the gate electrode 135. リセットトランジスタ13は、n型拡散領域133及びn型拡散領域134とその間のゲート電極136とによって形成されている。 Reset transistor 13 is formed by the n-type diffusion region 133 and the n-type diffusion region 134 and between the gate electrode 136.

n型拡散領域133はFD部16となり、増幅トランジスタ14のゲート電極と電気的に接続される。 n-type diffusion region 133 becomes the FD portion 16, is electrically connected to the gate electrode of the amplifying transistor 14. リセットトランジスタ13のドレイン領域となるn型拡散領域134には電源電位Vddが与えられる。 Power supply potential Vdd is applied to the n-type diffusion region 134 as a drain region of the reset transistor 13. そして、フォトダイオード11を除くp型基板131の上面は、遮光層137によって覆われている。 The upper surface of the p-type substrate 131 except the photodiode 11 is covered with a light shielding layer 137.

次に、図3の断面図を基にして、図4の波形図を用いて画素21の回路動作について説明を行う。 Then, based on the cross-sectional view of FIG. 3, a description is given of the circuit operation of the pixel 21 with reference to the waveform diagram of FIG.

図3に示す様に、フォトダイオード11に光が照射されると、光の強さに応じて電子(−)と正孔(+)の対が誘起される(光電変換)。 As shown in FIG. 3, when light is irradiated to the photodiode 11, electrons in response to the intensity of light (-) and pairs are induced in the holes (+) (photoelectric conversion). また、図4において、時刻T1で選択トランジスタ15のゲート電極に選択パルスSELが印加され、同時にリセットトランジスタ13のゲート電極にリセットパルスRSが印加される。 Further, in FIG. 4, the selection pulse SEL to the gate electrode of the select transistor 15 is applied at time T1, the reset pulse RS is applied to the gate electrode of the reset transistor 13 simultaneously. その結果、リセットトランジスタ13が導通状態になり、時刻T2でFD部16が電源電位Vddにリセットされる。 As a result, the reset transistor 13 becomes conductive, FD portion 16 at the time T2 is reset to the power source potential Vdd.

FD部16がリセットされると、このリセット時のFD部16の電位がリセットレベルとして増幅トランジスタ14を介して信号線30に出力される。 When the FD portion 16 is reset, the potential of the FD portion 16 at the time the reset is output to the signal line 30 through the amplification transistor 14 as a reset level. このリセットレベルは、画素21の固有のノイズ成分に対応したものとなる。 This reset level is made to correspond to the inherent noise component of the pixel 21. リセットパルスRSは所定の期間(時刻T1〜T3)のみアクティブ("H"レベル)状態となる。 The reset pulse RS is a predetermined time period (time T1 to T3) only the active ( "H" level) state. FD部16は、リセットパルスRSがアクティブ状態から非アクティブ状態("L"レベル)状態に遷移した後もリセットされた状態を保っている。 FD portion 16 is maintained a state in which have also reset after the reset pulse RS has transitioned from the active state to the inactive state ( "L" level) state. このリセット状態にある期間がリセット期間となる。 Period in the reset state becomes the reset period.

次に、選択信号SELがアクティブ状態のままで、時刻T4で転送トランジスタ12のゲート電極に転送ゲートパルスTGが印加される。 Next, while the selection signal SEL is in the active state, the transfer gate pulse TG to the gate electrode of the transfer transistor 12 is applied at time T4. すると、転送トランジスタ12が導通状態となり、フォトダイオード11で光電変換され、蓄積された信号電荷がFD部16に転送される。 Then, the transfer transistor 12 becomes conductive, is photoelectrically converted by the photodiode 11, the accumulated signal charges are transferred to the FD portion 16. その結果、FD部16の電位が信号電荷の電荷量に応じて変化する(時刻T4〜T5)。 As a result, the potential of the FD portion 16 changes in accordance with the amount of the signal charges (time T4 to T5). このときのFD部16の電位が信号レベルとして増幅トランジスタ14を介して信号線30に出力される(信号読み出し期間)。 The potential of the FD portion 16 is output via the amplifying transistor 14 as signal level to the signal line 30 at this time (signal read period). そして、信号レベルとリセットレベルとの差分RSI1が、ノイズ成分を除去した純粋な画素信号レベルとなる。 Then, the difference RSI1 between the signal level and the reset level, a pure pixel signal levels obtained by removing noise components.

なお、通常、明るい物体を撮像した方が、暗い物体を撮像するよりもフォトダイオード11に蓄積される電荷が多いので、垂直信号線30上におけるレベル差RSI1は大きくなる。 Normally, those who captured a bright object, since the charge accumulated in the photodiode 11 than to image the dark object is large, the level difference RSI1 in the vertical signal line 30 on the greater.

ところで、画素アレイ部22の各画素21からは、信号電荷に応じた電気信号が順に読み出されることとなる。 Meanwhile, from each pixel 21 of the pixel array unit 22, so that the electrical signal corresponding to the signal charges are sequentially read. そして、各画素21から読み出されたアナログの電気信号を、ADCにてデジタル信号に変換して外部に出力する方式が一般に採用されているのは、上記した通りである。 Then, the analog electrical signal read out from each pixel 21, the method for outputting to the outside into a digital signal is generally employed in the ADC is as described above. なお、ADCにてデジタル信号に変換して外部に出力する点については、例えば、特開2000−152082号公報や特開2002−232291号公報に記載がなされている。 Note that the point to be output to the outside into a digital signal by the ADC, for example, it has been made according to JP-A-2000-152082 and JP 2002-232291.

[カラム信号処理部について] [For column signal processing unit]
また、カラム信号処理部24は、画素アレイ部22からの信号を1行ずつ読み出して、列毎に所定の信号処理を行う。 Further, the column signal processing unit 24 reads out one line the signal from the pixel array unit 22, performs predetermined signal processing for each column. なお、信号処理としては、例えば、CDS処理(画素トランジスタの閾値のバラツキに起因する固定パターンノイズを除去する処理)、AGC(オートゲインコントロール)処理、アナログデジタル変換処理等がある。 As the signal processing, for example, (process of removing fixed pattern noise due to variations in the threshold of the pixel transistor) CDS processing, AGC (auto gain control) processing, an analog-digital conversion processing, and the like.

ここで、アナログデジタル変換処理については、各垂直信号線30に対応して設けられたADC1によって行われる。 Here, the analog-to-digital conversion process is performed by ADC1 provided corresponding to the respective vertical signal lines 30. そして、各ADC1はコンパレータ4と、カウンタ5とを有する。 Each ADC1 includes a comparator 4, a counter 5. なお、各垂直信号線30には、負荷として機能するMOSトランジスタ6が接続されている。 Note that each of the vertical signal line 30, MOS transistor 6 functioning as a load is connected.

ここで、カウントクロック供給線(図示せず)にはカウントクロックが供給され、DAC3はカウンタクロック供給線と接続されている。 Here, the count clock is supplied to the count clock supply lines (not shown), DAC 3 is connected to the counter clock supply line. また、コンパレータ4はDAC3と接続されており、カウンタ5はコンパレータ4及びカウンタクロック供給線と接続されている。 The comparator 4 is connected to the DAC 3, the counter 5 is connected to a comparator 4 and counter clock supply line.

上記したDAC3には、カウンタクロック供給線を介してカウンタクロックが入力される。 The DAC3 described above, the counter clock is input through the counter clock supply line. そして、カウンタクロックの立ち上がりタイミング及び立ち下がりタイミングでその出力値が一定割合で減少するダウンカウントのランプ波(アナログ信号)を出力する様に構成されている。 And it is configured so as to output the ramp down count output value at the rising timing and the falling timing of the counter clock is reduced at a constant rate (analog signal). 具体的には固定された所定の初期電圧値(ランプ波スタート電圧値)から一定割合で減少するダウンカウントのランプ波を出力することが可能に構成されている。 It is configured to be capable to output a ramp wave of the down-count decreasing specifically fixed predetermined initial voltage value from (ramp start voltage value) at a constant rate. なお、DAC3から出力されるランプ波は全てのコンパレータ4に共通して供給されることとなる。 Note that the ramp wave outputted from DAC3 is and is supplied in common to all the comparator 4.

また、上記したコンパレータ4では、画素アレイ部22(画素21)から読み出されたアナログ信号である画素出力とランプ波が入力される。 Further, the comparator 4 described above, the pixel output and the ramp wave is an analog signal read from the pixel array unit 22 (pixel 21) is input. そして、画素出力とランプ波の関係が「(ランプ波)>(画素出力)」の場合にはHレベル信号を出力し、「(ランプ波)<(画素出力)」の場合にはLレベル信号を出力する様に構成されている。 The relationship between the pixel output and the ramp wave is "(ramp wave)> (pixel output)" when the outputs of the H-level signal, "(ramp wave) <(pixel output)" L level signal when the and it is configured so as to output.

更に、上記したカウンタ5はDDRカウンタであり、入力されるカウンタクロックの立ち上がりタイミング及び立ち下がりタイミングの両方でカウントを行う様に構成されている。 Furthermore, the counter 5 described above is DDR counter is configured so as to perform counting at both rising timing and falling of the counter clock input timing. また、上記したカウンタ5は、コンパレータ4からの出力信号がLレベルとなったタイミングでカウントが停止する様に構成されている。 The counter 5 as described above, the count at the timing when the output signal from the comparator 4 becomes L level is configured so as to stop.

上記の様に構成されたカラム信号処理部24では、コンパレータ4の出力がHレベル信号からLレベル信号に反転したタイミング、即ち、ランプ波が画素出力よりも小さくなったタイミングでカウントを停止する。 The column signal processing section 24 is configured as described above, the output of the comparator 4 is the timing of inverted from H level signal to the L level signal, i.e., the ramp stops counting at the timing becomes smaller than the pixel output. そして、その時のカウント値を画素出力のデジタル値として出力し、画素出力(電気信号)を時間に変換することでアナログ信号(画素出力)をデジタル値(カウント値)に変換することができる。 Then, it is possible to convert outputs the count value at that time as the digital value of the pixel output, pixel outputs an analog signal by converting the (electric signal) the time (pixel output) into a digital value (count value).

[判定回路について] [For the determination circuit]
また、判定回路9は、全てのコンパレータ5の出力がHレベル信号からLレベル信号に反転したタイミングを判定する様に構成されている。 The determination circuit 9, the output of all the comparators 5 are configured so as to determine when inverted from H level signal to the L level signal. 具体的には、全てのコンパレータ5の出力の論理積を取ることで、デジタル変換を行う全てのアナログ信号についてデジタル変換が終了したタイミングを検出する様に構成されている。 Specifically, by taking the logical product of the outputs of all the comparator 5, a digital conversion is constituted so as to detect the timing of the completion of all of the analog signal for digital conversion.

更に、判定回路9により全てのアナログデジタル変換が終了したタイミングを検出した場合には、アナログデジタル変換処理を停止せしめる。 Furthermore, if all of the analog-to-digital converter by determining circuit 9 detects a timing when completed, allowed to stop the analog-to-digital conversion process. なお、アナログデジタル変換処理を停止せしめるタイミングとしては、判定回路により全てのアナログデジタル変換処理が終了した直後であっても良いし、アナログデジタル変換処理が終了した後の所定期間経過後であっても良い。 As the timing for allowed to stop the analog-to-digital conversion process, all of the analog-to-digital conversion processing by the determination circuit may be immediately after the completion, even after a predetermined period of time after the analog-to-digital conversion process is complete good.

[水平走査回路について] [The horizontal scanning circuit]
更に、水平走査回路26は、カラム信号処理部24の信号の1つずつを選択して水平信号線25に導く様に構成されており、データ信号処理部(図示せず)によって、水平信号線25からの信号を意図した出力形態にデータ変換を行う。 Furthermore, the horizontal scanning circuit 26 is configured as guided to the horizontal signal line 25 by selecting one of the signal of the column signal processing unit 24, the data signal processing section (not shown), a horizontal signal line It performs data conversion on the output form intended for signals from 25.

[撮像装置の駆動方法] Driving method for an imaging device]
以下、図5を参照して上記した本発明を適用したCMOS型イメージセンサにおけるアナログデジタル変換方法について説明を行う。 Hereinafter, reference to a description is given of the analog-to-digital conversion method in a CMOS image sensor according to the present invention described above to FIG. 即ち、本発明を適用したアナログデジタル変換方法の一例及び本発明を適用した撮像装置の駆動方法の一例について説明を行う。 That is, an example of an example and a driving method of an imaging apparatus according to the present invention the analog-to-digital conversion method according to the present invention will be described. ここで、図5中符号VaはA列における画素出力を示しており、VbはB列における画素出力を示しており、VcはC列における画素出力を示しており、図中符号Lはランプ波の波形を示している。 Here, FIG. 5, reference numeral Va denotes a pixel output in the column A, Vb denotes a pixel output in the B column, Vc denotes a pixel output in the C column, reference numeral L is ramp It shows the waveform. なお、図5では説明の便宜上、Va、Vb及びVcの全てを示しているが、実際には、Vaのデジタル変換はA列に対応するADC1で行い、Vbのデジタル変換はB列に対応するADC1で行い、Vcのデジタル変換はC列に対応するADC1で行う。 For convenience of description, FIG. 5, Va, is shown all the Vb and Vc, in fact, digital conversion of Va is carried out in ADC1 corresponding to row A, the digital conversion of Vb corresponds to the B column performed in ADC1, digital conversion of Vc is performed at ADC1 corresponding to the C column.

本発明を適用した撮像装置の駆動方法の一例では、画素出力値VaのリセットレベルPaをデジタル変換するために、リセットレベルPaとランプ波Lの交点(出力値が同一となったタイミング)のカウント値を決定する。 In one example of a method of driving the imaging device according to the present invention, the reset level Pa of the pixel output values ​​Va to digital conversion, the count of the intersection of the reset level Pa and the ramp wave L (the timing at which the output value is the same) to determine the value. 即ち、ランプ波Lの減少と共にカウントを開始し、画素出力値VaのリセットレベルPaとランプ波Lとの交点のカウント値を画素出力値VaのリセットレベルPaのカウント値(デジタル値)として決定する。 That starts counting with decreasing ramp L, determines the count value of the intersection between the reset level Pa and the ramp wave L of the pixel output value Va count value of the reset level Pa of the pixel output value Va as (digital value) .

具体的には、図5中符号t1で示すタイミングでランプ波Lの減少と共にカウントを開始する。 Specifically, it starts counting with decreasing ramp L at the timing shown in FIG. 5, reference numeral t1. そして、画素出力値VaのリセットレベルPaとランプ波Lとの交点(符号Paで示す点)でカウントを停止し、その時のカウント値を画素出力値VaのリセットレベルPaのカウント値(デジタル値)として決定する。 The intersection between the reset level Pa and the ramp wave L of the pixel output value Va stop counting (point indicated by reference numeral Pa), the count value of the reset level Pa of the count value of the pixel output value Va at this time (digital value) It is determined as.

上記したVaと同様に、画素出力値VbのリセットレベルPbをデジタル変換するために、リセットレベルPbとランプ波Lの交点(出力値が同一となったタイミング)のカウント値を決定する。 As with Va as described above, the reset level Pb of the pixel output values ​​Vb to digital conversion, to determine the count value of the intersection point of the reset level Pb and the ramp wave L (the timing at which the output value is the same). 即ち、ランプ波Lの減少と共にカウントを開始し、画素出力値VbのリセットレベルPbとランプ波Lとの交点のカウント値を画素出力値VbのリセットレベルPbのカウント値(デジタル値)として決定する。 That starts counting with decreasing ramp L, determines the count value of the intersection between the reset level Pb and the ramp wave L of the pixel output value Vb count value of the reset level Pb of the pixel output value Vb as (digital value) .

具体的には、図5中符号t1で示すタイミングでランプ波Lの減少と共にカウントを開始する。 Specifically, it starts counting with decreasing ramp L at the timing shown in FIG. 5, reference numeral t1. そして、画素出力値VbのリセットレベルPbとランプ波Lとの交点(符号Pbで示す点)でカウントを停止し、その時のカウント値を画素出力値VbのリセットレベルPbのカウント値(デジタル値)として決定する。 The intersection between the reset level Pb and the ramp wave L of the pixel output value Vb stop counting (point indicated by reference numeral Pb), the count value of the reset level Pb of the count value of the pixel output value Vb at that time (digital value) It is determined as.

上記したVa及びVbと同様に、画素出力値VcのリセットレベルPcをデジタル変換するために、リセットレベルPcとランプ波Lの交点(出力値が同一となったタイミング)のカウント値を決定する。 As with Va and Vb as described above, the reset level Pc of the pixel output value Vc to digital conversion, to determine the count value of the intersection point of the reset level Pc and the ramp wave L (the timing at which the output value is the same). 即ち、ランプ波Lの減少と共にカウントを開始し、画素出力値VcのリセットレベルPcとランプ波Lとの交点のカウント値を画素出力値VcのリセットレベルPcのカウント値(デジタル値)として決定する。 That starts counting with decreasing ramp L, determines the count value of the intersection between the reset level Pc and the ramp wave L of the pixel output value Vc count value of the reset level Pc of the pixel output value Vc as (digital value) .

具体的には、図5中符号t1で示すタイミングでランプ波Lの減少と共にカウントを開始する。 Specifically, it starts counting with decreasing ramp L at the timing shown in FIG. 5, reference numeral t1. そして、画素出力値VcのリセットレベルPcとランプ波Lとの交点(符号Pcで示す点)でカウントを停止し、その時のカウント値を画素出力値VcのリセットレベルPcのカウント値(デジタル値)として決定する。 The intersection between the reset level Pc and the ramp wave L of the pixel output value Vc stop counting (point indicated by reference numeral Pc), the count value of the reset level Pc of the count value pixel output value Vc at that time (digital value) It is determined as.

そして、全ての画素出力値のリセットレベルのデジタル変換が終了したことを判定回路によって検出すると、リセットレベルをデジタル変換するための各処理を停止し、リセットレベルをデジタル変換処理するP相読み出し期間を打ち切って終了する。 When it is detected by the decision circuit that the digital conversion of the reset level of all of the pixel output value has been completed, it stops the process for digitally converting the reset level, the P-phase readout period to digital conversion process a reset level discontinued in the end. 具体的には、図5中符号t2で示すタイミングでリセットレベルをデジタル変換するための各処理を停止する。 Specifically, to stop the processing for digital conversion of the reset level at the timing shown in FIG. 5, reference numeral t2.

続いて、画素出力値Vaの信号レベルDaをデジタル変換するために、信号レベルDaとランプ波Lの交点(出力値が同一となったタイミング)のカウント値を決定する。 Subsequently, the signal level Da of the pixel output values ​​Va to digital conversion, to determine the count value of the intersection point of the signal level Da and ramp wave L (the timing at which the output value is the same). 即ち、ランプ波Lの減少と共にカウントを開始し、画素出力値Vaの信号レベルDaとランプ波との交点のカウント値を画素出力値Vaの信号レベルDaのカウント値(デジタル値)として決定する。 That starts counting with decreasing ramp L, determines the count value of the intersection between the signal level Da and the ramp wave of the pixel output value Va count value of the signal level Da of the pixel output value Va as (digital value).

具体的には、図5中符号t3で示すタイミングでランプ波Lの減少と共にカウントを開始する。 Specifically, it starts counting with decreasing ramp L at the timing shown in Figure 5 reference numeral t3. そして、画素出力値Vaの信号レベルDaとランプ波Lとの交点(符号Daで示す点)でカウントを停止し、その時のカウント値が画素出力値Vaの信号レベルDaのカウント値(デジタル値)として決定する。 Then, an intersection between the signal level Da and ramp wave L of the pixel output value Va stop counting (point indicated by reference numeral Da), the count value of the signal level Da count value pixel output value Va at this time (digital value) It is determined as.

上記したVaと同様に、画素出力値Vbの信号レベルDbをデジタル変換するために、信号レベルDbとランプ波Lの交点(出力値が同一となったタイミング)のカウント値を決定する。 As with Va as described above, the signal level Db of the pixel output values ​​Vb to digital conversion, to determine the count value of the intersection point of the signal level Db and the ramp wave L (the timing at which the output value is the same). 即ち、ランプ波Lの減少と共にカウントを開始し、画素出力値Vbの信号レベルDbとランプ波Lとの交点のカウント値を画素出力値Vbの信号レベルDbのカウント値(デジタル値)として決定する。 That starts counting with decreasing ramp L, determines the count value of the intersection between the signal level Db and the ramp wave L of the pixel output value Vb count value of the signal level Db of the pixel output value Vb as (digital value) .

具体的には、図5中符号t3で示すタイミングでランプ波Lの減少と共にカウントを開始する。 Specifically, it starts counting with decreasing ramp L at the timing shown in Figure 5 reference numeral t3. そして、画素出力値Vbの信号レベルDbとランプ波Lとの交点(符号Dbで示す点)でカウントを停止し、その時のカウント値が画素出力値Vbの信号レベルDbのカウント値(デジタル値)として決定する。 Then, an intersection between the signal level Db and the ramp wave L of the pixel output value Vb stop counting (point indicated by reference numeral Db), the count value of the signal level Db of the count value is the pixel output value Vb at that time (digital value) It is determined as.

上記したVa及びVbと同様に、画素出力値Vcの信号レベルDcをデジタル変換するために、信号レベルDcとランプ波Lの交点(出力値が同一となったタイミング)のカウント値を決定する。 As with Va and Vb as described above, the signal level Dc of the pixel output value Vc to digital conversion, to determine the count value of the intersection point of the signal level Dc and ramp wave L (the timing at which the output value is the same). 即ち、ランプ波Lの減少と共にカウントを開始し、画素出力値Vcの信号レベルDcとランプ波Lとの交点のカウント値を画素出力値Vcの信号レベルDcのカウント値(デジタル値)として決定する。 That starts counting with decreasing ramp L, determines the count value of the intersection between the signal level Dc and ramp wave L of the pixel output value Vc count value of the signal level Dc of the pixel output value Vc as (digital value) .

具体的には、図5中符号t3で示すタイミングでランプ波Lの減少と共にカウントを開始する。 Specifically, it starts counting with decreasing ramp L at the timing shown in Figure 5 reference numeral t3. そして、画素出力値Vcの信号レベルDcとランプ波Lとの交点(符号Dcで示す点)でカウントを停止し、その時のカウント値が画素出力値Vcの信号レベルDcのカウント値(デジタル値)として決定する。 Then, an intersection between the signal level Dc and ramp wave L of the pixel output value Vc stop counting (point indicated by reference numeral Dc), the count value of the signal level Dc of the count value is the pixel output value Vc at that time (digital value) It is determined as.

そして、全ての画素出力値の信号レベルのデジタル変換が終了したことを判定回路によって検出すると、信号レベルをデジタル変換するための各処理を停止し、D相読み出し期間を打ち切って終了する。 When it is detected by the decision circuit that the digital conversion of the signal levels of all the pixel output value has been completed, it stops the process for digitally converting a signal level, and ends censored D phase readout period. 具体的には、図5中符号t4で示すタイミングで信号レベルをデジタル変換するための各処理を停止する。 Specifically, to stop the processing for digitally converting a signal level at the timing shown in Figure 5 reference numeral t4.

本発明を適用したCMOS型イメージセンサでは、全ての画素出力値のリセットレベルのデジタル変換が終了した時点で、P相読み出し期間を打ち切るために、P相読み出し期間の短縮化が実現し、結果としてアナログデジタル変換時間の短縮化が可能となる。 The CMOS image sensor according to the present invention, when the digital conversion of the reset level of all of the pixel output value has been completed, in order to abort the P phase readout period, and realized to shorten the P phase readout period, as a result shortening of the analog-to-digital conversion time is possible. 同様に、本発明を適用したCMOS型イメージセンサでは、全ての画素出力値の信号レベルのデジタル変換が終了した時点で、D相読み出し期間を打ち切るために、D相読みし期間の短縮化が実現し、結果としてアナログデジタル変換期間の短縮化が可能となる。 Similarly, in the CMOS image sensor according to the present invention, when the digital conversion of the signal levels of all the pixel output value has been completed, in order to abort the D phase readout period, realized to shorten the D phase readings Shi period and, as a result it is possible to shorten the analog-to-digital conversion period.

また、アナログデジタル変換期間の短縮化によって、同一画素数の読み出し期間が短くなり、フレームレートを向上させることができる。 Further, by shortening of the analog-to-digital conversion period, the readout period of the same number of pixels is reduced, thereby improving the frame rate. 更に、同一画素数を読み出すにあたって必要とされる消費電力をも下げることができる。 Furthermore, it is possible to reduce also the power consumption required when reading the same number of pixels.

<2. <2. 第1の実施の形態の変形例(1)> Modification of First Embodiment (1)>
上記した第1の実施の形態では、全ての画素出力値のリセットレベルのデジタル変換が終了した時点でP相読み出し期間を打ち切り、画素出力値の信号レベルのデジタル変換を行うD相読み出し期間を開始している場合を例に挙げて説明を行っている。 In the first embodiment described above, abort the P phase readout period when the digital conversion of the reset level of all of the pixel output value has been completed, the D phase readout period for digital conversion of the signal level of the pixel output values ​​start and described as an example where you are. しかしながら、必ずしもフレームレートを変動させる必要はなく、フレームレートを固定したい場合には、全ての画素出力値のリセットレベルのデジタル変換が終了したとしてもP相読み出し期間を打ち切る必要はない。 However, it is not always necessary to vary the frame rate, if you want to fix the frame rate does not need to abort the P phase readout period even if the digital conversion of the reset level of all of the pixel output value has been completed.

例えば、図6で示す様に、全ての画素出力値のリセットレベルのデジタル変換が終了した時点で、DAC3、カウンタ5、コンパレータ4及び負荷MOS6の動作を停止させ、この状態でP相読み出し期間を継続することで、消費電力の低減が実現することとなる。 For example, as shown in Figure 6, when the digital conversion of the reset level of all of the pixel output value has been completed, DAC 3, counter 5, the operation of the comparator 4 and the load MOS6 stopped, the P-phase readout period in this state by continuing, so that the reduction in power consumption is realized. 同様に、図6で示す様に、全ての画素出力値の信号レベルのデジタル変換が終了した時点で、DAC3、カウンタ、コンパレータ4及び負荷MOS6の動作を停止させ、この状態でD相読み出し期間を継続することで、消費電力の低減が実現することとなる。 Similarly, as shown in Figure 6, when the digital conversion of the signal levels of all the pixel output value has been completed, DAC 3, counter, the operation of the comparator 4 and the load MOS6 stopped, the D-phase readout period in this state by continuing, so that the reduction in power consumption is realized.

<3. <3. 第1の実施の形態の変形例(2)> Modification of the first embodiment (2)>
上記した第1の実施の形態では、D相読み出し期間において、ランプ波Lは初期電圧値から減少させる場合を例に挙げて説明を行っている。 In the first embodiment described above, the D-phase readout period, the ramp wave L is been described by taking as an example a case where decrease from an initial voltage value as an example. しかしながら、一般に画素出力値のリセットレベルよりも画素出力値の信号レベルは大きい。 However, the signal level of the general pixel output value than the reset level of the pixel output values ​​is large. 従って、図7(a)で示す様にD相読み出し期間において、P相読み出し期間が打ち切られた際のランプ波Lの出力値から引き続いて減少させても良い。 Thus, the D-phase readout period as shown in FIG. 7 (a), may be reduced subsequently from the output value of the ramp wave L when the P-phase readout period was aborted. なお、この様な駆動方法を採用することによって、更にD相読み出し期間の短縮化が実現することとなる。 Incidentally, by adopting such a driving method, and further to achieve the reduction of the D-phase readout period.

ここで、上述の通り、一般に画素出力値のリセットレベルよりも画素出力値の信号レベルは大きいが、画素出力値のリセットレベルよりも画素出力値の信号レベルが小さな場合も考えられる。 Here, as described above, but in general the signal level of the pixel output values ​​than the reset level of the pixel output values ​​large, the signal level of the pixel output values ​​than the reset level of the pixel output value is small if also conceivable. こういった場合には、図7(b)で示す様に、D相読み出し期間において、ランプ波Lが下がりきった後に初期電圧値からランプ波Lを減少させれば充分である。 In these cases, as shown in FIG. 7 (b), in the D-phase readout period, it is sufficient to ask from the initial voltage value after the ramp wave L is fully lowered to reduce the ramp L.

<4. <4. 第1の実施の形態の変形例(3)> Modification of the first embodiment (3)>
上記した第1の実施の形態では、ダウンカウントのランプ波を使用する場合を例に挙げて説明を行っているが、必ずしもダウンカウントである必要はなく、アップカウントのランプ波であっても良い。 In the first embodiment described above, although described as an example the case of using a ramp wave of the down count, not necessarily a down-count, it may be a ramp up-count .

<5. <5. 第2の実施の形態> The second embodiment of the present invention>
上記した第1の実施の形態は、P相読み出し期間及びD相読み出し期間の終点の最適化を図ることによって、フレームレートの向上を実現することができるものである。 The first embodiment described above, by optimizing the end point of the P-phase readout period and the D-phase readout period, in which it is possible to realize an improvement of the frame rate. ここで、第2の実施の形態では、P相読み出し期間及びD相読み出し期間の終点の最適化を図ると共に、ランプ波Lの初期電圧値の最適化を図ることによって、更なるフレームレートの向上を実現するものである。 Here, in the second embodiment, the optimization of the end point of the P-phase readout period and the D-phase readout period, by optimizing the initial voltage value of the ramp wave L, further improvement in the frame rate it is intended to achieve.

[撮像装置について] [Imaging apparatus]
図8は本発明を適用した撮像装置の他の一例であるCMOS型イメージセンサを説明するための模式図である。 Figure 8 is a schematic diagram for illustrating a CMOS image sensor which is another example of the applied imaging apparatus of the present invention. ここで示すCMOS型イメージセンサは、上記した第1の実施の形態のCMOS型イメージセンサに、メモリ8が付加された構成を採っている。 CMOS image sensor shown here, a CMOS image sensor of the first embodiment described above adopts a configuration in which the memory 8 is added.

[メモリについて] [The memory]
ここで、メモリ8には、先のタイミングで各ADCによってデジタル変換を行ったアナログ信号のうち、最大の電圧値を示すアナログ信号の電圧値を記憶することが可能に構成されている。 Here, the memory 8 of the analog signal subjected to digital conversion by each ADC in the previous timing, and is configured to be capable of storing the voltage value of the analog signal indicative of the maximum voltage value.

そして、メモリ8に記憶された電圧値よりも所定電圧だけ高い電圧値を初期電圧値(ランプ波スタート電圧値)とし、この初期電圧値から一定割合で減少するダウンカウントのランプ波がDAC3から出力されることとなる。 Then, only the high voltage value predetermined voltage than the voltage value stored in the memory 8 as the initial voltage value (ramp start voltage value), the ramp down count decreases at a constant rate from the initial voltage value is output from the DAC3 the it is.

[ランプ波について] [About the ramp]
以下、図9を参照して上記した本発明を適用したCMOS型イメージセンサのDAC3で出力されるランプ波について説明を行う。 Hereinafter, reference to a description is given ramp wave outputted by DAC3 the CMOS image sensor according to the present invention described above to FIG. ここで、図9中符号V (N−1)は第(N−1)行目の画素出力値(アナログ値)のうち、最大の電圧値を示す画素出力値を示しており、例えば、上記した第1の実施の形態の図5で示す画素出力値Vaに相当する画素出力値である。 Here, FIG. 9, reference numeral V (N-1) are among the first (N-1) th row of the pixel output value (analog value) shows the pixel output value indicating a maximum voltage value, for example, the a first pixel output value corresponding to the pixel output value Va shown in FIG. 5 of the embodiment described. また、図中符号L (N−1)は第(N−1)行目の画素出力時のランプ波の波形を示し、図中符号L は第N行目の画素出力時のランプ波の波形を示している。 Further, reference numeral L (N-1) is the (N-1) shows the ramp waveform at the pixel output of the row, the reference numeral L N is the ramp at the time the pixel output of the N-th row It shows the waveform.

更に、第(N−1)行目の画素出力値V (N−1)のリセットレベルの出力値をP (N−1)で示し、第(N−1)行目の画素出力値V (N−1)の信号レベルの出力値をD (N−1)で示している。 Furthermore, the (N-1) th output value of the reset level of the row of the pixel output value V (N-1) shown by P (N-1), the (N-1) th row of the pixel output value V ( the output value of the signal levels of the N-1) are shown in D (N-1).

また、以下では、第(N−1)行目の画素で生成された信号電荷のアナログデジタル変換を行い、その後に、第N行目の画素で生成された信号電荷のアナログデジタル変換を行う場合を例に挙げて説明を行う。 In the following, performs the (N-1) analog-to-digital conversion of the pixel of row signal charges generated by, if followed, it performs analog-digital conversion of the N-th row of pixels signal charges generated by the will be described as an example. 即ち、先のタイミングで第(N−1)行目の画素で生成された信号電荷のアナログデジタル変換がなされ、後のタイミングで第N行目の画素で生成された信号電荷のアナログデジタル変換がなされる場合を例に挙げて説明を行う。 That is, the in the previous time (N-1) analog-to-digital conversion of the pixel of row signal charges generated by is performed, timing in the analog-digital conversion of the N-th row of pixels generated signal charges in the later It is described as an example a case where made.

上記の様に構成されたDACでは、リセットレベルの出力値P (N−1)及び信号レベルの出力値D (N−1)がメモリ8に記憶され、メモリ8に記憶されたP (N−1)及びN (N−1)に基づいて第N行目の画素出力時のランプ波L が生成されることとなる。 In configured DAC as described above, P of the output value P of the reset level (N-1) and the output value D of the signal level (N-1) is stored in the memory 8, stored in the memory 8 (N- so that the 1) and N (N-1 of the N-th row of pixels during output based on) the ramp L N is generated.

具体的には、図9で示す様に、P (N−1)よりも所定電圧(d1)だけ大きな電圧値を初期電圧D とし、この初期電圧値D からダウンカウントを開始するランプ波を生成する。 Specifically, as shown in Figure 9, a large voltage value predetermined voltage (d1) only than P (N-1) as an initial voltage D P, the ramp wave starts counting down from the initial voltage value D P to generate. この様にして、第N行目の画素出力値のリセットレベルの出力値のデジタル変換期間(P相読み出し期間)のランプ波L を生成する。 In this way, to generate a ramp wave L N digital conversion period of the output value of the reset level of the N-th row of the pixel output values (P phase readout period). また、D (N−1)よりも所定電圧(d2)だけ大きな電圧値を初期電圧D とし、この初期電圧値D からダウンカウントを開始するランプ波を生成する。 Moreover, a large voltage value predetermined voltage (d2) only than D (N-1) as an initial voltage D D, to generate a ramp wave that starts counting down from the initial voltage value D D. この様にして、第N行目の画素出力値の信号レベルのデジタル変換期間(D相読み出し期間)のランプ波L を生成する。 In this way, to generate a ramp wave L N digital conversion period of the signal level of the N-th row of the pixel output values (D-phase readout period).

ここで、「所定電圧d1」は、先のタイミングでデジタル変換を行ったアナログ信号と後のタイミングでデジタル変換を行ったアナログ信号とのリセットレベルの差分として一般に考えられる電圧値である。 Here, the "predetermined voltage d1" is a voltage value that is generally considered as a reset level of the difference between the analog signal subjected to digital conversion at a timing after the analog signal subjected to digital conversion in the preceding timing. そして、この様な所定電圧d1をP (N−1)と加算して初期電圧値D が決定されている。 The initial voltage value D P is determined such predetermined voltage d1 is added with P (N-1). 従って、後のタイミングでデジタル変換を行ったアナログ信号は初期電圧値D 以下となると考えられる。 Thus, the analog signal subjected to digital conversion at a timing later is considered to be less than the initial voltage value D P.

同様に、「所定電圧d2」は、先のタイミングでデジタル変換を行ったアナログ信号と後のタイミングでデジタル変換を行ったアナログ信号の信号レベルの差分として一般に考えられる電圧値である。 Similarly, the "predetermined voltage d2" is a voltage value that is generally considered as a difference of the signal level of the analog signal subjected to digital conversion at a timing after the analog signal subjected to digital conversion in the preceding timing. そして、この様な所定電圧値d2をD (N−1)と加算して初期電圧値D が決定されている。 The initial voltage value D D is determined such predetermined voltage value d2 by adding a D (N-1). 従って、後のタイミングでデジタル変換を行ったアナログ信号は初期電圧値D 以下となると考えられる。 Thus, the analog signal subjected to digital conversion at a timing later is considered to be less than the initial voltage value D D.

[撮像装置の駆動方法について] [Method for driving the imaging device]
上記の様にして生成されたランプ波L を利用するという点を除いては、上記した第1の実施の形態における撮像装置の駆動方法と同一であるために、ここでは撮像装置の駆動方法については省略する。 Except for the point that utilizes a ramp wave L N generated in the above manner, the driving method for the same as the driving method of the imaging apparatus in the first embodiment described above, wherein the imaging device for omitted.

本発明を適用したCMOS型イメージセンサでは、第N行目の画素出力値のデジタル変換時に利用するランプ波L を生成するにあたって、第(N−1)行目の画素出力値から初期電圧値を決定しているために、更にアナログデジタル変換期間の短縮化が可能となる。 The CMOS image sensor according to the present invention, the N order to generate a ramp wave L N utilized when digital conversion row of the pixel output value, the (N-1) an initial voltage value from the pixel of row output value to determines the further it is possible to shorten the analog-to-digital conversion period.
即ち、第(N−1)行目の画素出力値から第N行目の画素出力値の範囲を予測し、予測範囲を走査するランプ波L を生成することによって、更にアナログデジタル変換期間の短縮化が可能となる。 That is, the (N-1) to predict the N-th row of the range of pixel output values from the pixel of row output value, by generating a ramp wave L N of scanning the expected range, further analog-to-digital conversion period shortening is possible.

ここで、第N行目の画素出力値V をデジタル変換するにあたって、ランプ波L (N−1)を利用する場合は、画素出力値V のリセットレベルのカウント値を決定するために図10(a)中符号T1で示すP相読み出し期間が必要となる。 Figure Here, when the N-th row of the pixel output value V N to digital conversion, when using the ramp L (N-1), in order to determine the count value of the reset level of the pixel output value V N P phase readout period indicated by 10 (a) medium code T1 is required. また、画素出力値V の信号レベルのカウント値を決定するために図10(a)中符号T2で示すD相読み出し期間が必要となる。 Moreover, D-phase readout period shown in FIG. 10 (a) Medium code T2 to determine the count value of the signal level of the pixel output value V N is required.

なお、「第N行目の画素出力値V をデジタル変換するにあたって、ランプ波L (N−1)を利用する場合」とは、第(N−1)行目の画素出力値から第N行目の画素出力値の範囲を予測しない場合を意味している。 Note that "when the N to row pixel output values V N digital conversion, when using the ramp L (N-1)" refers to the (N-1) first to N-th row of pixel output values means the case where unexpected range of the pixel output values ​​of the row.

これに対して、第N行目の画素出力値V をデジタル変換するにあたって、ランプ波L を利用する場合は、画素出力値V のリセットレベルのカウント値を決定するために図10(b)中符号T3で示すP相読み出し期間で良い。 In contrast, when a digital conversion of the N-th row of the pixel output value V N, when using the ramp L N is 10 in order to determine the count value of the reset level of the pixel output value V N ( b) or a P phase readout period indicated by the middle code T3. また、画素出力値V の信号レベルのカウント値を決定するために図10(b)中符号T4で示すD相読み出し期間で良い。 Further, it may be D-phase readout period shown in FIG. 10 (b) Medium code T4 to determine a count value of the signal level of the pixel output value V N.

なお、「第N行目の画素出力値V をデジタル変換するにあたって、ランプ波L を利用する場合」とは、第(N−1)行目の画素出力値から第N行目の画素出力値の範囲を予測する場合を意味している。 Note that "when the N to row pixel output values V N digital conversion, when using the ramp L N" refers to the (N-1) th N-th row of pixels from the pixel of row output value it means a case of predicting the range of output values.

ここで、第N行目の画素出力値のリセットレベルが予測範囲(d1)以上に高電圧であり、初期電圧値D よりも高い電圧値であった場合には、ランプ波L との交点が存在しないこととなり、リセットレベルのカウント値が決定できないこととなる。 Here, a first N-th row of the reset level is a high voltage to the predicted range (d1) or more pixel output values, when was a voltage value higher than the initial voltage value D P is the ramp L N becomes the intersection does not exist, the count value of the reset level is can not be determined.
かかる場合には、DAC3の最大電圧値(>初期電圧値)からダウンカウントのランプ波を出力することでリセットレベルとの交点を検出すべく対応すれば充分である。 In such a case, it is sufficient to correspond to detect an intersection point between the reset level by outputting a ramp wave down-count from the maximum voltage value of the DAC 3 (> initial voltage value).

同様に、第N行目の画素出力値の信号レベルが予測範囲(d2)以上に高電圧であり、初期電圧値D よりも高い電圧値であった場合には、ランプ波L との交点が存在しないこととなり、信号レベルのカウント値が決定できないこととなる。 Similarly, the signal level of the N-th row of the pixel output value is a high voltage to the expected range (d2) above, if a voltage higher than the initial voltage value D D is the ramp L N becomes the intersection does not exist, the count value of the signal level and thus can not be determined.
かかる場合には、DAC3の最大電圧値(>初期電圧値)からダウンカウントのランプ波を出力することで信号レベルとの交点を検出すべく対応すれば充分である。 In such a case, it is sufficient to correspond to detect the intersection with the signal level by outputting a ramp wave down-count from the maximum voltage value of the DAC 3 (> initial voltage value).

具体的には、図11で示す様に、第N行目の画素出力値の信号レベルをデジタル変換するために、図11中符号t5で示すタイミングでランプ波の減少を開始し、ランプ波と信号レベルとの交点が見つからないままDACの最小電圧値に達したとする。 Specifically, as shown in Figure 11, to digital conversion of the signal level of the N-th row of pixel output values, to start the reduction of the ramp at the timing shown in FIG. 11, reference numeral t5, the ramp wave and it reaches a minimum voltage value of the DAC without finding an intersection between the signal level. かかる場合には、DACの最大電圧値からダウンカウントのランプ波を出力する。 In such a case, it outputs the ramp wave down-count from the maximum voltage value of the DAC. こうすることによって、ランプ波と信号レベルとの交点Dが見つかり、第N行目の画素出力値の信号レベルのカウント値が決定することとなる。 By doing so, it found intersection D between the ramp and the signal level, so that the count value of the signal level of the N-th row of the pixel output value is determined.

<6. <6. 第2の実施の形態の変形例> Modification of Second Embodiment>
上記した第2の実施の形態では、メモリ8に先のタイミングで各ADCによってデジタル変換を行ったアナログ信号のうち、最大の電圧値を示すアナログ信号の電圧値を記憶する場合を例に挙げて説明を行っている。 In the second embodiment described above, of the analog signal subjected to digital conversion by each ADC in the memory 8 in the previous time, by taking a case of storing the voltage value of the analog signal indicative of the maximum voltage value as an example It has been described. しかしながら、先のタイミングでデジタル変換を行ったアナログ信号を基準として後のタイミングのランプ波が生成できれば充分であり、メモリ8に初期電圧値を記憶可能に構成しても良い。 However, a sufficient if generated ramp wave timing after the analog signal subjected to digital conversion in the preceding timing as a reference, may be stored configured to be capable of initial voltage values ​​to the memory 8. 即ち、最大の電圧値を示すアナログ信号の電圧値に所定電圧d1やd2を加算した初期電圧値D やD を記憶可能に構成しても良い。 That may be configured to initial voltage value D P and D D obtained by adding a predetermined voltage d1 and d2 to the voltage value of the analog signal indicative of the maximum voltage value to be stored.

また、上記した第2の実施の形態では、先のタイミングで第(N−1)行目の画素で生成された信号電荷が読み出され、後のタイミングで第N行目の画素で生成された信号電荷が読み出される場合を例に挙げて説明を行っている。 In the second embodiment described above, first in the previous time (N-1) signal charge generated by the row of pixels are read out, decoded in the N-th row of pixels at a timing later the signal charges is described as an example a case where read was. しかしながら、必ずしも第(N−1)行目の画素で生成された信号電荷が先のタイミングで読み出される必要はない。 However, it is not always necessary to the (N-1) th signal charge generated by the row of pixels are read out in the previous timing. 従って、先のタイミングで第N行目の画素で生成された信号電荷が読み出され、後のタイミングで第(N−1)行目の画素で生成された信号電荷が読み出されても良い。 Accordingly, the N-th row of pixels generated signal charges in the preceding timing is read out, the timing at the (N-1) signal charge generated by the row of pixels the later may be read .

更に、上記した第2の実施の形態では、第(N−1)行目に属する画素と第N行目に属する画素といった具合に、隣接する画素を対象として後のタイミングでデジタル変換されるアナログ信号の範囲を予測する場合を例に挙げて説明を行っている。 Further, in the second embodiment described above, the so on (N-1) th pixel belonging to the row and pixels belonging to the N-th row, analogs digital conversion at a timing after the target adjacent pixels and it has been described by taking a case of predicting the range of the signal as an example. しかしながら、必ずしも隣接する画素に基づいてアナログ信号の範囲を予測する必要はなく、第(N−3)行目に属する画素と第N行目に属する画素といった具合に、隣接しない画素に基づいてアナログ信号の範囲を予測しても良い。 However, it is not always necessary to predict the range of the analog signal based on the adjacent pixels, and so such a (N-3) pixels belonging to row and pixels belonging to the N-th row, the analog based on the pixels that are not adjacent it may predict the range of the signal. 但し、隣接する2画素の場合には、一般に差分が小さいと考えられるが故に、隣接する画素に基づいてアナログ信号の範囲を予測した方がアナログデジタル変換期間のより一層の短縮化が期待できるものである。 However, in the case of two adjacent pixels, because generally the difference is considered to be small, which further shorten the better to predict the range of the analog signal based on the adjacent pixels analog-to-digital conversion period can be expected it is.

また、上記した第2の実施の形態では、上述の様に、第(N−1)行目に属する画素と第N行目に属する画素といった具合に、同一フレーム内の画素を対象としてアナログ信号の予測を行う場合を例に挙げて説明を行っている。 In the second embodiment described above, as described above, the (N-1) in so on pixels and pixels belonging to the N-th row belonging to the row, the analog signal as a target pixel in the same frame and described as an example the case of performing the prediction. しかしながら、必ずしも同一フレーム内の画素を対象とする必要はなく、例えば、同一画素における先のフレームのアナログ信号に基づいて、同一画素における後のフレームのアナログ信号を予測しても良い。 However, it is not always necessary to target pixel in the same frame, for example, based on the analog signal of the previous frame in the same pixel may be predicted analog signal frame after the same pixel.

また、上記した第2の実施の形態では、ダウンカウントのランプ波を使用する場合を例に挙げて説明を行っているが、必ずしもダウンカウントである必要はなく、アップカウントのランプ波であっても良い。 In the second embodiment described above, although described as an example the case of using a ramp wave of the down count, not necessarily down count, a ramp up-count it may be. なお、アップカウントのランプ波を用いる場合には、先のタイミングでデジタル変換されたアナログ信号のうち、最小の電圧値を示すアナログ信号の電圧値よりも所定電圧だけ小さな電圧値を初期電圧とする。 In the case of using a ramp wave of up-count, of the analog signal digitally converted in the previous timing, and the initial voltage a predetermined voltage by a small voltage value than the voltage value of the analog signal indicative of the minimum voltage value .

<7. <7. 第3の実施の形態> Third Embodiment>
[カメラの構成] Camera Configuration
図12は本発明を適用したカメラの一例であるCMOS型カメラ50を説明するための模式図であり、ここで示すCMOS型カメラ50は、上記した第1の実施の形態のCMOS型イメージセンサを撮像デバイスとして用いたものである。 Figure 12 is a schematic diagram for illustrating a CMOS camera 50 is an example of a camera according to the present invention, a CMOS camera 50 shown here, a CMOS image sensor of the first embodiment described above in which it used as the imaging device.

本発明を適用したCMOS型カメラ50では、光はレンズ51等の光学系及びメカニカルシャッタ52を経てCMOS型イメージセンサ53の撮像エリアに入射することとなる。 In CMOS camera 50 to the present invention, the light becomes to be incident on the imaging area of ​​the CMOS image sensor 53 through an optical system and a mechanical shutter 52 such as a lens 51. なお、メカニカルシャッタ52は、CMOS型固体撮像装置53の撮像エリアへの光の入射を遮断して露光期間を決めるためのものである。 Incidentally, the mechanical shutter 52 is used to determine the cut-off to the exposure period the incidence of light on the imaging area of ​​the CMOS type solid-state imaging device 53.

ここで、CMOS型イメージセンサ53は、上記した第1の実施の形態に係るCMOS型イメージセンサが用いられる。 Here, CMOS type image sensor 53, CMOS-type image sensor according to the first embodiment described above is used.

また、CMOS型イメージセンサ53の出力信号は、次段の信号処理装置(DSP:Digital Signal Processor)55によって、自動ホワイトバランス調整等の種々の信号処理が行われた後、撮像信号として外部に導出されることとなる。 The output signal of the CMOS image sensor 53, the next stage of the signal processing device: by (DSP Digital Signal Processor) 55, after which the various signal processing such as automatic white balance adjustment is applied, led to the outside as an image pickup signal the it is. なお、メカニカルシャッタ52の開閉制御、DSP55の制御等は中央演算装置(CPU)56によって行われることとなる。 Incidentally, the opening and closing control of the mechanical shutter 52, control of the DSP55 becomes possible to be performed by a central processing unit (CPU) 56.

本発明を適用したCMOS型カメラ50では、上述した本発明を適用したCMOS型イメージセンサを採用しているために、P相読み出し期間及びD相読み出し期間の短縮化が実現し、結果としてアナログデジタル変換期間の短縮化が実現することとなる。 In CMOS camera 50 embodying the present invention, in order to employ a CMOS image sensor according to the present invention described above, it achieves the reduction of the P phase readout period and the D-phase readout period, analog to digital as a result shortening the conversion period is to be achieved.

本発明を適用した撮像装置の一例であるCMOS型イメージセンサを説明するための模式図である。 It is a schematic diagram for illustrating a CMOS image sensor which is an example of the applied imaging apparatus of the present invention. 画素アレイ部を説明するための模式図である。 It is a schematic view for explaining a pixel array section. 増幅トランジスタ及び選択トランジスタを除く画素部分の断面構造を示す模式図である。 Amplifying transistor and the selection transistor is a schematic view showing a sectional structure of a pixel portion excluding the. 画素の回路動作を説明するための模式図である。 It is a schematic diagram for explaining the circuit operation of the pixel. 本発明を適用したアナログデジタル変換方法の一例を説明するための模式図である。 It is a schematic diagram for explaining an example of the analog-to-digital conversion method according to the present invention. 第1の実施の形態の変形例(1)を説明するための模式図である。 Is a schematic diagram for explaining a modification of the first embodiment (1). 第1の実施の形態の変形例(2)を説明するための模式図(1)である。 Is a schematic view for explaining a modified example of the first embodiment (2) (1). 第1の実施の形態の変形例(2)を説明するための模式図(2)である。 Is a schematic view for explaining a modified example of the first embodiment (2) (2). 本発明を適用した撮像装置の他の一例であるCMOS型イメージセンサを説明するための模式図である。 It is a schematic diagram for illustrating a CMOS image sensor which is another example of the applied imaging apparatus of the present invention. 本発明を適用したCMOS型イメージセンサのDACで出力されるランプ波を説明するための模式図である。 It is a schematic diagram for explaining a ramp wave outputted by DAC of the CMOS type image sensor according to the present invention. P相読み出し期間及びD相読み出し期間の短縮を説明するための模式図である。 It is a schematic diagram for explaining the shortened P-phase readout period and the D-phase readout period. DACの最大電圧値からダウンカウントのランプ波を生成する場合を説明するための模式図である。 It is a schematic view for explaining a case of generating a ramp wave of the down count from the maximum voltage value of the DAC. 本発明を適用したカメラの一例であるCMOS型カメラを説明するための模式図である。 It is a schematic diagram for illustrating a CMOS camera, which is an example of a camera employing the present invention. 従来のCMOS型イメージセンサを説明するための模式図である。 It is a schematic diagram for explaining a conventional CMOS image sensor. 従来のADCを説明するための模式図である。 It is a schematic diagram for explaining a conventional ADC. 従来のADCの原理を説明するための模式図である。 It is a schematic diagram for explaining the principle of a conventional ADC. 従来のアナログデジタル変換を説明するための模式図である。 It is a schematic diagram for explaining a conventional analog-to-digital conversion. 従来のアナログデジタル変換における空走査期間を説明するための模式図である。 It is a schematic diagram for explaining an air-scanning period in a conventional analog-to-digital conversion.

符号の説明 DESCRIPTION OF SYMBOLS

1 ADC 1 ADC
4 コンパレータ 5 カウンタ 6 MOSトランジスタ 8 メモリ 9 判定回路 11 光電変換素子 12 転送トランジスタ 13 リセットトランジスタ 14 増幅トランジスタ 15 選択トランジスタ 16 FD部 17 転送制御線 18 リセット制御線 19 選択制御線 21 画素 22 画素アレイ部 23 垂直走査回路 24 カラム信号処理部 25 水平信号線 26 水平走査回路 30 垂直信号線 31 定電流源 50 CMOS型カメラ 51 レンズ 52 メカニカルシャッタ 53 CMOS型イメージセンサ 55 DSP 4 comparator 5 counter 6 MOS transistor 8 memory 9 judging circuit 11 photoelectric conversion elements 12 transfer transistor 13 reset transistor 14 amplifying transistor 15 selection transistor 16 FD section 17 transfers the control line 18 a reset control line 19 select control lines 21 pixel 22 pixel array section 23 a vertical scanning circuit 24 column signal processing section 25 horizontal signal lines 26 the horizontal scanning circuit 30 vertical signal line 31 constant current source 50 CMOS camera 51 lens 52 mechanical shutter 53 CMOS type image sensor 55 DSP
56 CPU 56 CPU
131 p型基板 132、133、134 n型拡散領域 135、136 ゲート電極 137 遮光層 131 p-type substrate 132, 133 and 134 n-type diffusion region 135, 136 gate electrode 137 light blocking layer

Claims (16)

  1. デジタル信号に変換されるそれぞれのアナログ信号に対応して設けられ、デジタル信号に変換されるアナログ信号の電圧値と所定の参照信号の電圧値とを比較する比較部と、 Provided corresponding to each of the analog signal is converted to a digital signal, a comparison unit for comparing a voltage value of the voltage value of the analog signal with a predetermined reference signal which is converted into a digital signal,
    各比較部に対応して設けられ、同比較部による比較処理が完了した時点のカウント値を計数するカウンタと、 Provided corresponding to each comparison unit, and a counter for counting a count value when the comparison processing by the comparing unit is completed,
    全ての前記比較部が、その比較処理を完了した時点を判定する判定部とを備える アナログデジタル変換装置。 All of the comparison unit, analog-to-digital converter and a determination unit that determines the time of completing the comparison process.
  2. 先のタイミングでデジタル信号に変換された複数のアナログ信号のうち、最大の電圧値を示すアナログ信号の電圧値よりも所定電圧だけ大きな電圧値を初期電圧値としたダウンカウントの参照信号を生成し、若しくは、先のタイミングでデジタル信号に変換された複数のアナログ信号のうち、最小の電圧値を示すアナログ信号よりも所定電圧だけ小さな電圧値を初期電圧値としたアップカウントの参照信号を生成する参照信号生成部を備え、 Among the previous plurality of analog signals converted to digital signals at the timing of a large voltage value by a predetermined voltage than the voltage value of the analog signal to generate a reference signal of the down count and an initial voltage value indicating a maximum voltage value , or, among the plurality of analog signals converted to digital signals in the previous timing, and generates a reference signal of up-count and an initial voltage value a predetermined voltage by a small voltage value than the analog signal indicative of the minimum voltage value comprising a reference signal generator,
    前記比較部は、後のタイミングでデジタル信号に変換されるアナログ信号の電圧値と、前記参照信号生成部で生成された参照信号の電圧値とを比較する 請求項1に記載のアナログデジタル変換装置。 The comparison unit after analog-digital conversion apparatus according to claim 1 for comparing the voltage value of the analog signal is converted to a digital signal, the voltage value of the reference signal generated by said reference signal generating unit at the timing of the .
  3. 前記参照信号生成部は、前記ダウンカウントの参照信号が最小電圧値に達しても前記比較部による比較処理が完了していない場合には同参照信号生成部の最大電圧値からダウンカウントの参照信号を生成し、若しくは、前記アップカウントの参照信号が最大電圧値に達しても前記比較部による比較処理が完了していない場合には同参照信号生成部の最小電圧値からアップカウントの参照信号を生成する 請求項2に記載のアナログデジタル変換装置。 The reference signal generator, the reference signal of the maximum voltage value down from the count of the same reference signal generating unit if the comparison by the comparing unit even when the reference signal down-count reaches the minimum voltage value has not been completed generate, or a reference signal count-up from the minimum voltage value of the reference signal generating unit if the reference signal of the up-count is not comparison by the comparison unit is reached to the maximum voltage value is completed analog-to-digital converter according to claim 2 to be generated.
  4. 先のタイミングでデジタル信号に変換された複数のアナログ信号のうち、最大の電圧値を示すアナログ信号の電圧値を最大電圧値として記憶し、若しくは、先のタイミングでデジタル信号に変換された複数のアナログ信号のうち、最小の電圧値を示すアナログ信号の電圧値を最小電圧値として記憶する電圧値記憶部と、 Among the plurality of analog signals in the preceding timing is converted into a digital signal, the voltage value of the analog signal indicative of the maximum voltage value is stored as the maximum voltage value, or a plurality of which has been converted into a digital signal in the previous time of the analog signal, the voltage value storing unit that stores a voltage value of the analog signal as the minimum voltage value indicating a minimum voltage value,
    該電圧値記憶部に記憶された前記最大電圧値よりも所定電圧だけ大きな電圧値を初期電圧値としたダウンカウントの参照信号を生成し、若しくは、前記電圧値記憶部に記憶された前記最小電圧値よりも所定電圧だけ小さな電圧値を初期電圧値としたアップカウントの参照信号を生成する参照信号生成部を備え、 A large voltage value by a predetermined voltage than the maximum voltage value stored in the voltage value storing unit generates a reference signal of the initial voltage value and the down-count, or the minimum voltage stored in the voltage value storage unit comprising a reference signal generator for generating a reference signal of the initial voltage value and the up-count a predetermined voltage by a small voltage value than a value,
    前記比較部は、後のタイミングでデジタル信号に変換されるアナログ信号の電圧値と、前記参照信号生成部で生成された参照信号の電圧値とを比較する 請求項1に記載のアナログデジタル変換装置。 The comparison unit after analog-digital conversion apparatus according to claim 1 for comparing the voltage value of the analog signal is converted to a digital signal, the voltage value of the reference signal generated by said reference signal generating unit at the timing of the .
  5. 先のタイミングでデジタル信号に変換された複数のアナログ信号のうち、最大の電圧値を示すアナログ信号の電圧値よりも所定電圧だけ大きな電圧値を最大電圧値として記憶し、若しくは、先のタイミングでデジタル信号に変換された複数のアナログ信号のうち、最小の電圧値を示すアナログ信号の電圧値よりも所定電圧だけ小さな電圧値を最小電圧値として記憶する電圧値記憶部と、 Among the previous plurality of analog signals converted to digital signals at the timing of, and stored as the maximum voltage value large voltage value by a predetermined voltage than the voltage value of the analog signal indicative of the maximum voltage value, or, in the previous timing among the plurality of analog signals converted to digital signals, and a voltage value storage unit for storing a small voltage value by a predetermined voltage than the voltage value of the analog signal as the minimum voltage value indicating a minimum voltage value,
    該電圧値記憶部に記憶された前記最大電圧値を初期電圧値としたダウンカウントの参照信号を生成し、若しくは、前記電圧値記憶部に記憶された前記最小電圧値を初期電圧値としたアップカウントの参照信号を生成する参照信号生成部を備え、 The maximum voltage value stored in the voltage value storing unit generates the reference signal down counts an initial voltage value, or to the minimum voltage value stored in the voltage value storage unit as the initial voltage value up comprising a reference signal generator for generating a count of the reference signal,
    前記比較部は、後のタイミングでデジタル信号に変換されるアナログ信号の電圧値と、前記参照信号生成部で生成された参照信号の電圧値とを比較する 請求項1に記載のデジタルアナログ変換装置。 The comparison unit after digital-to-analog converter according to claim 1 for comparing the voltage value of the analog signal is converted to a digital signal, the voltage value of the reference signal generated by said reference signal generating unit at the timing of the .
  6. デジタル信号に変換されるそれぞれのアナログ信号の電圧値と、所定の参照信号とを比較する比較工程と、 The voltage value of the respective analog signals to be converted into a digital signal, a comparison step of comparing the predetermined reference signal,
    それぞれの比較工程が完了した時点のカウント値を計数するカウント計数工程と、 A count counting step for counting a count value when the respective comparison process is completed,
    全ての比較工程が完了した時点を判定する判定工程とを備える アナログデジタル変換方法。 Analog-to-digital conversion method and a all comparison step determination step of determining the time is completed.
  7. 前記判定工程により全ての比較工程が完了したと判定した時点、若しくは、前記判定工程により全ての比較工程が完了したと判定した時点から所定期間が経過した時点で、前記比較工程若しくは前記カウント計数工程の少なくとも一方を停止する 請求項6に記載のアナログデジタル変換方法。 Point determines that all comparison step by the determination process is completed, or the determination from the time when all of the comparison process is determined to be complete when the predetermined time has elapsed in the step, the comparing step or the count counting step analog-to-digital conversion method according to claim 6 to stop at least one of.
  8. 前記判定工程により全ての比較工程が完了したと判定した時点、若しくは、前記判定工程により全ての比較工程が完了したと判定した時点から所定期間が経過した時点で、前記比較工程及び前記カウント計数工程を停止する 請求項6に記載のアナログデジタル変換方法。 Point determines that all comparison step by the determination process is completed, or the determination from the time when all of the comparison process is determined to be complete when the predetermined time has elapsed in the step, the comparing step and the count counting step analog-to-digital conversion method according to claim 6 to stop.
  9. 入射光に応じたアナログ信号を蓄積する画素がマトリクス状に配列された画素アレイ部と、 A pixel array unit in which pixels are arranged in a matrix for storing an analog signal corresponding to the incident light,
    読み出しが行われるそれぞれの画素に対応して設けられ、読み出しが行われた画素で生成されたアナログ信号の電圧値と、所定の参照信号の電圧値を比較する比較部と、 A comparator for comparing provided corresponding to each pixel reading is performed, the voltage value of the analog signal read is generated by the pixels is performed, the voltage value of a predetermined reference signal,
    各比較部に対応して設けられ、同比較部による比較処理が完了した時点のカウント値を計数するカウンタと、 Provided corresponding to each comparison unit, and a counter for counting a count value when the comparison processing by the comparing unit is completed,
    全ての前記比較部が、その比較処理を完了した時点を判定する判定部とを備える 撮像装置。 All of the comparison unit, an imaging device and a determination unit that determines the time of completing the comparison process.
  10. 先のタイミングで読み出しが行われた複数の画素で生成されたアナログ信号のうち、最大の電圧値を示すアナログ信号の電圧値よりも所定電圧だけ大きな電圧値を初期電圧値としたダウンカウントの参照信号を生成し、若しくは、先のタイミングで読み出しが行われた複数の画素で生成されたアナログ信号のうち、最小の電圧値を示すアナログ信号の電圧値よりも所定電圧だけ小さな電圧値を初期電圧値としたアップカウントの参照信号を生成する参照信号生成部を備え、 Of read in the previous timing is generated by a plurality of pixels made analog signals, reference counting down the initial voltage value a large voltage value by a predetermined voltage than the voltage value of the analog signal indicative of the maximum voltage value generates a signal, or, of the analog signals generated by the plurality of pixels read in the previous timing is performed, the minimum predetermined voltage than the voltage value of the analog signal indicating the voltage value of only a small voltage value initial voltage comprising a reference signal generator for generating a reference signal value and the up-counting,
    前記比較部は、後のタイミングで読み出しが行われた画素で生成されたアナログ信号の電圧値と、前記参照信号生成部で生成された参照信号の電圧値とを比較する 請求項9に記載の撮像装置。 The comparison unit includes a voltage value of the analog signal read at timing after generated by the pixels is performed, according to claim 9 for comparing the voltage value of the reference signal generated by the reference signal generator imaging device.
  11. 先のタイミングで読み出しが行われた複数の画素で生成されたアナログ信号のうち、最大の電圧値を示すアナログ信号の電圧値を最大電圧値として記憶し、若しくは、先のタイミングで読み出しが行われた複数の画素で生成されたアナログ信号のうち、最小の電圧値を示すアナログ信号の電圧値を最小電圧値として記憶する電圧値記憶部と、 Of read in the previous timing is generated by a plurality of pixels made analog signal, the voltage value of the analog signal indicative of the maximum voltage value is stored as the maximum voltage value, or reading is performed in the previous time a voltage value storing unit that stores as the minimum voltage value the voltage value of the analog signal representing a plurality of the generated analog signal by the pixel, the minimum voltage value,
    該電圧値記憶部に記憶された前記最大電圧値よりも所定電圧だけ大きな電圧値を初期電圧値としたダウンカウントの参照信号を生成し、若しくは、前記電圧値記憶部に記憶された前記最小電圧値よりも所定電圧だけ小さな電圧値を初期電圧値としたアップカウントの参照信号を生成する参照信号生成部とを備え、 A large voltage value by a predetermined voltage than the maximum voltage value stored in the voltage value storing unit generates a reference signal of the initial voltage value and the down-count, or the minimum voltage stored in the voltage value storage unit and a reference signal generator for generating a reference signal of the initial voltage value and the up-count a predetermined voltage by a small voltage value than a value,
    前記比較部は、後のタイミングで読み出しが行われた画素で生成されたアナログ信号の電圧値と、前記参照信号生成部で生成された参照信号の電圧値とを比較する 請求項9に記載の撮像装置。 The comparison unit includes a voltage value of the analog signal read at timing after generated by the pixels is performed, according to claim 9 for comparing the voltage value of the reference signal generated by the reference signal generator imaging device.
  12. 先のタイミングで読み出しが行われた複数の画素で生成されたアナログ信号のうち、最大の電圧値を示すアナログ信号の電圧値よりも所定電圧だけ大きな電圧値を最大電圧値として記憶し、若しくは、先のタイミングで読み出しが行われた複数の画素で生成されたアナログ信号のうち、最小の電圧値を示すアナログ信号の電圧値よりも所定電圧だけ小さな電圧値を最小電圧値として記憶する電圧値記憶部と、 Of read in the previous timing is generated by a plurality of pixels made analog signal is stored as the maximum voltage value large voltage value by a predetermined voltage than the voltage value of the analog signal indicative of the maximum voltage value, or, of read in the previous timing is generated by a plurality of pixels made analog signal, the voltage value memory for storing a minimum voltage value a small voltage value by a predetermined voltage than the voltage value of the analog signal indicative of the minimum voltage value and parts,
    該電圧値記憶部に記憶された前記最大電圧値を初期電圧値としたダウンカウントの参照信号を生成し、若しくは、前記電圧値記憶部に記憶された前記最小電圧値を初期電圧値としたアップカウントの参照信号を生成する参照信号生成部とを備え、 The maximum voltage value stored in the voltage value storing unit generates the reference signal down counts an initial voltage value, or to the minimum voltage value stored in the voltage value storage unit as the initial voltage value up and a reference signal generator for generating a count of the reference signal,
    前記比較部は、後のタイミングで読み出しが行われた画素で生成されたアナログ信号の電圧値と、前記参照信号生成部で生成された参照信号の電圧値とを比較する 請求項9に記載の撮像装置。 The comparison unit includes a voltage value of the analog signal read at timing after generated by the pixels is performed, according to claim 9 for comparing the voltage value of the reference signal generated by the reference signal generator imaging device.
  13. 後のタイミングで読み出しが行われた画素は、先のタイミングで読み出しが行われた画素と隣接している 請求項10、請求項11または請求項12に記載の撮像装置。 After the pixels read is performed at the timing of, claim 10 which is adjacent to the pixel read in the previous timing is performed, the imaging apparatus according to claim 11 or claim 12.
  14. 先のタイミングで読み出しが行われた画素と、後のタイミングで読み出しが行われた画素は同一画素である 請求項10、請求項11または請求項12に記載の撮像装置。 A pixel read has been performed in the previous timing, after the imaging apparatus according to claim 10, claim 11 or claim 12 pixels read is performed at the timing of the same pixels.
  15. マトリクス状に配列された画素で入射光に応じたアナログ信号を蓄積する蓄積工程と、 A storage step of storing an analog signal corresponding to the incident light at the pixels arranged in a matrix,
    読み出しが行われた前記画素で生成されたアナログ信号の電圧値と、所定の参照信号とを比較する比較工程と、 A comparison step for comparing the voltage value of the analog signal generated by the pixel read has been performed, a predetermined reference signal,
    それぞれの比較工程が完了した時点のカウント値を計数するカウント計数工程と、 A count counting step for counting a count value when the respective comparison process is completed,
    全ての比較工程が完了した時点を判定する判定工程とを備える 撮像装置の駆動方法。 The driving method of an imaging apparatus and a determination step of determining when all of the comparison process is completed.
  16. 入射光に応じたアナログ信号を蓄積する画素がマトリクス状に配列された画素アレイ部と、 A pixel array unit in which pixels are arranged in a matrix for storing an analog signal corresponding to the incident light,
    該画素アレイ部に入射光を導く光学系と、 An optical system for guiding incident light to the pixel array section,
    読み出しが行われるそれぞれの画素に対応して設けられ、読み出しが行われた画素で生成されたアナログ信号の電圧値と、所定の参照信号の電圧値を比較する比較部と、 A comparator for comparing provided corresponding to each pixel reading is performed, the voltage value of the analog signal read is generated by the pixels is performed, the voltage value of a predetermined reference signal,
    各比較部に対応して設けられ、同比較部による比較処理が完了した時点のカウント値を計数するカウンタと、 Provided corresponding to each comparison unit, and a counter for counting a count value when the comparison processing by the comparing unit is completed,
    全ての前記比較部が、その比較処理を完了した時点を判定する判定部とを備える カメラ。 All of the comparison unit, a camera and a determination unit that determines the time of completing the comparison process.
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JP6314477B2 (en) * 2013-12-26 2018-04-25 ソニー株式会社 Electronic device
WO2015190258A1 (en) * 2014-06-11 2015-12-17 凸版印刷株式会社 Current driving device and driving method for current driving device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09200052A (en) * 1996-01-16 1997-07-31 Meidensha Corp A/d converter
JP2010028624A (en) * 2008-07-23 2010-02-04 Sony Corp Analog-digital converter, analog-digital conversion method, and imaging device and method for driving the same
JP2010056707A (en) * 2008-08-27 2010-03-11 Sony Corp Analog/digital converter, analog/digital conversion method, imaging device, and driving method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09200052A (en) * 1996-01-16 1997-07-31 Meidensha Corp A/d converter
JP2010028624A (en) * 2008-07-23 2010-02-04 Sony Corp Analog-digital converter, analog-digital conversion method, and imaging device and method for driving the same
JP2010056707A (en) * 2008-08-27 2010-03-11 Sony Corp Analog/digital converter, analog/digital conversion method, imaging device, and driving method thereof

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