JP4633826B2

JP4633826B2 - 高速周辺機器接続インターフェース

Info

Publication number: JP4633826B2
Application number: JP2008158612A
Authority: JP
Inventors: 謙趙; 浩陳
Original assignee: Lenovo Beijing Ltd
Current assignee: Lenovo Beijing Ltd
Priority date: 2007-06-28
Filing date: 2008-06-18
Publication date: 2011-02-16
Anticipated expiration: 2028-06-18
Also published as: US20090006709A1; CN101335736B; GB2450591B; JP2009009564A; GB2450591A; CN101335736A; US7673092B2; KR20090004508A; GB0808679D0; DE102008022985A1

Description

本発明は周辺機器やパソコンをアクセスするためのデータインターフェースに関し、特に、高速周辺機器接続（PCI Express:Peripheral Component Interconnect Express）インターフェースに関する。

汎用シリアルバスは、周辺機器やパソコンをアクセスするための汎用インターフェース規格であり、近年、ＵＳＢの応用分野は多くの消費型電子機器や移動機器に拡張されている。現在、ＵＳＢ２.０規格を満たすインターフェースは、多く応用されているが、ＵＳＢ２.０インターフェースの最高速度は４８０Ｍｂ／Ｓであるとともに、インターフェースは電力供給能力を提供することができるため、ＵＳＢ２.０インターフェースは現在のＰＣインターフェース分野で非常に普及されている。しかしながら、記憶容量やネットワーク速度がＧ（ギガ）世代に入ることにつれて、ＰＣと周辺機器とのデータ接続はより高い伝送速度を必要とし、ＵＳＢ２.０は日一日と増加するアクセス速度要求を満足し難しくなるので、ＰＣと周辺機器とのデータ接続は新たなインターフェース規格を急ぎ必要とする。

１つの解決案としては、ｅＳＡＴＡ（e Serial Advanced Technology Attachment）インターフェースを利用して、ＳＡＴＡインターフェースを筐体から引き出す。このようなインターフェースは３Ｇｂ／Ｓという帯域をサポートすることができる。しかしながら、この方案の欠点は、このインターフェースにおいて電源信号を供給していないので、機器へ電力供給をできないことである。そして、簡単な記憶装置のみをサポートしているので、多くの消費型電子製品はこのインターフェースを利用してコンピュータと接続しにくく、またこの方案は多くの従来のＵＳＢ装置と互換性がない。

もう１つの解決案としては、ノートブック型パソコンに普及されているＥｘｐｒｅｓｓＣａｒｄインターフェースであり、このようなインターフェースは３Ｇｂ／Ｓというデータ転送レートをサポートすることができる。ＥｘｐｒｅｓｓＣａｒｄインターフェースは記憶装置に電源を提供し、ＰＣＩＥｘｐｒｅｓｓインターフェース、ＵＳＢインターフェースなどをともにサポートすることができる。ＰＣＩＥｘｐｒｅｓｓインターフェースはＰＣＩｅインターフェースと略称され、従来のＰＣＩ通信規格を援用しているが、より速いシリアル通信システムに基づくものである。ＥｘｐｒｅｓｓＣａｒｄインターフェースは、ＥｘｐｒｅｓｓＣａｒｄ｜３４とＥｘｐｒｅｓｓＣａｒｄ｜５４の２種類があり、その外観は図１ａ及び図１ｂ）に示すように、サイズの小さいＥｘｐｒｅｓｓＣａｒｄ｜３４であっても、相変わらず７５×３４mmという大きな外観サイズを有している。そして、このインターフェースはＵＳＢ装置をサポートすることができるが、このようなサポートは、ＵＳＢ装置のインターフェースがＥｘｐｒｅｓｓＣａｒｄインターフェース規格を利用することも基礎とし、このインターフェースは伝統的なＵＳＢ装置をサポートすることができないので、現在多くのＵＳＢインターフェースの周辺機器と互換性が無くなる。

本発明は、上記の問題に鑑みてなされたものであり、現在多く応用されているＵＳＢインターフェース規格と互換性があり、且つ高いデータ転送レートのＰＣＩｅインターフェース規格をサポートすることができる、周辺機器やパソコンをアクセスするためのデータインターフェースを提供することを目的とする。

上記目的を達成するために、本発明は、電源端子と、接地端子と、２つのデータ送信端子及び２つのデータ受信端子を含む４つのデータ端子とを含んでいる高速周辺機器接続インターフェースであって、
このインターフェースの電源端子及び接地端子は、ＵＳＢインターフェース規格における該当する端子と一致し、
上記の４つのデータ端子中の２つの位置及び幅がＵＳＢインターフェース規格におけるＤ＋端子の位置と互いにオーバーラップし、且つＵＳＢインターフェース規格におけるＤ−端子の位置と互いにオーバーラップしないことを保証する一方、
他の２つのデータ端子の位置及び幅がＵＳＢインターフェース規格におけるＤ−端子の位置と互いにオーバーラップし、且つＵＳＢインターフェース規格におけるＤ＋端子の位置と互いにオーバーラップしないことを保証することを特徴とする高速周辺機器接続インターフェースを提供する。

好ましくは、このインターフェースの前記４つのデータ端子の位置とＵＳＢインターフェース端子の位置との対応関係において、ＰＴ−端子及びＰＲ＋端子がＵＳＢインターフェースのＤ＋端子に、ＰＴ＋端子及びＰＲ−端子がＵＳＢインターフェースのＤ−端子に対応する。

好ましくは、前記インターフェースが、このインターフェースに合うインターフェースタイプを検出し、現在検出したインターフェースタイプに対応するインターフェースイネーブル信号の出力を制御するためのインターフェース検出ユニットをさらに備えている。

好ましくは、前記インターフェース検出ユニットが、コンピュータのサウスブリッジチップ内に集積されている。

好ましくは、前記インターフェース検出ユニットが、専用集積チップに集積されている。

好ましくは、前記インターフェース検出ユニットが、信号送信モジュールと、信号比較モジュールと、切換え制御モジュールとを備え、
前記信号送信モジュールが、前記信号比較モジュールに接続され、前記信号比較モジュール及びインターフェース出力端子に出力信号を提供し、
前記信号比較モジュールが、前記切換え制御モジュールに接続され、この出力信号とインターフェース入力端子から受信した入力信号とを比較し、比較結果を前記切換え制御モジュールへ送信し、
前記切換え制御モジュールが、異なるインターフェースイネーブル信号の出力を制御する。

本発明のＵＳＢインターフェースと互換性があるＰＣＩｅインターフェースは、ＰＣＩｅインターフェース規格に従い、３Ｇｂ／Ｓという高いデータ転送レートを提供することができるとともに、伝統的なＵＳＢ周辺機器を改良することなく、これらのＵＳＢ周辺機器に対するサポートを提供することができる。

また、本発明は周辺機器がＰＣＩｅインターフェース規格を満たす機器であるか、又はＵＳＢインターフェース規格を満たす機器であるかを自発的に検出し、２種類の異なるタイプの機器へそれぞれ適切な伝送プロトコルを提供することができる。

なお、本発明のインターフェース外観は従来のＵＳＢインターフェースと完全に同じであり、そのサイズが小さいので、このインターフェースを適用する周辺機器は携帯及び使用に便利であるメリットを有している。

図面及び具体的な実施例を参照して本発明をさらに詳細に説明する。

本発明の汎用シリアルバスインターフェースと互換性があるＰＣＩｅインターフェースは、現在多くのＵＳＢ装置をサポートすることができ、高いデータ転送レートのＰＣＩｅインターフェース規格をサポートすることができる。説明の便宜のために、以下、本発明のＵＳＢインターフェースと互換性があるＰＣＩｅインターフェース規格を適用するプラグ（Plug）が新型プラグと呼ばれ、本発明のＵＳＢインターフェースと互換性があるＰＣＩｅインターフェース規格を適用するソケット（Socket）が新型ソケットと呼ばれる。

従来のＵＳＢインターフェースと互換性があるようになるために、このインターフェースは図２に示すような構成を採用し、ＰＣＩｅの信号を引き出すために、ＵＳＢインターフェースのＤ＋、Ｄ−の端子を半分に分けて４つのデータ端子にしてそれぞれＰＴ＋、ＰＴ−、ＰＲ＋及びＰＲ−に対応させ、ＵＳＢインターフェースの他の端子に対する定義はそのままである。この分割関係は一義に限定しておらず、ＵＳＢインターフェースのＤ＋をＰＴ＋、ＰＲ−に、Ｄ−をＰＴ−、ＰＲ＋に分けてもよいし、Ｄ＋をＰＴ＋、ＰＴ−に、Ｄ−をＰＲ＋、ＰＲ−に分けてもよいし、他の分割方法であってもよいが、端子変更後の接続線であればよい。本発明の好ましい実施例として、ＵＳＢインターフェースのＤ＋をＰＴ＋、ＰＲ−に、Ｄ−をＰＴ−、ＰＲ＋に分けることを選択する。

また、このような分割関係は、ＰＴ＋端子及びＰＲ−端子がＵＳＢインターフェースのＤ＋端子の幅のみに対応し、又はＰＴ−端子及びＰＲ＋端子がＵＳＢインターフェースのＤ−端子の幅のみに対応するとは限らない。実際に、このインターフェースの電源端子及び接地端子がＵＳＢインターフェース規格における該当する端子と一致することを保証し、上記の４つのデータ端子中の２つの位置及び幅がＵＳＢインターフェース規格におけるＤ＋端子の位置と互いにオーバーラップ（Overlap）し、且つＵＳＢインターフェース規格におけるＤ−端子の位置と互いにオーバーラップしないことを保証する一方、他の２つのデータ端子の位置及び幅がＵＳＢインターフェース規格におけるＤ−端子の位置と互いにオーバーラップし、且つＵＳＢインターフェース規格におけるＤ＋端子の位置と互いにオーバーラップしないことを保証すればよい。

ＵＳＢインターフェースと互換性があるＰＣＩｅインターフェースにおいてＰＴ−端子、ＰＲ＋端子及びＰＴ＋端子、ＰＲ−端子は、必ずしも図２に示すような並列方式にしたがって並ぶとは限らなく、ＰＴ−端子、ＰＲ＋端子は挿入方向の前後順に並んでもよく、ＵＳＢインターフェースのＤ−端子と接触しながらＤ＋端子と接触しないことを保証すればよい。ＰＴ＋端子及びＰＲ−端子は他の配置方式であってもよく、該当する対応関係を保証することができればよい。

図２のＡ部分に示すような伝統的なＵＳＢソケットと伝統的なＵＳＢプラグとの対応取り合わせ関係に対し、本発明のＵＳＢインターフェースと互換性があるＰＣＩｅインターフェースを導入する場合、幾つかの新たな取り合わせ関係がある。すなわち、新型ソケットを伝統的なＵＳＢプラグに取り合わせたり、新型ソケットを新型プラグに取り合わせたり、伝統的なＵＳＢソケットを新型プラグに取り合わせたりする。このような取り合わせ関係は、それぞれ図２のＢ、Ｃ及びＤ部分に示すようになる。

図２のＢ部分から分かるように、伝統的なＵＳＢプラグが新型ソケットに挿入されたら、伝統的なＵＳＢプラグのＤ＋、Ｄ−の端子の幅は新型ソケットのＰＴ＋、ＰＴ−、ＰＲ＋及びＰＲ−の幅より大きいので、新型ソケットのＰＴ＋、ＰＲ−の端子がＵＳＢインターフェースのＤ＋端子により短絡され、新型ソケットのＰＴ−、ＰＲ＋端子がＵＳＢインターフェースのＤ−端子により短絡されるので、検出装置で新型ソケットのＰＲ＋及びＰＴ−、ＰＴ＋及びＰＲ−が短絡されたことが検出できれば、新型ソケット内に挿入されているのは伝統ＵＳＢプラグであることが確認できる。図２のＣ部分から分かるように、新型プラグが新型ソケットに挿入されたら、両方のＰＣＩｅ端子が一対一となり、高いデータ転送レートのＰＣＩｅインターフェース規格を採用することができる。

インターフェースの適応識別機能を実現するために、新型ソケットを提供する一方側にとって、この一方側は一般的にＰＣであり、インターフェース検出ユニットを提供する必要があるが、このインターフェース検出ユニットは、ＰＣＩｅインターフェースの入力端子であるＰＲ＋及びＰＲ−に接続され、且つＵＳＢ出力イネーブル信号線及びＰＣＩｅ出力イネーブル信号線を提供し、ＰＣのＵＳＢデータ線及びＰＣＩｅデータ線に合わせて、ＵＳＢインターフェースプロトコルに従い信号をＵＳＢインターフェースのＤ＋及びＤ−の端子に送信するが実際にＰＴ＋及びＰＲ−端子、ＰＴ−及びＰＲ＋端子に同時に送信し、さらにＰＣＩｅインターフェースプロトコルに従い信号をＰＣＩｅインターフェースのＰＴ＋及びＰＴ−端子に送信するものである。このインターフェース検出ユニットは、新型ソケットのＰＴ＋及びＰＲ−の端子、新型ソケットのＰＴ−及びＰＲ＋の端子が短絡されているか否かを判断でき、これらの端子同士の短絡関係が存在すると、新型ソケット内に挿入されているものが伝統的なＵＳＢ装置であると認められ、新型ソケット側はＵＳＢインターフェースプロトコルに従い、ＵＳＢプラグ側と通信し、データを転送する。一方、インターフェース検出ユニットはこのような短絡関係の存在を検出しなければ、新型ソケット内に挿入されたものが新型プラグであると認められ、新型ソケット側はＰＣＩｅインターフェースのプロトコルに従い、それと通信し、データを転送する。

図３に示すように、このようなインターフェース検出ユニットは、コンピュータに直接組み込まれるサウスブリッジチップ（South Bridge chip）でサウスブリッジチップ内に短絡検出機能を完成し、検出を完了した後、短絡検出結果に基づき、インターフェース検出ユニット３０からＵＳＢ出力イネーブル信号又はＰＣＩｅ出力イネーブル信号を発信し、ＰＣのＵＳＢデータ線やＰＣＩｅデータ線に合わせて、対応する転送インターフェースプロトコルによりPCと周辺機器との通信及びデータ転送を完成する。

図４に示すように、このようなインターフェース検出ユニットは、専用集積チップ（ＡＳＩＣ: Application-Specific Integrated Circuit）により実現され、この専用集積チップはＰＣのＰＣＩｅスロットのＵＳＢデータピンとＰＣＩｅ送受信ピンに接続され、この専用集積チップ内部に短絡検出機能を完成し、検出を完了した後、短絡検出結果に基づき、インターフェース検出ユニット３０からＵＳＢ出力イネーブル信号又はＰＣＩｅ出力イネーブル信号を発信し、ＰＣのＵＳＢデータ線やＰＣＩｅデータ線に合わせて、対応する転送インターフェースプロトコルによりＰＣと周辺機器との通信及びデータ転送を完成する。

インターフェース検出の方式において多様な選択があり、例えばインターフェース検出ユニット３０からハイレベルやローレベルをＰＴ＋やＰＴ−の端子へ送信した後、ＰＲ−やＰＲ＋の端子のレベルを検出することによって、上記の２セットの端子同士が短絡されているか否かを判断することができる。

もう１つのインターフェース検出ユニットの実施例は図５に示すようなものであり、インターフェース検出ユニットは信号送信モジュール５０、信号比較モジュール５１、切換え制御モジュール５２を含んでいる。ただし、信号送信モジュール５０は、信号比較モジュール５１に接続され、ＰＣＩｅ出力端子ＰＴ＋やＰＴ−へＰＣＩｅプロトコルを満たす出力信号を送信し、信号比較モジュール５１にその出力信号を提供する。信号比較モジュール５１は、ＰＣＩｅ入力端子ＰＲ−やＰＲ＋に接続され、この２つの端子から入力信号が得られる。さらに、信号比較モジュール５１は切換え制御モジュール５２に接続され、出力信号とＰＲ−やＰＲ＋から受信した入力信号との比較を行うことができ、比較結果を切換え制御モジュール５２へ送信する。切換え制御モジュール５２は、異なるインターフェースイネーブル信号の出力を制御し、当該インターフェースイネーブル信号はＵＳＢ出力イネーブル信号とＰＣＩｅ出力イネーブル信号とを含んでいる。

１つの具体的な実施例は図６に示すようなものであり、信号送信モジュール５０は波形発生器６０からなり、信号比較モジュール５１は排他的論理和ゲート回路６１及びパルスカウンタ６２からなり、切換え制御モジュール５２はＯＲゲート回路６３及びＮＯＴゲート回路６４からなる。挿入されたプラグがいったいＵＳＢプラグであるか、又は新型プラグであるかを検出するために、波形発生器６０は１セットの特定の出力波形信号を送信し、この信号は同時に排他的論理和ゲート回路６１へ送信される。挿入されたものがＵＳＢ装置であれば、スロットのＰＣＩｅ出力端子と入力端子とが短絡され、送信される出力波形信号は短絡されているＰＣＩｅ入力端子ＰＲ＋及びＰＲ−によりそのまま排他的論理和ゲート回路６１へ入力される。

排他的論理和ゲート回路６１は出力波形信号と入力端子から受信した入力信号とを比較し、この２つの信号が同じであれば、ＰＣＩｅのＰＴ−及びＰＲ＋、ＰＴ＋及びＰＲ−が短絡されていることを表し一定の０を出力するが、この２つの信号が同じでなければ、ＰＣＩｅのＰＴ−及びＰＲ＋、ＰＴ＋及びＰＲ−が短絡されていないことを表し、パルス波形を出力する。パルスカウンタ６２は波形におけるパルスをカウントする。カウント結果が一定の０であれば、カウント出力は０であり、そうでなければカウント出力は０より大きい。ＯＲゲート回路６３はパルスカウンタ６２の出力を論理和（ＯＲ）演算し、０であれば出力が０となり、ＮＯＴゲート回路６４を介して出力が１となり、このときＵＳＢ出力イネーブル信号を発信する。パルスカウンタ６２の出力が０を超えると、ＯＲゲート回路６３の演算出力は１となり、このときＰＣＩｅ出力イネーブル信号を発信する。

図２のＤ部分に対応する場合について、新型プラグが伝統的なＵＳＢスロットに挿入された時、新型プラグと接続する一方側の装置に上記のインターフェース検出ユニットおよび制御回路が備えられるとともに、この装置がＵＳＢインターフェースプロトコル及びＰＣＩｅインターフェースプロトコルを同時にサポートすることができれば、新型プラグを有するこの装置にＵＳＢインターフェースプロトコル或はＰＣＩｅインターフェースプロトコルに従う方式を適応選択してデータを転送させることができる。

以上は、本発明における好ましい実施形態であるが、本発明の保護範囲はこれにより限定されるものではない。ＰＣＩｅインターフェースのデータ端子とＵＳＢインターフェースのデータ端子との多様な対応関係、異なる形状特性のデータ端子からなるＰＣＩｅインターフェース、さらに異なる内部構成のインターフェース検出ユニットを備えるＰＣＩｅインターフェースがともに本発明の保護範囲に含まれることは、当業者が容易に想到できる。

従来技術におけるＥｘｐｒｅｓｓＣａｒｄ｜３４インターフェース規格の外観図である。従来技術におけるＥｘｐｒｅｓｓＣａｒｄ｜５４インターフェース規格の外観図である。本発明のＵＳＢインターフェースと互換性があるＰＣＩｅインターフェースの多様な取り合わせ可能状況である。本発明のＵＳＢインターフェースと互換性があるＰＣＩｅインターフェースの一実施例の模式図である。本発明のＵＳＢインターフェースと互換性があるＰＣＩｅインターフェースの他の一実施例の模式図である本発明のＵＳＢインターフェースと互換性があるＰＣＩｅインターフェースのインターフェース検出ユニット内部機能モジュールの図である。本発明のＵＳＢインターフェースと互換性があるＰＣＩｅインターフェースのインターフェース検出ユニットの一実施例の図である。

符号の説明

３０インターフェース検出ユニット
５０信号送信モジュール
５１信号比較モジュール
５２切換え制御モジュール
６０波形発生器
６１排他的論理和ゲート回路
６２パルスカウンタ
６３ＯＲゲート回路
６４ＮＯＴゲート回路

Claims

電源端子と、接地端子と、２つのデータ送信端子及び２つのデータ受信端子を含む４つのデータ端子とを含んでいる高速周辺機器接続インターフェースであって、
このインターフェースの電源端子及び接地端子は、ＵＳＢインターフェース規格における該当する端子と一致し、
上記の４つのデータ端子中の２つの位置及び幅がＵＳＢインターフェース規格におけるＤ＋端子の位置と互いにオーバーラップし、且つＵＳＢインターフェース規格におけるＤ−端子の位置と互いにオーバーラップしないことを保証する一方、
他の２つのデータ端子の位置及び幅がＵＳＢインターフェース規格におけるＤ−端子の位置と互いにオーバーラップし、且つＵＳＢインターフェース規格におけるＤ＋端子の位置と互いにオーバーラップしないことを保証することを特徴とする高速周辺機器接続インターフェース。
このインターフェースの前記４つのデータ端子の位置とＵＳＢインターフェース端子の位置との対応関係において、ＰＴ−端子及びＰＲ＋端子がＵＳＢインターフェースのＤ＋端子に、ＰＴ＋端子及びＰＲ−端子がＵＳＢインターフェースのＤ−端子に対応することを特徴とする請求項１に記載の高速周辺機器接続インターフェース。
前記インターフェースが、このインターフェースに合うインターフェースタイプを検出し、現在検出したインターフェースタイプに対応するインターフェースイネーブル信号の出力を制御するためのインターフェース検出ユニットをさらに備えていることを特徴とする請求項１又は２に記載の高速周辺機器接続インターフェース。
前記インターフェース検出ユニットが、コンピュータのサウスブリッジチップ内に集積されていることを特徴とする請求項３に記載の高速周辺機器接続インターフェース。
前記インターフェース検出ユニットが、専用集積チップに集積されていることを特徴とする請求項３に記載の高速周辺機器接続インターフェース。
前記インターフェース検出ユニットが、信号送信モジュールと、信号比較モジュールと、切換え制御モジュールとを備え、
前記信号送信モジュールが、前記信号比較モジュールに接続され、前記信号比較モジュール及びインターフェース出力端子に出力信号を提供し、
前記信号比較モジュールが、前記切換え制御モジュールに接続され、この出力信号とインターフェース入力端子から受信した入力信号とを比較し、比較結果を前記切換え制御モジュールへ送信し、
前記切換え制御モジュールが、異なるインターフェースイネーブル信号の出力を制御する、ことを特徴とする請求項３に記載の高速周辺機器接続インターフェース。