JP4631004B2 - ナノギャップ電極の製造方法 - Google Patents

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Description

本発明は, ギャップ電極の製造方法などに関する。より詳しく説明すると,本発明は,ナノメートルオーダーのギャップ幅を有する対向電極を製造する方法などに関する。
近年,現在の半導体微細加工技術(トップダウン技術)の高密度化が限界に近づきつつあるために,それに代わる技術として,ナノメートルサイズの微粒子や単一分子などのナノ構造物を組み上げることで超高密度の集積電子回路を構築する技術(ボトムアップ技術)の研究開発が盛んになっている。このような電子デバイスを実現するためには,その第一段階として単一のナノ構造物の電気伝導特性を測定し,ナノ構造物の電子特性が電気伝導特性に及ぼす影響を正確に把握しておく必要がある。そのため,ナノ構造物を挟むことができる数ナノメートルのギャップ幅を有した対向電極(ナノギャップ電極)が不可欠となっている。
ナノメートル領域の加工には,一般に電子ビームリソグラフィが用いられている。しかしながら,この技術により製造できる対向電極のギャップ幅は,電子散乱による影響のために一般的には20nm程度である。そのため,ナノギャップ電極の製造には,電子ビームリソグラフィを用いない様々な方法の提案が行われている。一般にナノギャップ電極の製造に用いられる方法には,メカニカルブレイクジャンクション法,エレクトロケミカルデポジション法,エレクトロマイグレーション法などがある。しかしながら,これらの方法は作製工程が複雑であり,再現性及び生産性が低いという問題がある。
ナノメートル領域の加工には,集束イオンビーム(FIB:focused ion beam)を用いた方法も用いられている。FIBはナノメートルサイズの微小なビームであり,照射イオン量やイオンの加速電圧を変化させることにより,電子ビームリソグラフィと同様に有機レジストを用いたリソグラフィや固体のスパッタエッチングなどをナノメートル領域で行えるという特長がある。しかしながら,FIBによるエッチングを用いたナノギャップ電極の加工においては,ギャップ間の下地基板に照射イオンが侵入し,ナノギャップ電極の電気的な絶縁特性に影響を与えるという問題がある。また,FIBはガウス型分布を有するために,FIBの裾でのエッチングよりギャップ幅が拡がってしまうという問題がある。
特開2004−247203号公報(下記特許文献1)は,上記のような背景を踏まてFIBを用いた新たなリソグラフプロセスによりナノギャップ電極を容易に製造する方法を提供することを目的として研究されたものであり,「絶縁基板上に,電極層,金属マスク層をこの順に堆積する層堆積工程と,集束イオンビームを用いて前記金属マスク層をエッチングし,マスクパターンを形成するマスクパターン形成工程と,前記マスクパターン形成工程において形成されたマスクパターンにより前記電極層をマスクし,ドライエッチングにより前記電極層にパターンを転写するドライエッチング工程と,電極層に比べて金属マスク層を溶解しやすい溶液を用いて前記金属マスク層を溶解除去するウエットエッチング工程と,を含むナノギャップ電極の製造方法」が開示されている。この方法によれば,2つの電極がたとえば2nm程度と微小な幅を有するナノギャップ電極を絶縁基板の絶縁性を損なうことなく容易に作製できている。よって,このギャップ電極の製造方法はとても有効な製造方法といえる。
しかしながら,この方法によっても,ギャップ幅を正確に制御し,所望のギャップ幅を有するギャップ電極を高い生産性を持って製造することは,必ずしも容易ではないという問題がある。また,製造工程にドライエッチングやウエットエッチングを含むため,工程が複雑になるという問題もある。
なお,電流をモニターしながらギャップ電極を作製する方法は知られている(例えば,下記非特許文献1参照)。しかしながら,この方法でも,たとえば10nm以下の幅を持つ微小なナノギャップの作製を再現性良く行うことができない。
特開2004−247203号公報 Nakayama et. al., J.Vac.Sci.Technol.B16(1998)2511
本発明は,10nm未満,好ましくは5nm以下のギャップ幅を有するギャップ電極を容易に再現性良く製造するギャップ電極の製造方法を提供することを目的とする。
本発明は,基本的には,集束イオンビームを用いたスパッタエッチングによりギャップ電極を製造する際に,予め作製した線電極部(20)に流れる電流を測定しつつ電極のエッチング過程をその場観察することで,さらに幅の狭い細線電極部(30)を形成し,その細線電極部を切断してギャップ(40)を製造する際に,ビームブランキング回路により自動的にエッチングを停止させることで,微小なギャップ幅を有するギャップ電極を容易に再現性良く製造できるという知見に基づくものである。
本発明のギャップ電極の製造方法は,電流測定によりエッチング過程を把握しつつエッチングを行うので,微小なギャップ電極を容易に製造できる。
本発明のギャップ電極の製造方法は,電流測定によりエッチング過程を把握しつつエッチングを行うので,下地基板のエッチング量を最小限に抑えることができる。
本発明のギャップ電極の製造方法は,ギャップ電極を作製する際に電流をモニターするだけではなく,電極を切断する工程において例えばビームブランキング回路を具備する制御装置を用いて自動的に制御するので精密かつ再現性良く微小なギャップを有する電極を作製できる。
本発明のギャップ電極の製造方法によれば,ナノメートル幅の針状の電極を作製できるので,例えばこれまでSTM(走査トンネル顕微鏡)探針でしか実現できなかったような少数のナノ構造物の電気特性を測定できることとなる。
図1は,本発明のギャップ電極を製造するための製造システムの例である。図1に示されるように,このギャップ電極の製造システム1は,集束イオンビームを用いたスパッタエッチングにより電極をエッチングするための集束イオンビーム装置2と,前記電極に電圧を印加するための電圧源3と,前記電極に流れる電流値を測定し,更に電流値に対応した電圧値を出力するための電流計4と,前記電流計が出力した電圧値に応じて前記集束イオンビーム装置によるエッチングを制御するための補助的なビームブランキング回路5と,前記電流計の電流値を測定するためのコンピュータ6とを具備するギャップ電極の製造システムである。なお,図1中,7は電極を示し,8は集束イオンビーム装置内のビームブランキング電源を示す。なお,補助的なビームブランキング回路5は,アンド回路51,比較回路52などにより構成され,制御装置として機能する。補助的なビームブランキング回路は,集束イオンビーム装置内のビームブランキング電源に制御信号を伝えるための回路である。
図2は,本発明のギャップ電極の製造工程を示す図である。図2(A)は,電極10に線電極部20を形成する様子を示す図である。図2(B)は,線電極部20に細線電極部30を形成する様子を示す図である。図2(C)は,細線電極部30を切断し,ギャップを作製する様子を示す図である。図2(D)は,完成したギャップ電極の様子を示す図である。なお,図2(A)を経ずに,はじめから図2(B)のような形状を構成しても良い。
基板上に導電性膜を形成し,フォトリソグラフィあるいは電子ビームリソグラフィおよびエッチングにより,電極10に,図2(B)に示されるような線電極部20を形成する。なお,図2(B)のような形状は,マスク蒸着またはフォトリソグラフィあるいは電子ビームリソグラフおよびリフトオフなどにより形成してもよい。基板としては,絶縁性を持つものを好適に用いることができ,ガラス,石英,酸化ケイ素,塗布型シリコン酸化膜(スピンオングラス:SOG),サファイア,酸化アルミニウム,酸化チタン等の金属酸化物,フッ化カルシウムなど,ポリエチレン,ポリプロピレン,ポリスチレン,AS,ASB ,ポリアセタール,ポリアミド,ポリアルキレンテレフタレート,ポリスルホン,ポリアリレート,フッ素樹脂,シリコーン,フェノール樹脂,エポキシ樹脂,ポリカーボネート,アクリル系樹脂,メタクリル系樹脂,ポリウレタン,ポリ塩化ビニルなどのプラスチックなどを用いることができる。
絶縁基板としては,一般に柔軟性のない板状のものを用いるが,可とう性がある絶縁基板を用いてもよい。また,基板自体が酸化物層を構成していてもよく,これらの酸化物層が基板表面に形成されたものを用いてもよい。絶縁基板としては,より好ましくは,熱酸化膜(SiO2)を有したn型,又はp型高ドープSi基板である。絶縁酸化膜の厚さとしては,導電性膜と下地基板とが良好な絶縁性を有する限り,特に限定されるものではないが,好ましくは1nm〜1μmであり,より好ましくは10nm〜500nmであり,特に好ましくは100nm〜400nmである。なお,本明細書において,厚さとは,一定部分を対象として測定した場合の平均の厚さを意味する。絶縁基板は,その材質に合わせて公知の製造方法により製造することもできるし,市販されている絶縁基板を購入して用いてもよい。
電極を構成する材料は,電導性のあるものであれば特に限定されるものではなく,例えば,絶縁基板上に蒸着などにより堆積した金属膜を用いることができる。電極に用いられる金属としては,電流を流す性質のある金属であれば特に限定されるものではない。好ましい金属層としてAuがあげられる。Auであれば,酸化膜などを形成しにくい。電極層の作製方法としては,電極層に用いられる金属の種類によっても異なるが,公知の金属薄膜作製方法を用いることができる。このような金属薄膜作製方法としては,電解により陽極に酸化皮膜を形成する陽極酸化法; 真空中で金属を加熱蒸発させ基板上に付着させる真空蒸着法,不活性ガスプラズマをターゲットにあてて,その時に飛び出した原子を基板に付着させるスパッタ法,イオン化した雰囲気中で蒸着するイオンプレーティング法などの物理蒸着法; 加熱した基板上でハロゲン化物などを反応させ基板に金属などを付着させるCVD(化学蒸着)法,プラズマCVD法,MOCVD法などの化学蒸着法などが挙げられる。これらの中でも,スパッタ法により金属薄膜を絶縁基板上に蒸着することが好ましい。
電極上には,マスク層が設けられても良い。電極上にマスク層を形成したものを用いて加工を行うことで,FIBが元々有するガウス分布やビームの焦点ズレやFIB光学系の汚れなどにより生じるビームのボケなどのビーム裾による電極の過剰なエッチングを防ぐことができ,精密度や再現性が向上するのでより好ましい。マスク層を構成する材料は,電極よりも硬度の高いものであれば,特に限定されるものではなく,例えば,金属膜を用いることができる。電極層を構成する金属との硬度(例えば,鉛筆硬度)の比としては,好ましくは9/8〜10/1であり,より好ましくは,2/1〜6/1であり,特に好ましくは3/1〜5/1である。このような金属として,例えば,Sc ,Y,Ti ,Zr ,Hf ,V ,Nb ,Ta ,Cr ,Mo ,W ,Mn ,Tc ,Re ,Fe ,Ru,Os ,Co ,Rh ,Ir ,Ni ,Pd ,Zn ,Al ,Ga ,In ,Tl ,Sn ,Pb ,Li ,Na ,K ,Rb ,Cs ,Fr ,Be ,Mg ,Ca ,Sr ,Ba ,Ra などの金属,およびこれらの混合物などを用いることができ,これらの中でも好ましくはTi,Cr,W,Al,Zrであり,特に好ましくは,Tiである。金属マスク層の厚さとしては,用いられるマスク金属種,電極種や厚さなどによっても異なるが,金属マスク層の厚さとしては,FIBを用いた電極のエッチング加工終了時まで耐久できるものであれば特に限定されるものではないが,例えばTiマスク層,Au電極,10nm〜50nm厚の場合は好ましくは1nm〜100nmであり,より好ましくは2nm〜50nmであり,さらに好ましくは3nm〜20nmであり,特に好ましくは6nmである。このような比較的薄いマスク層を用いることでエッチング加工時間を短縮できる。また,マスク層を用いることで,ビーム裾でのエッチングによるギャップの拡がりが抑えられ,微小なナノギャップ電極を作製できる。金属マスク層は,上記の電極層と同様の方法により製造される。なお,電極とマスク層との組合せとして,電極がAu層を具備し,前記Au層の上にはTiマスク層が設けられるものがあげられる。
基板と電極層との間,又は電極層とマスク層の間には,それぞれの層の接着性を向上させるために密着層が設けられていてもよい。密着層を構成する材料は,密着性を向上させるものであれば,特に限定されるものではなく,金属,半導体,絶縁体などを用いることができる。絶縁基板と電極層との間に設けられる密着層は,導電性を有するか,より薄いことが好ましい。密着層としては,Cr,Ti,およびこれらの合金などを用いることができ,好ましくは0.1nm〜50nm,より好ましくは0.5nm〜10nm,更に好ましくは1nm 〜2nmの厚さで堆積する。
より具体的には,200nm〜400nmのSiO2酸化膜を有する高ドープシリコン基板上に,スパッタ蒸着法により1〜2nmのTi金属密着層を形成し,前記Ti金属密着層上に10〜30nmのAu金属層を形成することにより電極を形成してもよい。
図2(B)に示されるように,線電極部20の両端には,リード電極部23及び24が設けられる。線電極部の長さと幅は特に限定されるものではないが,線電極部が短くて太い方が線電極の抵抗が低くなり,エッチングによる電流の変化が観測しやすくなるので好ましい。線電極部の長さ21の例として,1μm〜10μmがあげられ,好ましくは2μm〜5μmであり,2μm〜4μmであってもよい。
例えば,図2(B)の点線部をFIBによりエッチングし,線電極部20に細線電極部30を形成する。より具体的には,電圧源がパッド電極部に電圧を印加し,前記電流計により前記2つのパッド電極部間を流れる電流値を測定しつつ,前記集束イオンビーム装置により前記線電極部の一部をエッチングする。この際,たとえば,電流計4の電流出力をPC6などの出力装置により観測しながら,細線電極部を形成する。この工程は,手動で停止させてもよいし,また予めエッチングを停止する電流値を設定しておき,測定電流値が所定の値となった場合に自動的にエッチングを停止させるようにしても良い。
細線電極部の長さ31として,50nm〜400nmがあげられ,好ましくは75nm〜300nmである。また,細線電極部の幅32として,10nm〜200nmがあげられる。図2(C)に示されるように,細線電極部30の点線部分を最小ビームでスパッタエッチングし,切断することによりギャップを作製する。すると,図2(D)に示すように,ギャップ電極40が形成される。形成されるギャップ41の最小値として,1nm〜10nmがあげられる。なお,後述の実施例では,FIBのビーム径(半値全幅)が12nmのものを用い,ギャップの最小値が3nmであった。ギャップの最小値は,用いるビーム径と相関がある。現在でも,4nmのビーム径のものが製造されているので,この装置を用いればギャップの最小値が1nmのものも製造できる。この点は,後述の数値シミュレーションによっても確かめられたとおりである。このような観点から,好ましいギャップの最小値として,1nm〜5nm,2nm〜5nm,1nm〜4nm,又は2nm〜4nmがあげられる。
細線電極部を切断する工程では,前記電極を流れる電流を測定し,補助的なビームブランキング回路を具備する制御装置を用いて,測定される電流値が所定の値以下となった場合に,自動的に集束イオンビームによるエッチングを停止する。この細線電極部を切断する動作は,たとえば以下のとおりである。補助的なビームブランキング回路は,入力部及び出力部を具備しており,エッチングを停止する所定の電流値がそれに対応する電圧値として設定されている。比較回路52には,その所定の電流値に対応した電圧値と電流計4からの測定電流値に対応した電圧値とが入力される。そして,比較回路52は,入力された二つの信号である電圧値を比較し,例えば,測定値が設定値より小さくなった場合に,出力を停止する。アンド回路51には,集束イオンビーム装置内からのビームブランキング信号出力と比較回路52からの信号出力とが入力されており,比較回路からの入力信号が途絶えると,アンド回路からの出力が途絶える。すなわち,測定電流値が設定電流値を下回ると,ビームブランキング電源8への入力信号が途絶えるので,FIB装置の出力も止まり,エッチングも止まる。このようにすれば,電極が所定の状態までエッチングされた瞬間にエッチングを止めることができ,よって,微小なギャップを有する電極を再現性よく製造できることとなる。
以下,実施例を用いて本発明を具体的に説明する。図3は,実施例1に用いた装置の概略図である。図4は,本実施例の加工工程を説明するための電極の様子を示す図である。図4(A)は,細線電極部を加工する様子を示す図であり,パターン#1が描かれている。一方,図4(B)は,細線電極部を切断加工してギャップを形成する様子を示すための図であり,パターン#2が描かれている。金属膜として,表面に厚さ約200nmの熱酸化膜を持ったシリコンウェハ上にアルゴンスパッタ蒸着により,厚さ1〜2nmのTiおよび厚さ10〜30nmのAuを順に堆積し,二層金属膜を形成した。まず,図4(A)に示すような,100μm幅のリード電極とパッド電極とをもつ幅約5〜7μm,長さ約3μmのパターンをフォトリソグラフィおよびアルゴンイオンスパッタリングにより作製した。Au電極はTi密着層により酸化膜表面に十分に接着していた。ナノギャップ電極は二つのエッチング工程で作製した。最初のエッチング工程では,ビーム径約12nm(半値全幅)の30keV Ga FIBを電流密度約1A/cm2で,二層金属膜の「U」字型パターン(パターン#1)上に照射し,幅数10nm,長さ100nmのナノワイヤを形成した。この工程には数分を要した。エッチング中のビームの位置的なずれを修正するため,予めFIBによるエッチングを用いて電極近傍に形成したスポットマーカーを定期的に観測してビーム位置を修正した。第二工程では,FIBをパターン#2上に照射して,シングルライン走査によりナノワイヤにナノギャップを形成した。この第二工程は数秒を要した。
エッチング工程は,電極に流れる電流を測定することでその場観察した。測定電流は電極のエッチングの進行に伴い減少した。測定系のブロック線図は図3に示すとおりである。電極にはギャップ作製終了時に電極が電気的に破壊されるのを防ぐために,50〜200μVの一定の微小な直流バイアス電圧を印加した。二つのエッチング工程では電極の電流を測定しながら加工を行い,第二のナノギャップ形成工程においては,自動的にFIBをブランキングさせることで終了させた。FIBをブランキングする電流または電極のエッチング深さは基準電圧(Vref)により制御した。エッチング工程をその場観察することで,ギャップ幅を精密に制御でき,また,下層の基板のエッチングを最小限にすることが可能である。作製したナノギャップ電極のギャップ幅は走査電子顕微鏡(SEM)から見積った。また,ギャップの絶縁抵抗測定はDC法により行った。
数値シミュレーション
数値シミュレーションを行い,FIBエッチングにより形成されるギャップ幅を評価した。シミュレーションは,27nmのAuの上層と1.6nmのTiの下層から構成される二層電極構造について,ストリング・セグメント・モデル[A.R. Neureuther, C.Y. Liu, C.H. Ting, J. Vac. Sci. Technol. 16 (1979) 1767]を用いて行った。なお,このシミュレーションにおいては金属の再堆積効果を無視し,AuのTiに対する相対的なエッチング率の比は8とした。図5(A)および図5(B)に,各々4nmと12nmのビーム径(半値全幅)のFIBを仮定し,シミュレートしたエッチングのプロファイルを示す。図5(C)は,ギャップ幅をビーム照射量の関数として表したものである(横軸の照射量は,下のTi層が除去される最小の照射量で規格化している)。これらのシミュレーション結果から,ビームの照射量を精密に制御することで,4nmまたは12nmのビーム径のFIBを用いて,各々2nmまたは4nmよりさらに狭いギャップの形成(たとえば,1nm)が可能であるということが分かった。したがって,エッチング工程をその場観察し,また,その場観察に基づき自動的にFIBをブランキングさせることは、ビームスポット径よりも狭い幅のナノギャップ電極を形成するためには好ましいといえる。
ナノギャップ電極を作製した結果と検討
図6は,エッチング工程中に測定した試料電流波形である。電流波形に見られる段差は,FIBの位置的なずれの修正のために,エッチングを定期的に中断したことにより生じたものである。図6(A)に,ナノワイヤ形成工程における電流波形,図6(B)に,ナノギャップ形成工程における電流波形を示す。図6(A)に示されるように,ナノワイヤの形成過程においては,FIB照射後およそ100秒で電流の急速な減少が見られ,その後130秒から緩やかな減少になる。この急速な減少はナノワイヤ形成のエッチングの最終段階であることを示し,緩やかな減少は,FIBのガウス分布および指数関数型ビームのボケによるビーム裾によりナノワイヤの両端がエッチングされ,幅が減少するためである。ナノワイヤ形成のエッチングは,電流の緩やかな減少が観察された後に手動で終了した。ナノギャップ形成工程のエッチングは,自動的なビームのブランキングにより120nAの電流で終了させた。挿入図は,スポットマーカー観察によるエッチングの中断がないときに測定した電流波形,およびエッチング深さの関数として数値シミュレートした電流波形を示す(エッチング深さはエッチング時間に対応する)。電流波形は,挿入図に示すようにシミュレーションにより正確に再現できることが分かる。
図7に,実施例において作製されたナノギャップ電極のSEM写真の例を示す。図7(A)は,電極全体のSEM写真であり,図7(B)は,図7(A)の部分拡大図である。この例では,幅約30nmのナノワイヤ中に幅約3nmのナノギャップが形成されている。これらの作製における電流波形は,図6に示したものである。FIBをブランキングする電流値(ブランキング電流)をより高い電流で行った場合,より幅の狭いナノギャップが形成できることが分かった。たとえば,幅約3nmのナノギャップはブランキング電流が100nAを超える場合に形成され,50nA未満の低いブランキング電流では4nmより幅の広いナノギャップが形成されることが分かった。
図8(A)に,比較的高いブランキング電流(約230nA)で加工したナノギャップ電極のSEM写真,図8(B)に,電流−電圧(IV)特性測定を行った後に観察したナノギャップ電極のSEM写真の一例を示す。図8(B)において,電極先端部が破壊され剥離していることが分かる。同様な破壊は,100nAを超えるブランキング電流で作製されたギャップに頻繁に観察された。このブランキング電流においてナノギャップに残留するAuの電流密度は,1011A/m2と見積られ,この値はAu膜がエレクトロマイグレーションを起こす電流値[C. Durkan, M.A. Schneider, M.E. Welland, J. Appl. Phys. 86 (1999) 1280.]と比べて1桁以上低いことが分かった。この破壊の原因は,IV特性測定前の試料取り扱い中の静電気放電,IV特性測定中のエレクトロマイグレーション,あるいは膜中のジュール熱と残留応力の組合せによると考えられる。
図9に,比較的低いブランキング電流(約40nA)で加工し,IV特性測定後に観察したナノギャップ電極のSEM写真を示す。このブランキング電流では約5nmのギャップが形成できた。この作製における電流波形は図6(B)の挿入図に示すものである。このブランキング電流では,平均残留膜厚は初期膜厚のおよそ1/1000である。低いブランキング電流で形成されたナノギャップはIV特性測定中に破損しないことが分かった。
ナノギャップ電圧の電気絶縁特性
図10に,実施例において作製された14個のナノギャップ電極の抵抗値のヒストグラムを示す。観測された最も高い抵抗値は約80GΩで,ほとんどのギャップは数GΩより高い抵抗値を示した。単一分子の電気伝導特性の測定には,ナノギャップ電極は1GΩ以上の絶縁抵抗を有することが望ましい。観測された高い抵抗値と本技法の単純な製造方法により,単ー分子の電気伝導特性測定に関する用途を期待できる。しかし,伝導率の低いさまざまな分子に適用するためには,今後さらに抵抗値の増加させることが望まれる。
ナノギャップ電極の漏れ電流の原因は現在のところ不明である。しかし,電極間におけるトンネル電流,イオン照射による損傷,ガリウムによるイオン汚染,およびAuの再堆積などが可能性のある原因として考えられる。この中で照射損傷とガリウム汚染は,以下の観測から判断してその可能性は低いと考えられる。図4(A)から分かるように,ナノワイヤ幅のナノギャップ(長手)幅に対する比率は,「U」字型パターン領域で0.0043,ナノギャップ領域で0.1である。これは,下のSiO2層における照射損傷,またはガリウム汚染が主な原因であれば,抵抗値が「U」字型パターン領域で決まることを意味している。静電気放電により偶然に幅の広いナノギャップが形成された場合に,2桁以上高い抵抗値が観測され,また,試験的に作製した幅が約30nmの広いナノギャップ電極が1TΩより大きい抵抗値を示したことから,ナノギャップ電極の漏れ電流はAuの再堆積によるものであると考えられる。
たとえば,本発明のナノギャップ電極の製造方法により製造されたナノギャップ電極は,各種ナノメートルスケールの電子デバイスにおける電気物性測定などの分野で好適に利用されうる。
図1は,本発明のギャップ電極を製造するための製造システムの例である。 図2は,本発明のギャップ電極の製造工程を示す図である。図2(A)は,電極10に線電極部20を形成する様子を示す図である。図2(B)は,線電極部20に細線電極部30を形成する様子を示す図である。図2(C)は,細線電極部30を切断し,ギャップを作製する様子を示す図である。図2(D)は,完成したギャップ電極の様子を示す図である。 図3は,実施例1に用いた装置の概略図である。 図4は,本実施例の加工工程を説明するための電極の様子を示す図である。図4(A)は,線電極部を加工する様子を示す図であり,パターン#1が描かれている。一方,図4(B)は,細電極部を加工してギャップを形成する様子を示すための図であり,パターン#2が描かれている。 図5(A)および図5(B)は,各々4nmと12nmのビーム径(半値全幅)のFIBを仮定し、シミュレートしたエッチングのプロファイルである。図5(C)はギャップ幅をビーム照射量との関係を示す。 図6は,エッチング工程中に測定した電流波形を示す。図6(A)はナノワイヤ形成工程で測定した電流波形を示す。図6(B)は,ナノギャップ形成工程で測定した電流波形を示す。 図7に,実施例において作製されたナノギャップ電極のSEM写真を示す。図7(A)は,電極全体のSEM写真を示す。図7(B)は,図7(A)の部分拡大図である。 図8(A)は,比較的高いブランキング電流(約230nA)で形成されたナノギャップ電極のSEM写真を示す。図8(B)は電流−電圧特性測定後に観察されたナノギャップ電極のSEM写真を示す。 図9は,比較的低いブランキング電流(約40nA)で加工し,電流−電圧特性測定後に観察したナノギャップ電極のSEM写真を示す。 図10は,実施例において作製された14個のナノギャップ電極の抵抗値のヒストグラムを示す。
符号の説明
1 ギャップ電極の製造システム
2 集束イオンビーム装置
3 電圧源
4 電流計
5 補助的なビームブランキング回路
6 コンピュータ
7 電極
8 ビームブランキング電源
20 線電極部
21 線電極部の長さ
22 線電極部の幅
23,24 リード電極部
30 細線電極部
31 細線電極部の長さ
32 細線電極部の幅
40 ギャップ電極
41 ギャップ
51 アンド回路
52 比較回路



Claims (2)

  1. 基板上に電極を形成する工程と,
    前記電極を,幅2μm〜10μmの線電極部と,前記線電極部の両端に位置するパッド電極部とを含む電極に成形する工程と,
    前記パッド電極部に電圧を印加し,前記2つのパッド電極部間を流れる電流値を測定しつつ,集束イオンビームを用いて前記線電極部の一部をスパッタエッチングすることにより,幅10nm〜100nm,長さ50nm〜400nmの細線電極部を形成する工程と,
    前記細線電極部を切断して,当該細線電極部に1nm〜10nmのギャップを形成する工程と
    を含み,
    前記細線電極部を形成する工程では,
    前記測定中の電流に急速な減少が見られたときを前記スパッタエッチングの最終段階として,前記細線電極部の形成が終了される,
    ギャップ電極の製造方法。
  2. 請求項1に記載のギャップ電極の製造方法によってギャップ電極を製造するための製造システムであって,
    集束イオンビームを用いたスパッタエッチングにより電極をエッチングするための集束イオンビーム装置と,
    前記電極に電圧を印加するための電圧源と,
    前記電極に流れる電流値を測定するための電流計と,
    前記電流計が測定した電流値に応じて前記集束イオンビーム装置によるスパッタエッチングを制御するためのビームブランキング回路を具備する制御装置とを具備するギャップ電極の製造システム。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6215833A (ja) * 1985-07-15 1987-01-24 Hitachi Ltd イオンビ−ム加工方法および装置
JPH0264644A (ja) * 1988-08-31 1990-03-05 Seiko Instr Inc 集束イオンビーム装置
JP2000091314A (ja) * 1998-09-07 2000-03-31 Canon Inc 集束イオンビーム加工装置
JP2004247203A (ja) * 2003-02-14 2004-09-02 National Institute Of Information & Communication Technology ナノギャップ電極の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6215833A (ja) * 1985-07-15 1987-01-24 Hitachi Ltd イオンビ−ム加工方法および装置
JPH0264644A (ja) * 1988-08-31 1990-03-05 Seiko Instr Inc 集束イオンビーム装置
JP2000091314A (ja) * 1998-09-07 2000-03-31 Canon Inc 集束イオンビーム加工装置
JP2004247203A (ja) * 2003-02-14 2004-09-02 National Institute Of Information & Communication Technology ナノギャップ電極の製造方法

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