JP4627230B2 - 信号処理回路 - Google Patents
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Description
図1は、実施の形態1に係る信号処理回路100の構成を示すブロック図である。図1に示されるように、信号処理回路100は、受信側から送信側へ向かって、信号増幅器1、ADコンバータ2、信号処理部3、DAコンバータ4、信号増幅器5、フィルタ6、周波数変換器7、信号増幅器8、およびフィルタ9をこの順に並べた構成からなる。
実施の形態1においては、ADコンバータ2、信号処理部3、DAコンバータ4、および周波数変換器7には、クロック発振器10により同じ位相を有するクロックが供給される。しかし、DAコンバータ4と周波数変換器7との間には、信号増幅器5およびフィルタ6が介在しているので、周波数変換器7に供給されるクロックは、DAコンバータ4に供給されるクロックに比べて、信号増幅器5およびフィルタ6における処理時間の分だけ遅延されてもよい。
実施の形態1〜2においては、フィルタ9のみを用いて、周波数変換に伴う不要成分を取り除いている。しかし、周波数変換に伴う不要成分は、回路構成をイメージ抑圧型(イメージ除去型)のものにすることによっても、取り除くことができる。
実施の形態1においては、DAコンバータ4から出力される不要成分としてのアナログ信号S4を、フィルタ6において取り除いている。しかし、図3〜4に示されるように、アナログ信号S4は帯域や波形等においてアナログ信号S5と強い相関を有しているので、有効に利用できるのであれば必ずしも取り除く必要はない。
Claims (5)
- 第一中間周波数を有するアナログ信号を受信し、第二中間周波数に変換後に所定の処理を行い、前記第一中間周波数を有するアナログ信号に変換して送信する信号処理回路において、
前記第一中間周波数を有するアナログ信号をアンダーサンプリングすることにより前記第二中間周波数に相当するデジタル信号へAD変換するADコンバータと、
AD変換された前記デジタル信号に所定の処理を施す信号処理部と、
前記所定の処理を施された前記デジタル信号を前記第二中間周波数を有するアナログ信号へDA変換するDAコンバータと、
DA変換された前記アナログ信号の周波数を前記第一中間周波数へ変換する周波数変換器と、
前記ADコンバータおよび前記周波数変換器に共通に設けられ、前記ADコンバータおよび前記周波数変換器を同一のクロックで直接に駆動するクロック発振器とを備える信号処理回路。 - 請求項1に記載の信号処理回路であって、
前記クロック発振器は、前記クロックで前記信号処理部および前記DAコンバータを駆動する信号処理回路。 - 請求項1又は請求項2に記載の信号処理回路であって、
前記クロック発振器・前記周波数変換器間に介在し前記クロックを所定の位相ずらす移相器をさらに備える信号処理回路。 - 請求項1乃至請求項3のいずれかに記載の信号処理回路であって、
前記クロック発振器・前記周波数変換器間に介在し前記クロックへ遅延を与える遅延手段をさらに備える信号処理回路。 - 請求項1乃至請求項4のいずれかに記載の信号処理回路であって、
前記DAコンバータは、第一DAコンバータおよび第二DAコンバータから構成され、
前記周波数変換器は、第一周波数変換器および第二周波数変換器から構成され、
前記第一周波数変換器および前記第二周波数変換器に接続された合成器をさらに備え、
前記信号処理部は、前記所定の処理を施された前記デジタル信号に基づき、第一信号および当該第一信号とは位相が90°ずれた第二信号を生成し、
前記第一信号は、前記第一DAコンバータおよび前記第一周波数変換器を介して前記合成器へ入力し、
前記第二信号は、前記第二DAコンバータおよび前記第二周波数変換器を介して前記合成器へ入力する信号処理回路。
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