JP4622875B2

JP4622875B2 - Communication driver circuit

Info

Publication number: JP4622875B2
Application number: JP2006029645A
Authority: JP
Inventors: 明文蘭
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-02-07
Filing date: 2006-02-07
Publication date: 2011-02-02
Anticipated expiration: 2026-02-07
Also published as: JP2007214643A

Description

本発明は、入力される送信信号に基づき反転増幅動作を行なうことでプルアップされている通信線上に通信信号を出力すると共に、出力段がオープンコレクタタイプで構成される反転増幅回路を備える通信ドライバ回路に関する。 The present invention provides a communication driver having an inverting amplifier circuit that outputs a communication signal on a communication line pulled up by performing an inverting amplification operation based on an input transmission signal, and whose output stage is an open collector type. Regarding the circuit.

有線方式にてシリアル通信を行うシステムでは、ドライバ回路を介して通信線上に信号が出力される場合に発生するノイズを低減するための技術が種々提案されている。例えば、特定のプロトコルに準拠することなく１対１で行われるローカルな通信の場合には、図９に示すようなドライバ回路が使用されることがある。即ち、送信信号をアンプ１で電流増幅し、出力段のＮＰＮトランジスタ２によって電源にプルアップされている通信バス３をドライブする。そして、通信バス３とグランドとの間にコンデンサ４を外付けすることで、通信信号波形を鈍らせるようにしている。
また、特許文献１には、例えばＬＩＮのような車載通信ネットワークを構成する標準仕様の通信において、ＩＣ内部で台形波，または台形波の立上り，立下りを鈍らせた波形を生成するように構成されるものがある。
特開２００４−２８９５９７号公報（図１参照） Various systems for reducing noise generated when a signal is output on a communication line via a driver circuit have been proposed in a system that performs serial communication in a wired manner. For example, in the case of local communication performed one-on-one without conforming to a specific protocol, a driver circuit as shown in FIG. 9 may be used. That is, the transmission signal is current-amplified by the amplifier 1, and the communication bus 3 pulled up to the power source by the output stage NPN transistor 2 is driven. Then, by externally attaching a capacitor 4 between the communication bus 3 and the ground, the communication signal waveform is blunted.
Further, Patent Document 1 is configured to generate a trapezoidal wave or a waveform in which rising and falling of the trapezoidal wave are blunted in the IC in standard specification communication constituting an in-vehicle communication network such as LIN. There is something to be done.
Japanese Patent Laying-Open No. 2004-289597 (see FIG. 1)

しかしながら、図９に示す構成では、コンデンサ４の容量が０．０１μＦ程度と比較的大きく、素子をＩＣ内部に取り込むことができないため、コンデンサ４は外付けするしかない。また、特許文献１に開示されているものは、回路構成が極めて複雑となっている。
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成で、ノイズレベルを低減できる通信信号波形をＩＣ内部で生成することが可能となる通信ドライバ回路を提供することにある。 However, in the configuration shown in FIG. 9, since the capacitance of the capacitor 4 is relatively large, about 0.01 μF, and the element cannot be taken into the IC, the capacitor 4 can only be externally attached. Further, the circuit disclosed in Patent Document 1 has a very complicated circuit configuration.
The present invention has been made in view of the above circumstances, and an object thereof is to provide a communication driver circuit capable of generating a communication signal waveform capable of reducing a noise level in an IC with a simpler configuration. It is in.

請求項１記載の通信ドライバ回路によれば、出力段がオープンコレクタタイプで構成され、入力される送信信号に基づき反転増幅動作を行なう反転増幅回路の入出力端子間に、帰還コンデンサを接続する。斯様に構成すれば、反転増幅回路が入力される送信信号を反転増幅してプルアップされている通信線に通信信号を出力する際に、前記コンデンサが信号のレベル変化に対して負帰還をかけるように作用する。従って、その作用により通信信号のレベル変化が緩慢になる。また、通信線側、即ち反転増幅回路の出力端子側から見たコンデンサの容量は、ミラー効果によって反転増幅回路の電流増幅率倍に相当するので、上記容量を小さくしても、通信信号のレベル変化を緩和する効果を十分に奏することができる。 According to the communication driver circuit of the first aspect, the output stage is configured as an open collector type, and the feedback capacitor is connected between the input and output terminals of the inverting amplifier circuit that performs the inverting amplification operation based on the input transmission signal. With this configuration, when the inverting amplifier circuit inverts and amplifies the input transmission signal and outputs the communication signal to the pulled-up communication line, the capacitor performs negative feedback with respect to the signal level change. Acts like a call. Therefore, the change in the level of the communication signal becomes slow due to the action. Further, the capacitance of the capacitor viewed from the communication line side, that is, the output terminal side of the inverting amplifier circuit is equivalent to the current amplification factor times of the inverting amplifier circuit due to the mirror effect, so even if the capacitance is reduced, the level of the communication signal The effect of relaxing the change can be sufficiently achieved.

請求項２記載の通信ドライバ回路によれば、反転増幅回路の入力端子側に配置される充放電回路は、送信信号がロウからハイに変化すると帰還コンデンサを充電し、送信信号がハイからロウに変化すると帰還コンデンサを放電させる。従って、通信線上における信号レベル変化の傾きを、充電，放電電流値とコンデンサの容量との商によって規定することができる。 According to the communication driver circuit of claim 2, the charge / discharge circuit arranged on the input terminal side of the inverting amplifier circuit charges the feedback capacitor when the transmission signal changes from low to high, and the transmission signal changes from high to low. When changed, the feedback capacitor is discharged. Therefore, the slope of the signal level change on the communication line can be defined by the quotient of the charge / discharge current value and the capacitance of the capacitor.

請求項３記載の通信ドライバ回路によれば、充放電回路を構成する第１定電流回路は、反転増幅回路の入力端子に、帰還コンデンサの充放電電流に相当する第１定電流をグランド側に流し、第１定電流回路と直列に接続される第２定電流回路は、第１定電流の２倍に相当する第２定電流を、送信信号のレベルがロウである場合に供給する。 According to the communication driver circuit of the third aspect, the first constant current circuit constituting the charge / discharge circuit has a first constant current corresponding to the charge / discharge current of the feedback capacitor to the ground side at the input terminal of the inverting amplifier circuit. The second constant current circuit connected in series with the first constant current circuit supplies a second constant current corresponding to twice the first constant current when the level of the transmission signal is low.

即ち、送信信号がロウレベルを示す場合は、第２定電流回路が第２定電流を供給すると共に第１定電流回路が第１定電流を流すため、帰還コンデンサは両者の差分である第１定電流相当の電流によって充電される。一方、送信信号がハイレベルを示す場合は、第２定電流回路による電流供給が停止している期間に第１定電流回路が第１定電流を流すことになるので、帰還コンデンサは第１定電流相当の電流によって放電される。従って、送信信号のレベルが変化する際に、帰還コンデンサを第１定電流相当の電流で充放電させることができる。 That is, when the transmission signal indicates a low level, the second constant current circuit supplies the second constant current and the first constant current circuit passes the first constant current. Therefore, the feedback capacitor is the first constant that is the difference between the two. It is charged with a current corresponding to the current. On the other hand, when the transmission signal indicates a high level, the first constant current circuit passes the first constant current during the period in which the current supply by the second constant current circuit is stopped. It is discharged by a current corresponding to the current. Therefore, when the level of the transmission signal changes, the feedback capacitor can be charged / discharged with a current corresponding to the first constant current.

請求項４記載の通信ドライバ回路によれば、反転増幅回路を、ベースが入力端子となるＰＮＰトランジスタと、そのエミッタに初段のベースが接続され、最終段のコレクタが出力端子となるようにダーリントン接続される複数のＮＰＮトランジスタとを備えて構成する。従って、反転増幅回路の電流増幅率をより高めることで、ミラー効果による帰還コンデンサの見かけ上の容量をより大きくすることができる。 According to the communication driver circuit of claim 4, the inverting amplifier circuit is connected to the PNP transistor whose base is the input terminal and the Darlington connection so that the first stage base is connected to the emitter and the last stage collector is the output terminal. And a plurality of NPN transistors. Therefore, by increasing the current amplification factor of the inverting amplifier circuit, the apparent capacitance of the feedback capacitor due to the mirror effect can be increased.

請求項５記載の通信ドライバ回路によれば、反転増幅回路の入力端子とグランドとの間に、入力信号のハイレベルを制限するレベル制限回路を接続するので、入力段を構成するトランジスタが飽和領域で動作しないように調整して、反転増幅回路の動作速度を向上させることができる。 According to the communication driver circuit of claim 5, since the level limiting circuit for limiting the high level of the input signal is connected between the input terminal of the inverting amplifier circuit and the ground, the transistors constituting the input stage are in the saturation region. Thus, the operation speed of the inverting amplifier circuit can be improved.

請求項６記載の通信ドライバ回路によれば、電源と、反転増幅回路の出力端子となるトランジスタのコレクタとの間に、コレクタ電位のハイレベルを制限するレベル制限回路を接続するので、出力段を構成するトランジスタについても飽和領域で動作しないように調整して、反転増幅回路の動作速度を向上させることができる。 According to the communication driver circuit of the sixth aspect, since the level limiting circuit for limiting the high level of the collector potential is connected between the power source and the collector of the transistor serving as the output terminal of the inverting amplifier circuit, The operation speed of the inverting amplifier circuit can be improved by adjusting the constituent transistors so as not to operate in the saturation region.

請求項７記載の通信ドライバ回路によれば、電源遮断回路は、比較回路によりグランド電位が電源電圧を超えて上昇したことが検出されると電源の供給を遮断する。例えば、グランド線がオープン状態となった場合を想定すると、通信ドライバ回路に流れる電流が反転増幅回路を構成するトランジスタを介して通信線側に流れ込み、通信を妨害するおそれがある。従って、グランド線がオープン状態となったことをグランド電位の上昇により検知し、通信ドライバ回路に対する電源供給を遮断すれば、電流の回り込みを防止して通信妨害の発生を回避できる。 According to the communication driver circuit of the seventh aspect, the power cutoff circuit cuts off the power supply when the comparison circuit detects that the ground potential has risen beyond the power supply voltage. For example, assuming that the ground line is in an open state, a current flowing through the communication driver circuit may flow into the communication line side through a transistor constituting the inverting amplifier circuit, and may interfere with communication. Therefore, if it is detected that the ground line is in an open state by increasing the ground potential and the power supply to the communication driver circuit is cut off, current wraparound can be prevented and occurrence of communication interference can be avoided.

請求項８記載の通信ドライバ回路によれば、電源遮断回路は、リセット信号出力回路がパワーオンリセット信号を出力すると、電源の供給を遮断する。即ち、パワーオンリセット信号は、一般に、リセット信号出力回路が電源電圧の低下を検知した場合に出力される。従って、電源電圧が低下しない場合でも、グランド電位が上昇することで電源−グランド間の電位差が相対的に小さくなれば、リセット信号出力回路はパワーオンリセット信号を出力するので、その際に電源供給を遮断すれば、請求項７と同様に電流の回り込みを防止して通信妨害の発生を回避できる。 According to the communication driver circuit of the eighth aspect, the power cutoff circuit cuts off the supply of power when the reset signal output circuit outputs a power-on reset signal. That is, the power-on reset signal is generally output when the reset signal output circuit detects a drop in the power supply voltage. Therefore, even if the power supply voltage does not decrease, the reset signal output circuit outputs a power-on reset signal if the potential difference between the power supply and the ground becomes relatively small due to the rise of the ground potential. If this is cut off, the current wraparound can be prevented and the occurrence of communication interference can be avoided as in the seventh aspect.

請求項９記載の通信ドライバ回路によれば、各回路素子を同一の半導体基板上に形成する場合に、半導体基板はＳＯＩ基板で構成し、各回路素子の形成領域を絶縁膜材料を用いてトレンチ分離する。即ち、請求項７，８記載の発明のように、通信妨害を回避するためグランド電位が上昇したことを検知する必要がある場合には、ＰＮ接合分離のようにベースとなる支持基板をグランド電位に設定するものでは、正常な回路動作が行なわれなくなってしまう。従って、ＳＯＩ基板上でトレンチ分離した形成領域に各回路素子を形成すれば、ＰＮ接合分離を用いた場合のような問題が生じることなく、グランドがオープン状態となった場合に所期の回路動作を行なわせることができる。 According to the communication driver circuit of claim 9, when each circuit element is formed on the same semiconductor substrate, the semiconductor substrate is formed of an SOI substrate, and the formation region of each circuit element is trenched using the insulating film material. To separate. That is, when it is necessary to detect that the ground potential has risen to avoid communication interference as in the inventions of claims 7 and 8, the base support substrate is connected to the ground potential as in the case of PN junction separation. If it is set to, normal circuit operation will not be performed. Therefore, if each circuit element is formed in a trench-separated formation region on the SOI substrate, the expected circuit operation can be achieved when the ground is opened without causing a problem as in the case of using PN junction isolation. Can be performed.

（第１実施例）
以下本発明を、車両に搭載される電子機器間で行われるシリアル通信に適用した場合の第１実施例について図１及び図２を参照して説明する。図１は、通信ドライバ回路を中心とする構成を示すものである。通信ドライバ部１１の電源線１２には、車両のバッテリ電源ＶＢより電源回路１３を介して５Ｖの電源が供給されている。また、５Ｖ電源は、その他の周辺回路１４にも供給されている。 (First embodiment)
A first embodiment in the case where the present invention is applied to serial communication performed between electronic devices mounted on a vehicle will be described below with reference to FIGS. FIG. 1 shows a configuration centering on a communication driver circuit. The power supply line 12 of the communication driver unit 11 is supplied with 5V power from the vehicle battery power supply VB via the power supply circuit 13. The 5V power is also supplied to other peripheral circuits 14.

通信ドライバ部１１において、電源線１２とグランド線１５との間には、定電流源ＣＳ２（電流値２Ｉ）とＮＰＮトランジスタＱ２との直列回路，定電流源ＣＳ３（電流値Ｉ）とＮＰＮトランジスタＱ４との直列回路が接続されている。トランジスタＱ２のベースは自身のコレクタに接続されていると共に、ミラー対を構成するＮＰＮトランジスタＱ３のベースに接続されている。トランジスタＱ４についても同様に、ベースは自身のコレクタに接続されていると共に、ミラー対を構成するＮＰＮトランジスタＱ５のベースに接続されている。 In the communication driver unit 11, between the power line 12 and the ground line 15, a series circuit of a constant current source CS2 (current value 2I) and an NPN transistor Q2, a constant current source CS3 (current value I) and an NPN transistor Q4 are provided. And a series circuit is connected. The base of the transistor Q2 is connected to its own collector and is connected to the base of an NPN transistor Q3 constituting a mirror pair. Similarly, the base of the transistor Q4 is connected to the collector of the transistor Q4 and to the base of the NPN transistor Q5 constituting the mirror pair.

ダイオードＤ３のアノードは電源線１２に接続されており、カソードは、ミラー対を構成するＰＮＰトランジスタＱ６，Ｑ７のエミッタに接続されている。トランジスタＱ６，Ｑ７のベースは、トランジスタＱ６のコレクタに接続されている。また、これらのトランジスタＱ６，Ｑ７のエミッタ，コレクタには、ＰチャネルＭＯＳトランジスタ１６のソース，ドレインが夫々接続されている。そして、ＭＯＳトランジスタ１６のゲートには、送信信号ＴＸが入力されるようになっている。トランジスタＱ６，Ｑ７のコレクタには、トランジスタＱ３，Ｑ５のコレクタが夫々接続されている。 The anode of the diode D3 is connected to the power supply line 12, and the cathode is connected to the emitters of the PNP transistors Q6 and Q7 constituting the mirror pair. The bases of the transistors Q6 and Q7 are connected to the collector of the transistor Q6. The source and drain of a P-channel MOS transistor 16 are connected to the emitter and collector of these transistors Q6 and Q7, respectively. A transmission signal TX is input to the gate of the MOS transistor 16. The collectors of the transistors Q3 and Q5 are connected to the collectors of the transistors Q6 and Q7, respectively.

トランジスタＱ５のコレクタは、ダイオードＤ４及びＤ５の直列回路（レベル制限回路）を介してグランド線１５に接続されていると共に、ＮＰＮトランジスタＱ８のベースに接続されている。トランジスタＱ８のコレクタはグランド線１５に接続され、エミッタはＮＰＮトランジスタＱ９のベース及び定電流源ＣＳ５を介して電源線１２に接続されている。トランジスタＱ９のコレクタも、定電流源ＣＳ６を介して電源線１２に接続されていると共に、ダイオードＤ８及びＤ９の直列回路を介してグランド線１５に接続されている。 The collector of the transistor Q5 is connected to the ground line 15 via a series circuit (level limiting circuit) of the diodes D4 and D5, and is connected to the base of the NPN transistor Q8. The collector of the transistor Q8 is connected to the ground line 15, and the emitter is connected to the power supply line 12 via the base of the NPN transistor Q9 and the constant current source CS5. The collector of the transistor Q9 is also connected to the power supply line 12 via the constant current source CS6, and is also connected to the ground line 15 via a series circuit of diodes D8 and D9.

トランジスタＱ９のエミッタは、ＮＰＮトランジスタＱ１０のベースに接続されていると共に（ダーリントン接続）、ＮＰＮトランジスタＱ１２のコレクタに接続されている。トランジスタＱ１２のエミッタはグランド線１５に接続され、ベースはミラー対を構成するＮＰＮトランジスタＱ１１のベースに接続されている。また、これらのベースはトランジスタＱ１１のコレクタに接続されており、トランジスタＱ１１のコレクタは、定電流源ＣＳ４を介して電源線１２に接続されていると共に、ダイオードＤ７を介してトランジスタＱ１０のコレクタに接続されている。トランジスタＱ１０のエミッタはグランド線１５に接続され、コレクタは通信バス１７に接続されている。通信バス１７は、抵抗１８を介して電源ＶＢにプルアップされている。 The emitter of the transistor Q9 is connected to the base of the NPN transistor Q10 (Darlington connection) and to the collector of the NPN transistor Q12. The emitter of the transistor Q12 is connected to the ground line 15, and the base is connected to the base of the NPN transistor Q11 constituting the mirror pair. These bases are connected to the collector of the transistor Q11, and the collector of the transistor Q11 is connected to the power supply line 12 via the constant current source CS4 and to the collector of the transistor Q10 via the diode D7. Has been. The emitter of the transistor Q10 is connected to the ground line 15, and the collector is connected to the communication bus 17. The communication bus 17 is pulled up to the power source VB via the resistor 18.

トランジスタＱ９のベースとトランジスタＱ１０のコレクタとの間には、ダイオードＤ６及び抵抗Ｒ２の直列回路（レベル制限回路）が接続されている。また、トランジスタＱ５のコレクタは、コンデンサＣ１（帰還コンデンサ）及び抵抗Ｒ１の直列回路を介して通信バス１７に接続されている。コンデンサＣ１の両端には、カソードが共通に接続されたツェナーダイオードＤ１１，Ｄ１２のアノードが夫々接続されている。これらのツェナーダイオードＤ１１及びＤ１２，並びに抵抗Ｒ１は、外来ノイズや静電気より内部回路を保護するため配置されている。ここで、トランジスタＱ８，Ｑ９，Ｑ１０は反転増幅回路１９を構成している。 A series circuit (level limiting circuit) of a diode D6 and a resistor R2 is connected between the base of the transistor Q9 and the collector of the transistor Q10. The collector of the transistor Q5 is connected to the communication bus 17 via a series circuit of a capacitor C1 (feedback capacitor) and a resistor R1. The anodes of Zener diodes D11 and D12 having cathodes connected in common are respectively connected to both ends of the capacitor C1. These Zener diodes D11 and D12 and the resistor R1 are arranged to protect the internal circuit from external noise and static electricity. Here, the transistors Q8, Q9, and Q10 constitute an inverting amplifier circuit 19.

コンパレータ（比較回路）２０の反転入力端子は、定電流源ＣＳ８を介して電源線１２に接続されていると共に、ツェナーダイオードＤ１５のカソードに接続されている。ツェナーダイオードＤ１５のアノードはダイオードＤ１４のアノードに接続され、ダイオードＤ１４のカソードはトランジスタＱ１０のコレクタに接続されている。また、コンパレータ２０の非反転入力端子は、定電流源ＣＳ７を介して電源線１２に接続されていると共に、ダイオードＤ１３を介してグランド線１５に接続されている。そして、コンパレータ２０の出力端子は、ＯＲゲート２１を介してＲＳフリップフロップ２２のリセット端子に接続されている。このコンパレータ２０は、後述するようにグランド線１５がオープン状態となることでグランド電位が上昇したことを検出するために配置されている。 The inverting input terminal of the comparator (comparison circuit) 20 is connected to the power supply line 12 via the constant current source CS8 and is also connected to the cathode of the Zener diode D15. The anode of the Zener diode D15 is connected to the anode of the diode D14, and the cathode of the diode D14 is connected to the collector of the transistor Q10. The non-inverting input terminal of the comparator 20 is connected to the power supply line 12 via the constant current source CS7 and is connected to the ground line 15 via the diode D13. The output terminal of the comparator 20 is connected to the reset terminal of the RS flip-flop 22 via the OR gate 21. As will be described later, the comparator 20 is arranged to detect that the ground potential has increased due to the ground line 15 being in an open state.

ＯＲゲート２１の他方の端子と、ＲＳフリップフロップ２２のセット端子には、外部よりSLEEP1信号，WAKEUP信号が夫々与えられている。そして、ＲＳフリップフロップ２２のＱ出力端子は、電源回路１３の制御入力端子に接続されている。ＲＳフリップフロップ２２に対しては、電源ＶＢがＮＰＮトランジスタＱ１を介して供給される。トランジスタＱ１のベースは、定電流源ＣＳ１を介して電源ＶＢに接続されていると共に、ダイオードＤ１及びツェナーダイオード２を介してグランド線１５に接続されている。これにより、ＲＳフリップフロップ２２にトランジスタＱ１を介して供給される電源は、５Ｖのスタンバイ電源となっている。 The other terminal of the OR gate 21 and the set terminal of the RS flip-flop 22 are given SLEEP1 signal and WAKEUP signal from the outside, respectively. The Q output terminal of the RS flip-flop 22 is connected to the control input terminal of the power supply circuit 13. A power supply VB is supplied to the RS flip-flop 22 via the NPN transistor Q1. The base of the transistor Q1 is connected to the power supply VB through the constant current source CS1, and is connected to the ground line 15 through the diode D1 and the Zener diode 2. As a result, the power supplied to the RS flip-flop 22 via the transistor Q1 is a 5V standby power.

以上において、定電流源ＣＳ２，トランジスタＱ２及びＱ３が第１カレントミラー回路（第２定電流回路）２３を、定電流源ＣＳ３，Ｑ４及びＱ５が第２カレントミラー回路（第１定電流回路）２４を、Ｑ６及びＱ７が第３カレントミラー回路（第２定電流回路）２５を、定電流源ＣＳ４，Ｑ１１及びＱ１２が第４カレントミラー回路２６を夫々構成している。そして、通信ドライバ部１１とその他の回路とを加えたものが、通信ドライバ回路２７を構成している。また、第１〜第３カレントミラー回路２３〜２５は充放電回路２８を構成し、電源回路１３，コンパレータ２０，ＯＲゲート２１及びフリップフロップ２２は、電源遮断回路２９を構成している。 In the above, the constant current source CS2, the transistors Q2 and Q3 are the first current mirror circuit (second constant current circuit) 23, and the constant current sources CS3, Q4 and Q5 are the second current mirror circuit (first constant current circuit) 24. Q6 and Q7 constitute a third current mirror circuit (second constant current circuit) 25, and constant current sources CS4, Q11 and Q12 constitute a fourth current mirror circuit 26, respectively. A communication driver circuit 27 is formed by adding the communication driver unit 11 and other circuits. The first to third current mirror circuits 23 to 25 constitute a charge / discharge circuit 28, and the power supply circuit 13, the comparator 20, the OR gate 21 and the flip-flop 22 constitute a power supply cutoff circuit 29.

次に、本実施例の作用について図２も参照して説明する。図２は、送信信号ＴＸのレベルが変化する場合における、通信ドライバ部１１の回路動作を示すタイミングチャートである。尚、WAKEUP信号によりＲＳフリップフロップ２２はセットされており、電源回路１３によって５Ｖ電源が供給されているとする。 Next, the operation of the present embodiment will be described with reference to FIG. FIG. 2 is a timing chart showing the circuit operation of the communication driver unit 11 when the level of the transmission signal TX changes. It is assumed that the RS flip-flop 22 is set by the WAKEUP signal and 5 V power is supplied by the power supply circuit 13.

送信信号ＴＸのレベルがロウであれば、ＭＯＳトランジスタ１６はＯＮするので、第３カレントミラー回路２５はＯＦＦする。この時、第２カレントミラー回路２４のトランジスタＱ５は定電流Ｉ（第１定電流）を流すのでトランジスタＱ８がＯＮとなり、トランジスタＱ５のコレクタ電位は、コレクタ−エミッタ間の飽和電圧ＶCE(sat)となる（図２（ｂ）参照）。トランジスタＱ８がＯＮの場合、トランジスタＱ９，Ｑ１０は何れもＯＦＦとなるので、通信バス１７（端子ＣＯＭ）はハイレベルとなる（図２（ｄ）参照）。またこの時、定電流源ＣＳ６よりトランジスタＱ９に供給される電流は、ダイオードＤ８及びＤ９を介してグランドに流れる。 If the level of the transmission signal TX is low, the MOS transistor 16 is turned on, and the third current mirror circuit 25 is turned off. At this time, since the transistor Q5 of the second current mirror circuit 24 passes a constant current I (first constant current), the transistor Q8 is turned on, and the collector potential of the transistor Q5 is equal to the collector-emitter saturation voltage VCE (sat). (See FIG. 2B). When the transistor Q8 is ON, the transistors Q9 and Q10 are both OFF, so that the communication bus 17 (terminal COM) is at a high level (see FIG. 2D). At this time, the current supplied from the constant current source CS6 to the transistor Q9 flows to the ground via the diodes D8 and D9.

この状態から、送信信号ＴＸのレベルがハイに変化すると、ＭＯＳトランジスタ１６はＯＦＦして第３カレントミラー回路２５はＯＮする。すると、トランジスタＱ７のコレクタには第１カレントミラー回路２３による定電流２Ｉ（第２定電流）が流れるが、直列接続されている第３カレントミラー回路２４のトランジスタＱ５はその１／２の定電流Ｉしか流さない。従って、残りの電流分ＩはコンデンサＣ１を充電する（図２（ｃ）参照）。そして、コンデンサＣ１の充電が完了した後、トランジスタＱ５のコレクタ電位は、直列ダイオードＤ４及びＤ５による順方向電圧２ＶＦに上昇する。この過程でトランジスタＱ８はＯＦＦされる。 From this state, when the level of the transmission signal TX changes to high, the MOS transistor 16 is turned off and the third current mirror circuit 25 is turned on. Then, the constant current 2I (second constant current) from the first current mirror circuit 23 flows through the collector of the transistor Q7, but the transistor Q5 of the third current mirror circuit 24 connected in series has a constant current ½ of that. Only I. Therefore, the remaining current I charges the capacitor C1 (see FIG. 2C). Then, after the charging of the capacitor C1 is completed, the collector potential of the transistor Q5 rises to the forward voltage 2VF by the series diodes D4 and D5. In this process, the transistor Q8 is turned off.

トランジスタＱ８がＯＦＦすれば、トランジスタＱ９，Ｑ１０がＯＮするので、通信バス１７はロウレベルとなる（図２（ｄ）参照）。この場合のトランジスタＱ１０のコレクタ電位は、トランジスタＱ９のベース電位が２ＶＦであり、そこからダイオードＤ６の順方向電圧分低下するので、抵抗Ｒ２による電圧降下を無視すれば略ＶＦとなる。即ち、通信バス１８のロウレベルは略ＶＦとなる。そして、これによりトランジスタＱ１０のコレクタ電位が制限され、トランジスタＱ１０は飽和領域に至らないように制御される。また、通信バス１７のレベルがハイからロウに遷移する際に、コンデンサＣ１が定電流Ｉで充電されるので、立下りの傾きはｄＶ／ｄｔ＝Ｉ／Ｃ１となって直線となり、信号波形は台形波状となる。 When the transistor Q8 is turned off, the transistors Q9 and Q10 are turned on, so that the communication bus 17 is at a low level (see FIG. 2D). In this case, the collector potential of the transistor Q10 is approximately VF if the base potential of the transistor Q9 is 2VF, and the voltage decreases by the forward voltage of the diode D6, and the voltage drop due to the resistor R2 is ignored. That is, the low level of the communication bus 18 is approximately VF. As a result, the collector potential of the transistor Q10 is limited, and the transistor Q10 is controlled so as not to reach the saturation region. Further, when the level of the communication bus 17 transitions from high to low, the capacitor C1 is charged with the constant current I. Therefore, the falling slope becomes dV / dt = I / C1 and becomes a straight line, and the signal waveform is It has a trapezoidal wave shape.

次回に送信信号ＴＸのレベルがロウに変化する場合には、上記と逆の動作となる。即ち、トランジスタＱ７がＯＦＦしてトランジスタＱ５が定電流Ｉを引くため、コンデンサＣ１が放電され、通信バス１７のレベルがロウからハイに遷移する際の立上りの傾きもｄＶ／ｄｔ＝Ｉ／Ｃ１により直線となる。
即ち、コンデンサＣ１は、トランジスタＱ８〜Ｑ１０によって構成される反転増幅回路１９の入出力端子間に接続されているので、反転増幅回路１９の出力レベルが変化する際には負帰還をかけるように作用する。また、コンデンサＣ１は、通信バス１７側から見た容量がミラー効果により反転増幅回路１９の電流増幅率倍となる。従って、コンデンサＣ１の容量が１０ｐＦ程度であっても、上記のように通信バス１７における通信信号波形の傾きを制御するのに十分となる。 When the level of the transmission signal TX changes to low next time, the operation is the reverse of the above. That is, since the transistor Q7 is turned off and the transistor Q5 draws the constant current I, the capacitor C1 is discharged, and the rising slope when the level of the communication bus 17 changes from low to high is also dV / dt = I / C1. It becomes a straight line.
That is, since the capacitor C1 is connected between the input and output terminals of the inverting amplifier circuit 19 constituted by the transistors Q8 to Q10, it acts to apply negative feedback when the output level of the inverting amplifier circuit 19 changes. To do. Further, the capacitance of the capacitor C1 viewed from the communication bus 17 side is multiplied by the current amplification factor of the inverting amplifier circuit 19 due to the mirror effect. Therefore, even if the capacitance of the capacitor C1 is about 10 pF, it is sufficient to control the inclination of the communication signal waveform in the communication bus 17 as described above.

次に、グランド線１５がオープン状態となった場合の作用について説明する。即ち、車両に搭載される電子回路は、振動の影響を受け易い。そして、通信バス１７が複数の通信先に接続されることで通信ネットワークが構成されている場合には、何れかの箇所でグランド線がオープンになると、通信バス１７を介して接続されている全ての回路が通信できなくなる。従って、斯様なアプリケーションでは、グランド線１５がオープン状態となった場合の対処は重要となる。 Next, an operation when the ground line 15 is in an open state will be described. That is, an electronic circuit mounted on a vehicle is easily affected by vibration. When a communication network is configured by connecting the communication bus 17 to a plurality of communication destinations, when the ground line is opened at any location, all the connections connected via the communication bus 17 are performed. Circuit cannot communicate. Therefore, in such an application, it is important to deal with the case where the ground line 15 is in an open state.

そして、上述したように、トランジスタＱ１０が飽和することを防止するため、ダイオードＤ６及び抵抗Ｒ２の直列回路を設けていることから、通信バス１７のロウレベルは略ＶＦとなっている。従って、上記ロウレベルの最大値が例えばＶＦ相当の１Ｖに規定されていると、グランド線１５がオープンした場合の電流の逆流を防止するため、通信バス１７にダイオードを挿入することはできない。従って、通信ドライバ回路２７では、以下のような対策を行っている。 As described above, since the series circuit of the diode D6 and the resistor R2 is provided in order to prevent the transistor Q10 from being saturated, the low level of the communication bus 17 is substantially VF. Accordingly, if the maximum value of the low level is defined as 1 V corresponding to VF, for example, a diode cannot be inserted into the communication bus 17 in order to prevent a reverse current flow when the ground line 15 is opened. Therefore, the communication driver circuit 27 takes the following measures.

通常の動作状態であれば、コンパレータ２０においては（−）＞（＋）であるから、その出力端子のレベル（SLEEP2信号）はロウとなっている。そして、グランド線１５がオープン状態になった場合に、通信バス１７のレベルがロウであれば、通信ドライバ回路２７に流れる電流の全てがトランジスタＱ１０のエミッタに流れ込み、そのベース−エミッタ間が例えば（８Ｖ＋ＶＦ＝９Ｖ）程度でブレークすると、トランジスタＱ１０を介して通信バス１７側に流れる。 In the normal operation state, since (−)> (+) in the comparator 20, the level of the output terminal (SLEEP2 signal) is low. If the level of the communication bus 17 is low when the ground line 15 is in the open state, all of the current flowing through the communication driver circuit 27 flows into the emitter of the transistor Q10. When a break occurs at about 8V + VF = 9V), the current flows to the communication bus 17 side through the transistor Q10.

この時、グランド線１５の電位が９Ｖとなるため、ダイオードＤ１３がＯＦＦしてコンパレータ２０の（＋）端子の電位は５Ｖ付近となり、（−）端子の電位はＶＦ（Ｄ１４）＋ＶＺ（Ｄ１５）となる。これにより（−）＜（＋）となるからコンパレータ２０の出力レベルはハイレベルに変化し、SLEEP2信号がアクティブとなる。従って、ＲＳフリップフロップ２２はリセットされて電源回路１３は５Ｖ電源の供給を停止し、通信ドライバ回路２７はスタンバイモードとなる。この状態では、グランド線１５から通信バス１７に回りこむ電流は数１０μＡ程度となるので、通信を妨害してしまうことは回避される。 At this time, since the potential of the ground line 15 is 9V, the diode D13 is turned OFF, the potential of the (+) terminal of the comparator 20 is around 5V, and the potential of the (−) terminal is VF (D14) + VZ (D15). Become. As a result, (−) <(+) is satisfied, so that the output level of the comparator 20 changes to a high level, and the SLEEP2 signal becomes active. Accordingly, the RS flip-flop 22 is reset, the power supply circuit 13 stops supplying 5V power, and the communication driver circuit 27 enters the standby mode. In this state, since the current flowing from the ground line 15 to the communication bus 17 is about several tens of μA, it is avoided that the communication is disturbed.

また、第４カレントミラー回路２６は、トランジスタＱ９のエミッタ抵抗の替わりとして配置されている。即ち、上記のようにグランド線１５がオープン状態となった場合、トランジスタＱ９のエミッタに抵抗素子が接続されていると、その抵抗素子を介してトランジスタＱ１０のベースに電流が回り込み、トランジスタＱ１０が逆方向でＯＮしてしまう。斯様な現象を回避するため、第４カレントミラー回路２６を設けている。 The fourth current mirror circuit 26 is arranged in place of the emitter resistance of the transistor Q9. That is, when the ground line 15 is in an open state as described above, if a resistance element is connected to the emitter of the transistor Q9, current flows to the base of the transistor Q10 via the resistance element, and the transistor Q10 is reversed. It turns on in the direction. In order to avoid such a phenomenon, a fourth current mirror circuit 26 is provided.

以上のように本実施例によれば、通信ドライバ回路２７において、出力段がオープンコレクタタイプで構成され、入力される送信信号に基づき反転増幅動作を行なう反転増幅回路１９の入出力端子間にコンデンサＣ１を接続したので、反転増幅回路１９が反転増幅動作を行なう場合に、コンデンサＣ１が信号のレベル変化に対して負帰還をかけるように作用し、通信信号のレベル変化を緩和することができる。また、通信線１７側から見たコンデンサＣ１の容量は、ミラー効果によって反転増幅回路１９の電流増幅率倍に相当するので、上記容量を小さくしても、通信信号のレベル変化を緩和する効果を十分に奏することができる。 As described above, according to this embodiment, in the communication driver circuit 27, the output stage is configured as an open collector type, and a capacitor is connected between the input and output terminals of the inverting amplifier circuit 19 that performs the inverting amplification operation based on the input transmission signal. Since C1 is connected, when the inverting amplification circuit 19 performs the inverting amplification operation, the capacitor C1 acts so as to apply negative feedback to the signal level change, and the level change of the communication signal can be mitigated. Further, since the capacitance of the capacitor C1 viewed from the communication line 17 side corresponds to the current amplification factor times of the inverting amplifier circuit 19 due to the mirror effect, the effect of reducing the level change of the communication signal can be achieved even if the capacitance is reduced. You can play well.

そして、充放電回路２８は、送信信号がロウからハイに変化するとコンデンサＣ１を充電し、送信信号がハイからロウに変化するとコンデンサＣ１を放電させる。具体的には、第２カレントミラー回路２４は、コンデンサＣ１の充放電電流に相当する定電流Ｉをグランド側に流し、第１及び第３カレントミラー回路２３及び２５は、定電流２Ｉを送信信号のレベルがロウである場合に供給するようにした。従って、通信線１７上における信号レベル変化の傾きを、充電，放電電流ＩとコンデンサＣ１の容量との商により規定することができる。 The charge / discharge circuit 28 charges the capacitor C1 when the transmission signal changes from low to high, and discharges the capacitor C1 when the transmission signal changes from high to low. Specifically, the second current mirror circuit 24 causes a constant current I corresponding to the charge / discharge current of the capacitor C1 to flow to the ground side, and the first and third current mirror circuits 23 and 25 transmit the constant current 2I as a transmission signal. Supplied when the level is low. Therefore, the slope of the signal level change on the communication line 17 can be defined by the quotient of the charging / discharging current I and the capacity of the capacitor C1.

また、反転増幅回路１９を、ベースが入力端子となるＰＮＰトランジスタＱ８と、そのエミッタに初段のベースが接続され、最終段のコレクタが出力端子となるようにダーリントン接続されるＮＰＮトランジスタＱ９，Ｑ１０とを備えて構成したので、反転増幅回路１９の電流増幅率をより高めることで、ミラー効果によるコンデンサＣ１の見かけ上の容量をより大きくすることができる。 Further, the inverting amplifier circuit 19 includes a PNP transistor Q8 whose base is an input terminal, and NPN transistors Q9 and Q10 which are Darlington-connected so that the base of the first stage is connected to the emitter and the collector of the final stage is the output terminal. Since the current amplification factor of the inverting amplifier circuit 19 is further increased, the apparent capacitance of the capacitor C1 due to the Miller effect can be further increased.

更に、反転増幅回路１９の入力端子とグランドとの間に、入力信号のハイレベルを制限するダイオードＤ４，Ｄ５を接続したので、トランジスタＱ８が飽和しないように調整して、反転増幅回路１９の動作速度を向上させることができる。また、電源とトランジスタＱ１０のコレクタとの間に、コレクタ電位のハイレベルを制限するダイオードＤ６及び抵抗Ｒ２を接続したので，トランジスタＱ１０についても飽和しないように調整して、反転増幅回路１９の動作速度を向上させることができる。
加えて、電源遮断回路２９は、コンパレータ２０によりグランド電位が電源電圧を超えて上昇したことを検出すると電源の供給を遮断するので、グランド線１５がオープン状態となった場合に、通信ドライバ回路２７に流れる電流が反転増幅回路１９を構成するトランジスタを介して通信線側に流れ込み、通信妨害が生じることを回避できる。 Further, since the diodes D4 and D5 for limiting the high level of the input signal are connected between the input terminal of the inverting amplifier circuit 19 and the ground, the transistor Q8 is adjusted so as not to be saturated, and the operation of the inverting amplifier circuit 19 is performed. Speed can be improved. In addition, since the diode D6 and the resistor R2 for limiting the high level of the collector potential are connected between the power supply and the collector of the transistor Q10, the transistor Q10 is also adjusted so as not to be saturated, and the operating speed of the inverting amplifier circuit 19 Can be improved.
In addition, since the power cutoff circuit 29 cuts off the supply of power when the comparator 20 detects that the ground potential has risen beyond the power supply voltage, the communication driver circuit 27 is turned off when the ground line 15 is in an open state. Current flowing into the communication line side through the transistors constituting the inverting amplifier circuit 19 to prevent communication interference.

（第２実施例）
図３は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例の通信ドライバ回路３１は、第１実施例の通信ドライバ回路２７よりグランド線１５がオープンになったことを検出するための電源遮断回路２９が削除されている。
即ち、通信ドライバ部１１に替わる通信ドライバ部３２では、コンパレータ２０，ダイオードＤ１３〜１５，定電流源ＣＳ７，ＣＳ８が削除されている。そして、グランド線１５がオープン状態となった場合に、少なくとも通信線１７に悪影響を与えることを防止するため、通信バス１７に逆方向のダイオードＤ１６を挿入している。そのため、トランジスタＱ１０がＯＮした場合の通信バス１７のロウレベルは略２ＶＦとなっている。従って、約２Ｖのロウレベルが許容される通信仕様であれば適用が可能である。 (Second embodiment)
FIG. 3 shows a second embodiment of the present invention. The same parts as those of the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Only different parts will be described below. In the communication driver circuit 31 of the second embodiment, the power cut-off circuit 29 for detecting that the ground line 15 is opened is omitted from the communication driver circuit 27 of the first embodiment.
That is, in the communication driver unit 32 that replaces the communication driver unit 11, the comparator 20, the diodes D13 to D15, and the constant current sources CS7 and CS8 are deleted. In order to prevent at least the communication line 17 from being adversely affected when the ground line 15 is in an open state, a diode D16 in the reverse direction is inserted into the communication bus 17. Therefore, the low level of the communication bus 17 when the transistor Q10 is turned on is approximately 2 VF. Therefore, any communication specification that allows a low level of about 2 V is applicable.

（第３実施例）
図４及び図５は本発明の第３実施例を示すものであり、第２実施例と異なる部分について説明する。第３実施例の通信ドライバ回路３３は、第２実施例の通信ドライバ部３２より、ダイオードＤ６及び抵抗Ｒ２の直列回路を削除して通信ドライバ部３４を構成したものである。そのため、図５に示すように、トランジスタＱ１０が飽和領域に移行することで動作が遅れ、通信バス１７上の信号波形に歪が生じる場合があるが、その波形歪を許容できる場合に適用することができる。この場合、通信バス１７のロウレベルは第１実施例と同様に略ＶＦとなる。 (Third embodiment)
FIGS. 4 and 5 show a third embodiment of the present invention, and different parts from the second embodiment will be described. In the communication driver circuit 33 of the third embodiment, the communication driver section 34 is configured by deleting the series circuit of the diode D6 and the resistor R2 from the communication driver section 32 of the second embodiment. For this reason, as shown in FIG. 5, the transistor Q10 may be delayed in operation due to the transition to the saturation region, and the signal waveform on the communication bus 17 may be distorted. Can do. In this case, the low level of the communication bus 17 is substantially VF as in the first embodiment.

（第４実施例）
図６は本発明の第４実施例を示すものであり、第２実施例と異なる部分について説明する。第４実施例の通信ドライバ回路３５は、第２実施例の通信ドライバ回路３１よりダイオードＤ１７を削除したものであり、グランド線１５がオープン状態となった際の対策が、特に要求されない仕様の場合に対応する構成である。 (Fourth embodiment)
FIG. 6 shows a fourth embodiment of the present invention, and the differences from the second embodiment will be described. In the communication driver circuit 35 of the fourth embodiment, the diode D17 is deleted from the communication driver circuit 31 of the second embodiment, and the countermeasure when the ground line 15 is in an open state is not particularly required. It is the structure corresponding to.

（第５実施例）
図７は本発明の第５実施例を示すものであり、第１実施例と異なる部分について説明する。第５実施例の通信ドライバ回路３６は、第１実施例の通信ドライバ回路２７より、グランド線１５のオープン状態を検出するためのコンパレータ２０を削除し、それに替えてパワーオンリセット回路３７を備えている。そして、パワーオンリセット回路３７の作用により、グランド線１５がオープン状態になると第１実施例と同様に通信ドライバ回路３６をスタンバイモードに設定する。ここで、電源回路１３，ＯＲゲート２１及びフリップフロップ２２，パワーオンリセット回路３７は、電源遮断回路３８を構成している。 (5th Example)
FIG. 7 shows a fifth embodiment of the present invention, and different portions from the first embodiment will be described. The communication driver circuit 36 of the fifth embodiment deletes the comparator 20 for detecting the open state of the ground line 15 from the communication driver circuit 27 of the first embodiment, and includes a power-on reset circuit 37 instead. Yes. When the ground line 15 is opened by the action of the power-on reset circuit 37, the communication driver circuit 36 is set to the standby mode as in the first embodiment. Here, the power supply circuit 13, the OR gate 21, the flip-flop 22, and the power-on reset circuit 37 constitute a power supply cutoff circuit 38.

パワーオンリセット回路（リセット信号出力回路）３７は、トランジスタＱ１のエミッタとグランド線１５との間に接続されており、通常の動作では、５Ｖ電源の電圧が３Ｖを下回った場合にＯＲゲート２１にSLEEP2信号を出力して通信ドライバ回路３６をスタンバイモードにする。そして、グランド線１５がオープン状態になった場合、上述のようにグランド線１５の電位は通信バス１７に対して９Ｖ程度まで上昇する。従って、通信バス１７がハイレベル（プルアップ電圧の５Ｖ）であれば、グランド線１５の電位は１４Ｖになる。また、トランジスタＱ１のベースエミッタ間電圧ＶBEを１Ｖとすると、電源ＶＢの電圧が、
ＶＢ＝１４＋３＋１＝１８（Ｖ）
未満であれば、パワーオンリセット回路３７がパワーオンリセット：SLEEP2信号を出力して通信ドライバ回路をスタンバイモードにすることになる。そして、通常の車両のバッテリ電圧は１２〜１４Ｖ程度であるから、上記の条件が満たされる。
以上のように第５実施例によれば、電源回路１３は、パワーオンリセット回路３７がパワーオンリセット信号を出力すると電源の供給を遮断するので、第１実施例と同様に電流の回り込みを防止して通信妨害の発生を回避できる。 The power-on reset circuit (reset signal output circuit) 37 is connected between the emitter of the transistor Q1 and the ground line 15, and in normal operation, when the voltage of the 5V power supply falls below 3V, the OR gate 21 is connected. The SLEEP2 signal is output to set the communication driver circuit 36 to the standby mode. When the ground line 15 is in an open state, the potential of the ground line 15 rises to about 9 V with respect to the communication bus 17 as described above. Therefore, if the communication bus 17 is at a high level (pull-up voltage of 5V), the potential of the ground line 15 is 14V. If the base-emitter voltage VBE of the transistor Q1 is 1V, the voltage of the power source VB is
VB = 14 + 3 + 1 = 18 (V)
If it is less than that, the power-on reset circuit 37 outputs a power-on reset: SLEEP2 signal to put the communication driver circuit in the standby mode. And since the battery voltage of a normal vehicle is about 12-14V, said conditions are satisfy | filled.
As described above, according to the fifth embodiment, the power supply circuit 13 cuts off the supply of power when the power-on reset circuit 37 outputs a power-on reset signal. Thus, the occurrence of communication interference can be avoided.

（第６実施例）
図８は本発明の第６実施例を示すものである。第６実施例は、第１，第５実施例のように電源遮断回路２９，３８を備える通信ドライバ回路２７，３６を、夫々同一の半導体基板上に形成してＩＣとする場合に、各回路素子をＳＯＩ（Silicon On Insulator）基板上にトレンチ分離した形成領域内に形成することを示す。
図８は、例えばＮＰＮトランジスタＱ４付近の構造を、半導体基板の模式的な断面により示したものである。支持基板としてのＰ型シリコン基板４１の上には、アイソレーション層としてのＳｉＯ2 膜４２が形成され、その上にＮ⁺シリコン層４３、コレクタ領域として機能するＮ^-シリコン層４４が形成されており、これらはＳＯＩ基板４５を構成している。そして、ＳＯＩ基板４５の表層部にベース領域４６、エミッタ領域４７、コレクタコンタクト領域４８が形成されトランジスタＱ４が構成されている。 (Sixth embodiment)
FIG. 8 shows a sixth embodiment of the present invention. In the sixth embodiment, when the communication driver circuits 27 and 36 including the power shut-off circuits 29 and 38 are formed on the same semiconductor substrate as the ICs as in the first and fifth embodiments, each circuit is used. It shows that the element is formed in a trench-separated formation region on an SOI (Silicon On Insulator) substrate.
FIG. 8 shows, for example, the structure near the NPN transistor Q4 by a schematic cross section of a semiconductor substrate. An SiO 2 film 42 as an isolation layer is formed on a P-type silicon substrate 41 as a support substrate, and an N ⁺ silicon layer 43 and an N ⁻ silicon layer 44 functioning as a collector region are formed thereon. These constitute the SOI substrate 45. Then, a base region 46, an emitter region 47, and a collector contact region 48 are formed on the surface layer portion of the SOI substrate 45 to constitute a transistor Q4.

そして、トランジスタＱ４と、他のトランジスタ等との間はトレンチ素子分離構造により電気的分離が図られている。トレンチ素子分離構造は、最初にトランジスタＱ４の周りに、Ｎ^-層４４とＮ⁺層４３とを貫きＳｉＯ2 膜４２まで達する狭いトレンチ（溝）をエッチングで設ける。次に、その内側を酸化してＳｉＯ2 膜（絶縁膜材料）４９で覆い、溝５０内にポリシリコン（絶縁膜材料）５１等を充填して形成される。素子間及び素子とＰ型シリコン基板４１とを隔てるＳｉＯ2 膜４２、４９は良質な絶縁体であるために、それらを通して流れる漏れ電流は極めて僅かになる。
上記のように、各回路素子をＳＯＩ基板４５上にトレンチ分離でより形成された領域に形成することで、ＰＮ接合分離によって形成する場合のような寄生トランジスタが形成されることもない。従って、トランジスタＱ４のエミッタからグランドに流れる漏れ電流は最小限に抑えられる。 The transistor Q4 and other transistors and the like are electrically isolated by a trench element isolation structure. In the trench isolation structure, first, a narrow trench (groove) is formed around the transistor Q4 by etching through the N ⁻ layer 44 and the N ⁺ layer 43 to reach the SiO 2 film 42. Next, the inside is oxidized and covered with a SiO2 film (insulating film material) 49, and the trench 50 is filled with polysilicon (insulating film material) 51 or the like. Since the SiO2 films 42 and 49 separating the elements and between the elements and the P-type silicon substrate 41 are high-quality insulators, the leakage current flowing through them is extremely small.
As described above, by forming each circuit element in the region formed by trench isolation on the SOI substrate 45, a parasitic transistor as in the case of forming by PN junction isolation is not formed. Therefore, the leakage current flowing from the emitter of the transistor Q4 to the ground is minimized.

一方、通信ドライバ回路２７又は３６を同一の半導体基板上に形成する際にＰＮ接合分離を用いることを想定すると、素子形成領域を分離するためのＰ型領域及び支持基板としてのＰ型シリコン基板をグランド電位にする必要があるため、グランド線１５がオープン状態になると電源遮断回路２９，３８が正常に動作しなくなってしまう。これに対して、第６実施例のようにＳＯＩ基板４５上でトレンチ分離した形成領域に各回路素子を形成すれば、ＰＮ接合分離を用いた場合のような問題が生じることなく、グランド線１５がオープン状態となった場合に所期の回路動作を行なわせることができる。 On the other hand, assuming that the PN junction isolation is used when the communication driver circuit 27 or 36 is formed on the same semiconductor substrate, a P-type region for separating an element formation region and a P-type silicon substrate as a support substrate are provided. Since it is necessary to set the ground potential, when the ground line 15 is in an open state, the power cutoff circuits 29 and 38 do not operate normally. On the other hand, if each circuit element is formed in the formation region that is trench-isolated on the SOI substrate 45 as in the sixth embodiment, the ground line 15 can be obtained without causing a problem as in the case of using PN junction isolation. When the circuit becomes open, desired circuit operation can be performed.

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
各トランジスタは、適宜バイポーラトランジスタとＭＯＳトランジスタとを入れ替えて構成しても良い。
反転増幅回路を構成するトランジスタのダーリントン接続段数は、３段以上でも良い。また、必ずしもダーリントン接続を用いて構成する必要はない。
抵抗Ｒ２は、必要に応じて接続すれば良い。
車両に搭載される電子機器間で行われるシリアル通信に適用するものに限らず、少なくとも、入力される送信信号に基づき反転増幅動作を行ない通信線上に通信信号を出力する、オープンコレクタタイプの反転増幅回路を備える通信ドライバ回路であれば適用が可能である。 The present invention is not limited to the embodiments described above or shown in the drawings, and the following modifications are possible.
Each transistor may be configured by appropriately replacing a bipolar transistor and a MOS transistor.
The number of Darlington connection stages of the transistors constituting the inverting amplifier circuit may be three or more. In addition, it is not always necessary to use a Darlington connection.
The resistor R2 may be connected as necessary.
Open collector type inversion amplification that performs inversion amplification operation based on an input transmission signal and outputs a communication signal on a communication line, not limited to those applied to serial communication performed between electronic devices mounted on a vehicle Any communication driver circuit including a circuit can be applied.

本発明を、車両に搭載される電子機器間で行われるシリアル通信に適用した場合の第１実施例であり、通信ドライバ回路を中心とする構成を示す図The figure which shows the structure centering on a communication driver circuit is 1st Example at the time of applying this invention to the serial communication performed between the electronic devices mounted in a vehicle. 送信信号ＴＸのレベルが変化する場合における、通信ドライバ部の回路動作を示すタイミングチャートTiming chart showing the circuit operation of the communication driver unit when the level of the transmission signal TX changes 本発明の第２実施例を示す図１相当図FIG. 1 equivalent view showing a second embodiment of the present invention. 本発明の第３実施例を示す図１相当図FIG. 1 equivalent view showing a third embodiment of the present invention. 通信信号波形に歪が生じた状態を説明する図The figure explaining the state where distortion occurred in the communication signal waveform 本発明の第４実施例を示す図１相当図FIG. 1 equivalent view showing a fourth embodiment of the present invention. 本発明の第５実施例を示す図１相当図FIG. 1 equivalent view showing a fifth embodiment of the present invention. 本発明の第６実施例であり、ＰＮＰトランジスタＱ８付近の構造を、半導体基板の模式的な断面により示す図FIG. 10 is a schematic diagram of a semiconductor substrate showing a structure in the vicinity of the PNP transistor Q8 according to a sixth embodiment of the present invention. 従来技術を示す図１相当図1 equivalent diagram showing the prior art

Explanation of symbols

図面中、１５はグランド線、１７は通信線、１９は反転増幅回路、２０はコンパレータ（比較回路）、２３は第１カレントミラー回路（第２定電流回路）、２４は第２カレントミラー回路（第１定電流回路）、２５は第３カレントミラー回路（第２定電流回路）、２７は通信ドライバ回路、２８は充放電回路、２９は電源遮断回路、３１，３３，３５，３６は通信ドライバ回路、３７はパワーオンリセット回路（リセット信号出力回路）、３８は電源遮断回路、４５はＳＯＩ基板（半導体基板）、４９はＳｉＯ2 膜（絶縁膜材料）、５１はポリシリコン（絶縁膜材料）、Ｃ１は帰還コンデンサ、Ｑ８はＰＮＰトランジスタ、Ｑ９，Ｑ１０はＮＰＮトランジスタ、Ｄ４及びＤ５はダイオード（レベル制限回路）、Ｄ６はダイオード（レベル制限回路）、Ｒ２は抵抗（レベル制限回路）を示す。 In the drawing, 15 is a ground line, 17 is a communication line, 19 is an inverting amplifier circuit, 20 is a comparator (comparison circuit), 23 is a first current mirror circuit (second constant current circuit), and 24 is a second current mirror circuit ( (First constant current circuit), 25 is a third current mirror circuit (second constant current circuit), 27 is a communication driver circuit, 28 is a charge / discharge circuit, 29 is a power cut-off circuit, 31, 33, 35 and 36 are communication drivers Circuit, 37 is a power-on reset circuit (reset signal output circuit), 38 is a power cutoff circuit, 45 is an SOI substrate (semiconductor substrate), 49 is a SiO2 film (insulating film material), 51 is polysilicon (insulating film material), C1 is a feedback capacitor, Q8 is a PNP transistor, Q9 and Q10 are NPN transistors, D4 and D5 are diodes (level limiting circuit), D6 is a diode (level limiting) Road), R2 denotes a resistance (level limiting circuit).

Claims

An inverting amplifier circuit configured to output a communication signal on a communication line that is pulled up by performing an inverting amplification operation based on an input transmission signal, and whose output stage is an open collector type;
A communication driver circuit comprising a feedback capacitor connected between input and output terminals of the inverting amplifier circuit.

Connected to the input terminal of the inverting amplifier circuit, and operates to charge the capacitor when the transmission signal changes from low to high, and discharges the capacitor when the transmission signal changes from high to low. The communication driver circuit according to claim 1, further comprising a charging / discharging circuit that operates in a continuous manner.

The charge / discharge circuit is
A first constant current circuit connected to the input terminal of the inverting amplifier circuit and flowing a first constant current corresponding to a charge / discharge current of the capacitor to the ground side;
A second constant current circuit connected to the input terminal of the inverting amplifier circuit, connected in series with the first constant current circuit, and supplying a second constant current equivalent to twice the first constant current; ,
The communication driver circuit according to claim 2, wherein the second constant current circuit is configured to supply the second constant current when a level of the transmission signal is low.

The inverting amplifier circuit is
A PNP transistor whose base is the input terminal;
4. The device according to claim 1, further comprising: a plurality of NPN transistors connected to a base of a first stage to an emitter of the transistor and connected to a Darlington so that a collector of a final stage serves as an output terminal. The communication driver circuit described in 1.

5. The communication driver circuit according to claim 4, wherein a level limiting circuit for limiting a high level of the input signal is connected between the input terminal of the inverting amplifier circuit and the ground.

6. The communication driver circuit according to claim 4, wherein a level limiting circuit for limiting a high level of the collector potential is connected between a power source and a collector of a transistor which is an output terminal of the inverting amplifier circuit. .

A comparison circuit for comparing the power supply voltage and the ground potential;
2. A power shut-off circuit configured to shut off the supply of power when the comparison circuit detects that the ground potential has risen beyond the power supply voltage. The communication driver circuit according to any one of 1 to 6.

A reset signal output circuit that outputs a power-on reset signal when the power supply voltage level falls below a predetermined voltage; and
7. A power shut-off circuit configured to shut off the supply of the power when the power-on reset signal is output by the reset signal output circuit. The communication driver circuit described.

When the circuit elements are formed on the same semiconductor substrate,
The semiconductor substrate is an SOI (Silicon On Insulator) substrate,
9. The communication driver circuit according to claim 7, wherein the formation area of each circuit element is formed by trench isolation using an insulating film material.