JP4621403B2 - Ａ／ｄ変換器バックグラウンド・キャリブレーション - Google Patents
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Description
【０００１】
（技術分野）
本発明は、Ａ／Ｄ変換器（アナログ−デジタル変換器）に関する。また特に、本発明は、かかる変換器のバックグラウンド・キャリブレーションを可能にする方法に関する。
【０００２】
（背景）
すべてのＡ／Ｄ変換器は、そのビルディング・ブロックに関連付けられる非理想的な作用効果により、達成可能な最大の精度−スピードの性能が制限される。典型的な例としては、整定時間、有限の増幅器利得及び／又はアナログ構成要素のミスマッチによって性能が制限される。高速で高精度なＡ／Ｄ変換器を設計するときには、これらの制限がビルディング・ブロックに対しての非常に過酷な要求を課し、設計期間を長引かせることになる。また、それらは、構成要素のマッチング及び性能に対して最適化した製造プロセスの利用を必要とするということもあり、それによって製造コストが増大する。
【０００３】
多くの非理想的な作用効果は、キャリブレーションを用いることによって補償することができる。問題は、ドリフトやエージングによってキャリブレーションの有効性が低下し得ることである。このため、通常の動作中にＡ／Ｄ変換器の継続的なキャリブレーションを行うことができるのが望ましい。
【０００４】
バックグラウンド・キャリブレーションへのアプローチとして、より一般的に普及しているものの一つに［１］ないし［２］の“スキップ−アンド−フィル”（“skip-and-fill”）を用いるアプローチがある。通常の動作中において、ｋ番目毎のサンプルをスキップすると共に、ハードウェアを再構成してキャリブレーションの動作を実行する。スキップしたサンプルに対応するギャップは、近隣のサンプルをいくつか用いることによる補間によって埋められる。これらの解決策に関する問題は、補間によっては入力信号が限られた帯域幅を有している場合にしかスキップしたサンプルを精確に予測することができないということである。入力信号が完全にランダムである場合、あるいは、入力信号がナイキスト帯域幅の全体を超える任意の周波数を有し得るものである場合には、どんな推測を補間値にしても同じである。［２］に開示された手段においては、ナイキスト周波数（ｆｓ／２）の２／３より高い入力周波数に対して性能が著しく低下するものと考えられる。それ故に、４４ものタップによる補間（ギャップより前の２２サンプルとギャップより後の２２サンプルによる補間）を用いる場合でさえも、ナイキスト帯域幅の２／３より精確な追跡は不可能となっている。これは、［１］に開示された理論に基づくことである。かかる高次の補間には、かなりの総数となるデジタル・ハードウェアと長い出力遅延（待ち時間）が必要となる。
【０００５】
［３］においては、キャリブレーションのタイム−スロットを作り出す別の方法があり、その方法では、サンプルホールド回路の縦続接続によって入力サンプルの待ち行列を形成している。その待ち行列を、それが満たされるのよりも僅かに速く空にすることにより、キャリブレーションのタイム−スロットを時折利用可能にする。“入力待ち行列”の方法に関しては、臨時のサンプルホールド・ステージがそれぞれ歪みと雑音を付加するという難点がある。したがって、このアプローチは、高速で高分解能のＡ／Ｄ変換器にとっては最適なものではない。
【０００６】
［４］では、パイプライン接続されたＡ／Ｄ変換器に対して適用できるバックグラウンド・キャリブレーションのアプローチが提案されている。その原理は、キャリブレーションをするパイプライン・ステージを信号経路から一時的に取り去ると共に、それを代用の臨時パイプライン・ステージに置き換えるものとなっている。分離されたパイプライン−ステージのキャリブレーションは、その後、パイプラインの外側で実施される。この“ハードウェア−代用”の方法は、次のようないくつかの点において制限されるものとなっている。
１．その適用は、パイプラインＡ／Ｄ変換器、又は少なくとも同一ステージの縦
続接続を有するＡ／Ｄ変換器構成に制限される。
２．キャリブレーションが変換信号経路の外側で行われるので、キャリブレーシ
ョン中のステージが通常の動作中と同じ環境を見ていないことになる。これ
により、不完全なキャリブレーションが行われる結果ともなり得る。
３．変換信号経路は、常に変換サンプルによって満たされる。したがって、キャ
リブレーション値をパイプラインに挿入したり、パイプラインをキャリブレ
ーション・モードに切り替えたりすることができない。このため、［５］な
いし［６］に開示されている方式のような広いレンジの高性能デジタル・キ
ャリブレーション方式を利用することが事実上不可能になっている。
【０００７】
［７］においては、別の種類のＡ／Ｄ変換器が開示されている。それらのＡ／Ｄ変換器では、同一の低いサンプル・レートのＡ／Ｄ変換ユニットをいくつか並列に使用して高いサンプル・レートのＡ／Ｄ変換器を構成している。各ユニットは、サイクリックにアナログ信号をサンプリングする。一つのユニットのキャリブレーションは、別のユニットがサンプリングをしているときに実施することができる。したがって、補間をする必要は全くない。しかしながら、このタイプの並列変換器は非常に複雑かつ高価でもある。
【０００８】
（要約）
本発明の目的は、従来技術の“スキップ−アンド−フィル”の方法で用いられている補間により課される固有の信号帯域幅制限を受けることなく、並列のＡ／Ｄ変換器による解決策よりも低廉なコストで、広範囲のキャリブレーション方法の使用を可能にすることである。
【０００９】
この目的は、特許請求の範囲に基づいて達成される。
【００１０】
要するに、本発明は、キャリブレーションを行うために時折ないし臨時的に通常のＡ／Ｄ変換器に取って代わる低性能の予備Ａ／Ｄ変換器を提供する。ここにいう文言の“低性能”とは、通常のＡ／Ｄ変換器より低い性能という意味である。予備Ａ／Ｄ変換器を単に時折ないし臨時的に使用する（低いサンプリング速度で使用する）必要があるに過ぎないという事実は、予備Ａ／Ｄ変換器に対する要求がより低いものとなっていることを意味している。このため、ビット分解能や整定／変換時間等のパラメータの重大性がより低くなっている。
【００１１】
（図面の簡単な説明）
本発明は、そのさらなる目的や利点ないし有利な効果と共に、添付図面と併せて以下に行う説明を参照することにより、最もよく理解することができる。添付図面において、
図１は、補間器ないし補間回路を備えた在来のＡ／Ｄ変換器のブロック図であり、
図２は、図１のＡ／Ｄ変換器によるサンプリングを例示したタイム・ダイヤグラムであり、
図３は、本発明に基づくＡ／Ｄ変換器の一実施形態のブロック図であり、
図４は、図３のＡ／Ｄ変換器によるサンプリングを例示したタイム・ダイヤグラムであり、
図５は、本発明のＡ／Ｄ変換方法を例示したフローチャートであり、
図６は、本発明に基づくＡ／Ｄ変換器について予備Ａ／Ｄ変換器の分解能の関数として性能を例示した図であり、
図７は、本発明に基づくＡ／Ｄ変換器についてスキップ・レートの関数として性能を例示した図であり、
図８は、本発明に基づくＡ／Ｄ変換器についてスキップ・レートの関数として性能を例示した別の図である。
【００１２】
（詳細な説明）
図１は、補間器ないし補間回路を備えた在来のＡ／Ｄ変換器のブロック図である。Ａ／Ｄ変換器１０に対してはアナログ信号が送られてくる。デジタル・サンプルは、補間器１２と遅延素子１４へ送られる。スイッチ１６は、通常の状態では図示した上側の位置にあり、当該上側の位置においては、遅延素子１４からのデジタル・サンプルがサンプリング間隔Ｔで出力される。ｋ番目のサンプル毎に、スイッチ１６は、強制的にその下側の位置とされ、当該下側の位置においては、サンプルがスキップされると共に、補間器１２からの補間されたデジタル・サンプルが代わりに出力される。その後、スイッチ１６は、その上側の位置へと戻る。補間が行われている間に、Ａ／Ｄ変換器１０のキャリブレーション又はＡ／Ｄ変換器１０の完全なキャリブレーションのうちの一部が実施される。
【００１３】
図２は、図１のＡ／Ｄ変換器によるサンプリングを例示したタイム・ダイヤグラムである。破線は、スキップされたサンプルの実際の値を示したものである。限られた帯域幅での補間であるために、補間値は、この実際の値とは異なる値となり得るものとなっている。補間値は、周囲のサンプルによって形成される例示した補間曲線上にある。図１における遅延素子１４は、これらの周囲のサンプルのためにある（補間ができるようにするために、サンプルとしては、スキップされるサンプルの前と後の双方のものが必要とされる。）。
【００１４】
図３は、本発明に基づくＡ／Ｄ変換器の一実施形態のブロック図である。通常の状態で標準的ないし正規なものとして使用される通常のＡ／Ｄ変換器１０は、予備的、補助的ないし付加的な低性能の予備Ａ／Ｄ変換器２０によって補足され、通常のＡ／Ｄ変換器１０がキャリブレーションされるときだけは臨時的に予備Ａ／Ｄ変換器２０が使用されるものとなっている。Ａ／Ｄ変換器２０は、通常のＡ／Ｄ変換器１０と同じチップ上に実現するのが好ましいが、別個に実現することにしてもよい。それら二つのＡ／Ｄ変換器間の切換えは、同期して動作するスイッチ２２及び２４によって実行される。必要であれば、異なる遅延を持つ二つの遅延素子２６、２８をそれぞれＡ／Ｄ変換器１０、２０の後段に設け、より長い予備Ａ／Ｄ変換器２０の整定／変換時間を補償すると共に二つのデータ・ストリームの時間調整をするようにしてもよい。
【００１５】
図４は、図３のＡ／Ｄ変換器によるサンプリングを例示したタイム・ダイヤグラムである。特筆すべき点は、このケースにおいては、（通常のＡ／Ｄ変換器１０により）スキップされるサンプルの実際の値が予備Ａ／Ｄ変換器２０から（できる限りより低い分解能で）得られるという点である。
【００１６】
図５は、本発明のＡ／Ｄ変換方法を例示したフローチャートである。ステップＳ１では、次のサンプル位置ｎを定める。ステップＳ２では、ｎ／ｋが整数（図３中のｍ）であるかどうか検査する。ここで、ｋは、各キャリブレーションの間におけるサンプルの数を表す。ｎ／ｋが整数でない場合には、ステップＳ３で通常のＡ／Ｄ変換器により次のサンプルを取得する。ｎ／ｋが整数である場合には、ステップＳ４において次のサンプルが予備Ａ／Ｄ変換器によって取得されると共に、ステップＳ５において通常のＡ／Ｄ変換器のキャリブレーションが行われる。双方の場合において、その後の手順はステップＳ１へと戻る。
【００１７】
ここで留意すべき点として、二つのＡ／Ｄ変換器１０、２０が異なるタイプのものであってもよいという点がある。異なる採用可能な組合せの例としては、次の表１に示すものが挙げられる。
【００１８】
【表１】
【００１９】
これらの例は、余すところなくすべてを挙げたものというわけではない。他の組合せをすることも可能である。ただし、これらは、本発明によって提供される柔軟性を実証するものとなっている。
【００２０】
予備Ａ／Ｄ変換器の要求される分解能Ｎ２と、どの程度頻繁にスキップ−アンド−フィルをすることが可能かは、システムの仕様に応じて決まる。図６〜図８には、実現可能な性能の目安として、いくつかのシミュレーション結果を例示してある。
【００２１】
図６は、本発明に基づくＡ／Ｄ変換器について予備Ａ／Ｄ変換器の分解能の関数として性能を例示した図である。別の理想的な１４−ビット変換器は、１６３８４（１６Ｋ）のうちの１０サンプルをＮ２−ビットのサンプルが取って代わるものとして有していた。図６には、ＳＦＤＲ（Spurious Free Dynamic Range（スプリアス・フリー・ダイナミック・レンジ））並びにＳＩＮＡＤ（SIgnal-to-Noise-And-Distortion ratio（信号対雑音及び歪み比））対Ｎ２がプロットしてある。１０ビットへと下降していくＮ２については、スペクトル性能がほとんどあるいは全く低下を示していないのが分かる。簡易な設計に対して、Ｎ２が８ないし１０ビットに達することを期待するのは妥当なところである。
【００２２】
図７は、本発明に基づくＡ／Ｄ変換器についてスキップ・レートの関数として性能を例示した図である。図７は、Ｎ２＝｛６，８，１０｝ビットの場合についてスペクトル性能ＳＦＤＲが如何にスキップ・レートに依存しているかを示している。スキップ・レートは、１６３８４サンプル毎に１スキップから１００００スキップまでの範囲で掃引してある。ここで、最大限である後者の場合は、ほとんど独立したＮ２−ビット変換器と等価になっている。シミュレーションは、１０−ビットの予備Ａ／Ｄ変換器によれば、スペクトル性能に僅かな低下を伴うだけで１６Ｋ毎に１０ないし３０サンプルのスキップ−アンド−フィルをすることが可能であることを示している。８−ビットの予備Ａ／Ｄ変換器によれば、１ないし３サンプルをスキップすることができるが、６−ビットの予備Ａ／Ｄ変換器は十分な分解能を有しない。
【００２３】
図８は、本発明に基づくＡ／Ｄ変換器についてスキップ・レートの関数として性能を例示した別の図である。これは、図７と同様のものであるが、Ｎ２＝｛６，８，１０｝ビットの場合についてスペクトル性能ＳＩＮＡＤが如何にスキップ・レートに依存しているかを例示している。
【００２４】
図６〜図８から、結論として、予備Ａ／Ｄ変換器に対する性能の要求は、低いスキップ・レートにおいて通常のＡ／Ｄ変換器に対する性能の要求よりも遥かに低いと言うことができる（スキップ・レートは、サンプリング速度の半分よりも低いものでなければならず、通常では遥かに低い。）。これは、極めて重要な本発明の特徴である。
【００２５】
以下、さらなる実施形態をいくつか簡潔に説明する。
【００２６】
予備Ａ／Ｄ変換器のアイドル時間は、低電力動作を実現する電源停止に利用することもできる。
【００２７】
予備Ａ／Ｄ変換器についての整定／変換時間に対する要求は、通常のＡ／Ｄ変換器の後段における遅延を増やすことによって著しく緩和することができる。
【００２８】
予備Ａ／Ｄ変換器については、動的な素子のマッチングを利用して、できる限り低い分解能を有するものでありつつ、それが過度の非線形性を有しないことを確保するようにすることができる。
【００２９】
予備Ａ／Ｄ変換器が２つ又はそれより多くの連続したサンプルを埋められるようにすることにより、適切な機能のために２つ又はそれより多くの連続したサンプルを必要とするバックグラウンド・キャリブレーション方式を利用することが可能になる。また、２つ又はそれより多くの予備Ａ／Ｄ変換器を並列に使用して２つ又はそれより多くの連続したサンプルを埋めることも可能である。
【００３０】
予備Ａ／Ｄ変換器に対して専用のサンプルホールド回路を利用し、延長した時間の間に亘って予備Ａ／Ｄ変換器が入力サンプルを供給され得るようにすることも可能である。これは、例えば予備Ａ／Ｄ変換器が逐次比較形のものである場合等に有用となり得る。
【００３１】
本発明の他の実施形態としては、通常のＡ／Ｄ変換器は、周期的にではなくランダムに選択したサンプリングの各瞬間に中断ないし遮断されるものとしてもよい。
【００３２】
本発明の重要な利点ないし有利な効果として、予備Ａ／Ｄ変換器は、近隣のサンプルから補間値を計算するのとは対照的に、実際の信号を変換するものとなっていることが挙げられる。これにより、信号についての事前の情報は何等必要ない上に、本発明に基づいて挿入される“フィル”の埋める値は、入力信号に対してナイキスト帯域幅が全部使用されている場合であっても精確に予測される。
【００３３】
さらに、本発明は、広帯域のＡ／Ｄ変換器として知られているもののほとんどの構成におけるバックグラウンド・キャリブレーションに適用することのできる包括的ないし汎用的な方法を具現し、かつそれ故に、例えばデジタル無線システムに関係する適用等の多数の適用を包含する。
【００３４】
さらなる利点ないし有利な効果として、本発明は、特定のキャリブレーション方式に制限されるものではないということが挙げられる。むしろ、本発明を用いることにより、広範囲の現存するバックグラウンド・キャリブレーション方式−補間タイプのスキップ−アンド−フィルの方法における固有の帯域幅制限のために事前に除外される方式−からの選定も可能になる。
【００３５】
当業者によれば、本発明の範囲から逸脱することなく本発明に対して様々な変形、変更、改変ないし修正がなされ得ることは理解されるであろう。その本発明の範囲は、特許請求の範囲によって規定される。
【００３６】
（参考文献）
［１］U.-K. Moon, and B.-S. Song,“Background Digital Calibration Techniques for Pipelined ADC's”, IEEE Trans. Circ. Syst.-II, pp. 102-109, Vol. 44, No. 2, Feb. 1997, IEEE.
［２］S.-U. Kwak, B.-S. Song, and K. Bacrania,“A 15-b, 5-Msample/s Low-Spurious CMOS ADC”, IEEE J. Solid-State Circ., pp. 1866-1875, Vol. 32, No. 12, Dec. 1997, IEEE.
［３］O. E. Erdogan, P. J. Hurst, and S. H. Lewis,“A 12b Digital-Background-Calibrated Algorithmic ADC with -90dB THD”, 1999 Intl. Solid-State Circ. Conf., pp. 316-317, Feb. 1999, IEEE.
［４］J. Ingino Jr., and B. Wooley,“A Continuously-Calibrated 10 Msample/s 12b 3.3V ADC”, 1998 Intl. Solid-State Circ. Conf., pp. 144-145, Feb. 1998, IEEE.
［５］A. N. Karanicolas, and H.-S. Lee,“Digitally self-calibrating pipeline analog-to-digital converter”, US Pat. 5.499.027, Mar. 12, 1996, Massachusetts Institute of Technology.
［６］H.-S. Lee, and E. Joe,“Analog-to-digital converter with digital compensation”, US Pat. 5.870.041, Mar. 12, 1996, Massachusetts Institute of Technology.
［７］U.S. Patent 5 262 779 (Donald J. Sauer)
【図面の簡単な説明】
【図１】 補間器ないし補間回路を備えた在来のＡ／Ｄ変換器のブロック図である。
【図２】 図１のＡ／Ｄ変換器によるサンプリングを例示したタイム・ダイヤグラムである。
【図３】 本発明に基づくＡ／Ｄ変換器の一実施形態のブロック図である。
【図４】 図３のＡ／Ｄ変換器によるサンプリングを例示したタイム・ダイヤグラムである。
【図５】 本発明のＡ／Ｄ変換方法を例示したフローチャートである。
【図６】 本発明に基づくＡ／Ｄ変換器について予備Ａ／Ｄ変換器の分解能の関数として性能を例示した図である。
【図７】 本発明に基づくＡ／Ｄ変換器についてスキップ・レートの関数として性能を例示した図である。
【図８】 本発明に基づくＡ／Ｄ変換器についてスキップ・レートの関数として性能を例示した別の図である。
（技術分野）
本発明は、Ａ／Ｄ変換器（アナログ−デジタル変換器）に関する。また特に、本発明は、かかる変換器のバックグラウンド・キャリブレーションを可能にする方法に関する。
【０００２】
（背景）
すべてのＡ／Ｄ変換器は、そのビルディング・ブロックに関連付けられる非理想的な作用効果により、達成可能な最大の精度−スピードの性能が制限される。典型的な例としては、整定時間、有限の増幅器利得及び／又はアナログ構成要素のミスマッチによって性能が制限される。高速で高精度なＡ／Ｄ変換器を設計するときには、これらの制限がビルディング・ブロックに対しての非常に過酷な要求を課し、設計期間を長引かせることになる。また、それらは、構成要素のマッチング及び性能に対して最適化した製造プロセスの利用を必要とするということもあり、それによって製造コストが増大する。
【０００３】
多くの非理想的な作用効果は、キャリブレーションを用いることによって補償することができる。問題は、ドリフトやエージングによってキャリブレーションの有効性が低下し得ることである。このため、通常の動作中にＡ／Ｄ変換器の継続的なキャリブレーションを行うことができるのが望ましい。
【０００４】
バックグラウンド・キャリブレーションへのアプローチとして、より一般的に普及しているものの一つに［１］ないし［２］の“スキップ−アンド−フィル”（“skip-and-fill”）を用いるアプローチがある。通常の動作中において、ｋ番目毎のサンプルをスキップすると共に、ハードウェアを再構成してキャリブレーションの動作を実行する。スキップしたサンプルに対応するギャップは、近隣のサンプルをいくつか用いることによる補間によって埋められる。これらの解決策に関する問題は、補間によっては入力信号が限られた帯域幅を有している場合にしかスキップしたサンプルを精確に予測することができないということである。入力信号が完全にランダムである場合、あるいは、入力信号がナイキスト帯域幅の全体を超える任意の周波数を有し得るものである場合には、どんな推測を補間値にしても同じである。［２］に開示された手段においては、ナイキスト周波数（ｆｓ／２）の２／３より高い入力周波数に対して性能が著しく低下するものと考えられる。それ故に、４４ものタップによる補間（ギャップより前の２２サンプルとギャップより後の２２サンプルによる補間）を用いる場合でさえも、ナイキスト帯域幅の２／３より精確な追跡は不可能となっている。これは、［１］に開示された理論に基づくことである。かかる高次の補間には、かなりの総数となるデジタル・ハードウェアと長い出力遅延（待ち時間）が必要となる。
【０００５】
［３］においては、キャリブレーションのタイム−スロットを作り出す別の方法があり、その方法では、サンプルホールド回路の縦続接続によって入力サンプルの待ち行列を形成している。その待ち行列を、それが満たされるのよりも僅かに速く空にすることにより、キャリブレーションのタイム−スロットを時折利用可能にする。“入力待ち行列”の方法に関しては、臨時のサンプルホールド・ステージがそれぞれ歪みと雑音を付加するという難点がある。したがって、このアプローチは、高速で高分解能のＡ／Ｄ変換器にとっては最適なものではない。
【０００６】
［４］では、パイプライン接続されたＡ／Ｄ変換器に対して適用できるバックグラウンド・キャリブレーションのアプローチが提案されている。その原理は、キャリブレーションをするパイプライン・ステージを信号経路から一時的に取り去ると共に、それを代用の臨時パイプライン・ステージに置き換えるものとなっている。分離されたパイプライン−ステージのキャリブレーションは、その後、パイプラインの外側で実施される。この“ハードウェア−代用”の方法は、次のようないくつかの点において制限されるものとなっている。
１．その適用は、パイプラインＡ／Ｄ変換器、又は少なくとも同一ステージの縦
続接続を有するＡ／Ｄ変換器構成に制限される。
２．キャリブレーションが変換信号経路の外側で行われるので、キャリブレーシ
ョン中のステージが通常の動作中と同じ環境を見ていないことになる。これ
により、不完全なキャリブレーションが行われる結果ともなり得る。
３．変換信号経路は、常に変換サンプルによって満たされる。したがって、キャ
リブレーション値をパイプラインに挿入したり、パイプラインをキャリブレ
ーション・モードに切り替えたりすることができない。このため、［５］な
いし［６］に開示されている方式のような広いレンジの高性能デジタル・キ
ャリブレーション方式を利用することが事実上不可能になっている。
【０００７】
［７］においては、別の種類のＡ／Ｄ変換器が開示されている。それらのＡ／Ｄ変換器では、同一の低いサンプル・レートのＡ／Ｄ変換ユニットをいくつか並列に使用して高いサンプル・レートのＡ／Ｄ変換器を構成している。各ユニットは、サイクリックにアナログ信号をサンプリングする。一つのユニットのキャリブレーションは、別のユニットがサンプリングをしているときに実施することができる。したがって、補間をする必要は全くない。しかしながら、このタイプの並列変換器は非常に複雑かつ高価でもある。
【０００８】
（要約）
本発明の目的は、従来技術の“スキップ−アンド−フィル”の方法で用いられている補間により課される固有の信号帯域幅制限を受けることなく、並列のＡ／Ｄ変換器による解決策よりも低廉なコストで、広範囲のキャリブレーション方法の使用を可能にすることである。
【０００９】
この目的は、特許請求の範囲に基づいて達成される。
【００１０】
要するに、本発明は、キャリブレーションを行うために時折ないし臨時的に通常のＡ／Ｄ変換器に取って代わる低性能の予備Ａ／Ｄ変換器を提供する。ここにいう文言の“低性能”とは、通常のＡ／Ｄ変換器より低い性能という意味である。予備Ａ／Ｄ変換器を単に時折ないし臨時的に使用する（低いサンプリング速度で使用する）必要があるに過ぎないという事実は、予備Ａ／Ｄ変換器に対する要求がより低いものとなっていることを意味している。このため、ビット分解能や整定／変換時間等のパラメータの重大性がより低くなっている。
【００１１】
（図面の簡単な説明）
本発明は、そのさらなる目的や利点ないし有利な効果と共に、添付図面と併せて以下に行う説明を参照することにより、最もよく理解することができる。添付図面において、
図１は、補間器ないし補間回路を備えた在来のＡ／Ｄ変換器のブロック図であり、
図２は、図１のＡ／Ｄ変換器によるサンプリングを例示したタイム・ダイヤグラムであり、
図３は、本発明に基づくＡ／Ｄ変換器の一実施形態のブロック図であり、
図４は、図３のＡ／Ｄ変換器によるサンプリングを例示したタイム・ダイヤグラムであり、
図５は、本発明のＡ／Ｄ変換方法を例示したフローチャートであり、
図６は、本発明に基づくＡ／Ｄ変換器について予備Ａ／Ｄ変換器の分解能の関数として性能を例示した図であり、
図７は、本発明に基づくＡ／Ｄ変換器についてスキップ・レートの関数として性能を例示した図であり、
図８は、本発明に基づくＡ／Ｄ変換器についてスキップ・レートの関数として性能を例示した別の図である。
【００１２】
（詳細な説明）
図１は、補間器ないし補間回路を備えた在来のＡ／Ｄ変換器のブロック図である。Ａ／Ｄ変換器１０に対してはアナログ信号が送られてくる。デジタル・サンプルは、補間器１２と遅延素子１４へ送られる。スイッチ１６は、通常の状態では図示した上側の位置にあり、当該上側の位置においては、遅延素子１４からのデジタル・サンプルがサンプリング間隔Ｔで出力される。ｋ番目のサンプル毎に、スイッチ１６は、強制的にその下側の位置とされ、当該下側の位置においては、サンプルがスキップされると共に、補間器１２からの補間されたデジタル・サンプルが代わりに出力される。その後、スイッチ１６は、その上側の位置へと戻る。補間が行われている間に、Ａ／Ｄ変換器１０のキャリブレーション又はＡ／Ｄ変換器１０の完全なキャリブレーションのうちの一部が実施される。
【００１３】
図２は、図１のＡ／Ｄ変換器によるサンプリングを例示したタイム・ダイヤグラムである。破線は、スキップされたサンプルの実際の値を示したものである。限られた帯域幅での補間であるために、補間値は、この実際の値とは異なる値となり得るものとなっている。補間値は、周囲のサンプルによって形成される例示した補間曲線上にある。図１における遅延素子１４は、これらの周囲のサンプルのためにある（補間ができるようにするために、サンプルとしては、スキップされるサンプルの前と後の双方のものが必要とされる。）。
【００１４】
図３は、本発明に基づくＡ／Ｄ変換器の一実施形態のブロック図である。通常の状態で標準的ないし正規なものとして使用される通常のＡ／Ｄ変換器１０は、予備的、補助的ないし付加的な低性能の予備Ａ／Ｄ変換器２０によって補足され、通常のＡ／Ｄ変換器１０がキャリブレーションされるときだけは臨時的に予備Ａ／Ｄ変換器２０が使用されるものとなっている。Ａ／Ｄ変換器２０は、通常のＡ／Ｄ変換器１０と同じチップ上に実現するのが好ましいが、別個に実現することにしてもよい。それら二つのＡ／Ｄ変換器間の切換えは、同期して動作するスイッチ２２及び２４によって実行される。必要であれば、異なる遅延を持つ二つの遅延素子２６、２８をそれぞれＡ／Ｄ変換器１０、２０の後段に設け、より長い予備Ａ／Ｄ変換器２０の整定／変換時間を補償すると共に二つのデータ・ストリームの時間調整をするようにしてもよい。
【００１５】
図４は、図３のＡ／Ｄ変換器によるサンプリングを例示したタイム・ダイヤグラムである。特筆すべき点は、このケースにおいては、（通常のＡ／Ｄ変換器１０により）スキップされるサンプルの実際の値が予備Ａ／Ｄ変換器２０から（できる限りより低い分解能で）得られるという点である。
【００１６】
図５は、本発明のＡ／Ｄ変換方法を例示したフローチャートである。ステップＳ１では、次のサンプル位置ｎを定める。ステップＳ２では、ｎ／ｋが整数（図３中のｍ）であるかどうか検査する。ここで、ｋは、各キャリブレーションの間におけるサンプルの数を表す。ｎ／ｋが整数でない場合には、ステップＳ３で通常のＡ／Ｄ変換器により次のサンプルを取得する。ｎ／ｋが整数である場合には、ステップＳ４において次のサンプルが予備Ａ／Ｄ変換器によって取得されると共に、ステップＳ５において通常のＡ／Ｄ変換器のキャリブレーションが行われる。双方の場合において、その後の手順はステップＳ１へと戻る。
【００１７】
ここで留意すべき点として、二つのＡ／Ｄ変換器１０、２０が異なるタイプのものであってもよいという点がある。異なる採用可能な組合せの例としては、次の表１に示すものが挙げられる。
【００１８】
【表１】
これらの例は、余すところなくすべてを挙げたものというわけではない。他の組合せをすることも可能である。ただし、これらは、本発明によって提供される柔軟性を実証するものとなっている。
【００２０】
予備Ａ／Ｄ変換器の要求される分解能Ｎ２と、どの程度頻繁にスキップ−アンド−フィルをすることが可能かは、システムの仕様に応じて決まる。図６〜図８には、実現可能な性能の目安として、いくつかのシミュレーション結果を例示してある。
【００２１】
図６は、本発明に基づくＡ／Ｄ変換器について予備Ａ／Ｄ変換器の分解能の関数として性能を例示した図である。別の理想的な１４−ビット変換器は、１６３８４（１６Ｋ）のうちの１０サンプルをＮ２−ビットのサンプルが取って代わるものとして有していた。図６には、ＳＦＤＲ（Spurious Free Dynamic Range（スプリアス・フリー・ダイナミック・レンジ））並びにＳＩＮＡＤ（SIgnal-to-Noise-And-Distortion ratio（信号対雑音及び歪み比））対Ｎ２がプロットしてある。１０ビットへと下降していくＮ２については、スペクトル性能がほとんどあるいは全く低下を示していないのが分かる。簡易な設計に対して、Ｎ２が８ないし１０ビットに達することを期待するのは妥当なところである。
【００２２】
図７は、本発明に基づくＡ／Ｄ変換器についてスキップ・レートの関数として性能を例示した図である。図７は、Ｎ２＝｛６，８，１０｝ビットの場合についてスペクトル性能ＳＦＤＲが如何にスキップ・レートに依存しているかを示している。スキップ・レートは、１６３８４サンプル毎に１スキップから１００００スキップまでの範囲で掃引してある。ここで、最大限である後者の場合は、ほとんど独立したＮ２−ビット変換器と等価になっている。シミュレーションは、１０−ビットの予備Ａ／Ｄ変換器によれば、スペクトル性能に僅かな低下を伴うだけで１６Ｋ毎に１０ないし３０サンプルのスキップ−アンド−フィルをすることが可能であることを示している。８−ビットの予備Ａ／Ｄ変換器によれば、１ないし３サンプルをスキップすることができるが、６−ビットの予備Ａ／Ｄ変換器は十分な分解能を有しない。
【００２３】
図８は、本発明に基づくＡ／Ｄ変換器についてスキップ・レートの関数として性能を例示した別の図である。これは、図７と同様のものであるが、Ｎ２＝｛６，８，１０｝ビットの場合についてスペクトル性能ＳＩＮＡＤが如何にスキップ・レートに依存しているかを例示している。
【００２４】
図６〜図８から、結論として、予備Ａ／Ｄ変換器に対する性能の要求は、低いスキップ・レートにおいて通常のＡ／Ｄ変換器に対する性能の要求よりも遥かに低いと言うことができる（スキップ・レートは、サンプリング速度の半分よりも低いものでなければならず、通常では遥かに低い。）。これは、極めて重要な本発明の特徴である。
【００２５】
以下、さらなる実施形態をいくつか簡潔に説明する。
【００２６】
予備Ａ／Ｄ変換器のアイドル時間は、低電力動作を実現する電源停止に利用することもできる。
【００２７】
予備Ａ／Ｄ変換器についての整定／変換時間に対する要求は、通常のＡ／Ｄ変換器の後段における遅延を増やすことによって著しく緩和することができる。
【００２８】
予備Ａ／Ｄ変換器については、動的な素子のマッチングを利用して、できる限り低い分解能を有するものでありつつ、それが過度の非線形性を有しないことを確保するようにすることができる。
【００２９】
予備Ａ／Ｄ変換器が２つ又はそれより多くの連続したサンプルを埋められるようにすることにより、適切な機能のために２つ又はそれより多くの連続したサンプルを必要とするバックグラウンド・キャリブレーション方式を利用することが可能になる。また、２つ又はそれより多くの予備Ａ／Ｄ変換器を並列に使用して２つ又はそれより多くの連続したサンプルを埋めることも可能である。
【００３０】
予備Ａ／Ｄ変換器に対して専用のサンプルホールド回路を利用し、延長した時間の間に亘って予備Ａ／Ｄ変換器が入力サンプルを供給され得るようにすることも可能である。これは、例えば予備Ａ／Ｄ変換器が逐次比較形のものである場合等に有用となり得る。
【００３１】
本発明の他の実施形態としては、通常のＡ／Ｄ変換器は、周期的にではなくランダムに選択したサンプリングの各瞬間に中断ないし遮断されるものとしてもよい。
【００３２】
本発明の重要な利点ないし有利な効果として、予備Ａ／Ｄ変換器は、近隣のサンプルから補間値を計算するのとは対照的に、実際の信号を変換するものとなっていることが挙げられる。これにより、信号についての事前の情報は何等必要ない上に、本発明に基づいて挿入される“フィル”の埋める値は、入力信号に対してナイキスト帯域幅が全部使用されている場合であっても精確に予測される。
【００３３】
さらに、本発明は、広帯域のＡ／Ｄ変換器として知られているもののほとんどの構成におけるバックグラウンド・キャリブレーションに適用することのできる包括的ないし汎用的な方法を具現し、かつそれ故に、例えばデジタル無線システムに関係する適用等の多数の適用を包含する。
【００３４】
さらなる利点ないし有利な効果として、本発明は、特定のキャリブレーション方式に制限されるものではないということが挙げられる。むしろ、本発明を用いることにより、広範囲の現存するバックグラウンド・キャリブレーション方式−補間タイプのスキップ−アンド−フィルの方法における固有の帯域幅制限のために事前に除外される方式−からの選定も可能になる。
【００３５】
当業者によれば、本発明の範囲から逸脱することなく本発明に対して様々な変形、変更、改変ないし修正がなされ得ることは理解されるであろう。その本発明の範囲は、特許請求の範囲によって規定される。
【００３６】
（参考文献）
［１］U.-K. Moon, and B.-S. Song,“Background Digital Calibration Techniques for Pipelined ADC's”, IEEE Trans. Circ. Syst.-II, pp. 102-109, Vol. 44, No. 2, Feb. 1997, IEEE.
［２］S.-U. Kwak, B.-S. Song, and K. Bacrania,“A 15-b, 5-Msample/s Low-Spurious CMOS ADC”, IEEE J. Solid-State Circ., pp. 1866-1875, Vol. 32, No. 12, Dec. 1997, IEEE.
［３］O. E. Erdogan, P. J. Hurst, and S. H. Lewis,“A 12b Digital-Background-Calibrated Algorithmic ADC with -90dB THD”, 1999 Intl. Solid-State Circ. Conf., pp. 316-317, Feb. 1999, IEEE.
［４］J. Ingino Jr., and B. Wooley,“A Continuously-Calibrated 10 Msample/s 12b 3.3V ADC”, 1998 Intl. Solid-State Circ. Conf., pp. 144-145, Feb. 1998, IEEE.
［５］A. N. Karanicolas, and H.-S. Lee,“Digitally self-calibrating pipeline analog-to-digital converter”, US Pat. 5.499.027, Mar. 12, 1996, Massachusetts Institute of Technology.
［６］H.-S. Lee, and E. Joe,“Analog-to-digital converter with digital compensation”, US Pat. 5.870.041, Mar. 12, 1996, Massachusetts Institute of Technology.
［７］U.S. Patent 5 262 779 (Donald J. Sauer)
【図面の簡単な説明】
【図１】 補間器ないし補間回路を備えた在来のＡ／Ｄ変換器のブロック図である。
【図２】 図１のＡ／Ｄ変換器によるサンプリングを例示したタイム・ダイヤグラムである。
【図３】 本発明に基づくＡ／Ｄ変換器の一実施形態のブロック図である。
【図４】 図３のＡ／Ｄ変換器によるサンプリングを例示したタイム・ダイヤグラムである。
【図５】 本発明のＡ／Ｄ変換方法を例示したフローチャートである。
【図６】 本発明に基づくＡ／Ｄ変換器について予備Ａ／Ｄ変換器の分解能の関数として性能を例示した図である。
【図７】 本発明に基づくＡ／Ｄ変換器についてスキップ・レートの関数として性能を例示した図である。
【図８】 本発明に基づくＡ／Ｄ変換器についてスキップ・レートの関数として性能を例示した別の図である。
Claims (11)
- キャリブレーションを行うために第１のＡ／Ｄ変換器によるＡ／Ｄ変換を一時的に中断する過程を有するＡ／Ｄ変換方法であって、 前記中断の間に、前記第１のＡ／Ｄ変換器よりもビット分解能が低い予備Ａ／Ｄ変換器においてＡ／Ｄ変換を実行し、 前記第１のＡ／Ｄ変換器のサンプリング速度の半分よりも低いレートで前記中断を繰り返す過程をさらに有することを特徴とする方法。
- いくつかの連続したサンプリング周期の間、キャリブレーションのために前記第１のＡ／Ｄ変換器を中断することを特徴とする請求項１記載の方法。
- いくつかのサンプリング時期にまたがる中断の間にいくつかの並列の前記第１のＡ／Ｄ変換器よりもビット分解能が低い予備Ａ／Ｄ変換器においてＡ／Ｄ変換をすることを特徴とする請求項２記載の方法。
- 線形性を向上させるために前記予備Ａ／Ｄ変換器において動的な素子のマッチングをすることを特徴とする請求項１記載の方法。
- アイドル時間の間に前記予備Ａ／Ｄ変換器の電源を停止することを特徴とする請求項１記載の方法。
- キャリブレーションのために前記第１のＡ／Ｄ変換器を周期的に中断することを特徴とする先の請求項１ないし５のいずれかに記載の方法。
- ランダムに選択したサンプリング時期においてキャリブレーションのために前記第１のＡ／Ｄ変換器を中断することを特徴とする先の請求項１ないし５のいずれかに記載の方法。
- 第１のＡ／Ｄ変換器及びキャリブレーション手段を有するＡ／Ｄ変換器システムであって、 前記第１のＡ／Ｄ変換器よりもビット分解能が低い予備Ａ／Ｄ変換器（２０）と、 前記第１のＡ／Ｄ変換器（１０）のサンプリング速度の半分よりも低いスイッチング・レートで、前記第１のＡ／Ｄ変換器（１０）のキャリブレーションに使われる短い時間間隔の間、Ａ／Ｄ変換を前記第１のＡ／Ｄ変換器（１０）から前記予備Ａ／Ｄ変換器（２０）へと一時的に切り換える手段（２２、２４）とを有することを特徴とするシステム。
- いくつかの連続したサンプリング時期にまたがる中断の間におけるＡ／Ｄ変換のための、いくつかの並列の前記第１のＡ／Ｄ変換器よりもビット分解能が低い予備Ａ／Ｄ変換器を有することを特徴とする請求項８記載のシステム。
- 前記予備Ａ／Ｄ変換器についての整定／変換時間に対する要求を軽減するために前記第１のＡ／Ｄ変換器の後段に遅延素子（２６）を有することを特徴とする請求項８記載のシステム。
- 前記予備Ａ／Ｄ変換器に対して専用のサンプルホールド回路を有することを特徴とする請求項８記載のシステム。
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