JP4620289B2 - 高速電流スイッチ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トランジスタをスイッチングすることにより、そのトランジスタに流れる電流を高速にスイッチングする高速電流スイッチ回路に関する。
また、本発明は、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＭＯ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＡＭ、ＤＶＤ＋ＲＷ等の記録媒体のデータの読み書き装置において、レーザダイオード（ＬＤ）を駆動するレーザダイオード駆動回路等に利用されるものである。
【０００２】
【従来の技術】
この種のレーザダイオード駆動回路には、レーザダイオードを駆動するための大電流を高速で立ち上げ、かつその立ち上げの際にその電流のオーバシュートが少ない電流スイッチ回路が要求されている。
次に、従来の高速電流スイッチ回路について、図７を参照して説明する。
【０００３】
この電流スイッチ回路は、図７に示すように、ＭＯＳトランジスタＱ１〜Ｑ１１、インバータ３、および定電流源４、５などから構成されている。
次に、この電流スイッチ回路の動作を説明する。いま、入力端子１に入力される入力信号ＩＮが「Ｈ」レベルになると、ＭＯＳトランジスタＱ４、Ｑ８、Ｑ９の各ゲートが「Ｈ」レベルになるとともに、その入力信号がインバータ３で反転されてＭＯＳトランジスタＱ３のゲートが「Ｌ」レベルとなる。
【０００４】
この結果、ＭＯＳトランジスタＱ４がオンするので、ＭＯＳトランジスタＱ１０のゲート電位およびそのソース電位（ノードＮ３およびＮ５の電位）が、電流設定端子２から入力される外部設定電流ＩＩＮの電流値に従って立ち下がる。ここで、ＭＯＳトランジスタＱ６、Ｑ１０は、帰還回路を構成している。
ノードＮ３の電位が立ち下がると、ソースフォロアからなるＭＯＳトランジスタＱ１１によりそのソース電位（ノードＮ６の電位）が決定され、この電位がＭＯＳトランジスタＱ７のゲート電圧になる。このゲート電位によりＭＯＳトランジスタＱ７に電流が流れ、この電流が出力電流ＩＯＵＴとして出力端子６から出力される。
【０００５】
ＭＯＳトランジスタＱ１０とＭＯＳトランジスタＱ１１とは、そのゲートとソースとの間の電圧が同一になるように設計されている。このため、ＭＯＳトランジスタＱ７の出力電流ＩＯＵＴの値は、ＭＯＳトランジスタＱ６のＷ／Ｌ（ここで、ＷはそのＭＯＳトランジスタのチャネル幅、Ｌはそのチャネル長である。）と、ＭＯＳトランジスタＱ７のＷ／Ｌとの比率によって決定される。従って、ＭＯＳトランジスタＱ６とＭＯＳトランジスタＱ７とは、電流ミラーの関係にある。
【０００６】
一方、入力端子１に入力される入力信号ＩＮが「Ｌ」レベルになると、ＭＯＳトランジスタＱ４、Ｑ８、Ｑ９の各ゲートが「Ｌ」レベルになるとともに、その入力信号がインバータ３で反転されてＭＯＳトランジスタＱ３のゲートが「Ｈ」レベルとなる。この結果、ＭＯＳトランジスタＱ４がオフになるとともにＭＯＳトランジスタＱ８、Ｑ９がオンする。このため、ＭＯＳトランジスタＱ１０、Ｑ１１、Ｑ７の各ゲートに電源電圧ＶＤＤが印加され、ＭＯＳトランジスタＱ７の出力電流ＩＯＵＴがオフとなる。
【０００７】
このときには、ＭＯＳトランジスタＱ３がオンとなるので、ＭＯＳトランジスタＱ３、Ｑ５には、電流設定端子２から設定される外部設定電流ＩＩＮが流れ、ＭＯＳトランジスタＱ３のソース電位（ノードＮ１の電位）を一定に保つようにしている。これは、ＭＯＳトランジスタＱ４のオン時の応答、すなわちＭＯＳトランジスタＱ７の出力電流ＩＯＵＴの立ち上がり時の応答を遅らせないようにするためである。
【０００８】
図７に示す電流スイッチ回路では、ＭＯＳトランジスタＱ７の出力電流ＩＯＵＴの応答特性は、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路（ループ）の帯域特性、およびＭＯＳトランジスタＱ１１からなるソースフォロアの帯域特性の２により決定される。その帰還回路とＭＯＳトランジスタＱ１１における周波数−利得特性と周波数−位相特性の一例を示すと、図８に示すようになる。
【０００９】
この回路の場合には、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路の１次の極はノードＮ３に関係し、２次の極はノードＮ５に関係する。そして、この帰還回路と２つの極の位置関係により、帰還回路の安定性（位相余裕）が確保されている。
次に、その帰還回路の位相余裕と、これに対応するＭＯＳトランジスタＱ７の出力電流の立ち上がり特性の関係を示すと、例えば図９に示すようになる。
【００１０】
図９（Ａ）は、利得特性が同一であって位相余裕が十分な場合であり、ＭＯＳトランジスタＱ７の出力電流はオーバシュートがなく立ち上がる。図９（Ｂ）は利得特性が同一であって位相余裕が殆どない場合であり、ＭＯＳトランジスタＱ７の出力電流はオーバシュートがあり、激しくリンギングする。
次に、従来の電流スイッチ回路の他の例について、図１０を参照しながら説明する。
【００１１】
この電流スイッチ回路は、図１０に示すように、図７の電流スイッチ回路と基本的に同様であり、その違いはノードＮ５とノードＮ６とを直接接続（ショート）した点である。
このような構成にすると、ＭＯＳトランジスタＱ７の出力電流ＩＯＵＴの応答特性に、ＭＯＳトランジスタＱ１１からなるソースフォロアの帯域特性が関わらなくなるという利点がある。これは、ＭＯＳトランジスタＱ１１が、ＭＯＳトランジスタＱ１０と同一の挙動を示す同一のトランジスタになるからである。
【００１２】
【発明が解決しようとする課題】
しかし、図１０の電流スイッチ回路では、ＭＯＳトランジスタＱ１０の他にＭＯＳトランジスタＱ１１により帰還回路が構成される。このため、帰還回路の２次の極の負荷が大きくなる。これは、ＭＯＳトランジスタＱ７のゲートの容量の増加によるためである。
【００１３】
この結果、帰還回路が十分な位相余裕を確保するためには、ＭＯＳトランジスタＱ１０、Ｑ１１の伝達コンダクタンスｇｍを大きくする必要があり、この結果、消費電流が増大するという不都合がある。
なお、通常、ＭＯＳトランジスタＱ７には大電流が流れるので、ＭＯＳトランジスタＱ７のゲート容量も大きくなり、ＭＯＳトランジスタＱ１０、Ｑ１１に大きな電流を流す必要がある。
【００１４】
そこで、本発明の目的は、上記の点に鑑み、消費電流を増加させることなく、出力電流の立ち上がり時間を速め、かつそのオーバシュートを抑えることができる高速電流スイッチ回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１〜請求項４に記載の各発明は、以下のように構成した。
【００１６】
請求項１に記載の発明は、外部から電流を設定する電流設定回路と、この電流設定回路で設定される設定電流の電流経路を、入力信号に応じて第１の電流経路と第２の電流経路とに選択的に切り換える第１および第２のトランジスタを含む切換回路と、前記第１のトランジスタに対して直列接続される第３のトランジスタと、この第３のトランジスタを駆動する第１のソースフォロアと、前記第３のトランジスタとカレントミラーの関係を形成して所望の出力電流を取り出す第４のトランジスタと、この第４のトランジスタを前記第１のソースフォロアと同一条件で駆動する第２のソースフォロアとを含み、前記第３のトランジスタと前記第１のソースフォロアとの間で帰還回路を形成するとともに、前記第１および第２のソースフォロアを前記第３のトランジスタの出力に応じて駆動するようにした電流ミラー回路と、前記帰還回路の位相余裕を調整して前記電流ミラー回路の出力電流の立ち上がりを最適化する出力電流最適化回路と、を備え、前記出力電流最適化回路は、前記第１のソースフォロアの出力側と前記第２のソースフォロアの出力側との間に接続し、低抵抗と高抵抗との切り換えが自在な可変抵抗素子と、前記第４のトランジスタの出力電流の立ち上がり時に、その出力電流を所定値と比較し、出力電流が所定値を上回った場合に、前記可変抵抗素子を低抵抗から高抵抗に切り換える比較手段と、前記第４のトランジスタの出力電流の立ち下がり時に、前記可変抵抗素子を高抵抗から低抵抗に切り換える初期化手段と、からなることを特徴とするものである。
【００１８】
請求項２に記載の発明は、請求項１に記載の高速電流スイッチ回路において、前記可変抵抗素子は、ＭＯＳトランジスタからなることを特徴とするものである。
請求項３に記載の発明は、外部から電流を設定する電流設定回路と、この電流設定回路で設定される設定電流の電流経路を、入力信号に応じて第１の電流経路と第２の電流経路とに選択的に切り換える第１および第２のトランジスタを含む切換回路と、前記第１のトランジスタに対して直列接続される第３のトランジスタと、この第３のトランジスタを駆動する第１のソースフォロアと、前記第３のトランジスタとカレントミラーの関係を形成して所望の出力電流を取り出す第４のトランジスタと、この第４のトランジスタを前記第１のソースフォロアと同一条件で駆動する第２のソースフォロアとを含み、前記第３のトランジスタと前記第１のソースフォロアとの間で帰還回路を形成するとともに、前記第１および第２のソースフォロアを前記第３のトランジスタの出力に応じて駆動するようにした電流ミラー回路と、前記帰還回路の位相余裕を調整して前記電流ミラー回路の出力電流の立ち上がりを最適化する出力電流最適化回路と、を備え、前記出力電流最適化回路は、前記第１のソースフォロアの出力側と前記第２のソースフォロアの出力側との間に、所定の抵抗値からなる抵抗素子を接続するようにしたことを特徴とするものである。
【００１９】
請求項４に記載の発明は、請求項３に記載の高速電流スイッチ回路において、前記抵抗素子は、ポリシリコンからなることを特徴とするものである。
このように本発明では、一部に帰還回路を含む電流ミラー回路を備えるとともに、その帰還回路の位相余裕を調整して電流ミラー回路の出力電流の立ち上がりを最適化する出力電流最適化回路を設けるようにした。
【００２０】
このため、本発明によれば、出力電流の立ち上がり時間を速め、かつそのオーバシュートを抑えることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の高速電流スイッチ回路の第１実施形態の構成を示す全体の回路図である。
この第１実施形態に係る高速電流スイッチ回路は、図１に示すように、外部から電流を設定する電流設定回路１１と、この電流設定回路１で設定される電流を流す電流経路を第１の電流経路１７と第２の電流経路１８に切り換える切換回路１２と、第１の電流経路１７に流れる設定電流に対して所定の電流比の出力電流を取り出す電流ミラー回路１３と、出力電流最適化回路１４とを、少なくとも備えている。
【００２２】
電流設定回路１１は、Ｎ型のＭＯＳトランジスタＱ１とＮ型のＭＯＳトランジスタＱ２とからなる電流ミラー回路からなり、ＭＯＳトランジスタＱ１に外部設定電流ＩＩ１を設定すると、この外部設定電流ＩＩ１と同一の電流がＭＯＳトランジスタＱ２に流れるようになっている。
切換回路１２は、Ｎ型のＭＯＳトランジスタＱ３とＮ型のＭＯＳトランジスタＱ４などからなり、電流設定回路１１の設定電流を第１の電流経路１７に流すときにＭＯＳトランジスタＱ４をオンにし、その設定電流を第２の電流経路１８に流すときにＭＯＳトランジスタＱ３をオンにするようになっている。
【００２３】
電流ミラー回路１３は、第１の電流経路１７を形成するＰ型のＭＯＳトランジスタＱ６と、Ｐ型の出力用ＭＯＳトランジスタＱ７とが電流ミラー関係を形成するようになっている。このため、ＭＯＳトランジスタＱ６、Ｑ７の各ゲートには、それぞれソースフォロアを構成するＰ型のＭＯＳトランジスタＱ１０、Ｑ１１の各ソース電圧が印加され、ＭＯＳトランジスタＱ１０、Ｑ１１は、そのゲートとソースとの間の電圧が同一になるように設計されている。
【００２４】
このように電流ミラー回路１３は、ＭＯＳトランジスタＱ６とＭＯＳトランジスタＱ１０とが帰還回路（ループ回路）と、出力用ＭＯＳトランジスＱ７とＭＯＳトランジスタＱ１１とからなる出力回路を含んでいる。
出力電流最適化回路１４は、電流ミラー回路１３に含まれる帰還回路の位相余裕を調整してその電流ミラー回路１３からの出力電流の立ち上がりの最適化を図るようになっている。
【００２５】
次に、この第１実施形態に係る高速電流スイッチ回路の詳細な構成について、図１を参照して説明する。
電流設定端子２は、ＭＯＳトランジスタＱ１のドレインに接続され、そのドレインはＭＯＳトランジスタＱ１とＱ２の各ゲートにそれぞれ接続されている。ＭＯＳトランジスタＱ１、Ｑ２の各ソースは共通接続され、その共通接続部が接地されている。
【００２６】
入力端子１は、ＭＯＳトランジスタＱ４、Ｑ８、Ｑ９の各ゲートに接続されるとともに、インバータ３を介してＭＯＳトランジスタＱ３のゲートに接続されている。ＭＯＳトランジスタＱ３、Ｑ４の各ソースは共通接続され、その共通接続部がＭＯＳトランジスタＱ２のドレインに接続されている。
ＭＯＳトランジスタＱ３のドレインは、ＭＯＳトランジスタＱ５のドレインに接続され、そのドレインがＭＯＳトランジスタＱ５のゲートに接続されている。ＭＯＳトランジスタＱ５のソースには、電源電圧ＶＤＤが供給されるようになっている。
【００２７】
ＭＯＳトランジスタＱ４のドレインは、ＭＯＳトランジスタＱ６、Ｑ８の各ドレイン、およびＭＯＳトランジスタＱ１０、Ｑ１１の各ゲートにそれぞれ接続されている。ＭＯＳトランジスタＱ６のゲートは、ＭＯＳトランジスタＱ１０のソース、および出力電流最適化回路１４の入力側にそれぞれ接続されている。また、ＭＯＳトランジスタＱ６のソースは、電源電圧ＶＤＤが供給されるようになっている。
【００２８】
ＭＯＳトランジスタＱ８のゲートはＭＯＳトランジスタＱ９のゲートに接続され、ＭＯＳトランジスタＱ８のソースは電源電圧ＶＤＤが供給されるようになっている。ＭＯＳトランジスタＱ１０のドレインは接地されるとともに、ＭＯＳトランジスタＱ１０のソースには、定電流源４を介して電源電圧ＶＤＤが供給されるようになっている。
【００２９】
出力電流最適化回路１４には、インバータ３の出力、および電流設定端子２の設定電流ＩＩＮがそれぞれ入力されるようになっている。また、出力電流最適化回路１４の出力端子は、ＭＯＳトランジスタＱ９のドレイン、ＭＯＳトランジスタＱ１１のソース、およびＭＯＳトランジスタＱ７のゲートにそれぞれ接続されている。
【００３０】
ＭＯＳトランジスタＱ９のソースは、電源電圧ＶＤＤが供給されるようになっている。ＭＯＳトランジスタＱ１１のドレインは接地され、ＭＯＳトランジスタＱ１１のソースは定電流源５を介して電源電圧ＶＤＤが供給されるようになっている。ＭＯＳトランジスタＱ７は、そのソースに電源電圧ＶＤＤが供給されるようになっており、そのドレインが出力端子６に接続されている。
【００３１】
次に、出力電流最適化回路１４の具体的な構成について、図２を参照して説明する。
この出力電流最適化回路１４は、図２に示すように、可変抵抗素子としてのＮ型のＭＯＳトランジスタＱ２１と、比較回路２２と、初期化回路２３とを含んでいる。
【００３２】
ＭＯＳトランジスタ２１は、ＭＯＳトランジスタＱ１０のソースとＭＯＳトランジスタＱ１１のソースとの間に接続され、比較回路２２からの出力に基づいてオフして高抵抗として機能し、初期化回路２３からの出力に基づいてオンして低抵抗として機能するものである。
比較回路２２は、ＭＯＳトランジスタＱ２２、Ｑ２３、およびインバータ２４からなる電流コンパレータからなり、出力用のＭＯＳトランジスタＱ７の出力電流の立ち上がり時に、その出力電流を所定値と比較し、その出力電流が所定値を上回った場合に、ＭＯＳトランジスタＱ２１をオフするものである。
【００３３】
ここで、上記の比較回路２２が比較する際の所定値は、例えば、ＭＯＳトランジスタＱ７の出力電流の最終値の９０％程度の値とする。
初期化回路２３は、ＭＯＳトランジスタＱ２４からなり、ＭＯＳトランジスタＱ７の出力電流の立ち下がり時に、ＭＯＳトランジスタＱ２１をできるだけ早くオンして初期化するものである。
【００３４】
さらに詳述すると、ＭＯＳトランジスタＱ２２のゲートは、ＭＯＳトランジスタ１１のソースおよびＭＯＳトランジスタＱ７のゲートに接続されている。また、ＭＯＳトランジスタＱ２２のソースは電源電圧ＶＤＤが供給されるようになっている。
ＭＯＳトランジスタＱ２２のドレインは、ＭＯＳトランジスタＱ２３のドレイン、ＭＯＳトランジスタＱ２４のドレイン、およびインバータ２４の入力側に接続されている。ＭＯＳトランジスタＱ２３は、比較回路２２がＭＯＳトランジスタＱ７の出力電流を比較する際のしきい値を決定するものである。このＭＯＳトランジスタＱ２２は、そのゲートに入力設定電流ＩＩＮが供給され、そのソースが接地されている。
【００３５】
インバータ２４の出力側は、ＭＯＳトランジスタＱ２１のゲートに接続されている。また、ＭＯＳトランジスタＱ２４は、そのゲートにインバータ３の出力が供給され、そのソースが接地されている。
次に、このような構成からなる第１実施形態の動作について、図面を参照して説明する。
【００３６】
いま、入力信号ＩＮが「Ｌ」レベルにあるときには、入力信号ＩＮがＭＯＳトランジスタＱ９に印加されるので、ＭＯＳトランジスタＱ９はオンの状態にあり、ノードＮ６には電源電圧ＶＤＤが印加されている。このため、出力電流最適化回路１４のＭＯＳトランジスタＱ２２のゲートに電源電圧ＶＤＤが印加され、ＭＯＳトランジスタＱ２２はオフ状態になる。
【００３７】
従って、インバータ２４は、その入力側が「Ｌ」レベルとなり、その出力側は「Ｈ」レベルとなり、ＭＯＳトランジスタＱ２１はオン状態になるので、ノードＮ５とノードＮ６とは、低抵抗のＭＯＳトランジスタＱ２１により短絡された状態となる。
このように、ノードＮ５とノードＮ６との間が短絡される場合には、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路において、２次の極（ポール）を構成する容量負荷が大きくなるので、２次の極は低周波に設定されて、位相余裕は例えば３０°以下というように小さくなる。
【００３８】
一方、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルに変化して立ち上がり始めると、ＭＯＳトランジスタＱ４がオンするので、ＭＯＳトランジスタＱ１０のゲート電位およびそのソース電位（ノードＮ３およびＮ５の電位）が、電流設定端子２から入力される外部設定電流ＩＩＮの電流値にしたがって立ち下がり始める。
【００３９】
ノードＮ３の電位が立ち下がりはじめると、ＭＯＳトランジスタＱ１１によりそのソース電位（ノードＮ６の電位）が決定され、この電位がＭＯＳトランジスタＱ７のゲート電圧になる。このゲート電位によりＭＯＳトランジスタＱ７の出力電流が立ち上がり始める。
そのノードＮ６の電位は、出力電流最適化回路１４のＭＯＳトランジスタＱ２２のゲート電圧になるので、ＭＯＳトランジスタＱ２２には、ＭＯＳトランジスタＱ７の出力電流に相当する出力電流が流れ始める。そして、その出力電流が予め設定してあるしきい値を超えたとき、換言すると、ＭＯＳトランジスタＱ２２のドレイン電圧が、そのしきい値に対応するインバータ２４のしきい値電圧を超えると、このインバータ２４の出力が「Ｌ」レベルとなる。
【００４０】
この結果、ＭＯＳトランジスタＱ２１はオフ状態になるので、ノードＮ５とノードＮ６との間は、高抵抗のＭＯＳトランジスタＱ２１により開放された状態となる。
このように、ノードＮ５とノードＮ６との間が開放される場合には、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路において、２次の極を構成する容量負荷がＭＯＳトランジスタＱ７のゲート容量分だけとなって小さくなるので、２次の極は高周波に設定されて、位相余裕は例えば６０°以上というように十分に確保される。
【００４１】
その後、入力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルに変化して立ち下がると、この入力信号ＩＮがインバータ３で反転されて出力電流最適化回路１４のＭＯＳトランジスタＱ２４のゲートに印加される。この結果、ＭＯＳトランジスタＱ２４がオンし、インバータ２４の入力側を直ちに「Ｌ」レベルとするので、インバータ２４はＭＯＳトランジスタＱ２１をオン状態に初期化する。
【００４２】
以上のような動作によるＭＯＳトランジスタＱ７の出力電流の変化を纏めると、図３に示すようになるので、以下にこれについて説明する。
すなわち、ＭＯＳトランジスタＱ７の出力電流が立ち上がる際に、所定の中間電流値（例えば出力電流の最終値の９０％程度）に達するまでは、ノードＮ５とノードＮ６との間をＭＯＳトランジスタＱ２１をオンにして短絡するようにした。このため、出力電流は、図３の曲線Ａに示すように、その立ち上がり期間が速まる。
【００４３】
一方、その出力電流が、その中間電流値に立ち上がってオーバシュートの発生する時刻ｔ１には、ノードＮ５とノードＮ６との間をＭＯＳトランジスタＱ２１をオフにして開放し、すなわち、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路の位相余裕を十分に確保するようにした。このため、出力電流は、図３の曲線Ｂに示すようにオーバシュートが抑制される。
【００４４】
なお、図３において、曲線ＣはＭＯＳトランジスタＱ２１をオンにしたままのときの出力電流の一例を示し、曲線ＤはＭＯＳトランジスタＱ２１をオフにしたままの出力電流の一例を示す。
以上説明したように、この第１実施形態によれば、消費電流を増やすことなく、出力電流の立ち上がり時間を速め、かつそのオーバシュートを抑制することができる。
【００４５】
また、この第１実施形態によれば、その出力電流の立ち下げ時には、初期状態に戻すようにしたので、入力信号により出力電流を高速にオンオフ制御を繰り返しても、その繰り返しによる出力電流の立ち上がり特性の違いは現れない。
次に、本発明の高速電流スイッチ回路の第２実施形態の構成について、図４を参照して説明する。
【００４６】
この第２実施形態に係る高速電流スイッチ回路は、第１実施形態の出力電流最適化回路１４を、図４に示すように所定の抵抗値を持つ抵抗素子３１に置き換えたものである。抵抗素子３１は、ポリシリコンなどから構成されている。
なお、この第２実施形態の他の部分の構成は、図１に示す第１実施形態の出力電流最適化回路１４を除く部分の構成と同様であるので、同一の構成要素には同一符号を付してその説明は省略する。
【００４７】
この第２実施形態が第１実施形態の出力電流最適化回路１４を抵抗素子３１に置き換えたのは以下の理由による。
すなわち、図３の曲線Ｃに示すように、ノードＮ５とノードＮ６との間を短絡させる場合には、ＭＯＳトランジスタＱ７の出力電流は立ち上がりが早いがオーバシュートが大きい。逆に、図３の曲線Ｄに示すように、ノードＮ５とノードＮ６との間を開放させる場合には、ＭＯＳトランジスタＱ７の出力電流は立ち上がりが遅いがオーバシュートが小さい。
【００４８】
しかし、所定の抵抗値を持つ抵抗素子３１をノードＮ５とノードＮ６との間に挿入（接続）すると、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路の位相余裕が調整される。その結果、ＭＯＳトランジスタＱ７の出力電流の立ち上がり特性は、図５の曲線Ａに示すように、その中間的な特性を持つようになり、許容範囲内でオーバシュートが抑制され、かつ立ち上がりを速めることができる。
【００４９】
なお、図５において、曲線Ａ、Ｂ、Ｃと、それに対応する位相余裕θの関係は次のようになる。すなわち、曲線Ａは、６０°＞θ＞３０°の場合であり、曲線Ｂはθ＞６０°の場合であり、 曲線Ｃはθ＜３０°の場合である。
例えば、この第２実施形態をＣＤ−Ｒ／ＲＷ系のレーザダイオード駆動回路に適用する場合には、出力電流のオーバシュート量として５％まで許容される。このため、抵抗素子３１により位相余裕を調整することで、オーバシュートが５％以内となる範囲で出力電流の立ち上がり時間を最も早くする設計が可能となる。
この場合に、回路の消費電流を増減させることはない。
【００５０】
次に、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路の位相余裕の調整 の具体的な方法について、図６を参照して説明する。
図６は、図４の回路のノードＮ５の等価回路である。この等価回路から、ノードＮ３の電圧をＶN3、ノードＮ５の電圧をＶN4とすると、等価回路の伝達関数は、次の（１）式のようになる。
【００５１】
ＶN5／ＶN5＝( ｇm1／Ｃ1)×｛〔Ｓ＋（１／（Ｃ2 ×Ｒ) ）〕／〔Ｓ2 ＋Ｓ（（Ｃ２×Ｒ×（ｇｍ１＋ｇｄｓ１）＋Ｃ１＋Ｃ２）／（Ｃ１×Ｃ２×Ｒ））＋（（ｇｍ１＋ｇｄｓ１）／（Ｃ１×Ｃ２×Ｒ）〕｝ ・・・・（１）
ここで、ｇｍ１はＭＯＳトランジスタＱ１０の伝達コンダクタンス、Ｃ１はＭＯＳトランジスタＱ６のゲート容量、Ｒは抵抗素子３１の抵抗値、ｇｄｓ１は基板効果伝達コンダクタンスである。
【００５２】
いま、ｇｍ１≫ｇｄｓ１とすれば、（１）式は次の（２）式となる。
ＶN5／ＶN5＝( ｇm1／Ｃ1)×｛〔Ｓ＋（１／（Ｃ2 ×Ｒ) ）〕／〔Ｓ2 ＋Ｓ（（ｇｍ１／Ｃ１）＋（Ｃ１＋Ｃ２）／（Ｃ１×Ｃ２×Ｒ））＋（ｇｍ１／（Ｃ１×Ｃ２×Ｒ）〕｝ ・・・・（２）
（２）式によれば、零点を持つ２次のローパスフィルタ（ＬＰＦ）となる。
【００５３】
この（２）式から１次の極周波数ω0 と零点周波数Ｚero とを求めると、次の（３）（４）式のようになる。
ω0 ＝√（ｇｍ１／（Ｃ１×Ｃ２×Ｒ）） ・・・・（３）
Ｚero ＝１／（Ｃ２×Ｒ） ・・・・（４）
ここで、１次の極周波数ω0 で位相が９０°回転するが、その位相は零点周波数Ｚero で戻される。このため、１次の極周波数ω0 と零点周波数Ｚero とは、抵抗素子３１の抵抗Ｒにより調整できる。従って、抵抗素子３１の抵抗値に調整することにより、帰還回路の位相余裕を調整できる。
【００５４】
また、第２実施形態では、その回路が図４に示すように構成される。このような回路構成の場合には、帰還回路のステップ応答がオーバシュートしても、出力電流の応答を最終的に決めるのはノードＮ６である。このため、帰還回路の応答から、抵抗素子３１とノードＮ６の容量によるローパスフィルタの効果で、ノードＮ６自体にはオーバシュートが現れにくい。
【００５５】
以上説明したように、第２実施形態によれば、抵抗素子を設けるようにしたので、回路の消費電流を増加させることなく、位相余裕を調整できる。このため、出力電流は、オーバシュートをできるだけ抑制した上で立ち上がり時間をできるだけ速めることができる。
【００５６】
【発明の効果】
以上述べたように、本発明によれば、出力電流の立ち上がり時間を速め、かつそのオーバシュートを抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成を示す回路図である。
【図２】出力電流最適化回路の構成を示す回路図である。
【図３】第１実施形態の出力電流の特性を説明する図である。
【図４】本発明の第２実施形態の構成を示す回路図である。
【図５】第２実施形態の出力電流の特性を説明する図である。
【図６】第２実施形態の出力電流の立ち上がり時の帰還回路の等価回路である。
【図７】従来回路の構成を示す回路図である。
【図８】その従来回路に含まれる帰還回路の利得特性と位相特性の一例を説明する図である。
【図９】その従来回路の出力電流の特性を説明する図である。
【図１０】従来回路の他の構成例を示す回路図である。
【符号の説明】
１１ 電流設定回路
１２ 切換回路
１３ 電流ミラー回路
１４ 出力電流最適化回路
１７ 第１の電流経路
１８ 第２の電流経路
２２ 比較回路
２３ 初期化回路
３１ 抵抗素子
【発明の属する技術分野】
本発明は、トランジスタをスイッチングすることにより、そのトランジスタに流れる電流を高速にスイッチングする高速電流スイッチ回路に関する。
また、本発明は、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＭＯ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＡＭ、ＤＶＤ＋ＲＷ等の記録媒体のデータの読み書き装置において、レーザダイオード（ＬＤ）を駆動するレーザダイオード駆動回路等に利用されるものである。
【０００２】
【従来の技術】
この種のレーザダイオード駆動回路には、レーザダイオードを駆動するための大電流を高速で立ち上げ、かつその立ち上げの際にその電流のオーバシュートが少ない電流スイッチ回路が要求されている。
次に、従来の高速電流スイッチ回路について、図７を参照して説明する。
【０００３】
この電流スイッチ回路は、図７に示すように、ＭＯＳトランジスタＱ１〜Ｑ１１、インバータ３、および定電流源４、５などから構成されている。
次に、この電流スイッチ回路の動作を説明する。いま、入力端子１に入力される入力信号ＩＮが「Ｈ」レベルになると、ＭＯＳトランジスタＱ４、Ｑ８、Ｑ９の各ゲートが「Ｈ」レベルになるとともに、その入力信号がインバータ３で反転されてＭＯＳトランジスタＱ３のゲートが「Ｌ」レベルとなる。
【０００４】
この結果、ＭＯＳトランジスタＱ４がオンするので、ＭＯＳトランジスタＱ１０のゲート電位およびそのソース電位（ノードＮ３およびＮ５の電位）が、電流設定端子２から入力される外部設定電流ＩＩＮの電流値に従って立ち下がる。ここで、ＭＯＳトランジスタＱ６、Ｑ１０は、帰還回路を構成している。
ノードＮ３の電位が立ち下がると、ソースフォロアからなるＭＯＳトランジスタＱ１１によりそのソース電位（ノードＮ６の電位）が決定され、この電位がＭＯＳトランジスタＱ７のゲート電圧になる。このゲート電位によりＭＯＳトランジスタＱ７に電流が流れ、この電流が出力電流ＩＯＵＴとして出力端子６から出力される。
【０００５】
ＭＯＳトランジスタＱ１０とＭＯＳトランジスタＱ１１とは、そのゲートとソースとの間の電圧が同一になるように設計されている。このため、ＭＯＳトランジスタＱ７の出力電流ＩＯＵＴの値は、ＭＯＳトランジスタＱ６のＷ／Ｌ（ここで、ＷはそのＭＯＳトランジスタのチャネル幅、Ｌはそのチャネル長である。）と、ＭＯＳトランジスタＱ７のＷ／Ｌとの比率によって決定される。従って、ＭＯＳトランジスタＱ６とＭＯＳトランジスタＱ７とは、電流ミラーの関係にある。
【０００６】
一方、入力端子１に入力される入力信号ＩＮが「Ｌ」レベルになると、ＭＯＳトランジスタＱ４、Ｑ８、Ｑ９の各ゲートが「Ｌ」レベルになるとともに、その入力信号がインバータ３で反転されてＭＯＳトランジスタＱ３のゲートが「Ｈ」レベルとなる。この結果、ＭＯＳトランジスタＱ４がオフになるとともにＭＯＳトランジスタＱ８、Ｑ９がオンする。このため、ＭＯＳトランジスタＱ１０、Ｑ１１、Ｑ７の各ゲートに電源電圧ＶＤＤが印加され、ＭＯＳトランジスタＱ７の出力電流ＩＯＵＴがオフとなる。
【０００７】
このときには、ＭＯＳトランジスタＱ３がオンとなるので、ＭＯＳトランジスタＱ３、Ｑ５には、電流設定端子２から設定される外部設定電流ＩＩＮが流れ、ＭＯＳトランジスタＱ３のソース電位（ノードＮ１の電位）を一定に保つようにしている。これは、ＭＯＳトランジスタＱ４のオン時の応答、すなわちＭＯＳトランジスタＱ７の出力電流ＩＯＵＴの立ち上がり時の応答を遅らせないようにするためである。
【０００８】
図７に示す電流スイッチ回路では、ＭＯＳトランジスタＱ７の出力電流ＩＯＵＴの応答特性は、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路（ループ）の帯域特性、およびＭＯＳトランジスタＱ１１からなるソースフォロアの帯域特性の２により決定される。その帰還回路とＭＯＳトランジスタＱ１１における周波数−利得特性と周波数−位相特性の一例を示すと、図８に示すようになる。
【０００９】
この回路の場合には、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路の１次の極はノードＮ３に関係し、２次の極はノードＮ５に関係する。そして、この帰還回路と２つの極の位置関係により、帰還回路の安定性（位相余裕）が確保されている。
次に、その帰還回路の位相余裕と、これに対応するＭＯＳトランジスタＱ７の出力電流の立ち上がり特性の関係を示すと、例えば図９に示すようになる。
【００１０】
図９（Ａ）は、利得特性が同一であって位相余裕が十分な場合であり、ＭＯＳトランジスタＱ７の出力電流はオーバシュートがなく立ち上がる。図９（Ｂ）は利得特性が同一であって位相余裕が殆どない場合であり、ＭＯＳトランジスタＱ７の出力電流はオーバシュートがあり、激しくリンギングする。
次に、従来の電流スイッチ回路の他の例について、図１０を参照しながら説明する。
【００１１】
この電流スイッチ回路は、図１０に示すように、図７の電流スイッチ回路と基本的に同様であり、その違いはノードＮ５とノードＮ６とを直接接続（ショート）した点である。
このような構成にすると、ＭＯＳトランジスタＱ７の出力電流ＩＯＵＴの応答特性に、ＭＯＳトランジスタＱ１１からなるソースフォロアの帯域特性が関わらなくなるという利点がある。これは、ＭＯＳトランジスタＱ１１が、ＭＯＳトランジスタＱ１０と同一の挙動を示す同一のトランジスタになるからである。
【００１２】
【発明が解決しようとする課題】
しかし、図１０の電流スイッチ回路では、ＭＯＳトランジスタＱ１０の他にＭＯＳトランジスタＱ１１により帰還回路が構成される。このため、帰還回路の２次の極の負荷が大きくなる。これは、ＭＯＳトランジスタＱ７のゲートの容量の増加によるためである。
【００１３】
この結果、帰還回路が十分な位相余裕を確保するためには、ＭＯＳトランジスタＱ１０、Ｑ１１の伝達コンダクタンスｇｍを大きくする必要があり、この結果、消費電流が増大するという不都合がある。
なお、通常、ＭＯＳトランジスタＱ７には大電流が流れるので、ＭＯＳトランジスタＱ７のゲート容量も大きくなり、ＭＯＳトランジスタＱ１０、Ｑ１１に大きな電流を流す必要がある。
【００１４】
そこで、本発明の目的は、上記の点に鑑み、消費電流を増加させることなく、出力電流の立ち上がり時間を速め、かつそのオーバシュートを抑えることができる高速電流スイッチ回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１〜請求項４に記載の各発明は、以下のように構成した。
【００１６】
請求項１に記載の発明は、外部から電流を設定する電流設定回路と、この電流設定回路で設定される設定電流の電流経路を、入力信号に応じて第１の電流経路と第２の電流経路とに選択的に切り換える第１および第２のトランジスタを含む切換回路と、前記第１のトランジスタに対して直列接続される第３のトランジスタと、この第３のトランジスタを駆動する第１のソースフォロアと、前記第３のトランジスタとカレントミラーの関係を形成して所望の出力電流を取り出す第４のトランジスタと、この第４のトランジスタを前記第１のソースフォロアと同一条件で駆動する第２のソースフォロアとを含み、前記第３のトランジスタと前記第１のソースフォロアとの間で帰還回路を形成するとともに、前記第１および第２のソースフォロアを前記第３のトランジスタの出力に応じて駆動するようにした電流ミラー回路と、前記帰還回路の位相余裕を調整して前記電流ミラー回路の出力電流の立ち上がりを最適化する出力電流最適化回路と、を備え、前記出力電流最適化回路は、前記第１のソースフォロアの出力側と前記第２のソースフォロアの出力側との間に接続し、低抵抗と高抵抗との切り換えが自在な可変抵抗素子と、前記第４のトランジスタの出力電流の立ち上がり時に、その出力電流を所定値と比較し、出力電流が所定値を上回った場合に、前記可変抵抗素子を低抵抗から高抵抗に切り換える比較手段と、前記第４のトランジスタの出力電流の立ち下がり時に、前記可変抵抗素子を高抵抗から低抵抗に切り換える初期化手段と、からなることを特徴とするものである。
【００１８】
請求項２に記載の発明は、請求項１に記載の高速電流スイッチ回路において、前記可変抵抗素子は、ＭＯＳトランジスタからなることを特徴とするものである。
請求項３に記載の発明は、外部から電流を設定する電流設定回路と、この電流設定回路で設定される設定電流の電流経路を、入力信号に応じて第１の電流経路と第２の電流経路とに選択的に切り換える第１および第２のトランジスタを含む切換回路と、前記第１のトランジスタに対して直列接続される第３のトランジスタと、この第３のトランジスタを駆動する第１のソースフォロアと、前記第３のトランジスタとカレントミラーの関係を形成して所望の出力電流を取り出す第４のトランジスタと、この第４のトランジスタを前記第１のソースフォロアと同一条件で駆動する第２のソースフォロアとを含み、前記第３のトランジスタと前記第１のソースフォロアとの間で帰還回路を形成するとともに、前記第１および第２のソースフォロアを前記第３のトランジスタの出力に応じて駆動するようにした電流ミラー回路と、前記帰還回路の位相余裕を調整して前記電流ミラー回路の出力電流の立ち上がりを最適化する出力電流最適化回路と、を備え、前記出力電流最適化回路は、前記第１のソースフォロアの出力側と前記第２のソースフォロアの出力側との間に、所定の抵抗値からなる抵抗素子を接続するようにしたことを特徴とするものである。
【００１９】
請求項４に記載の発明は、請求項３に記載の高速電流スイッチ回路において、前記抵抗素子は、ポリシリコンからなることを特徴とするものである。
このように本発明では、一部に帰還回路を含む電流ミラー回路を備えるとともに、その帰還回路の位相余裕を調整して電流ミラー回路の出力電流の立ち上がりを最適化する出力電流最適化回路を設けるようにした。
【００２０】
このため、本発明によれば、出力電流の立ち上がり時間を速め、かつそのオーバシュートを抑えることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の高速電流スイッチ回路の第１実施形態の構成を示す全体の回路図である。
この第１実施形態に係る高速電流スイッチ回路は、図１に示すように、外部から電流を設定する電流設定回路１１と、この電流設定回路１で設定される電流を流す電流経路を第１の電流経路１７と第２の電流経路１８に切り換える切換回路１２と、第１の電流経路１７に流れる設定電流に対して所定の電流比の出力電流を取り出す電流ミラー回路１３と、出力電流最適化回路１４とを、少なくとも備えている。
【００２２】
電流設定回路１１は、Ｎ型のＭＯＳトランジスタＱ１とＮ型のＭＯＳトランジスタＱ２とからなる電流ミラー回路からなり、ＭＯＳトランジスタＱ１に外部設定電流ＩＩ１を設定すると、この外部設定電流ＩＩ１と同一の電流がＭＯＳトランジスタＱ２に流れるようになっている。
切換回路１２は、Ｎ型のＭＯＳトランジスタＱ３とＮ型のＭＯＳトランジスタＱ４などからなり、電流設定回路１１の設定電流を第１の電流経路１７に流すときにＭＯＳトランジスタＱ４をオンにし、その設定電流を第２の電流経路１８に流すときにＭＯＳトランジスタＱ３をオンにするようになっている。
【００２３】
電流ミラー回路１３は、第１の電流経路１７を形成するＰ型のＭＯＳトランジスタＱ６と、Ｐ型の出力用ＭＯＳトランジスタＱ７とが電流ミラー関係を形成するようになっている。このため、ＭＯＳトランジスタＱ６、Ｑ７の各ゲートには、それぞれソースフォロアを構成するＰ型のＭＯＳトランジスタＱ１０、Ｑ１１の各ソース電圧が印加され、ＭＯＳトランジスタＱ１０、Ｑ１１は、そのゲートとソースとの間の電圧が同一になるように設計されている。
【００２４】
このように電流ミラー回路１３は、ＭＯＳトランジスタＱ６とＭＯＳトランジスタＱ１０とが帰還回路（ループ回路）と、出力用ＭＯＳトランジスＱ７とＭＯＳトランジスタＱ１１とからなる出力回路を含んでいる。
出力電流最適化回路１４は、電流ミラー回路１３に含まれる帰還回路の位相余裕を調整してその電流ミラー回路１３からの出力電流の立ち上がりの最適化を図るようになっている。
【００２５】
次に、この第１実施形態に係る高速電流スイッチ回路の詳細な構成について、図１を参照して説明する。
電流設定端子２は、ＭＯＳトランジスタＱ１のドレインに接続され、そのドレインはＭＯＳトランジスタＱ１とＱ２の各ゲートにそれぞれ接続されている。ＭＯＳトランジスタＱ１、Ｑ２の各ソースは共通接続され、その共通接続部が接地されている。
【００２６】
入力端子１は、ＭＯＳトランジスタＱ４、Ｑ８、Ｑ９の各ゲートに接続されるとともに、インバータ３を介してＭＯＳトランジスタＱ３のゲートに接続されている。ＭＯＳトランジスタＱ３、Ｑ４の各ソースは共通接続され、その共通接続部がＭＯＳトランジスタＱ２のドレインに接続されている。
ＭＯＳトランジスタＱ３のドレインは、ＭＯＳトランジスタＱ５のドレインに接続され、そのドレインがＭＯＳトランジスタＱ５のゲートに接続されている。ＭＯＳトランジスタＱ５のソースには、電源電圧ＶＤＤが供給されるようになっている。
【００２７】
ＭＯＳトランジスタＱ４のドレインは、ＭＯＳトランジスタＱ６、Ｑ８の各ドレイン、およびＭＯＳトランジスタＱ１０、Ｑ１１の各ゲートにそれぞれ接続されている。ＭＯＳトランジスタＱ６のゲートは、ＭＯＳトランジスタＱ１０のソース、および出力電流最適化回路１４の入力側にそれぞれ接続されている。また、ＭＯＳトランジスタＱ６のソースは、電源電圧ＶＤＤが供給されるようになっている。
【００２８】
ＭＯＳトランジスタＱ８のゲートはＭＯＳトランジスタＱ９のゲートに接続され、ＭＯＳトランジスタＱ８のソースは電源電圧ＶＤＤが供給されるようになっている。ＭＯＳトランジスタＱ１０のドレインは接地されるとともに、ＭＯＳトランジスタＱ１０のソースには、定電流源４を介して電源電圧ＶＤＤが供給されるようになっている。
【００２９】
出力電流最適化回路１４には、インバータ３の出力、および電流設定端子２の設定電流ＩＩＮがそれぞれ入力されるようになっている。また、出力電流最適化回路１４の出力端子は、ＭＯＳトランジスタＱ９のドレイン、ＭＯＳトランジスタＱ１１のソース、およびＭＯＳトランジスタＱ７のゲートにそれぞれ接続されている。
【００３０】
ＭＯＳトランジスタＱ９のソースは、電源電圧ＶＤＤが供給されるようになっている。ＭＯＳトランジスタＱ１１のドレインは接地され、ＭＯＳトランジスタＱ１１のソースは定電流源５を介して電源電圧ＶＤＤが供給されるようになっている。ＭＯＳトランジスタＱ７は、そのソースに電源電圧ＶＤＤが供給されるようになっており、そのドレインが出力端子６に接続されている。
【００３１】
次に、出力電流最適化回路１４の具体的な構成について、図２を参照して説明する。
この出力電流最適化回路１４は、図２に示すように、可変抵抗素子としてのＮ型のＭＯＳトランジスタＱ２１と、比較回路２２と、初期化回路２３とを含んでいる。
【００３２】
ＭＯＳトランジスタ２１は、ＭＯＳトランジスタＱ１０のソースとＭＯＳトランジスタＱ１１のソースとの間に接続され、比較回路２２からの出力に基づいてオフして高抵抗として機能し、初期化回路２３からの出力に基づいてオンして低抵抗として機能するものである。
比較回路２２は、ＭＯＳトランジスタＱ２２、Ｑ２３、およびインバータ２４からなる電流コンパレータからなり、出力用のＭＯＳトランジスタＱ７の出力電流の立ち上がり時に、その出力電流を所定値と比較し、その出力電流が所定値を上回った場合に、ＭＯＳトランジスタＱ２１をオフするものである。
【００３３】
ここで、上記の比較回路２２が比較する際の所定値は、例えば、ＭＯＳトランジスタＱ７の出力電流の最終値の９０％程度の値とする。
初期化回路２３は、ＭＯＳトランジスタＱ２４からなり、ＭＯＳトランジスタＱ７の出力電流の立ち下がり時に、ＭＯＳトランジスタＱ２１をできるだけ早くオンして初期化するものである。
【００３４】
さらに詳述すると、ＭＯＳトランジスタＱ２２のゲートは、ＭＯＳトランジスタ１１のソースおよびＭＯＳトランジスタＱ７のゲートに接続されている。また、ＭＯＳトランジスタＱ２２のソースは電源電圧ＶＤＤが供給されるようになっている。
ＭＯＳトランジスタＱ２２のドレインは、ＭＯＳトランジスタＱ２３のドレイン、ＭＯＳトランジスタＱ２４のドレイン、およびインバータ２４の入力側に接続されている。ＭＯＳトランジスタＱ２３は、比較回路２２がＭＯＳトランジスタＱ７の出力電流を比較する際のしきい値を決定するものである。このＭＯＳトランジスタＱ２２は、そのゲートに入力設定電流ＩＩＮが供給され、そのソースが接地されている。
【００３５】
インバータ２４の出力側は、ＭＯＳトランジスタＱ２１のゲートに接続されている。また、ＭＯＳトランジスタＱ２４は、そのゲートにインバータ３の出力が供給され、そのソースが接地されている。
次に、このような構成からなる第１実施形態の動作について、図面を参照して説明する。
【００３６】
いま、入力信号ＩＮが「Ｌ」レベルにあるときには、入力信号ＩＮがＭＯＳトランジスタＱ９に印加されるので、ＭＯＳトランジスタＱ９はオンの状態にあり、ノードＮ６には電源電圧ＶＤＤが印加されている。このため、出力電流最適化回路１４のＭＯＳトランジスタＱ２２のゲートに電源電圧ＶＤＤが印加され、ＭＯＳトランジスタＱ２２はオフ状態になる。
【００３７】
従って、インバータ２４は、その入力側が「Ｌ」レベルとなり、その出力側は「Ｈ」レベルとなり、ＭＯＳトランジスタＱ２１はオン状態になるので、ノードＮ５とノードＮ６とは、低抵抗のＭＯＳトランジスタＱ２１により短絡された状態となる。
このように、ノードＮ５とノードＮ６との間が短絡される場合には、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路において、２次の極（ポール）を構成する容量負荷が大きくなるので、２次の極は低周波に設定されて、位相余裕は例えば３０°以下というように小さくなる。
【００３８】
一方、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルに変化して立ち上がり始めると、ＭＯＳトランジスタＱ４がオンするので、ＭＯＳトランジスタＱ１０のゲート電位およびそのソース電位（ノードＮ３およびＮ５の電位）が、電流設定端子２から入力される外部設定電流ＩＩＮの電流値にしたがって立ち下がり始める。
【００３９】
ノードＮ３の電位が立ち下がりはじめると、ＭＯＳトランジスタＱ１１によりそのソース電位（ノードＮ６の電位）が決定され、この電位がＭＯＳトランジスタＱ７のゲート電圧になる。このゲート電位によりＭＯＳトランジスタＱ７の出力電流が立ち上がり始める。
そのノードＮ６の電位は、出力電流最適化回路１４のＭＯＳトランジスタＱ２２のゲート電圧になるので、ＭＯＳトランジスタＱ２２には、ＭＯＳトランジスタＱ７の出力電流に相当する出力電流が流れ始める。そして、その出力電流が予め設定してあるしきい値を超えたとき、換言すると、ＭＯＳトランジスタＱ２２のドレイン電圧が、そのしきい値に対応するインバータ２４のしきい値電圧を超えると、このインバータ２４の出力が「Ｌ」レベルとなる。
【００４０】
この結果、ＭＯＳトランジスタＱ２１はオフ状態になるので、ノードＮ５とノードＮ６との間は、高抵抗のＭＯＳトランジスタＱ２１により開放された状態となる。
このように、ノードＮ５とノードＮ６との間が開放される場合には、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路において、２次の極を構成する容量負荷がＭＯＳトランジスタＱ７のゲート容量分だけとなって小さくなるので、２次の極は高周波に設定されて、位相余裕は例えば６０°以上というように十分に確保される。
【００４１】
その後、入力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルに変化して立ち下がると、この入力信号ＩＮがインバータ３で反転されて出力電流最適化回路１４のＭＯＳトランジスタＱ２４のゲートに印加される。この結果、ＭＯＳトランジスタＱ２４がオンし、インバータ２４の入力側を直ちに「Ｌ」レベルとするので、インバータ２４はＭＯＳトランジスタＱ２１をオン状態に初期化する。
【００４２】
以上のような動作によるＭＯＳトランジスタＱ７の出力電流の変化を纏めると、図３に示すようになるので、以下にこれについて説明する。
すなわち、ＭＯＳトランジスタＱ７の出力電流が立ち上がる際に、所定の中間電流値（例えば出力電流の最終値の９０％程度）に達するまでは、ノードＮ５とノードＮ６との間をＭＯＳトランジスタＱ２１をオンにして短絡するようにした。このため、出力電流は、図３の曲線Ａに示すように、その立ち上がり期間が速まる。
【００４３】
一方、その出力電流が、その中間電流値に立ち上がってオーバシュートの発生する時刻ｔ１には、ノードＮ５とノードＮ６との間をＭＯＳトランジスタＱ２１をオフにして開放し、すなわち、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路の位相余裕を十分に確保するようにした。このため、出力電流は、図３の曲線Ｂに示すようにオーバシュートが抑制される。
【００４４】
なお、図３において、曲線ＣはＭＯＳトランジスタＱ２１をオンにしたままのときの出力電流の一例を示し、曲線ＤはＭＯＳトランジスタＱ２１をオフにしたままの出力電流の一例を示す。
以上説明したように、この第１実施形態によれば、消費電流を増やすことなく、出力電流の立ち上がり時間を速め、かつそのオーバシュートを抑制することができる。
【００４５】
また、この第１実施形態によれば、その出力電流の立ち下げ時には、初期状態に戻すようにしたので、入力信号により出力電流を高速にオンオフ制御を繰り返しても、その繰り返しによる出力電流の立ち上がり特性の違いは現れない。
次に、本発明の高速電流スイッチ回路の第２実施形態の構成について、図４を参照して説明する。
【００４６】
この第２実施形態に係る高速電流スイッチ回路は、第１実施形態の出力電流最適化回路１４を、図４に示すように所定の抵抗値を持つ抵抗素子３１に置き換えたものである。抵抗素子３１は、ポリシリコンなどから構成されている。
なお、この第２実施形態の他の部分の構成は、図１に示す第１実施形態の出力電流最適化回路１４を除く部分の構成と同様であるので、同一の構成要素には同一符号を付してその説明は省略する。
【００４７】
この第２実施形態が第１実施形態の出力電流最適化回路１４を抵抗素子３１に置き換えたのは以下の理由による。
すなわち、図３の曲線Ｃに示すように、ノードＮ５とノードＮ６との間を短絡させる場合には、ＭＯＳトランジスタＱ７の出力電流は立ち上がりが早いがオーバシュートが大きい。逆に、図３の曲線Ｄに示すように、ノードＮ５とノードＮ６との間を開放させる場合には、ＭＯＳトランジスタＱ７の出力電流は立ち上がりが遅いがオーバシュートが小さい。
【００４８】
しかし、所定の抵抗値を持つ抵抗素子３１をノードＮ５とノードＮ６との間に挿入（接続）すると、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路の位相余裕が調整される。その結果、ＭＯＳトランジスタＱ７の出力電流の立ち上がり特性は、図５の曲線Ａに示すように、その中間的な特性を持つようになり、許容範囲内でオーバシュートが抑制され、かつ立ち上がりを速めることができる。
【００４９】
なお、図５において、曲線Ａ、Ｂ、Ｃと、それに対応する位相余裕θの関係は次のようになる。すなわち、曲線Ａは、６０°＞θ＞３０°の場合であり、曲線Ｂはθ＞６０°の場合であり、 曲線Ｃはθ＜３０°の場合である。
例えば、この第２実施形態をＣＤ−Ｒ／ＲＷ系のレーザダイオード駆動回路に適用する場合には、出力電流のオーバシュート量として５％まで許容される。このため、抵抗素子３１により位相余裕を調整することで、オーバシュートが５％以内となる範囲で出力電流の立ち上がり時間を最も早くする設計が可能となる。
この場合に、回路の消費電流を増減させることはない。
【００５０】
次に、ＭＯＳトランジスタＱ６、Ｑ１０からなる帰還回路の位相余裕の調整 の具体的な方法について、図６を参照して説明する。
図６は、図４の回路のノードＮ５の等価回路である。この等価回路から、ノードＮ３の電圧をＶN3、ノードＮ５の電圧をＶN4とすると、等価回路の伝達関数は、次の（１）式のようになる。
【００５１】
ＶN5／ＶN5＝( ｇm1／Ｃ1)×｛〔Ｓ＋（１／（Ｃ2 ×Ｒ) ）〕／〔Ｓ2 ＋Ｓ（（Ｃ２×Ｒ×（ｇｍ１＋ｇｄｓ１）＋Ｃ１＋Ｃ２）／（Ｃ１×Ｃ２×Ｒ））＋（（ｇｍ１＋ｇｄｓ１）／（Ｃ１×Ｃ２×Ｒ）〕｝ ・・・・（１）
ここで、ｇｍ１はＭＯＳトランジスタＱ１０の伝達コンダクタンス、Ｃ１はＭＯＳトランジスタＱ６のゲート容量、Ｒは抵抗素子３１の抵抗値、ｇｄｓ１は基板効果伝達コンダクタンスである。
【００５２】
いま、ｇｍ１≫ｇｄｓ１とすれば、（１）式は次の（２）式となる。
ＶN5／ＶN5＝( ｇm1／Ｃ1)×｛〔Ｓ＋（１／（Ｃ2 ×Ｒ) ）〕／〔Ｓ2 ＋Ｓ（（ｇｍ１／Ｃ１）＋（Ｃ１＋Ｃ２）／（Ｃ１×Ｃ２×Ｒ））＋（ｇｍ１／（Ｃ１×Ｃ２×Ｒ）〕｝ ・・・・（２）
（２）式によれば、零点を持つ２次のローパスフィルタ（ＬＰＦ）となる。
【００５３】
この（２）式から１次の極周波数ω0 と零点周波数Ｚero とを求めると、次の（３）（４）式のようになる。
ω0 ＝√（ｇｍ１／（Ｃ１×Ｃ２×Ｒ）） ・・・・（３）
Ｚero ＝１／（Ｃ２×Ｒ） ・・・・（４）
ここで、１次の極周波数ω0 で位相が９０°回転するが、その位相は零点周波数Ｚero で戻される。このため、１次の極周波数ω0 と零点周波数Ｚero とは、抵抗素子３１の抵抗Ｒにより調整できる。従って、抵抗素子３１の抵抗値に調整することにより、帰還回路の位相余裕を調整できる。
【００５４】
また、第２実施形態では、その回路が図４に示すように構成される。このような回路構成の場合には、帰還回路のステップ応答がオーバシュートしても、出力電流の応答を最終的に決めるのはノードＮ６である。このため、帰還回路の応答から、抵抗素子３１とノードＮ６の容量によるローパスフィルタの効果で、ノードＮ６自体にはオーバシュートが現れにくい。
【００５５】
以上説明したように、第２実施形態によれば、抵抗素子を設けるようにしたので、回路の消費電流を増加させることなく、位相余裕を調整できる。このため、出力電流は、オーバシュートをできるだけ抑制した上で立ち上がり時間をできるだけ速めることができる。
【００５６】
【発明の効果】
以上述べたように、本発明によれば、出力電流の立ち上がり時間を速め、かつそのオーバシュートを抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成を示す回路図である。
【図２】出力電流最適化回路の構成を示す回路図である。
【図３】第１実施形態の出力電流の特性を説明する図である。
【図４】本発明の第２実施形態の構成を示す回路図である。
【図５】第２実施形態の出力電流の特性を説明する図である。
【図６】第２実施形態の出力電流の立ち上がり時の帰還回路の等価回路である。
【図７】従来回路の構成を示す回路図である。
【図８】その従来回路に含まれる帰還回路の利得特性と位相特性の一例を説明する図である。
【図９】その従来回路の出力電流の特性を説明する図である。
【図１０】従来回路の他の構成例を示す回路図である。
【符号の説明】
１１ 電流設定回路
１２ 切換回路
１３ 電流ミラー回路
１４ 出力電流最適化回路
１７ 第１の電流経路
１８ 第２の電流経路
２２ 比較回路
２３ 初期化回路
３１ 抵抗素子
Claims (4)
- 外部から電流を設定する電流設定回路と、
この電流設定回路で設定される設定電流の電流経路を、入力信号に応じて第１の電流経路と第２の電流経路とに選択的に切り換える第１および第２のトランジスタを含む切換回路と、
前記第１のトランジスタに対して直列接続される第３のトランジスタと、この第３のトランジスタを駆動する第１のソースフォロアと、前記第３のトランジスタとカレントミラーの関係を形成して所望の出力電流を取り出す第４のトランジスタと、この第４のトランジスタを前記第１のソースフォロアと同一条件で駆動する第２のソースフォロアとを含み、前記第３のトランジスタと前記第１のソースフォロアとの間で帰還回路を形成するとともに、前記第１および第２のソースフォロアを前記第３のトランジスタの出力に応じて駆動するようにした電流ミラー回路と、
前記帰還回路の位相余裕を調整して前記電流ミラー回路の出力電流の立ち上がりを最適化する出力電流最適化回路と、
を備え、
前記出力電流最適化回路は、
前記第１のソースフォロアの出力側と前記第２のソースフォロアの出力側との間に接続し、低抵抗と高抵抗との切り換えが自在な可変抵抗素子と、
前記第４のトランジスタの出力電流の立ち上がり時に、その出力電流を所定値と比較し、出力電流が所定値を上回った場合に、前記可変抵抗素子を低抵抗から高抵抗に切り換える比較手段と、
前記第４のトランジスタの出力電流の立ち下がり時に、前記可変抵抗素子を高抵抗から低抵抗に切り換える初期化手段と、
からなることを特徴とする高速電流スイッチ回路。 - 前記可変抵抗素子は、ＭＯＳトランジスタからなることを特徴とする請求項１に記載の高速電流スイッチ回路。
- 外部から電流を設定する電流設定回路と、
この電流設定回路で設定される設定電流の電流経路を、入力信号に応じて第１の電流経路と第２の電流経路とに選択的に切り換える第１および第２のトランジスタを含む切換回路と、
前記第１のトランジスタに対して直列接続される第３のトランジスタと、この第３のトランジスタを駆動する第１のソースフォロアと、前記第３のトランジスタとカレントミラーの関係を形成して所望の出力電流を取り出す第４のトランジスタと、この第４のトランジスタを前記第１のソースフォロアと同一条件で駆動する第２のソースフォロアとを含み、前記第３のトランジスタと前記第１のソースフォロアとの間で帰還回路を形成するとともに、前記第１および第２のソースフォロアを前記第３のトランジスタの出力に応じて駆動するようにした電流ミラー回路と、
前記帰還回路の位相余裕を調整して前記電流ミラー回路の出力電流の立ち上がりを最適化する出力電流最適化回路と、
を備え、
前記出力電流最適化回路は、前記第１のソースフォロアの出力側と前記第２のソースフォロアの出力側との間に、所定の抵抗値からなる抵抗素子を接続するようにしたことを特徴とする高速電流スイッチ回路。 - 前記抵抗素子は、ポリシリコンからなることを特徴とする請求項３に記載の高速電流スイッチ回路。
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