JP4611027B2 - 不揮発性メモリモジュールを有する回路構成および不揮発性メモリモジュールにおけるデータの暗号化/暗号解読の方法 - Google Patents
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Description
−暗号化/暗号解読の方法により、権限のないアクセスに対して保護されるべきデータを格納するための少なくとも1つの不揮発性メモリモジュールを有し、
−メモリモジュールに割り当てられた、少なくとも1つのメモリモジュールインタフェイス論理回路であって、
−−メモリモジュールをアドレス指定し、
−−メモリモジュールにデータを書き込み、または、
−−メモリモジュールからデータを読み出すためのメモリモジュールインタフェイス論理回路を有し、
−少なくとも1つのROMコード(R[ead]O[nly]M[emory] code)を格納するための少なくとも1つのコードROMモジュール(codeR[ead]O[nly]M[emory] module)を有し、
−少なくとも1つのコードROMモジュールインタフェイス論理回路であって、
−−コードROMモジュールをアドレス指定するための、および、
−−コードROMモジュールからROMコードを読み出すためのインタフェイス論理回路を有する、電子データ処理のための回路構成に関する。
−不揮発性メモリモジュールの書き込み、または読み出しに並行する、コードROMモジュールからのROMコードの読み出しにより、
−または、所謂”リセットシーケンス(reset sequence)”の際における、特別のROMコードバイトの一回限りの読み出しにより、および、ROMコードバイトが、NVメモリモジュールの少なくとも1つの書き込み動作、または読み出し動作に必要とされるまでの、少なくとも1つのキーレジスタにおけるそれらのROMコードバイトの格納により、生成される。
−メモリモジュール10がアドレス指定され(−−>参照符号120a:メモリモジュールインタフェイス論理回路12からメモリモジュール10へのアドレスデータ”ADDR(a:0)” )、
−メモリモジュール10が書き込みされ(−−>参照符号120w:メモリモジュールインタフェイス論理回路12からメモリモジュール10への信号データ”DIN(d:0)” )、
−メモリモジュール10が読み出しされる(−−>参照符号120r:メモリモジュール10からメモリモジュールインタフェイス論理回路12への信号データ”DOUT(d:0)、のを利用する、メモリモジュールインタフェイス論理回路12である。
−コードROMモジュール20がアドレス指定され(−−>参照符号220a:コードROMモジュールインタフェイス論理回路22からコードROMモジュール20へのアドレスデータ”A” )、
−コードROMモジュール20が読み出しされる(−−>参照符号220r:コードROMモジュール20からコードROMモジュールインタフェイス論理回路22へのROMコードデータまたはROMコードバイト”DO”)、のを利用する、コードROMモジュールインタフェイス論理回路22である。
−CPUからメモリモジュールインタフェイス論理回路12を経由してメモリモジュール10へのアドレスデータ”CPU NV addr”(−−>参照符号12a)、
−CPUからメモリモジュールインタフェイス論理回路12を経由してメモリモジュール10への信号データ” CPU NV write data”(−−>参照符号12w)、
−メモリモジュール10からメモリモジュールインタフェイス論理回路12を経由してCPUへの信号データ” CPU NV read data”(−−>参照符号12r)、
の暗号化または暗号解読のための暗号化/暗号解読キーとして使用される。
−アドレス信号”ADDR(a:0)”および/またはスクランブル論理回路に供給されるデータ信号”DIN(d:0)”または”DOUT(d:0)”の異なった値のビットを並べ替えるための並べ替え段階(permutation stage)、
−アドレス信号”ADDR(a:0)”および/またはデータ信号”DIN(d:0)”または”DOUT(d:0)”のビットの値を反転するための反転段階(inversion stage)、この並べ替え段階とこの反転段階とは、スクランブルパターン信号により制御される、
−スクランブルパターン信号から並べ替え段階と反転段階のコントロール信号を得るための復号化段階(decoding stage)、を含む。
(i)NVメモリアクセスに並行する、つまり、メモリモジュール10への書き込み/読み出しアクセスに並行するROMコードの読み出しによる、キーコードの生成:
ここで、NVメモリ10のそれぞれのインタフェイス(=メモリモジュールインタフェイス論理回路12)における暗号化/暗号解読論理回路14は、コードROMモジュール20の暗号化されていない出力データ220rへの直接アクセス(direct access)を得る。NVメモリ10への書き込みアクセス(−−>参照符号120w)、またはNVメモリ10のページレジスタ(page register)への読み込みアクセス(−−>参照符号120r)に並行して、ROMコードのあるバイトもまた、コードROMモジュール20から読み出される。読み出しを実施するためのROMコードアドレス220aは、暗号化/暗号解読論理回路14のキーアドレス生成ユニット16により決定され、しかし、各NVメモリアドレスのために明確であり、再生可能である必要がある。
コントローラの”リセットシーケンス”の一部として、多くのROMコードバイトがコードROMモジュール20から読み出され、キーレジスタ18に格納される。
10 N[on]V[olatile]メモリモジュール
12 メモリモジュールインタフェイス論理回路
14 メモリモジュールインタフェイス論理回路12の暗号化/暗号解読論理回路
16 暗号化/暗号解読論理回路14のキーアドレス生成ユニット
18 暗号化/暗号解読論理回路14のキーレジスタ
20 コードR[ead]O[nly]M[emory]モジュール
22 コードROMインタフェイス論理回路
24 コードROMインタフェイス論理回路22のマルチプレックスユニット
120a メモリモジュールインタフェイス論理回路12からメモリモジュール10へのアドレスデータ”ADDR(a:0)”
120r メモリモジュール10からメモリモジュールインタフェイス論理回路12への信号データ”DOUT(d:0)”
120w メモリモジュールインタフェイス論理回路12からメモリモジュール10への信号データ”DIN(d:0)”
162a キーアドレス生成ユニット16からマルチプレックスユニット24へのROMキーアドレスデータ
220a マルチプレックスユニット24からコードROMモジュール20へのアドレスデータ”A”
220r コードROMモジュール20からコードROMモジュールインタフェイス論理回路22へのROMコードデータまたはROMコードバイト”DO”
12a CPUからメモリモジュールインタフェイス論理回路12へのアドレスデータ”CPU NV addr”
12r メモリモジュールインタフェイス論理回路12からCPUへの信号データ” CPU NV read data”
12w CPUからメモリモジュールインタフェイス論理回路12への信号データ” CPU NV write data”
C22a CPUからマルチプレックスユニット24へのCPU ROMアドレスデータ”CPU ROM addr”
C22r コードROMモジュール20からCPUへのROMコードデータ”CPU ROM read data”
Claims (7)
- −暗号化/暗号解読の利用により、権限のないアクセスに対して保護されるべきデータを格納するための少なくとも1つの不揮発性メモリモジュールと、
−前記メモリモジュールに割り当てられ、
−−少なくとも1つのキーアドレス生成ユニットと、少なくとも1つのキーレジスタと、を有する少なくとも1つの暗号化/暗号解読論理回路を有し、
−−前記メモリモジュールをアドレス指定するための、および、
−−前記メモリモジュールにデータを書き込むための、または、
−−前記メモリモジュールからデータを読み出すための少なくとも1つのメモリモジュールインタフェイス論理回路と、
−少なくとも1つのR[ead]O[nly]M[emory]コードを格納するための少なくとも1つのコードR[ead]O[nly]M[emory]モジュールと、
−前記コードROMモジュールに割り当てられた、少なくとも1つのマルチプレックスユニットを有し、
−−前記コードROMモジュールをアドレス指定するための、および、
−−前記コードROMモジュールからROMコードを読み出すための、少なくとも1つのコードROMインタフェイス論理回路と、
を備えた電子データ処理のための回路構成であって、
前記マルチプレックスユニットは前記コードROMモジュールをアドレス指定するためのアドレスデータと、前記メモリモジュールをアドレス指定するためのアドレスデータをマルチプレックスしてROMキーアドレスデータを出力するものであり、
前記メモリモジュールに割り当てられた、データを暗号化または暗号解読するための少なくとも1つのキーコードは、前記ROMキーアドレスデータにより前記コードROMモジュールの少なくとも1つのROMコードから抽出され、および/または、生成されることを特徴とする回路構成。 - 前記メモリモジュールは、
少なくとも1つの消去可能読み出し専用メモリ(E[rasable]P[rogrammable]R[ead]O[nly]M[emory] )、
少なくとも1つの電気的消去可能読み出し専用メモリ(E[lectrical]E[rasable]P[rogrammable]R[ead]O[nly]M[emory] )、または、
少なくとも1つのフラッシュメモリ、
の形態をとることを特徴とする請求項1に記載の回路構成。 - マイクロコントローラ、特に、”内蔵されたセキュリティコントローラ”、であって、 請求項1または2に記載の少なくとも1つの回路構成を備えることを特徴とするマイクロコントローラ。
- 少なくとも1つの不揮発性メモリモジュールにおいて権限のないアクセスから保護されるべきデータの暗号化または暗号解読の方法であって、
前記メモリモジュールに割り当てられたデータは、少なくとも1つのコードR[ead]O[nly]M[emory]モジュールにより供給される少なくとも1つのROMコードの利用により、
−前記メモリモジュールへの少なくとも1つのアクセスに並行する、つまり、前記メモリモジュールへの書き込み動作または読み出し動作に並行する、前記ROMコードの読み出しにより、または、
−特に、リセットシーケンスの際における、ROMコードバイトの一回限りの読み出しにより、および、前記メモリモジュールへの少なくとも1つのアクセスのときまで、つまり、前記ROMコードバイトが、前記メモリモジュールの少なくとも1つの書き込み動作または読み出し動作に必要とされるまで、少なくとも1つのキーレジスタにおけるそれらのROMコードバイトの格納により、暗号化または暗号解読に用いられるキーコードが生成されることを特徴とする、暗号化または暗号解読されることを特徴とする方法。 - −少なくとも1つ中央処理装置(C[entral]P[rocessing]U[nit] )からの少なくとも1つのメモリモジュールアドレスの利用による前記メモリモジュールへのアクセスにおいて、少なくとも1つのROMキーアドレスが生成され、
−前記ROMコードは、前記ROMキーアドレスの利用により前記コードROMモジュールから取出され、
−前記ROMコードは、
−−前記メモリモジュールのアドレス、および/または、
−−前記メモリモジュールに書き込まれるデータ、または、
−−前記メモリモジュールから読み出されるデータ、
の暗号化または暗号解読のための少なくとも1つの暗号化/暗号解読キーとして使用されることを特徴とする請求項4に記載の方法。 - −前記メモリモジュールのアドレス、および/または、
−前記メモリモジュールに書き込まれるデータ、または、
−前記メモリモジュールから読み出されるデータ、は、
少なくとも1つのスクランブル論理回路の利用によりスクランブルされることを特徴とする請求項4または5に記載の方法。 - 少なくとも1つのチップユニットにおける、特に、少なくとも1つの内蔵されたセキュリティコントローラにおける請求項1または2に記載の少なくとも1つの回路構成の使用。
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