JP4606577B2

JP4606577B2 - Liquid crystal display device

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Publication number: JP4606577B2
Application number: JP2000401329A
Authority: JP
Inventors: 晋柴田; 久治大浦; 賢二権藤; 博文岩永
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-12-28
Filing date: 2000-12-28
Publication date: 2011-01-05
Anticipated expiration: 2020-12-28
Also published as: JP2002202761A

Description

【０００１】
【発明の属する技術分野】
本発明はアクティブマトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】
図４にアクティブマトリクス型の液晶表示装置について、その一画素の等価回路を示す。
【０００３】
アクティブマトリクス型液晶表示装置は、一対の基板間に液晶を挟持してなり、基板上には複数のゲート配線Ｇおよび複数のソース配線Ｓが設けられている。さらに、ゲート配線Ｇとソース配線Ｓとの交点には、スイッチング素子としてＴＦＴ（薄膜トランジスタ）７が設けられている。ＴＦＴ７のゲート電極はゲート配線Ｇに接続され、ソース電極はソース配線Ｓに接続されている。ゲート配線Ｇに印加される電圧（以下、ゲート電圧という）が、“Ｈ”（高）レベルであるときＴＦＴ７は“オン”となり、ソース配線Ｓの電圧がＴＦＴ７のドレイン電極へと印加される。
【０００４】
別途設ける対向電極８には対向電極電圧ＶＣＯＭが印加されており、ドレイン電極の電圧（以下、ドレイン電圧ＶＤという）と対向電極電圧ＶＣＯＭとの差によって、両電極間の液晶が駆動され、表示がおこなわれる。
【０００５】
複数あるゲート配線Ｇに順次“Ｈ”レベルのゲート電圧を印加していき、これに同期して各ソース配線Ｓに所望の電圧を与えることにより、すべての画素のドレイン電極にそれぞれ所望の電圧を印加し、一画面の表示を得ることができる。なお、ゲート配線に“Ｈ”レベルのゲート電圧を入力することを、ゲート配線を選択するという。また、隣り合うゲート配線を順番に選択していく方式を、順次走査方式という。
【０００６】
“Ｈ”レベルのゲート電圧印加後、つぎに再度“Ｈ”レベルのゲート電圧が印加されるまでの間、ドレイン電極の電圧は、対向電極８とドレイン電極の間の液晶により形成される液晶容量ＣＬＣ、およびドレイン電極とゲート配線とのあいだに設ける蓄積容量ＣＳによって保持される。なお、ドレイン電極とゲート配線との間に蓄積容量ＣＳを形成する構造を、ＣＳオンゲート構造という。
【０００７】
図４に示したＣＳオンゲート構造の液晶表示装置について、各部の電圧波形を図５に示す。
【０００８】
図５において、ＶＧ_n、ＶＧ_n+1はそれぞれｎ番目のゲート配線Ｇ_nおよびｎ＋１番目のゲート配線Ｇ_n+1に入力されるゲート電圧であり、ゲート電圧が“Ｈ”レベル（ＶＧＨ）にあるときＴＦＴは“オン”され、“Ｌ”レベル（ＶＧＬ）のときＴＦＴは“オフ”される。
【０００９】
ＶＳ_mは、ｍ番目のソース配線に印加される電圧（以下、ソース電圧という）であり、液晶に印加される電圧の極性が交互に反転するように、中心値ＶＳＯを中心とした交番状電圧とされている。
【００１０】
ソース電圧ＶＳ_mが対向電極の電圧ＶＣＯＭより電位が高い正極性の場合、ゲート電圧ＶＧ_n+1が“Ｈ”レベルに変化すると、ＴＦＴが“オン”され、ドレイン電極の電圧ＶＤはソース電圧ＶＳ_mと同じ電位まで上昇する。
【００１１】
その後、ゲート電圧ＶＧ_n+1が“Ｌ”レベル（ＶＧＬ）へと変化しＴＦＴが“オフ”する瞬間に、ドレイン電圧ＶＤは、ゲート電極とドレイン電極との間の容量カップリングの影響を受けてΔＶＧＤ１だけ減少する。ΔＶＧＤ１はフィードスルー電圧と呼ばれ、次の（式１）で表わされる。
【００１２】
ΔＶＧＤ１＝ＣＧＤ／（ＣＧＤ＋ＣＬＣ＋ＣＳ）・ΔＶＧ_n+1 （式１）
ここで、ＣＧＤはＴＦＴのゲート・ドレイン間の寄生容量であり、ΔＶＧ_n+1はゲート電圧ＶＧ_n+1の変化量、すなわちΔＶＧ_n+1＝ＶＧＨ−ＶＧＬである。
【００１３】
また、ゲート電圧ＶＧ_n+1は実際には液晶表示装置内部の容量や抵抗の影響を受け、破線で示した理想的な波形から遅延して、実線で示した波形となる。したがって、ゲート電圧ＶＧ_n+1がＶＧＨからＶＧＬに変化し始めても、ＴＦＴは瞬時に完全に“オフ”となるわけではない。したがって、ＴＦＴが完全に“オフ”するまでのわずかの期間、ドレイン電極は再充電されドレイン電極の電圧ＶＤはΔＶＲＣ１だけ増加する。
【００１４】
結果として、ドレイン電圧ＶＤはソース電圧ＶＳ_mよりΔＶＤＣ１（＝ΔＶＧＤ１−ΔＶＲＣ１）だけ低い電位となり、つぎにゲート電圧ＶＧ_n+1が“Ｈ”レベルとなるまでの間、この電圧を保持することになる。
【００１５】
ソース電圧ＶＳ_mが対向電極の電圧ＶＣＯＭより電位が低い負極性の場合も、同様に、フィードスルー電圧ΔＶＧＤ１、およびＴＦＴが完全に“オフ”するまでの間の再充電ΔＶＲＣ１により、ドレイン電圧ＶＤは、やはりソース電圧ＶＳ_mよりΔＶＤＣ１（＝ΔＶＧＤ１−ΔＶＲＣ１）だけ低い電位となる。
【００１６】
したがって、対向電極の電圧ＶＣＯＭをソース電圧ＶＳ_mの中心値ＶＳＯに設定すると、正極性と逆極性で液晶に印加される電圧が異なってしまい、液晶へＤＣ電圧が印可され、ヤキツキやフリッカなどの表示不良を引き起こすという問題があった。
【００１７】
そこで、従来は、このＴＦＴ“オフ”時の電圧低下および再充電を補償するために、対向電極電圧ＶＣＯＭを、ソース電圧ＶＳ_mの中心値ＶＳＯよりΔＶＤＣ１だけ低い電圧に設定していた。
【００１８】
【発明が解決しようとする課題】
ところで、液晶表示装置には、ゲート配線の選択順序の切り替えをおこなうものがある。すなわち、通常はｎ番目のゲート配線Ｇ_n、ｎ＋１番目のゲート配線Ｇ_n+1の順序でゲート配線の選択をおこない（順方向走査）、切り替え時には、ｎ＋１番目のゲート配線Ｇ_n+1、ｎ番目のゲート配線Ｇ_nの順序でゲート配線Ｇの選択をおこなう（逆方向走査）。
【００１９】
図４に示した液晶表示装置について、逆方向走査を行なった場合の各部の電圧波形を図６に示す。
【００２０】
逆方向走査をおこなった場合も、図５で説明した順方向走査の場合と同様、ゲート配線Ｇ_n+1のゲート電圧ＶＧ_n+1がＶＧＨからＶＧＬに変化する際に、ドレイン電圧ＶＤに、電圧低下（フィードスルー電圧）が生じる。
【００２１】
さらに、このときほぼ同時に、となりのゲート配線Ｇ_nのゲート電圧ＶＧ_nがＶＧＬからＶＧＨに変化し、ゲート配線Ｇ_nとドレイン電極との間に設けた蓄積容量ＣＳの影響によりドレイン電圧ＶＤに変化が生じる。
【００２２】
これらにより、ドレイン電圧ＶＤは、次の（式２）で表わされるΔＶＧＤ２だけ変動する。
ΔＶＧＤ２＝ＣＧＤ／（ＣＧＤ＋ＣＬＣ＋ＣＳ）・ΔＶＧ_n+1−ＣＳ／（ＣＧＤ＋ＣＬＣ＋ＣＳ）・ΔＶＧ_n （式２）
ここで、ΔＶＧ_n+1＝ΔＶＧ_n＝ＶＧＨ−ＶＧＬである。一般に、ゲート・ドレイン間の寄生容量ＣＧＤよりも蓄積容量ＣＳの方が大きい、すなわちＣＧＤ＜ＣＳであるので、ドレイン電圧ＶＤはソース電圧ＶＳ_mより上の電位へと変動する。
【００２３】
したがって、その後のＴＦＴが完全に“オフ”までの間の再充電期間において、ドレイン電圧ＶＤはΔＶＲＣ２だけ減少する。さらに、その後、ドレイン電圧ＶＤはゲート配線Ｇ_nのゲート電圧ＶＧ_nがＶＧＨからＶＧＬへと変動する瞬間に、蓄積容量ＣＳの影響を受けて、ＣＳ／（ＣＧＤ＋ＣＬＳ＋ＣＳ）・ΔＶＧ_nだけ減少する。
【００２４】
このため最終的には、ドレイン電圧ＶＤはソース電圧ＶＳ_mよりΔＶＤＣ２だけ低い電位を保持することになる。ここでΔＶＤＣ２は、次の（式３）によりあらわすことができる。

【００２５】
すでに述べたように、順方向走査時に対向電極電圧ＶＣＯＭが最適電圧となるように設定した場合、ＶＣＯＭ＝ＶＳＯ−ΔＶＤＣ１となる。一方、逆方向走査時には、最適ＶＣＯＭ値はＶＣＯＭ＝ＶＳＯ−ΔＶＤＣ２である。
【００２６】
したがって、順方向走査時にあわせてＶＣＯＭを設定した場合、逆方向走査時にはＶＣＯＭが最適値からΔＶＤＣ２−ΔＶＤＣ１だけずれることになり、液晶にＤＣ電圧が印可される。このようなＤＣ電圧の印加は、ヤキツキやフリッカなどの表示不良の原因となる。
【００２７】
なお、このような不具合は、ＣＳオンゲート構造の液晶表示装置に特有のものではなく、蓄積容量ＣＳが対向電極と同電位の共通配線とドレイン電極とのあいだに形成される共通ＣＳ構造においても、ドレイン電極の一部がゲート配線と絶縁層を介して対向している構造などでも同様に生じる。
【００２８】
【課題を解決するための手段】
本発明は前記課題を解決するものであり、一対の基板間に液晶を挟持してなり、一方の基板上に複数のゲート配線および複数のソース配線が設けられ、該ソース配線と前記ゲート配線との交差部にスイッチング素子としてＴＦＴが設けられ、該ＴＦＴのゲート電極は前記ゲート配線に接続され、ソース電極は前記ソース配線に接続されており、前記ＴＦＴがオンすることにより前記ソース配線の電圧が前記ＴＦＴのドレイン電極へと印加され、該ドレイン電極の電圧と対向電極電圧との差によって両電極間の前記液晶が駆動され、表示がおこなわれる液晶表示装置において、
順方向走査とは、ｎ番目の前記ゲート配線、（ｎ＋１）番目の前記ゲート配線の順序で前記ゲート配線の選択をおこなうことであり、逆方向走査とは、前記ゲート配線の選択順序を切り替えることであって、（ｎ＋１）番目の前記ゲート配線、ｎ番目の前記ゲート配線の順序で前記ゲート配線の選択をおこなうことであって、
（ｎ＋１）番目の前記ゲート配線に接続された前記ＴＦＴの前記ドレイン電極とｎ番目の前記ゲート配線との間で容量を構成しており、前記順方向走査時と前記逆方向走査時とで、前記ソース配線に印加される交番状電圧の中心値に対して前記対向電極電圧を異ならせることを特徴とする。
【００２９】
また、本発明による液晶表示装置は、一対の基板間に液晶を挟持してなり、一方の基板上に複数のゲート配線および複数のソース配線が設けられ、該ソース配線と前記ゲート配線との交差部にスイッチング素子としてＴＦＴが設けられ、該ＴＦＴのゲート電極は前記ゲート配線に接続され、ソース電極は前記ソース配線に接続されており、前記ＴＦＴがオンすることにより前記ソース配線の電圧が前記ＴＦＴのドレイン電極へと印加され、該ドレイン電極の電圧と対向電極電圧との差によって両電極間の前記液晶が駆動され、表示がおこなわれる液晶表示装置において、
順方向走査とは、ｎ番目の前記ゲート配線、（ｎ＋１）番目の前記ゲート配線の順序で前記ゲート配線の選択をおこなうことであり、逆方向走査とは、前記ゲート配線の選択順序を切り替えることであって、（ｎ＋１）番目の前記ゲート配線、ｎ番目の前記ゲート配線の順序で前記ゲート配線の選択をおこなうことであって、
（ｎ＋１）番目の前記ゲート配線に接続された前記ＴＦＴの前記ドレイン電極とｎ番目の前記ゲート配線との間で容量を構成しており、前記順方向走査時と前記逆方向走査時とで、前記ソース配線に印加される交番状電圧の中心値に対して異なる電圧を生成して対向電極に印加する対向電極電圧生成回路を備えることを特徴とする。
【００３０】
さらに、対向電極電圧生成回路が、順方向走査時に対向電極に印加する電圧および逆方向走査時に対向電極に印加する電圧の調整機能を備え、前記順方向走査時および前記逆方向走査時に、前記調整機能によって調整された電圧を、それぞれ、対向電極に印加することを特徴とする。
【００３１】
【発明の実施の形態】
実施の形態１
図１に、本実施の形態におけるＶＣＯＭ生成回路（対向電極電圧生成回路）を示す。
【００３２】
図１において、ＳＣＭＤ信号は走査方向情報をもった信号であり、通常、液晶表示装置が取り付けられるパソコン、液晶モニター装置などの信号源から供給される。ここでは一例として、ＳＣＭＤ信号は０〔Ｖ〕、３．３〔Ｖ〕レベルのロジック信号であるとし、ＳＣＭＤ＝Ｌ（０〔Ｖ〕）のとき順方向走査がおこなわれ、ＳＣＭＤ＝Ｈ（３．３〔Ｖ〕）のとき逆方向走査がおこなわれるものとする。
【００３３】
ＶＣＯＭ生成回路に供給されたＳＣＭＤ信号は、ＶＣＣ（＝９〔Ｖ〕）とＧＮＤ（＝０〔Ｖ〕）を電源とした非反転バッファ３を介し、信号ＳＣＭＤ₂としてＰチャンネルＭＯＳＦＥＴ１のゲートに入力される。したがって、信号ＳＣＭＤ₂は、順方向走査時には０〔Ｖ〕、逆方向走査時には９〔Ｖ〕である。
【００３４】
さらに、信号ＳＣＭＤ₂は、ＶＣＣ（＝９〔Ｖ〕）とＧＮＤ（＝０〔Ｖ〕）を電源とした反転バッファ４を介し、信号ＳＣＭＤ₃としてＮチャンネルＭＯＳＦＥＴ２のゲートに入力される。したがって、信号ＳＣＭＤ₃は順方向走査時には９〔Ｖ〕、逆方向走査時には０〔Ｖ〕であり、信号ＳＣＭＤ₂と信号ＳＣＭＤ₃は反転の関係である。
【００３５】
ＰチャンネルＭＯＳＦＥＴ１はゲート入力ＳＣＭＤ₂＝０〔Ｖ〕のとき“オン”され、ＮチャンネルＭＯＳＦＥＴ２はゲート入力ＳＣＭＤ₃＝９〔Ｖ〕のとき“オン”される。前述のとおり、順方向走査時にはＳＣＭＤ＝Ｌであるため、ＳＣＭＤ₂＝０〔Ｖ〕、ＳＣＭＤ₃＝９〔Ｖ〕となり、したがって、ＰチャンネルＭＯＳＦＥＴ１およびＮチャンネルＭＯＳＦＥＴ２はともに“オン”される。一方、逆方向走査時にはＳＣＭＤ＝Ｈであるため、ＳＣＭＤ₂＝９〔Ｖ〕、ＳＣＭＤ₃＝０〔Ｖ〕となり、ＰチャンネルＭＯＳＦＥＴ１およびＮチャンネルＭＯＳＦＥＴ２はともに“オフ”される。
【００３６】
このとき、ＭＯＳＦＥＴ１、２が“オン”されたときにはＶＲ２が無視できる程度に、“オフ”されたときはＭＯＳＦＥＴ１、２のオフ抵抗が無視できるように、ＶＲ２は数〔ｋΩ〕から数十〔ｋΩ〕程度に設定する。
【００３７】
これらの条件の下、まずＳＣＭＤ＝Ｌと設定し、順方向走査を行ない、３端子の可変抵抗ＶＲ１にて、前述のΔＶＤＣ１を補償するようにＶＣＯＭを調整する。このときのＶＣＯＭ値は、Ｒ１、Ｒ２、ＭＯＳＦＥＴ１、２のオン抵抗およびＶＲ１の調整値の比で与えられる。つぎにＳＣＭＤ＝Ｈと設定し、逆方向走査を行ない、３端子の可変抵抗ＶＲ２にて前述のΔＶＤＣ２を補償するようにＶＣＯＭを調整する。このときのＶＣＯＭ値はＲ１、Ｒ２、およびＶＲ１、ＶＲ２の調整値の比で表わされる。
【００３８】
以下、ＶＲ１およびＶＲ２の調整について、さらに詳細に説明する。
【００３９】
ここでは一例として、ＶＳＯ＝４．５〔Ｖ〕、ΔＶＤＣ１＝０．５〔Ｖ〕、ΔＶＤＣ２＝１．０〔Ｖ〕である液晶表示装置を考える。この液晶表示装置において、順方向走査時の最適ＶＣＯＭ値は４．０〔Ｖ〕となり、逆方向走査時の最適ＶＣＯＭ値は３．５〔Ｖ〕となる。さらに、図１に示すＶＣＯＭ生成回路において、ＶＣＣ＝９〔Ｖ〕、Ｒ１＝Ｒ２＝２０〔ｋΩ〕、ＶＲ１＝５０〔ｋΩ〕、ＶＲ２＝２０〔ｋΩ〕であるとする。ここでは簡単のため、ＭＯＳＦＥＴ１、２のオン抵抗は０〔Ω〕であると仮定する。
【００４０】
順方向走査に対してはＭＯＳＦＥＴ１、２がオンとなり、ＶＲ２がバイパスされているので、ＶＣＣ（＝９〔Ｖ〕）をＲ１、Ｒ２、ＶＲ１の抵抗比率で分割してＶＣＯＭが４．０〔Ｖ〕となるように、３端子の可変抵抗器ＶＲ１を調整する。この場合は、電源側（ＶＣＣ側）が３０〔ｋΩ〕、接地側が２０〔ｋΩ〕となるようにＶＲ１を調整すれば、ＶＣＯＭ＝４．０〔Ｖ〕となる。
【００４１】
この状態で逆方向走査を行なうと、ＶＣＯＭはＲ１、Ｒ２、ＶＲ１、ＶＲ２の抵抗比率で決定される。ここで、３端子の可変抵抗器ＶＲ２を電源側（ＶＣＣ側）が１２．９〔ｋΩ〕となるように調整すれば、ＶＣＯＭ＝３．５〔Ｖ〕とすることができる。
【００４２】
このようにＶＲ１、ＶＲ２を調整しておけば、ＳＣＭＤ信号の状態によって順方向走査、逆方向走査の双方でＶＣＯＭが最適化されるため、走査方向に関係なく液晶へのＤＣ電圧の印加を低減できるため、ヤキツキやフリッカなどの表示不良を低減できる。
【００４３】
なお、実際のＭＯＳＦＥＴにおいてはオン抵抗は０〔Ω〕でなく、ＶＲ２の調整によりゲート・ソース間電圧ＶＧＳは変化するため、本実施の形態のように充分なＶＧＳが得られない場合は、ＭＯＳＦＥＴの伝達特性（ドレイン電流ＩＤ−ゲート・ソース間電圧ＶＧＳ特性）の非線型領域における相互コンダクタンスｇｍの変化からわかるように、オン抵抗が変化してしまう。
【００４４】
このような状況では、順方向走査時の最適ＶＣＯＭをＶＲ１にて調整したのち、逆方向走査時の最適ＶＣＯＭをＶＲ２を変化させて調整した場合、逆方向走査時のＶＲ２による調整の前後でＭＯＳＦＥＴのオン抵抗が変化してしまい、再度順方向走査時のＶＣＯＭをＶＲ１で調整し、その後逆方向走査時のＶＣＯＭをＶＲ２で調整し、さらにまた順方向走査時のＶＣＯＭをＶＲ１で調整するというように、調整を何度も繰り返して微調整を行なうことが必要となる。
【００４５】
したがって、ここでは、伝達特性が対称なＰチャンネルおよびＮチャンネルＭＯＳＦＥＴを並列に使用することが望ましい。これによりＶＲ２の値に関係なく実効的なオン抵抗（ｇｍ）を一定にすることが可能となる。
【００４６】
なお、本実施の形態では、ＶＣＯＭの出力段としてオペアンプ５を使用しているが、ＶＣＯＭ負荷が大きく、大きなラッシュ電流が要求される場合はオペアンプ５の出力に大容量のコンデンサやプッシュプル回路を付加してもよい。
【００４７】
実施の形態２
図２に、本実施の形態におけるＶＣＯＭ生成回路（対向電極電圧生成回路）を示す。
【００４８】
図２において、ＳＣＭＤ信号は走査方向の情報をもった信号であり、通常、液晶表示装置が取り付けられるパソコン、液晶モニター装置などの信号源から供給される。ここでは一例として、ＳＣＭＤ信号は０〔Ｖ〕、３．３〔Ｖ〕レベルのロジック信号であるとし、ＳＣＭＤ＝Ｌ（０〔Ｖ〕）のとき順方向走査がおこなわれ、ＳＣＭＤ＝Ｈ（３．３〔Ｖ〕）のとき逆方向走査がおこなわれるものとする。
【００４９】
ＶＣＯＭ生成回路に供給されたＳＣＭＤ信号は、ＶＤＤ（＝２０〔Ｖ〕）とＧＮＤ（＝０〔Ｖ〕）を電源とした反転バッファ１２を介し、信号ＳＣＭＤ₂としてＮチャンネルＭＯＳＦＥＴ１１のゲートに入力される。したがって、信号ＳＣＭＤ₂は、順方向走査時には２０〔Ｖ〕、逆方向走査時には０〔Ｖ〕である。
【００５０】
ＮチャンネルＭＯＳＦＥＴ１１はゲート入力ＳＣＭＤ₂＝２０〔Ｖ〕のとき“オン”される。前述のとおり、順方向走査時にはＳＣＭＤ＝Ｌであるため、ＳＣＭＤ₂＝２０〔Ｖ〕となり、したがって、ＮチャンネルＭＯＳＦＥＴ１１は“オン”される。一方、逆方向走査時にはＳＣＭＤ＝Ｈであるため、ＳＣＭＤ₂＝０〔Ｖ〕となり、ＮチャンネルＭＯＳＦＥＴ１１は“オフ”される。
【００５１】
このとき、ＭＯＳＦＥＴが“オン”されたときにはＶＲ２が無視できる程度に、“オフ”されたときはＭＯＳＦＥＴのオフ抵抗が無視できるように、ＶＲ２は数〔ｋΩ〕から数十〔ｋΩ〕程度に設定する。
【００５２】
これらの条件の下、まずＳＣＭＤ＝Ｌと設定し、順方向走査を行ない、３端子の可変抵抗ＶＲ１にて、前述のΔＶＤＣ１を補償するようにＶＣＯＭを調整する。このときのＶＣＯＭ値は、Ｒ１、Ｒ２、ＭＯＳＦＥＴのオン抵抗およびＶＲ１の調整値の比で与えられる。つぎにＳＣＭＤ＝Ｈと設定し、逆方向走査を行ない、３端子の可変抵抗ＶＲ２にて前述のΔＶＤＣ２を補償するようにＶＣＯＭを調整する。このときのＶＣＯＭ値はＲ１、Ｒ２、およびＶＲ１、ＶＲ２の調整値の比で表わされる。
【００５３】
以下、ＶＲ１およびＶＲ２の調整について、さらに詳細に説明する。
【００５４】
ここでは一例として、ＶＳＯ＝４．５〔Ｖ〕、ΔＶＤＣ１＝０．５〔Ｖ〕、ΔＶＤＣ２＝１．０〔Ｖ〕である液晶表示装置を考える。この液晶表示装置において、順方向走査時の最適ＶＣＯＭ値は４．０〔Ｖ〕となり、逆方向走査時の最適ＶＣＯＭ値は３．５〔Ｖ〕となる。さらに、図２に示すＶＣＯＭ生成回路において、ＶＣＣ＝９〔Ｖ〕、Ｒ１＝Ｒ２＝２０〔ｋΩ〕、ＶＲ１＝５０〔ｋΩ〕、ＶＲ２＝２０〔ｋΩ〕であるとする。ここでは簡単のため、ＭＯＳＦＥＴのオン抵抗は０〔Ω〕であると仮定する。
【００５５】
順方向走査に対してはＭＯＳＦＥＴ１１がオンとなり、ＶＲ２がバイパスされているので、ＶＣＣ（＝９〔Ｖ〕）をＲ１、Ｒ２、ＶＲ１の抵抗比率で分割してＶＣＯＭが４．０〔Ｖ〕となるように、３端子の可変抵抗器ＶＲ１を調整する。この場合は、電源側（ＶＣＣ側）が３０〔ｋΩ〕、接地側が２０〔ｋΩ〕となるようにＶＲ１を調整すれば、ＶＣＯＭ＝４．０〔Ｖ〕となる。
【００５６】
この状態で逆方向走査を行なうと、ＶＣＯＭはＲ１、Ｒ２、ＶＲ１、ＶＲ２の抵抗比率で決定される。ここで、３端子の可変抵抗器ＶＲ２を電源側（ＶＣＣ側）が１２．９〔ｋΩ〕となるように調整すれば、ＶＣＯＭ＝３．５〔Ｖ〕とすることができる。
【００５７】
このようにＶＲ１、ＶＲ２を調整しておけば、ＳＣＭＤ信号の状態によって順方向走査、逆方向走査の双方でＶＣＯＭが最適化されるため、走査方向に関係なく液晶へのＤＣ電圧の印可を低減できるため、ヤキツキやフリッカなどの表示不良を低減できる。
【００５８】
なお、ここで使用するＮチャンネルＭＯＳＦＥＴの“オン”時のゲート電圧は２０〔Ｖ〕であり、ＶＣＯＭ生成回路の電源電圧９〔Ｖ〕に対して充分大きく、伝達特性における線形領域での使用が可能となり、ＶＲ２の設定に依存したオン抵抗（ｇｍ）の変化はほとんど発生しない。
【００５９】
また、本実施の形態では、ＶＣＯＭの出力段としてオペアンプ１３を使用しているが、ＶＣＯＭ負荷が大きく、大きなラッシュ電流が要求される場合はオペアンプ１３の出力に大容量のコンデンサやプッシュプル回路を付加してもよい。
【００６０】
実施の形態３
図３に、本実施の形態におけるＶＣＯＭ生成回路（対向電極電圧生成回路）を示す。
【００６１】
図３において、ＳＣＭＤ信号は走査方向の情報をもった信号であり、ここでは順方向走査時に“Ｌ”レベル、逆方向走査時に“Ｈ”レベルであるとする。ＳＣＭＤ信号はアナログスイッチ２１のコントロール信号として作用し、ＳＣＭＤ＝Ｌ（順方向走査）の場合、アナログスイッチ２１はＶＲ１を選択し、ＳＣＭＤ＝Ｌ（逆方向走査）の場合には、ＶＲ２を選択する。
【００６２】
このような条件の下で、まず順方向走査を行ない、３端子の可変抵抗ＶＲ１にて前述のΔＶＤＣ１を補償するようＶＣＯＭを調整する。このときのＶＣＯＭ値はＲ１、Ｒ２およびＶＲ１の調整値の比で与えられる。つぎに逆方向走査を行ない、３端子の可変抵抗ＶＲ２にて前述のΔＶＤＣ２を補償するようにＶＣＯＭを調整する。このときのＶＣＯＭ値はＲ３、Ｒ４、およびＶＲ２の調整値の比で表わされる。
【００６３】
以下、ＶＲ１およびＶＲ２の調整について、さらに詳細に説明する。
【００６４】
ここでは一例として、ＶＳＯ＝４．５〔Ｖ〕、ΔＶＤＣ１＝０．５〔Ｖ〕、ΔＶＤＣ２＝１．０〔Ｖ〕である液晶表示装置を考える。この液晶表示装置において、順方向走査時の最適ＶＣＯＭ値は４．０〔Ｖ〕となり、逆方向走査時の最適ＶＣＯＭ値は３．５〔Ｖ〕となる。さらに、図３に示すＶＣＯＭ生成回路において、ＶＣＣ＝９〔Ｖ〕、Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝２０〔ｋΩ〕、ＶＲ１＝５０〔ｋΩ〕、ＶＲ２＝５０〔ｋΩ〕であるとする。
【００６５】
順方向走査に対してはＶＣＣ（＝９〔Ｖ〕）をＲ１、Ｒ２、ＶＲ１の抵抗比率で分割してＶＣＯＭが４．０〔Ｖ〕となるように３端子の可変抵抗ＶＲ１を調整する。この場合は、電源側（ＶＣＣ側）が３０〔ｋΩ〕、接地側が２０〔ｋΩ〕となるようにＶＲ１を調整すれば、ＶＣＯＭ＝４．０〔Ｖ〕となる。つぎに逆方向走査を行なうと、ＶＣＯＭはＲ３、Ｒ４、ＶＲ２の抵抗比率で決定される。ここで、３端子の可変抵抗ＶＲ２を電源側（ＶＣＣ側）が３５〔ｋΩ〕、接地側が１５〔ｋΩ〕となるように調整して、ＶＣＯＭ＝３．５〔Ｖ〕とする。
【００６６】
このようにＶＲ１、ＶＲ２を調整しておけば、ＳＣＭＤ信号の状態によって順方向走査、逆方向走査の双方でＶＣＯＭが最適化されるため、走査方向に関係なく液晶へのＤＣ電圧の印可を低減できるため、ヤキツキやフリッカなどの表示不良を低減できる。
【００６７】
なお、本実施の形態では、ＶＣＯＭの出力段としてオペアンプ２２を使用しているが、ＶＣＯＭ負荷が大きく、大きなラッシュ電流が要求される場合はオペアンプ２２の出力に大容量のコンデンサやプッシュプル回路を付加してもよい。
【００６８】
【発明の効果】
本発明によれば、対向電極電圧ＶＣＯＭの生成回路に走査方向情報をもった信号を入力し、それぞれ順方向および逆方向の走査方向に対応した最適な電圧ＶＣＯＭを液晶表示装置の対向電極へと供給するようにしたため、走査方向に関係なく液晶へのＤＣ電圧の印可を低減でき、ヤキツキやフリッカなどの表示不良を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＶＣＯＭ生成回路を示す図である。
【図２】本発明の実施の形態２におけるＶＣＯＭ生成回路を示す図である。
【図３】本発明の実施の形態３におけるＶＣＯＭ生成回路を示す図である。
【図４】ＣＳオンゲート構造の液晶表示装置における一画素の等価回路図である。
【図５】図４の液晶表示装置を順方向に走査した場合の、各部の電圧波形である。
【図６】図４の液晶表示装置を逆方向に走査した場合の、各部の電圧波形である。
【符号の説明】
１ＰチャンネルＭＯＳＦＥＴ
２ＮチャンネルＭＯＳＦＥＴ
３非反転バッファ
４反転バッファ
５オペアンプ
７ＴＦＴ（薄膜トランジスタ）
８対向電極
１１ＮチャンネルＭＯＳＦＥＴ
１２反転バッファ
１３オペアンプ
２１アナログスイッチ
２２オペアンプ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix liquid crystal display device.
[0002]
[Prior art]
FIG. 4 shows an equivalent circuit of one pixel of an active matrix liquid crystal display device.
[0003]
In an active matrix liquid crystal display device, a liquid crystal is sandwiched between a pair of substrates, and a plurality of gate lines G and a plurality of source lines S are provided on the substrate. Further, a TFT (thin film transistor) 7 is provided as a switching element at the intersection of the gate line G and the source line S. The gate electrode of the TFT 7 is connected to the gate line G, and the source electrode is connected to the source line S. When the voltage applied to the gate line G (hereinafter referred to as the gate voltage) is at “H” (high) level, the TFT 7 is turned “on”, and the voltage of the source line S is applied to the drain electrode of the TFT 7.
[0004]
A counter electrode voltage VCOM is applied to the counter electrode 8 provided separately, and the liquid crystal between the two electrodes is driven by the difference between the voltage of the drain electrode (hereinafter referred to as the drain voltage VD) and the counter electrode voltage VCOM, and the display is performed. It is carried out.
[0005]
By sequentially applying an “H” level gate voltage to a plurality of gate lines G, and applying a desired voltage to each source line S in synchronization with this, a desired voltage is applied to the drain electrodes of all the pixels. When applied, a one-screen display can be obtained. Note that inputting a gate voltage of “H” level to the gate wiring is referred to as selecting the gate wiring. A method of selecting adjacent gate wirings in order is called a sequential scanning method.
[0006]
The voltage of the drain electrode is the liquid crystal capacitance formed by the liquid crystal between the counter electrode 8 and the drain electrode until the “H” level gate voltage is applied again after the “H” level gate voltage is applied. It is held by the CLC and the storage capacitor CS provided between the drain electrode and the gate wiring. A structure in which the storage capacitor CS is formed between the drain electrode and the gate wiring is called a CS on gate structure.
[0007]
FIG. 5 shows voltage waveforms at various parts of the liquid crystal display device having the CS on-gate structure shown in FIG.
[0008]
In FIG. 5, VG _n and VG _{n + 1} are gate voltages inputted to the _nth gate wiring _Gn and the n + 1th gate wiring _{Gn + 1} , respectively, and the gate voltage is set to the “H” level (VGH). At some time, the TFT is “on”, and at the “L” level (VGL), the TFT is “off”.
[0009]
VS _m is a voltage applied to the mth source wiring (hereinafter referred to as source voltage), and is an alternating voltage centered on the center value VSO so that the polarity of the voltage applied to the liquid crystal is alternately inverted. It is said that.
[0010]
In the case where the source voltage VS _m is positive in which the potential is higher than the voltage VCOM of the counter electrode, when the gate voltage VG _{n + 1} changes to the “H” level, the TFT is turned “ON”, and the drain electrode voltage VD is equal to the source voltage VS. _It rises to the same potential as _m .
[0011]
Thereafter, at the moment when the gate voltage VG _{n + 1} changes to the “L” level (VGL) and the TFT is “off”, the drain voltage VD is affected by the capacitive coupling between the gate electrode and the drain electrode. Decreases by ΔVGD1. ΔVGD1 is called a feedthrough voltage and is expressed by the following (Equation 1).
[0012]
ΔVGD1 = CGD / (CGD + CLC + CS) · ΔVG _{n + 1} (Formula 1)
Here, CGD is a parasitic capacitance between the gate and the drain of the TFT, and ΔVG _{n + 1} is a change amount of the gate voltage VG _{n + 1} , that is, ΔVG _{n + 1} = VGH−VGL.
[0013]
In addition, the gate voltage VG _{n + 1} is actually affected by the capacitance and resistance inside the liquid crystal display device, and is delayed from an ideal waveform indicated by a broken line to become a waveform indicated by a solid line. Therefore, even if the gate voltage VG _{n + 1} starts to change from VGH to VGL, the TFT is not completely “off” instantaneously. Therefore, for a short period until the TFT is completely turned “off”, the drain electrode is recharged and the drain electrode voltage VD increases by ΔVRC1.
[0014]
As a result, the drain voltage VD becomes a potential lower than the source voltage VS _m by ΔVDC1 (= ΔVGD1-ΔVRC1), and then this voltage is held until the gate voltage VG _{n + 1} becomes the “H” level. Become.
[0015]
Similarly, when the source voltage VS _m has a negative polarity that is lower than the counter electrode voltage VCOM, the drain voltage VD1 is also reduced by the feedthrough voltage ΔVGD1 and the recharge ΔVRC1 until the TFT is completely turned off. The potential is also lower than the source voltage VS _m by ΔVDC1 (= ΔVGD1−ΔVRC1).
[0016]
Therefore, by setting the voltage VCOM applied to the common electrode to the center value VSO source voltage VS _m, will have different voltages in the positive polarity and the opposite polarity is applied to the liquid crystal, DC voltage to the liquid crystal is applied, such as sticking and flicker There was a problem of causing poor display.
[0017]
Therefore, conventionally, in order to compensate for the voltage drop and recharging when the TFT "off", the counter electrode voltage VCOM, has been set to ΔVDC1 only a voltage lower than the center value VSO source voltage VS _m.
[0018]
[Problems to be solved by the invention]
Incidentally, some liquid crystal display devices change the selection order of gate wirings. That is, normally, the gate lines are selected in the order of the _nth gate line _Gn and the (n + 1) th gate line _{Gn + 1} (forward scanning), and at the time of switching, the (n + 1) th gate lines _{Gn + 1} , n The gate wiring G is selected in the order of the first gate wiring G _n (reverse scanning).
[0019]
FIG. 6 shows voltage waveforms at various points when the liquid crystal display device shown in FIG. 4 is scanned in the reverse direction.
[0020]
Even in the case where the backward scanning is performed, when the gate voltage VG _{n + 1 of} the gate wiring G _{n + 1} changes from VGH to VGL, similarly to the forward scanning described with reference to FIG. A voltage drop (feedthrough voltage) occurs.
[0021]
Furthermore, this time almost simultaneously, the gate voltage VG _n gate lines G _n next is changed to VGH from VGL, change in the drain voltage VD due to the influence of the storage capacitor CS that is provided between the gate wiring G _n and the drain electrode Occurs.
[0022]
As a result, the drain voltage VD varies by ΔVGD2 expressed by the following (Equation 2).
ΔVGD2 = CGD / (CGD + CLC + CS) · ΔVG _{n + 1} −CS / (CGD + CLC + CS) · ΔVG _n (Formula 2)
Here, ΔVG _{n + 1} = ΔVG _n = VGH−VGL. In general, the larger the storage capacitor CS than the parasitic capacitance CGD between gate and drain, i.e. because it is CGD <CS, the drain voltage VD is varied to potential above the source voltage VS _m.
[0023]
Therefore, the drain voltage VD decreases by ΔVRC2 during the subsequent recharging period until the TFT is completely “off”. Further, after that, the drain voltage VD decreases by CS / (CGD + CLS + CS) · ΔVG _n under the influence of the storage capacitor CS at the moment when the gate voltage VG _n of the gate wiring G _n changes from VGH to VGL.
[0024]
Therefore Eventually, the drain voltage VD will retain a potential lower ΔVDC2 than the source voltage VS _m. Here, ΔVDC2 can be expressed by the following (formula 3).

[0025]
As already described, when the counter electrode voltage VCOM is set to the optimum voltage during forward scanning, VCOM = VSO−ΔVDC1. On the other hand, at the time of reverse scanning, the optimum VCOM value is VCOM = VSO−ΔVDC2.
[0026]
Therefore, when VCOM is set in accordance with the forward scanning, the VCOM is shifted from the optimum value by ΔVDC2−ΔVDC1 during the backward scanning, and a DC voltage is applied to the liquid crystal. Such application of a DC voltage causes display defects such as fraying and flicker.
[0027]
Such a defect is not peculiar to the liquid crystal display device having the CS on-gate structure, and even in the common CS structure in which the storage capacitor CS is formed between the common electrode having the same potential as the counter electrode and the drain electrode, The same occurs in a structure in which a part of the drain electrode is opposed to the gate wiring through an insulating layer.
[0028]
[Means for Solving the Problems]
The present invention solves the above-described problem, wherein a liquid crystal is sandwiched between a pair of substrates , and a plurality of gate wirings and a plurality of source wirings are provided on one substrate, and the source wirings, the gate wirings, TFT is provided as a switching element at the intersection of the TFT, the gate electrode of the TFT is connected to the gate wiring, the source electrode is connected to the source wiring, and when the TFT is turned on, the voltage of the source wiring is In a liquid crystal display device that is applied to the drain electrode of the TFT, the liquid crystal is driven between both electrodes by the difference between the voltage of the drain electrode and the counter electrode voltage, and display is performed .
The forward scan, n -th gate line state, and are carrying out the selection of the gate line in the order of (n + 1) -th gate line, the reverse scan, switches the selection order of the gate lines the method comprising, the method comprising: making a selection of the gate line in the order of (n + 1) -th gate line, n -th gate line,
A capacitance is formed between the drain electrode of the TFT connected to the (n + 1) th gate wiring and the nth gate wiring, and during the forward scanning and the backward scanning, The counter electrode voltage is made different from a center value of an alternating voltage applied to the source wiring .
[0029]
Moreover, that by the present invention a liquid crystal display device is constituted by sandwiching a liquid crystal between a pair of substrates, a plurality of gate lines and a plurality of source lines are provided on one substrate, the gate wiring and the source wiring A TFT is provided as a switching element at the intersection of the TFT, the gate electrode of the TFT is connected to the gate wiring, the source electrode is connected to the source wiring, and the voltage of the source wiring is turned on when the TFT is turned on. Is applied to the drain electrode of the TFT, and the liquid crystal between the two electrodes is driven by the difference between the voltage of the drain electrode and the counter electrode voltage.
The forward scan, n -th gate line state, and are carrying out the selection of the gate line in the order of (n + 1) -th gate line, the reverse scan, switches the selection order of the gate lines the method comprising, the method comprising: making a selection of the gate line in the order of (n + 1) -th gate line, n -th gate line,
(N + 1) -th constitute the capacitance between the drain electrode and the n-th of the gate wiring connected to said TFT gate wiring, in that during the reverse scan as when the forward direction scanning, wherein the Ru with the common electrode voltage generation circuit to be applied to the counter electrode to generate a different voltage with respect to the center value of the alternating-like voltage applied to the source line.
[0030]
Further, the counter electrode voltage generation circuit has a function of adjusting a voltage applied to the counter electrode during forward scanning and a voltage applied to the counter electrode during backward scanning, and the adjustment is performed during the forward scanning and the backward scanning. The voltage adjusted according to the function is applied to each counter electrode.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1
FIG. 1 shows a VCOM generation circuit (counter electrode voltage generation circuit) in the present embodiment.
[0032]
In FIG. 1, an SCMD signal is a signal having scanning direction information, and is usually supplied from a signal source such as a personal computer or a liquid crystal monitor device to which a liquid crystal display device is attached. Here, as an example, the SCMD signal is a logic signal of 0 [V], 3.3 [V] level, forward scanning is performed when SCMD = L (0 [V]), and SCMD = H (3 .3 [V]), reverse scanning is performed.
[0033]
The SCMD signal supplied to the VCOM generation circuit is supplied to the gate of the P-channel MOS FET ₁ as the signal SCMD ₂ through the non-inverting buffer 3 having VCC (= 9 [V]) and GND (= 0 [V]) as power sources. Entered. Therefore, the signal SCMD ₂ is the time of forward scan 0 [V], at the time of reverse scan is 9 [V].
[0034]
Further, the signal SCMD ₂ is input to the gate of the N-channel MOS FET ₂ as the signal SCMD ₃ through the inverting buffer 4 using VCC (= 9 [V]) and GND (= 0 [V]) as power sources. Accordingly, the signal SCMD ₃ is 9 [V] during forward scanning and 0 [V] during backward scanning, and the signals SCMD ₂ and SCMD ₃ are in an inverted relationship.
[0035]
The P-channel MOS FET 1 is turned “ON” when the gate input SCMD ₂ = 0 [V], and the N-channel MOS FET 2 is “ON” when the gate input SCMD ₃ = 9 [V]. As described above, since SCMD = L during forward scanning, SCMD ₂ = 0 [V] and SCMD ₃ = 9 [V]. Therefore, both the P-channel MOS FET 1 and the N-channel MOS FET 2 are “ON”. . On the other hand, since SCMD = H during reverse scanning, SCMD ₂ = 9 [V] and SCMD ₃ = 0 [V], and both the P-channel MOS FET 1 and the N-channel MOS FET 2 are “off”.
[0036]
At this time, VR2 is several tens to several tens of kΩ so that VR2 can be ignored when MOSFETs 1 and 2 are turned “on” and OFF resistance of MOSFETs 1 and 2 can be ignored when “off”. Set to about [kΩ].
[0037]
Under these conditions, first, SCMD = L is set, forward scanning is performed, and VCOM is adjusted by the three-terminal variable resistor VR1 so as to compensate for the above-described ΔVDC1. The VCOM value at this time is given by the ratio of R1, R2, the ON resistances of the MOSFETs 1 and 2, and the adjustment value of VR1. Next, SCMD = H is set, reverse scanning is performed, and VCOM is adjusted so as to compensate for the above-described ΔVDC2 by the three-terminal variable resistor VR2. The VCOM value at this time is represented by the ratio of the adjustment values of R1, R2, and VR1, VR2.
[0038]
Hereinafter, the adjustment of VR1 and VR2 will be described in more detail.
[0039]
Here, as an example, a liquid crystal display device in which VSO = 4.5 [V], ΔVDC1 = 0.5 [V], and ΔVDC2 = 1.0 [V] is considered. In this liquid crystal display device, the optimum VCOM value during forward scanning is 4.0 [V], and the optimum VCOM value during backward scanning is 3.5 [V]. Further, in the VCOM generation circuit shown in FIG. 1, it is assumed that VCC = 9 [V], R1 = R2 = 20 [kΩ], VR1 = 50 [kΩ], and VR2 = 20 [kΩ]. Here, for simplicity, it is assumed that the on-resistances of the MOS FETs 1 and 2 are 0 [Ω].
[0040]
For forward scanning, MOSFETs 1 and 2 are turned on and VR2 is bypassed. Therefore, VCC (= 9 [V]) is divided by the resistance ratio of R1, R2, and VR1, and VCOM is 4.0 [ V], the three-terminal variable resistor VR1 is adjusted. In this case, if VR1 is adjusted so that the power supply side (VCC side) is 30 [kΩ] and the ground side is 20 [kΩ], VCOM = 4.0 [V].
[0041]
When reverse scanning is performed in this state, VCOM is determined by the resistance ratio of R1, R2, VR1, and VR2. Here, if the three-terminal variable resistor VR2 is adjusted so that the power supply side (VCC side) is 12.9 [kΩ], VCOM = 3.5 [V] can be obtained.
[0042]
If VR1 and VR2 are adjusted in this way, the VCOM is optimized in both the forward scan and the reverse scan depending on the state of the SCMD signal, so that the application of the DC voltage to the liquid crystal is reduced regardless of the scan direction. Therefore, display defects such as blurring and flicker can be reduced.
[0043]
In an actual MOS FET, the on-resistance is not 0 [Ω], and the gate-source voltage VGS is changed by adjusting VR2. Therefore, when sufficient VGS cannot be obtained as in this embodiment, As can be seen from the change in the mutual conductance gm in the non-linear region of the transfer characteristic (drain current ID-gate-source voltage VGS characteristic) of the MOS FET, the on-resistance changes.
[0044]
In such a situation, after adjusting the optimum VCOM at the time of forward scanning with VR1, and adjusting the optimum VCOM at the time of backward scanning by changing VR2, the MOS before and after the adjustment by VR2 at the time of backward scanning. The on resistance of the FET changes, and VCOM during forward scanning is adjusted again with VR1, then VCOM during backward scanning is adjusted with VR2, and VCOM during forward scanning is further adjusted with VR1. Thus, it is necessary to make fine adjustments by repeating the adjustment many times.
[0045]
Therefore, it is desirable here to use P-channel and N-channel MOS FETs having symmetrical transfer characteristics in parallel. As a result, the effective on-resistance (gm) can be made constant regardless of the value of VR2.
[0046]
In this embodiment, the operational amplifier 5 is used as the output stage of the VCOM. However, when a large VCOM load is required and a large rush current is required, a large-capacitance capacitor or push-pull circuit is provided at the output of the operational amplifier 5. It may be added.
[0047]
Embodiment 2
FIG. 2 shows a VCOM generation circuit (counter electrode voltage generation circuit) in the present embodiment.
[0048]
In FIG. 2, the SCMD signal is a signal having information in the scanning direction, and is usually supplied from a signal source such as a personal computer or a liquid crystal monitor device to which the liquid crystal display device is attached. Here, as an example, the SCMD signal is a logic signal of 0 [V], 3.3 [V] level, forward scanning is performed when SCMD = L (0 [V]), and SCMD = H (3 .3 [V]), reverse scanning is performed.
[0049]
The SCMD signal supplied to the VCOM generation circuit is input to the gate of the N-channel MOS FET 11 as the signal SCMD ₂ through the inverting buffer 12 using VDD (= 20 [V]) and GND (= 0 [V]) as power sources. Is done. Therefore, the signal SCMD ₂ is 20 [V] during forward scanning and 0 [V] during backward scanning.
[0050]
The N-channel MOS FET 11 is turned “ON” when the gate input SCMD ₂ = 20 [V]. As described above, since SCMD = L during forward scanning, SCMD ₂ = 20 [V], so that the N-channel MOS FET 11 is turned “ON”. On the other hand, since SCMD = H during reverse scanning, SCMD ₂ = 0 [V], and the N-channel MOS FET 11 is turned off.
[0051]
At this time, VR2 is about several kΩ to several tens of kΩ so that VR2 can be ignored when the MOS FET is turned “ON” and OFF resistance of the MOS FET can be ignored when the MOS FET is turned off. Set to.
[0052]
Under these conditions, first, SCMD = L is set, forward scanning is performed, and VCOM is adjusted by the three-terminal variable resistor VR1 so as to compensate for the above-described ΔVDC1. The VCOM value at this time is given by the ratio of R1, R2, the ON resistance of the MOS FET, and the adjustment value of VR1. Next, SCMD = H is set, reverse scanning is performed, and VCOM is adjusted so as to compensate for the above-described ΔVDC2 by the three-terminal variable resistor VR2. The VCOM value at this time is represented by the ratio of the adjustment values of R1, R2, and VR1, VR2.
[0053]
Hereinafter, the adjustment of VR1 and VR2 will be described in more detail.
[0054]
Here, as an example, a liquid crystal display device in which VSO = 4.5 [V], ΔVDC1 = 0.5 [V], and ΔVDC2 = 1.0 [V] is considered. In this liquid crystal display device, the optimum VCOM value during forward scanning is 4.0 [V], and the optimum VCOM value during backward scanning is 3.5 [V]. Further, in the VCOM generation circuit shown in FIG. 2, it is assumed that VCC = 9 [V], R1 = R2 = 20 [kΩ], VR1 = 50 [kΩ], and VR2 = 20 [kΩ]. Here, for simplicity, it is assumed that the on-resistance of the MOS FET is 0 [Ω].
[0055]
For forward scanning, MOS FET 11 is turned on and VR2 is bypassed. Therefore, VCC (= 9 [V]) is divided by the resistance ratio of R1, R2, and VR1, and VCOM is 4.0 [V]. The three-terminal variable resistor VR1 is adjusted so that In this case, if VR1 is adjusted so that the power supply side (VCC side) is 30 [kΩ] and the ground side is 20 [kΩ], VCOM = 4.0 [V].
[0056]
When reverse scanning is performed in this state, VCOM is determined by the resistance ratio of R1, R2, VR1, and VR2. Here, if the three-terminal variable resistor VR2 is adjusted so that the power supply side (VCC side) is 12.9 [kΩ], VCOM = 3.5 [V] can be obtained.
[0057]
If VR1 and VR2 are adjusted in this way, VCOM is optimized in both forward and reverse scans depending on the state of the SCMD signal, so that the application of DC voltage to the liquid crystal is reduced regardless of the scan direction. Therefore, display defects such as blurring and flicker can be reduced.
[0058]
The gate voltage of the N-channel MOS FET used here is 20 [V], which is sufficiently higher than the power supply voltage 9 [V] of the VCOM generation circuit, and is used in the linear region in the transfer characteristics. The on-resistance (gm) depending on the setting of VR2 hardly changes.
[0059]
In this embodiment, the operational amplifier 13 is used as the output stage of the VCOM. However, when a large VCOM load is required and a large rush current is required, a large-capacitance capacitor or push-pull circuit is provided at the output of the operational amplifier 13. It may be added.
[0060]
Embodiment 3
FIG. 3 shows a VCOM generation circuit (counter electrode voltage generation circuit) in the present embodiment.
[0061]
In FIG. 3, the SCMD signal is a signal having information in the scanning direction. Here, it is assumed that the SCMD signal is “L” level during forward scanning and “H” level during backward scanning. The SCMD signal acts as a control signal for the analog switch 21. When SCMD = L (forward scanning), the analog switch 21 selects VR1, and when SCMD = L (reverse scanning), selects VR2. .
[0062]
Under such conditions, first, forward scanning is performed, and VCOM is adjusted so that the above-described ΔVDC1 is compensated by the three-terminal variable resistor VR1. The VCOM value at this time is given by the ratio of the adjustment values of R1, R2 and VR1. Next, reverse scanning is performed, and VCOM is adjusted so that the above-described ΔVDC2 is compensated by the three-terminal variable resistor VR2. The VCOM value at this time is represented by the ratio of the adjustment values of R3, R4, and VR2.
[0063]
Hereinafter, the adjustment of VR1 and VR2 will be described in more detail.
[0064]
Here, as an example, a liquid crystal display device in which VSO = 4.5 [V], ΔVDC1 = 0.5 [V], and ΔVDC2 = 1.0 [V] is considered. In this liquid crystal display device, the optimum VCOM value at the time of forward scanning is 4.0 [V], and the optimum VCOM value at the time of backward scanning is 3.5 [V]. Further, in the VCOM generation circuit shown in FIG. 3, it is assumed that VCC = 9 [V], R1 = R2 = R3 = R4 = 20 [kΩ], VR1 = 50 [kΩ], and VR2 = 50 [kΩ].
[0065]
For forward scanning, VCC (= 9 [V]) is divided by the resistance ratio of R1, R2, and VR1, and the three-terminal variable resistance VR1 is adjusted so that VCOM becomes 4.0 [V]. In this case, if VR1 is adjusted so that the power supply side (VCC side) is 30 [kΩ] and the ground side is 20 [kΩ], VCOM = 4.0 [V]. Next, when reverse scanning is performed, VCOM is determined by the resistance ratio of R3, R4, and VR2. Here, the variable resistance VR2 of three terminals is adjusted so that the power supply side (VCC side) is 35 [kΩ] and the ground side is 15 [kΩ], so that VCOM = 3.5 [V].
[0066]
If VR1 and VR2 are adjusted in this way, VCOM is optimized in both forward and reverse scans depending on the state of the SCMD signal, so that the application of DC voltage to the liquid crystal is reduced regardless of the scan direction. Therefore, display defects such as blurring and flicker can be reduced.
[0067]
In this embodiment, the operational amplifier 22 is used as an output stage of the VCOM. However, when a large VCOM load is required and a large rush current is required, a large-capacitance capacitor or push-pull circuit is provided at the output of the operational amplifier 22. It may be added.
[0068]
【The invention's effect】
According to the present invention, a signal having scanning direction information is input to the counter electrode voltage VCOM generation circuit, and the optimum voltage VCOM corresponding to the forward and reverse scanning directions is applied to the counter electrode of the liquid crystal display device, respectively. Since the voltage is supplied, the application of the DC voltage to the liquid crystal can be reduced regardless of the scanning direction, and display defects such as flickering and flicker can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a VCOM generation circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a VCOM generation circuit according to a second embodiment of the present invention.
FIG. 3 is a diagram illustrating a VCOM generation circuit according to a third embodiment of the present invention.
FIG. 4 is an equivalent circuit diagram of one pixel in a liquid crystal display device having a CS on-gate structure.
5 is a voltage waveform of each part when the liquid crystal display device of FIG. 4 is scanned in the forward direction.
6 is a voltage waveform of each part when the liquid crystal display device of FIG. 4 is scanned in the reverse direction.
[Explanation of symbols]
1 P-channel MOS FET
2 N-channel MOS FET
3 Non-inverting buffer 4 Inverting buffer 5 Operational amplifier 7 TFT (Thin Film Transistor)
8 Counter electrode 11 N-channel MOS FET
12 inverting buffer 13 operational amplifier 21 analog switch 22 operational amplifier

Claims

A liquid crystal is sandwiched between a pair of substrates, a plurality of gate wirings and a plurality of source wirings are provided on one substrate, and a TFT is provided as a switching element at the intersection of the source wiring and the gate wiring, The gate electrode of the TFT is connected to the gate wiring, the source electrode is connected to the source wiring, and when the TFT is turned on, the voltage of the source wiring is applied to the drain electrode of the TFT. In the liquid crystal display device in which the liquid crystal between the two electrodes is driven by the difference between the voltage of the electrode and the counter electrode voltage, and display is performed ,
The forward scan, n -th gate line state, and are carrying out the selection of the gate line in the order of (n + 1) -th gate line, the reverse scan, switches the selection order of the gate lines the method comprising, the method comprising: making a selection of the gate line in the order of (n + 1) -th gate line, n -th gate line,
A capacitance is formed between the drain electrode of the TFT connected to the (n + 1) th gate wiring and the nth gate wiring, and during the forward scanning and the backward scanning, The liquid crystal display device , wherein the counter electrode voltage is made different from a central value of an alternating voltage applied to the source line .

A liquid crystal is sandwiched between a pair of substrates, a plurality of gate wirings and a plurality of source wirings are provided on one substrate, and a TFT is provided as a switching element at the intersection of the source wiring and the gate wiring, The gate electrode of the TFT is connected to the gate wiring, the source electrode is connected to the source wiring, and when the TFT is turned on, the voltage of the source wiring is applied to the drain electrode of the TFT. In the liquid crystal display device in which the liquid crystal between the two electrodes is driven by the difference between the voltage of the electrode and the counter electrode voltage, and display is performed ,
The forward scan, n -th gate line state, and are carrying out the selection of the gate line in the order of (n + 1) -th gate line, the reverse scan, switches the selection order of the gate lines the method comprising, the method comprising: making a selection of the gate line in the order of (n + 1) -th gate line, n -th gate line,
(N + 1) -th constitute the capacitance between the drain electrode and the n-th of the gate wiring connected to said TFT gate wiring, in that during the reverse scan as when the forward direction scanning, the liquid crystal display device characterized by Ru with a common electrode voltage generation circuit to be applied to the counter electrode to generate a different voltage with respect to the center value of the alternating-like voltage applied to the source line.

The counter electrode voltage generation circuit has a function of adjusting a voltage applied to the counter electrode during the forward scan and a voltage applied to the counter electrode during the reverse scan, and the forward electrode scan and the reverse scan The liquid crystal display device according to claim 2, wherein the voltage adjusted by the adjusting function is applied to each counter electrode.