JP4601624B2 - 命令プリデコーダ付きダイレクトメモリアクセスユニット - Google Patents

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Description

プロセッサは命令パイプラインを用いて、命令を実行する場合がある。プロセッサパイプラインは、例えば命令をフェッチ、デコード及び実行するステージを含んでいてもよい。プロセッサが実行ステージにおいて命令を実行する間に、次のシーケンシャル命令はデコードステージにおいて同時にデコードされる。(更にフェッチステージにおいて、次の命令も同時にフェッチされる)。各ステージは、１つ以上のクロックサイクルに関連することに留意されたい(例えば、デコードステージはプリデコードステージ及びデコードステージを含んでも良く、これらのステージのそれぞれは、１つのクロックサイクルに関連している)。異なるパイプラインステージは、異なる命令の上で同時に動作できるので、プロセッサのパフォーマンスは向上される。
なお、本出願に対応する外国の特許出願においては下記の文献が発見または提出されている。
米国特許第６７８９１４０号明細書 米国特許第６８４８０４１号明細書 米国特許第６７３８８３６号明細書 米国特許第５２９１５２５号明細書 米国特許第６２２９７９６号明細書 米国特許第５４８１７５１号明細書 米国特許第５２６５２６３号明細書 米国特許第６４７３８３７号明細書
しかしながら、命令がデコードされた後で、プロセッサは次のシーケンシャル命令が実行されるべきでないことを判断するかもしれない(例えば、デコードされた命令がジャンプ又は分岐命令に関連しているとき)。この場合、デコート及びフェッチステージにおいてその時点に存在する命令はパイプラインから除かれてもよい。この状況は、分岐予測ミスペナルティと呼ばれるが、プロセッサのパフォーマンスを低下させる。
装置のブロック図である。
命令パイプラインステージを表す。
いくつかの実施形態における、装置のブロック図である。
いくつかの実施形態における方法である。
いくつかの実施形態における命令パイプラインステージを表す。
いくつかの実施形態における装置の一例である。
いくつかの実施形態におけるシステムのブロック図である。
図１は命令(例えば、ブートアップ処理の間にグローバルメモリ１１０にロードされる命令)を格納するためのグローバルメモリ１１０を含む装置１００のブロック図である。グローバルメモリ１１０は、例えば、ワード当たりｎビット(例えば３２ビット)であるｍワード(例えば１０００００ワード)を格納してもよい。
ダイレクトメモリアクセス(ＤＭＡ)エンジン１２０はグローバルメモリ１１０から命令をシーケンシャルに読み出して、プロセッシングエレメントにおいてローカルメモリ１３０(例えば、プロセッシングエレメントのキャッシュメモリ)に命令を転送してもよい。例えば、ＤＭＡエンジン１２０へのｎビット入力パスはグローバルメモリ１１０から命令を読み出す目的で使われてもよい。ＤＭＡエンジン１２０はその後、nビット出力パスを介してローカルメモリ１３０に命令を転送する目的で、ライト信号(ＷＲ)及びライトアドレス(ＷＲアドレス)を用いてもよい。
プロセッサ１４０はその後で、ｎビットパスを介してローカルメモリ１３０からシーケンシャル命令を読み出す目的で、リード信号(ＲＤ)及びリードアドレス(ＲＤアドレス)を用いてもよい。プロセッサ１４０はその後、命令を実行してもよい。パフォーマンスを向上する目的で、プロセッサ１４０は図２に示す命令パイプライン２００を用いて、命令を実行してもよい。プロセッサ１４０が実行ステージ２３０において命令を実行する間に、次のシーケンシャル命令はデコードステージ２２０、２２２において同時にデコードされる(更にフェッチステージ２１０において、次の命令も同時にフェッチされる)。
１つのステージは、特に比較的高いクロックレートにおいて、１つ以上のクロックサイクルに関連してもよいことに留意されたい。例えば、図２で示すパイプライン２００において、命令をフェッチする(Ｃ０、Ｃ１)ことに２つのクロックサイクルが必要とされる。同様に、命令をデコードすることには、命令を「プリデコードされた」命令に部分的に変換するための１つのクロックサイクル(Ｃ２)、及びプリデコードされた命令を実行可能な完全にデコードされた命令に変換するためのもう１つのクロックサイクル(Ｃ３)が必要である。
命令がデコードされた後で、プロセッサ１４０は次のシーケンシャル命令は実行しないと判断する場合がある(例えばデコードされた命令がジャンプ又は分岐命令に関連しているとき)。この場合、デコードステージ２２０、２２２及びフェッチステージ２１０にその時点である命令は、パイプライン２００から除かれてもよい。実行されない命令のフェッチ及びデコードをした結果として無駄になったクロックサイクルは「分岐遅れスロット」と呼ばれる。
分岐遅れスロットの数を減らすことは、プロセッサ１４０のパフォーマンスを向上させるであろう。例えば、もし部分的に又は完全にデコードされた命令がグローバルメモリ１１０に格納された場合、プリデコードステージ２２０はパイプライン２００から除かれてもよく、分岐遅れスロットの数は減少するであろう。しかしながら、プリデコードされた命令は、元の命令より著しく大きくなるであろう。例えば、３２ビットの命令はデコードされた後では、１００ビットになるかもしれない。それゆえ、グローバルメモリ１１０にデコードされた命令を格納することは実用的でない(なぜなら、必要とされるメモリエリアがあまりにも大きくなってしまうからである)。
図３はいくつかの実施形態における装置３００のブロック図である。前記と同様に、ＤＭＡユニット３２０はシーケンシャルに入力パスを介してメモリユニット３１０から命令を読み出す。しかしこの形態においては、ＤＭＡユニット３２０は更に命令をプリデコードするための命令プリデコーダを含む。
図４はいくつかの実施形態における、ＤＭＡユニット３２０によって実行されてもよい方法である。ここに記されたいくつかの方法はハードウェア、ソフトウェア(マイクロコードを含む)、又はハードウェアとソフトウェアとの組み合わせによって実行されてもよいことに留意されたい。例えば、記憶媒体はマシンによって実行されたとき、ここで記されたどれかの形態に準じたパフォーマンスをもたらす命令を該媒体上に格納してもよい。
４０２において、命令はメモリユニット３１０から読み出される。ＤＭＡユニット３２０はそれから４０４において命令をプリデコードする。ＤＭＡユニット３２０は、例えば、部分的にもしくは完全に命令をデコードしてもよい。プリデコードされた命令は、４０６において、ＤＭＡユニット３２０からプロセッシングエレメントにおけるローカルメモリ３３０へ提供される。
図３に戻る。プロセッサ３４０はそれからローカルメモリ３３０からプリデコードされた命令を読み出し、命令を実行することができる。図５はいくつかの実施形態における命令パイプライン５００を表す。ＤＭＡユニット３２０は命令をすでにプリデコードしているので、プロセッサ３４０が完全にデコードされた命令(分岐遅れスロットＣ０〜Ｃ２)を生成するのに要求されるクロックサイクルの数は図２と比べて減少するであろう。そして、プロセッサ３４０のパフォーマンスは向上されるであろう。更に、ローカルメモリ３３０だけがプリデコードされた命令を格納するのに十分な大きさである必要があり(メモリユニット３１０はより少ない元の命令を格納する)、結果として生じるメモリエリアにおける増加は限られたものになるであろう。もしＤＭＡユニット３２０が完全に命令をデコードした場合、分岐遅れスロットの数はさらに減少するであろう(ローカルメモリ３３０のサイズは完全にデコードされた命令を格納する目的で更に増加する必要はあるだろうが)。
図６はいくつかの実施形態における、nビット命令を格納するためのグローバルメモリ６１０を含む装置６００の一例である。ＤＭＡエンジン６２０はシーケンシャルに命令を読み出し、命令プリデコードロジック６２２はqビットのプリデコードされた命令を生成する目的で、各命令をプリデコードする(これは例えばキャッシュ・ミスに関するものであり、又はソフトウェアで制御されるＤＭＡコマンドによって成される)。
ＤＭＡエンジン６２０はその後、qビット出力パスを介してローカルメモリ６３０にプリデコードされた命令を転送する目的で、ライト信号(ＷＲ)及びpビットライトアドレス(ＷＲアドレス)を用いてもよい。ローカルメモリ６３０は、例えばプリデコードされた２pワードを格納できるプロセッサキャッシュであってもよい(例えば１０ビットライトアドレスは１０２４の命令にアクセスできる)。命令はプリデコードされているので、ｑはｎより大きくなるであろうことに留意されたい(例を挙げると、プリデコードされた命令は元の命令より大きいからである)。ローカルメモリ６３０に格納されるプリデコードされた命令は、例えば実行ユニット制御信号及び/又はフラグを含んでもよい。
プロセッサ１４０はその後、qビットパスを介してローカルメモリ６３０からプリデコードされた命令を読み出す目的でリード信号(ＲＤ)及びpビットリードアドレス(ＲＤアドレス)を用いてもよい。プロセッサ６４０は、例えば、図２と比べてより少ないパイプラインステージを持つ命令を実行する縮小命令セットコンピュータ(ＲＩＳＣ)デバイスを含んでもよい(例えばデコードに関連する分岐遅れスロットの少なくともいくつかは必要とされなくなるからである)。
図７はいくつかの実施形態におけるシステム７００のブロック図である。具体的には、システム７００は多方向アンテナ７４０を備えたワイアレスデバイスである。システム７００は、例えば符号分割多重接続(ＣＤＭＡ)基地局であってもよい。
ワイアレスデバイスはワンチップ上システム(ＳＯＣ)装置７１０、同期ダイナミックランダムアクセスメモリ(ＳＤＲＡＭ)ユニット７２０、「ＰＣＩ Ｅｘｐｒｅｓｓ １.０」(２００２)という題のＰＣＩ標準業界団体(ＳＩＧ)文書に従って動作するユニット等の周辺機器接続(ＰＣＩ)インターフェースユニット７３０を含む。ＳＯＣ装置７１０は、例えば、デジタル信号プロセッサ(ＤＳＰ)命令及びデータを格納するグローバルメモリを備えるデジタルベースバンドプロセッサであってもよい。更に、複数のＤＭＡエンジンはここに記されたいくつかの形態に従って、グローバルメモリから命令を読み出し、その命令をデコードし、プリデコードされた命令を複数のＤＳＰ(例えばＤＳＰ１〜ＤＳＰＮ)に提供してもよい。
以下に多様な更なる形態を示す。これらは全ての成し得る形態の定義を構成するものではなく、当業者であれば他の多くの形態が実行できることは理解できるであろう。更に、明確にする目的で以下の形態は簡潔に記されるが、これら及び他の形態、応用を適宜適合する目的で上記記載に対して変更を行う手法は当業者であれば理解できるであろう。
いくつかの実施形態において、ＤＭＡユニットは内部命令プリデコーダを含む記載があるが、その代わりに命令プリデコーダはＤＭＡユニットの外部にあってもよい。例えば、ＤＭＡユニットの外部にあるユニットは部分的に又は完全に、プロセッシングエレメント外部のメモリから「インフライト」であるように命令をデコードしてもよい。更にいくつかの実施形態はＳＯＣ実装の形で記載されているが、ここに記載のいくつかの、又は全ての要素は複数の集積回路を用いることにより実現されてもよい。
ここに記されたいくつかの形態は実例のためだけにある。この記載から、他の形態も請求項の範囲内における修正及び変更を伴い実施されてもよいことは当業者であれば理解できるであろう。

Claims (14)

  1. ダイレクトメモリアクセスユニットが、ｎビットの入力パスを介してグローバルメモリユニットから第１の命令を読み出す工程と、
    前記ダイレクトメモリアクセスユニットにおいて前記第１の命令をプリデコードする工程と、
    ｑビットの出力パスを介して前記ダイレクトメモリアクセスユニットからプロセッシングエレメントに前記プリデコードされた第１の命令を提供する工程であって、ｎ＜ｑである、提供する工程と、
    前記ダイレクトメモリアクセスユニットにおいてプリデコードされた前記第１の命令を、前記プロセッシングエレメントでデコードする工程と、
    前記プロセッシングエレメントでデコードされた前記第１の命令を、プロセッサパイプラインを介して、前記プロセッシングエレメントで実行する工程と、
    前記プロセッシングエレメントで前記第１の命令がデコードされた後で、次のシーケンシャル命令である第２の命令の実行の要否を当該プロセッシングエレメントが判断する工程と、
    前記ダイレクトメモリアクセスユニットによって前記ｎビットの入力パスを介して前記グローバルメモリユニットから読み出され、前記ダイレクトメモリアクセスユニットにおいてプリデコードされた第２の命令を、前記判断する工程において前記第２の命令を実行しないと判断した場合に前記プロセッシングエレメントが前記プロセッサパイプラインから除く工程と、
    を含み、
    前記提供する工程は、前記プロセッシングエレメントに提供される前記ダイレクトメモリアクセスユニットにおいてプリデコードされた前記第１の命令をローカルメモリ内に格納する工程を含む方法。
  2. ブートアップ処理の間に、前記グローバルメモリユニットに命令をロードする工程を更に含む請求項１に記載の方法。
  3. 前記プロセッシングエレメントは、縮小命令セットコンピュータデバイスである請求項１または２に記載の方法。
  4. 前記プリデコードされた第１の命令は、実行制御信号を含む請求項３に記載の方法。
  5. グローバルメモリユニットから第１の命令を受信するためのｎビットの入力パスと、
    前記ｎビットの入力パスに接続され、当該ｎビットの入力パスが受信した前記第１の命令をプリデコードするための命令プリデコーダを含むダイレクトメモリアクセスユニットと、
    前記ダイレクトメモリアクセスユニットに接続され、当該ダイレクトメモリアクセスユニットにおいてプリデコードされた前記第１の命令を提供するための出力パスであって、ｑ＞ｎである、ｑビットの出力パスと、
    前記ｑビットの出力パスに接続されたプロセッシングエレメントであって、（i）前記ｑビットの出力パスから前記ダイレクトメモリアクセスユニットにおいてプリデコードされた第１の命令を受信し、（ii）前記ダイレクトメモリアクセスユニットにおいてプリデコードされた前記第１の命令を、デコードし、（iii）前記第１の命令がデコードされた後で、前記第１の命令の次のシーケンシャル命令である第２の命令の実行の要否を判断し、（iv）当該第２の命令を実行しないと判断した場合に前記ダイレクトメモリアクセスユニットにおいてプリデコードされた前記第２の命令を、パイプラインから除くプロセッシングエレメントと、
    を含み、
    前記プロセッシングエレメントは、前記ダイレクトメモリアクセスユニットにおいてプリデコードされた前記第１の命令を格納するためのローカルメモリを含む、装置。
  6. 前記入力パスに結合した前記グローバルメモリユニットを更に含む請求項５に記載の装置。
  7. 命令プリデコーダを含むダイレクトメモリアクセスユニットにそれぞれが関連している複数のプロセッシングエレメントを含む請求項５または６に記載の装置。
  8. 前記ダイレクトメモリアクセスユニット、前記グローバルメモリユニット及び前記プロセッシングエレメントは１つの集積回路上に形成される請求項５から７のいずれかに記載の装置。
  9. 前記プロセッシングエレメントは、縮小命令セットコンピュータデバイスである請求項５から８のいずれかに記載の装置。
  10. グローバルメモリユニットと、ダイレクトメモリアクセスユニットと、前記グローバルメモリユニットと前記ダイレクトメモリアクセスユニットとを接続するｎビット入力パスと、プロセッシングエレメントと、前記ダイレクトメモリアクセスユニットとプロセッシングエレメントとを接続するｑビット出力パスと、を有するコンピュータに、
    前記ダイレクトメモリアクセスユニットが、前記ｎビット入力パスを介して前記グローバルメモリユニットから第１の命令を読み出す手順と、
    前記ダイレクトメモリアクセスユニットにおいて前記第１の命令をプリデコードする手順と、
    前記ｑビットの出力パスを介して前記ダイレクトメモリアクセスユニットから前記プロセッシングエレメントに、前記ダイレクトメモリアクセスユニットにおいてプリデコードされた前記第１の命令を提供する手順であって、ｑ＞ｎである、提供する手順と、
    前記ダイレクトメモリアクセスユニットが、前記ｎビット入力パスを介して前記グローバルメモリユニットから、前記第１の命令の次のシーケンシャル命令である第２の命令を読み出す手順と、
    前記ダイレクトメモリアクセスユニットにおいて、前記第２の命令をプリデコードする手順と、
    前記ダイレクトメモリアクセスユニットでプリデコードされた前記第１の命令を前記プロセッシングエレメントでデコードし、プロセッサパイプラインを介して、デコードされた当該第１の命令を当該プロセッシングエレメントで実行する手順と、
    前記プロセッシングエレメントで前記第１の命令がデコードされた後で、前記第２の命令の実行の要否を当該プロセッシングエレメントが判断する手順と、
    前記判断する手順において前記第２の命令を実行しないと判断した場合に前記プロセッシングエレメントが、前記ダイレクトメモリアクセスユニットにおいてプリデコードされた前記第２の命令を前記プロセッサパイプラインから除く手順と、
    を実行させ、
    前記提供する手順は、前記プロセッシングエレメントに提供され、前記ダイレクトメモリアクセスユニットにおいてプリデコードされた前記第１の命令をローカルメモリ内に格納する手順を含む、プログラム。
  11. 多方向アンテナと、
    ダイレクトメモリアクセスユニットを備える装置とを含むシステムであって、
    前記ダイレクトメモリアクセスユニットは、
    グローバルメモリユニットから第１の命令を受信するためのｎビットの入力パスと、
    前記第１の命令を前記ダイレクトメモリアクセスユニットを用いてプリデコードし、ローカルメモリへ保存するための命令プリデコーダと、
    プロセッシングエレメントにプリデコードされた第１の命令を提供するための出力パスであって、ｑ＞ｎである、ｑビットの出力パスと
    を有し
    当該システムは更に、
    （i）前記ｑビットの出力パスから前記プリデコードされた第１の命令を受信し、（ii）前記プリデコードされた第１の命令をデコードし、（iii）前記第１の命令の次のシーケンシャル命令である第２の命令の実行の要否を判断し、（iv）当該第２の命令を実行しないと判断した場合にプリデコードされた第２の命令をパイプラインから除く、プロセッシングエレメントを含む、システム。
  12. 前記装置は、デジタルベースバンドプロセッサである請求項１１に記載のシステム。
  13. 前記デジタルベースバンドプロセッサは、ワンチップ上システムとして形成される請求項１２に記載のシステム。
  14. 前記システムは、符号分割多重接続基地局である請求項１１から１３のいずれかに記載のシステム。
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