JP4588358B2 - Manufacturing method of capacitor built-in wiring board - Google Patents
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Description
本発明は、内蔵するデバイスとしてキャパシタを有する配線板(キャパシタ内蔵配線板)の製造方法に係り、特に、キャパシタの静電容量のばらつき抑制に好適なキャパシタ内蔵配線板の製造方法に関する。 The present invention relates to a method for manufacturing a wiring board having a capacitor as a built-in device (capacitor-containing wiring board ) , and more particularly, to a method for manufacturing a capacitor-containing wiring board suitable for suppressing variation in capacitance of a capacitor.
従来のキャパシタ内蔵配線板として、例えば下記非特許文献1に記載のものがある。この配線板の構造は、キャパシタの誘電体として高比誘電率の樹脂層を使用し、この高比誘電率樹脂層の上下を配線層で挟む構造になっている。上下の配線層は、所定にパターニングされることによりキャパシタとしての両電極になる。
一般的にキャパシタの静電容量Cは次式で表される。すなわち、C=εr・ε0・S/tである。ここで、εr:比誘電率、ε0:真空の誘電率、S:対向電極面積、t:誘電体厚である。形成されるキャパシタの静電容量のばらつきを小さくするには、各値εr、S、tを高精度に合わせ込む必要がある。すなわち、少なくとも対向電極面積Sを高精度に合わせ込むことはばらつき抑制のひとつの手段になる。 Generally, the capacitance C of a capacitor is expressed by the following equation. That is, C = εr · ε0 · S / t. Here, εr: relative dielectric constant, ε0: vacuum dielectric constant, S: counter electrode area, and t: dielectric thickness. In order to reduce the variation in the capacitance of the formed capacitor, it is necessary to match each value εr, S, t with high accuracy. That is, at least matching the counter electrode area S with high accuracy is one means of suppressing variation.
キャパシタ内蔵配線板では配線層によって電極を形成するので、必然的に対向電極面積Sのばらつき要因を有している。そのひとつは電極板としての対向する位置のずれであり、もうひとつは電極板自体の大きさの形成誤差である。 In the capacitor built-in wiring board, since the electrode is formed by the wiring layer, the counter electrode area S necessarily has a variation factor. One of them is a displacement of the opposing positions as the electrode plate, and the other is a formation error of the size of the electrode plate itself.
本発明は、上記の事情を考慮してなされたもので、内蔵するデバイスとしてキャパシタを有する配線板(キャパシタ内蔵配線板)の製造方法において、キャパシタとしての対向電極面積を高精度に合わせ込むことにより、キャパシタの静電容量ばらつきを抑制することが可能なキャパシタ内蔵配線板の製造方法を提供することを目的とする。 The present invention has been made in consideration of the above circumstances, and in a method of manufacturing a wiring board having a capacitor as a built-in device (capacitor built-in wiring board ), by matching the counter electrode area as a capacitor with high accuracy. An object of the present invention is to provide a method for manufacturing a capacitor-embedded wiring board capable of suppressing variations in capacitance of capacitors.
上記の課題を解決するため、本発明に係るキャパシタ内蔵配線板の製造方法は、第1の絶縁層とすべき絶縁板の所定領域上に導電性ペーストを塗布して該絶縁板上に固定することにより、該導電性ペーストを由来とする導電性組成物の、第1の電極板および該第1の電極板に連なる配線パターンを形成する第1の工程と、前記絶縁板の前記第1の電極板および前記配線パターンがある側の面上に、誘電体樹脂層と金属箔とが積層された板材を、該金属箔が外側面になるように積層、加熱プレスして一体化する第2の工程と、前記誘電体樹脂層を貫通して前記配線パターンと前記金属箔とを電気的に導通させる第1の層間接続体を形成する第3の工程と、前記金属箔をエッチングして、面積が前記第1の電極板より小さい第2の電極板を、該第2の電極板から前記第1の電極板への正射影図形が前記第1の電極板の面内に内包されるような位置で形成する第4の工程と、前記第2の電極板上に第2の絶縁層を積層、一体化する第5の工程と、前記第2の絶縁層を貫通し前記第2の電極板に接触する第2の層間接続体を形成する第6の工程とを具備することを特徴とする。 In order to solve the above-described problems, a method for manufacturing a capacitor-embedded wiring board according to the present invention applies a conductive paste to a predetermined region of an insulating plate to be a first insulating layer and fixes it on the insulating plate. Thus, a first step of forming a first electrode plate and a wiring pattern connected to the first electrode plate of the conductive composition derived from the conductive paste; and the first step of the insulating plate A plate material in which a dielectric resin layer and a metal foil are laminated on the surface on which the electrode plate and the wiring pattern are present is laminated so that the metal foil becomes an outer surface, and is integrated by heating and pressing. Etching the metal foil, a third step of forming a first interlayer connection body that penetrates the dielectric resin layer and electrically connects the wiring pattern and the metal foil, A second electrode plate having an area smaller than that of the first electrode plate; A fourth step of forming an orthogonal projection pattern from the first electrode plate to the first electrode plate at a position where the orthographic figure is included in the plane of the first electrode plate; and a second step on the second electrode plate. A fifth step of laminating and integrating two insulating layers, and a sixth step of forming a second interlayer connector that penetrates the second insulating layer and contacts the second electrode plate. It is characterized by doing.
すなわち、このキャパシタ内蔵配線板の製造方法による配線板は、配線板としての板基材である誘電体樹脂層を第1および第2の電極板で挟んだ構造を有し、かつ、第1、第2の電極板は、第2の電極板から第1の電極板への正射影図形が第1の電極板の面内に内包されるという大きさおよび位置の相互関係を有している。このような構成によると、実質的に対向電極面積を決定しているのは、第2の電極板の面積ということになり、第1の電極板の面積は対向電極面積とは関係がなくなる。よって、第2の電極板の面積を高精度に形成するのみで高精度の対向電極面積を得ることができ、さらにキャパシタとして静電容量をばらつきなく形成することが可能になる。これは、第1、第2の電極板の両者ともが面積を高精度に形成され得るだけでは達成できない顕著な効果である。 That is, the wiring board according to the method of manufacturing a wiring board with a built-in capacitor has a structure in which a dielectric resin layer, which is a board substrate as a wiring board, is sandwiched between first and second electrode plates, and the first, The second electrode plate has a size and position relationship such that an orthogonal projection pattern from the second electrode plate to the first electrode plate is included in the plane of the first electrode plate. According to such a configuration, the area of the counter electrode is substantially determined by the area of the second electrode plate, and the area of the first electrode plate is not related to the area of the counter electrode. Therefore, it is possible to obtain a highly accurate counter electrode area only by forming the area of the second electrode plate with high accuracy, and it is possible to form the capacitors without variation as capacitors. This is a remarkable effect that cannot be achieved if both the first and second electrode plates can be formed with high precision in area.
本発明によれば、キャパシタ内蔵配線板の製造方法において、キャパシタとしての対向電極面積を高精度に合わせ込むことにより、キャパシタの静電容量ばらつきを抑制することが可能になる。 According to the present invention, in the method of manufacturing a wiring board with a built-in capacitor, it is possible to suppress variations in the capacitance of the capacitor by matching the counter electrode area as the capacitor with high accuracy.
本発明の実施態様として、前記第2の層間接続体が、導電性組成物により、層方向に一致する軸を有し前記軸の方向に径が変化しているかまたは変化していないかの形状に形成される、とし得る。または、前記第2の層間接続体が、金属により、層方向に一致する軸を有する柱状または錐台状の形状に形成される、とし得る。 As an embodiment of the present invention, the second interlayer connector has an axis that coincides with the layer direction and has a diameter that changes or does not change in the direction of the axis due to the conductive composition. Ru is formed, it may be a. Or, the second interlayer connector is a metal, Ru is formed in a columnar or truncated cone-like shape having an axis that coincides with the layer direction, it may be a.
前者は、例えば、第2の配線層の前段階である金属箔の上に導電性組成物からなる導電性バンプを形成して、この形成された導電性バンプを上記第2の絶縁層に貫通させることで層間接続体とした場合である。または上記第2の絶縁層にレーザでビアホールを形成して、この形成されたビアホールに導電性塑性物を充填して、さらにその上に金属箔を積層一体化した場合である。後者は、例えば、第2の配線層の前段階である金属板をエッチングしてまたは金属箔上にめっきを施して導電性バンプを形成し、この形成された導電性バンプを上記第2の絶縁層に貫通させることで層間接続体とした場合である。 In the former, for example, a conductive bump made of a conductive composition is formed on a metal foil that is a previous stage of the second wiring layer, and the formed conductive bump penetrates the second insulating layer. This is a case where an interlayer connection body is obtained. Alternatively, a via hole is formed in the second insulating layer with a laser, the formed via hole is filled with a conductive plastic material, and a metal foil is further laminated and integrated thereon. In the latter case, for example, a conductive bump is formed by etching a metal plate which is a previous stage of the second wiring layer or plating on a metal foil, and the formed conductive bump is formed on the second insulating layer. This is a case where an interlayer connection is formed by penetrating the layer.
また、実施態様として、前記第2の層間接続体が、金属により、軸の方向が層方向に一致する円錐台状の形状でかつ該円錐台の内部が空となる形状で形成される、とすることもできる。これは例えば、上記第2の絶縁層にレーザにより円錐台状のビアホールを形成し、さらにこの形成されたビアホールの内壁面にめっきで導電層を形成した場合である。 Further, as an embodiment, the second interlayer connector is a metal, the internal direction and of the truncated cone is frusto-conical shape that matches the layer direction of the axis is formed in a shape to be empty, and You can also This is the case, for example, when a frustoconical via hole is formed in the second insulating layer by a laser, and a conductive layer is formed on the inner wall surface of the formed via hole by plating.
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明するが、図1ないし図6を参照する説明、および図10ないし図12を参照する説明は、それらの記載にかかわらず、参照例としての記載として解すべきものである。図1は、本発明の一実施形態に係るキャパシタ内蔵配線板の製造過程を模式的な断面で示す工程図である。図2、図3は、それぞれ、前の図の続図であって、本発明の一実施形態に係るキャパシタ内蔵配線板の製造過程を模式的な断面で示す工程図である。各図においては(a)から順に工程が進行する。これらの図において同一相当のものには同一符号を付してある。 Based on the above, embodiments of the present invention will be described below with reference to the drawings . However, the description with reference to FIGS. 1 to 6 and the description with reference to FIGS. It should be understood as a description as a reference example . FIG. 1 is a process diagram schematically showing a manufacturing process of a capacitor built-in wiring board according to an embodiment of the present invention. FIG. 2 and FIG. 3 are each a continuation diagram of the previous diagram, and are process diagrams schematically showing a manufacturing process of the capacitor built-in wiring board according to the embodiment of the present invention. In each figure, the process proceeds in order from (a). In these drawings, the same reference numerals are given to the same components.
まず、図1(a)に示すように、厚さ例えば0.5mmの絶縁板11の両面に厚さ例えば9μmの銅層(金属箔)12、13が積層された両面銅張り絶縁板10を用意する。絶縁板11の材質は、例えばFR−4のガラスエポキシ樹脂である。両面の銅層12、13は、例えば電解めっきにより形成しておくことができる。
First, as shown in FIG. 1A, a double-sided copper-clad
この両面銅張り絶縁板10の銅層12、13に図1(b)に示すように所定のパターニング形成を行う。このパターニングは例えば周知のフォトリソグラフィ法を用い銅層12、13をエッチングすることにより可能である。パターニングにより、パターン形成された銅層12a、13aが得られる。これらの銅層12a、13aはそれぞれキャパシタとしての一方の電極板を含んでいるが、ほかに配線パターンが形成されてもよい。なお、ここでは、絶縁板11の両面にそれぞれキャパシタを形成する例を示すが、一方の側のみにキャパシタを形成するようにしてももちろんよい。
As shown in FIG. 1B, predetermined patterning is performed on the
次に、図1(c)に示すように、パターン形成された銅層12a、13aのそれぞれ上側にシート状の片面銅張り高比誘電率樹脂板20、30を積層し加熱プレスして一体化する。この一体化で、片面銅張り高比誘電率樹脂板20、30の銅層(金属箔)22、32がそれぞれ外側になるように積層する。銅層22、32の厚さは例えば12μm、銅層22、32の内側になる高比誘電率樹脂層(誘電体樹脂層)21、31の厚さは例えば25μmである。高比誘電率樹脂層21、31の材質は、例えば高比誘電率物質であるチタン酸バリウムの微粒子をフィラーとして含みかつ加熱により硬化して接着性を発揮する樹脂である。比誘電率は数十(例えば50)のものが現在利用可能である。この実施形態は片面銅張り高比誘電率樹脂板20、30としてシート状のものを用いるのでその高比誘電率樹脂層21、31の厚さ制御が比較的容易である。
Next, as shown in FIG. 1 (c), sheet-like single-sided copper-clad high relative dielectric
次に、図1(d)に示すように、電極板の一方となる銅層12a、13aとの層間接続を行うための貫通孔14a、14bと、その他の層間接続用の貫通孔14cとを図1(c)までの工程で得られた積層板の所定の位置に形成する。貫通孔14a、14b、14cの形成には、周知の方法、例えばドリル工法やレーザ工法などを使用することができる。さらに、図1(e)に示すように、各貫通孔14a、14b、14cの内壁面に導電性のめっき層15を例えば5μmの厚さで形成する。この形成には、例えば、周知の、非電解めっきおよび電解めっきの2段階めっき層形成方法を使用することができる。
Next, as shown in FIG. 1 (d), through-
次に、図2(a)に示すように、最外に位置する銅層22、32を周知の例えばフォトリソグラフィ法を利用してエッチングし、所定にパターン形成された銅層22a、32aを得る。このパターン形成では、キャパシタとしての他方の電極板を含んで配線パターンが形成される。このとき、図示するように、銅層32aにおける他方の電極板の大きさを、一方の側の電極板である銅層13aのパターンより大きくする。言い換えると、銅層13aの電極板から銅層32aの電極板への正射影図形が銅層32aの電極板の面内に内包されるような関係にする。このような関係を持たせることで銅層13や銅層32においてパターン形成位置精度に誤差が生じても、電極対向面積は銅層13aにおけるパターン形成精度で管理することができる。銅層13aによる電極板と銅層32aによる電極板との大きさの違いは、図示各辺で例えば0.05mmないし0.5mmの違いである。
Next, as shown in FIG. 2A, the outermost copper layers 22 and 32 are etched by using, for example, a well-known photolithography method to obtain predetermined patterned
この実施形態ではキャパシタとしての両電極板とも銅層のパターニングにより形成しているので、それらの形成寸法精度はほとんど同じである。よって、銅層32aにおける他方の電極板の大きさを、一方の側の電極板である銅層13aのパターンより小さくすることによっても同様な効果が得られる。なお、絶縁層11の反対側に形成のキャパシタの構成となるパターン形成された銅層22aとパターン形成された銅層12aとの関係についても同様である。
In this embodiment, both electrode plates as capacitors are formed by patterning the copper layer, so that their dimensional accuracy is almost the same. Therefore, the same effect can be obtained by making the size of the other electrode plate in the
この図2(a)に示す形態は、キャパシタ内蔵配線板として一応の機能を発揮することができる。すなわち、最外のパターン形成された銅層22a、23aが、いわゆる両面基板としての各配線層になっており、この両面の配線層のパターンにおける所定のノード間がキャパシタとして機能する。また、高比誘電率樹脂層21、31はキャパシタの誘電体として機能するとともに、配線板としての板基材ともなっている。かつまた、キャパシタとしての電極板は、パターン形成された銅層12a、13a、22a、32aからなっている。このような電極板の積層構造により、両面基板としての両面にキャパシタを有することができる。
The configuration shown in FIG. 2A can exhibit a temporary function as a capacitor built-in wiring board. That is, the outermost patterned copper layers 22a and 23a are each wiring layer as a so-called double-sided board, and a predetermined node in the pattern of the wiring layers on both sides functions as a capacitor. The high dielectric constant resin layers 21 and 31 function as a dielectric of the capacitor and also serve as a board substrate as a wiring board. Moreover, the electrode plate as a capacitor is composed of patterned
図2(a)に示す形態は、キャパシタ内蔵配線板としての一態様であるが、引き続きこのキャパシタ内蔵配線板をコア板に用いて配線板として多層化する工程例を説明する。まず、図2(b)に示すように、厚さ例えば18μmの銅箔41、42上の所定の位置に、それぞれ導電性組成物からなるほぼ円錐形状のバンプ43、44を例えばスクリーン印刷により印刷・形成する。スクリーン印刷では、円柱状の貫通孔が形成された例えばメタル製のスクリーンマスクを用い、ペースト状に調製された導電性組成物をこの貫通孔から銅箔41、42上に転写する。そして転写後にバンプ43、44を乾燥する。導電性組成物には、例えば銀粒などの導電性フィラーが樹脂中に分散されたものを用いることができる。
The form shown in FIG. 2 (a) is an embodiment as a capacitor built-in wiring board. Next, a description will be given of a process example in which the capacitor built-in wiring board is used as a core board to be multilayered as a wiring board. First, as shown in FIG. 2B, substantially
次に、このバンプ付き銅箔上に厚さ例えば60μmのガラスエポキシ樹脂からなるプリプレグを配置し、ガラスエポキシ樹脂が軟化し、硬化反応が急速に進行しない程度の温度に加熱しながら加圧して、導電性バンプ43、44をプリプレグに貫通させつつ積層して一体化する。これにより、プリプレグによる絶縁層45、46を貫通して導電性バンプ43、44の頭部が露出する図2(c)に示すような状態のものを得ることができる。図2(c)において導電性バンプ43、44の頭部の破線部分は、この段階で頭部をつぶして塑性変形させておく場合と、させない場合の両者があり得ることを示す。
Next, a prepreg made of glass epoxy resin with a thickness of, for example, 60 μm is disposed on the bumped copper foil, and the glass epoxy resin is softened and pressurized while heating to a temperature at which the curing reaction does not proceed rapidly, The
次に、図3(a)に示すように、図2(a)に示したキャパシタ内蔵配線板の両面に、バンプ43、44および絶縁層45、46付きの銅箔41、42をそれぞれ積層して加熱プレスにより一体化する。この一体化により、絶縁層45、46は完全に硬化し、かつ、導電性バンプ43、44はその頭部が塑性変形して全体として円錐台状(塑性変形の具合より一般的には軸の方向に径の変化する形状)の形状になり対向するパターン形成された銅層22a、32aに圧接されて電気的接続される。円錐台の軸の方向は積層方向に一致する。また、内壁面にめっき層15を有する各貫通孔14a、14b、14c内は、上記加熱プレスにおいて流動化したプリプレグにより充填される。
Next, as shown in FIG. 3A, copper foils 41 and 42 with
導電性バンプ43、44は、パターンとして除去のない部位の銅層32a、22aと、パターンとして除去のない部位の銅箔41、42と間の層間接続用のビア(層間接続体)となるが、特に図3(a)に示すように、キャパシタとしての電極板の部位に直接接続される位置に配置されてもよい。このような直接の接続により、パターン形成された銅層22a、32aにキャパシタ用の接続ランドを別途設ける必要がなくなる。これはパターンレイアウト上好ましい。
The
次に、図3(b)に示すように、積層後の最外層である銅箔41、42を周知の例えばフォトリソグラフィ法を利用してエッチング加工し配線パターン(第2の配線層)41a、42aを形成する。これにより、多層配線層化されたキャパシタ内蔵配線板を得ることができる。なお、図2(b)から図3(b)に示した工程を、図3(b)に示す配線板にさらに続けることでさらに配線板として多層配線層化することができる。このような多層配線層化はさらに同様に続けることができる。 Next, as shown in FIG. 3B, the copper foils 41 and 42 which are the outermost layers after lamination are etched using a well-known photolithography method, for example, to form a wiring pattern (second wiring layer) 41a, 42a is formed. Thus, a capacitor built-in wiring board having a multilayer wiring layer can be obtained. 2B to 3B are further continued to the wiring board shown in FIG. 3B, a multilayer wiring layer can be formed as a wiring board. Such multilayer wiring layer formation can be continued in the same manner.
この実施形態の利点のひとつとして、多層化配線板としてレイアウト上の制限が小さいことが挙げられる。すなわち、配線パターン41a、42a上はその内部側に導電性バンプ43、44が配置されている場合でも配置されていない場合でも全く同じに利用することができる。例えば、その上にさらに導電性バンプを重ねて配置することも容易に実現する。なお、このような利点はないが、導電性バンプ43、44による層間接続に代えて、図3(a)に示す状態の配線板全体に貫通孔を形成しその内壁面に導電層を形成して層間接続体とすることも当然可能である。
One of the advantages of this embodiment is that there are few restrictions on the layout of the multilayer wiring board. In other words, the wiring patterns 41a and 42a can be used in the same manner regardless of whether the
上記工程により試作された図3(b)に示すような構成のキャパシタ内蔵配線板においてキャパシタの静電容量を実測した。その結果、電極板の面積が名目1mm角あたりのとき22.5pFの値となった。製造ロットを変えて製造したサンプルでも測定したところ、ばらつきとして22.4pFから22.6pF程度に収まり高精度に合わせ込むことが可能なことが確かめられた。 The capacitance of the capacitor was measured in the capacitor built-in wiring board having a configuration as shown in FIG. As a result, when the area of the electrode plate was about 1 mm square, the value was 22.5 pF. Measurements were also made on samples manufactured with different production lots. As a result, it was confirmed that the variation was in the range of 22.4 pF to 22.6 pF and could be adjusted with high accuracy.
なお、上記の実施形態で、図2(b)に示したようなスクリーン印刷による導電性バンプ43、44の形成に代えて、次のような導電性バンプの形成方法を採用することもできる。そのひとつは、金属(例えば銅)の板を用意し、この板をエッチングすることより、柱状、錐台状または錐状の導電性バンプ(いわゆるエッチングバンプ)を形成する方法である。導電性バンプを形成しない領域ではその板の厚み方向にエッチングして薄くし、導電性バンプはそのエッチングが及ばないようにして形成する。
In the above embodiment, instead of forming the
または、銅箔41、42と同程度の厚さの金属箔(例えば銅箔)を用意し、その金属箔上にめっきにより全体として柱状、錐台状または錐状の導電性バンプ(いわゆるめっきバンプ)を形成する方法である。エッチング、めっきのいずれの方法でも、形成された金属の導電性バンプを、スクリーン印刷による導電性バンプ43、44の代わりに取り扱うことにより以後の工程に供することができる。すなわち、結果としてほぼ図3(b)に示すような構成・形態になり、層間接続体としての導電性バンプはその軸の方向が積層方向に一致する。
Alternatively, a metal foil (for example, a copper foil) having a thickness similar to that of the copper foils 41 and 42 is prepared, and a conductive bump (so-called plating bump) having a columnar shape, a truncated cone shape, or a conical shape as a whole by plating on the metal foil. ). Regardless of the method of etching or plating, the formed metal conductive bumps can be used for subsequent processes by handling them instead of the
次に、本発明の別の実施形態に係るキャパシタ内蔵配線板を図4を参照して説明する。図4は、本発明の別の実施形態に係るキャパシタ内蔵配線板の構成を模式的に示す断面図であり、すでに説明した部位と同一相当の部位には同一符号を付してある。その部分の説明は省略する。このキャパシタ内蔵配線板は、図示するように、図3(b)の導電性バンプ43、44に代わる層間接続体として、軸の方向が積層方向に一致する円柱状の層間接続体53、54を有するものである。
Next, a capacitor built-in wiring board according to another embodiment of the present invention will be described with reference to FIG. FIG. 4 is a cross-sectional view schematically showing the configuration of a capacitor built-in wiring board according to another embodiment of the present invention, and the same reference numerals are given to the same parts as those already described. The description of that part is omitted. As shown in the figure, this capacitor built-in wiring board includes
このような構造は、例えば、次のような工程により製造することができる。図1(a)から図2(a)までに示した工程は同じである。続いて、絶縁層45、46、および配線パターン41a、42aの前段階である銅箔を別々に、またはあらかじめ銅箔がそれぞれ積層されている絶縁層45、46を、図2(a)に示したキャパシタ内蔵配線板の両面に積層し、加圧・加熱プレスにより一体化する。
Such a structure can be manufactured by the following processes, for example. The steps shown in FIGS. 1A to 2A are the same. Subsequently, the insulating
次に、積層後の最外層である銅箔を周知の例えばフォトリソグラフィ法を利用してエッチング加工し配線パターン(第2の配線層)41a、42aを形成する。このとき、層間接続体53、54を形成する部位にも、銅箔のエッチング除去を行う。このエッチングのあと、例えば、形成された配線パターン41a、42aをマスクに絶縁層45、46の所定位置をレーザ加工し、パターン形成された内部の銅層22a、32aに達するビアホールを形成する。さらに、形成されたビアホール内に導電性組成物を充填して図4に示すような構造を得ることができる。この実施形態は、層間接続体53、54の直上を、部品実装ランドやさらに積層する場合の層間接続体の配置位置などとして使用するのがやや困難ではあるが、製造工程として簡易である。
Next, the copper foil, which is the outermost layer after lamination, is etched using a known photolithography method, for example, to form wiring patterns (second wiring layers) 41a and 42a. At this time, the copper foil is also removed by etching at portions where the
次に、本発明のさらに別の実施形態に係るキャパシタ内蔵配線板を図5を参照して説明する。図5は、本発明のさらに別の実施形態に係るキャパシタ内蔵配線板の模式的構成を示す断面図であり、すでに説明した部位と同一相当の部位には同一符号を付してある。その部分の説明は省略する。このキャパシタ内蔵配線板は、図示するように、図3(b)の導電性バンプ43、44に代わる層間接続体として、図4に示した場合と同様に、軸の方向が積層方向に一致する円柱状(すなわち軸の方向に径が変化していない形状)の層間接続体93、94を有するものである。ただし、図4に示した場合と異なり、外側の配線パターン41、42aの除去のない部位にこれらの層間接続体93、94が接続されている。
Next, a capacitor built-in wiring board according to still another embodiment of the present invention will be described with reference to FIG. FIG. 5 is a cross-sectional view showing a schematic configuration of a capacitor built-in wiring board according to still another embodiment of the present invention, and the same reference numerals are given to the same parts as those already described. The description of that part is omitted. As shown in the figure, this capacitor built-in wiring board is an interlayer connection body that replaces the
このような構造は、例えば、次のような工程により製造することができる。図1(a)から図2(a)までに示した工程は同じである。続いて、絶縁層45、46を、図2(a)に示したキャパシタ内蔵配線板の両面に積層し、加圧・加熱プレスにより一体化する。次に、絶縁層45、46の所定位置をレーザ加工し、パターン形成された内部の銅層22a、32aに達するビアホールを形成する。さらに、形成されたビアホール内に導電性組成物93、94を充填する。
Such a structure can be manufactured by the following processes, for example. The steps shown in FIGS. 1A to 2A are the same. Subsequently, the insulating
続いて、配線パターン41a、42aの前段階である銅箔を絶縁層45、46上に積層し、加圧・加熱プレスにより一体化する。最後に、積層後の最外層である銅箔を周知の例えばフォトリソフラフィ法を利用してエッチング加工し配線パターン(第2の配線層)41a、42aを形成する。この製造方法は、図3(b)に示した形態より工程がやや複雑化するがこれと同様に、多層化配線板としてレイアウト上の制限が小さい。
Subsequently, a copper foil, which is a previous stage of the wiring patterns 41a and 42a, is laminated on the insulating
または、次のように製造することもできる。図1(a)から図2(a)までは同じにして、続いて、絶縁層45、46を用意しその所定位置にレーザ加工で貫通孔を形成する。そしてその貫通孔に導電性ペーストを充填しておく。続いて、この絶縁層45、46、さらにその外側に配線パターン41a、42aの前段階である銅箔を図2(a)に示したキャパシタ内蔵配線板の両面に配置・積層して加圧・加熱プレスにより一体化する。最後に、積層後の最外層である銅箔を周知の例えばフォトリソフラフィ法を利用してエッチング加工し配線パターン(第2の配線層)41a、42aを形成する。この製造方法は、外側の層を形成するのに積層一体化の工程が1回で済み工程がより簡略的になる。
Or it can also manufacture as follows. 1 (a) to 2 (a) are the same. Subsequently, insulating
次に、本発明のさらに別の実施形態に係るキャパシタ内蔵配線板を図6を参照して説明する。図6は、本発明のさらに別の実施形態に係るキャパシタ内蔵配線板の模式的構成を示す断面図であり、すでに説明した部位と同一相当の部位には同一符号を付してある。その部分の説明は省略する。このキャパシタ内蔵配線板は、図示するように、図3(b)の導電性バンプ43、44に代わる層間接続体として、層方向に軸の方向が一致する円錐台状の層間接続体103、104を有するものである。この円錐台状の層間接続体103、104は、その内部が空でありこのため俯瞰して見たときに窪んでいる。
Next, a capacitor built-in wiring board according to still another embodiment of the present invention will be described with reference to FIG. FIG. 6 is a cross-sectional view showing a schematic configuration of a capacitor built-in wiring board according to still another embodiment of the present invention, and the same reference numerals are given to the same parts as those already described. The description of that part is omitted. As shown in the figure, this capacitor built-in wiring board is a truncated cone-shaped
このような構造は、例えば、次のような工程により製造することができる。図1(a)から図2(a)までに示した工程は同じである。続いて、図4に示した実施形態と同様に工程を進め、絶縁層45、46の所定位置をレーザ加工し、パターン形成された内部の銅層22a、32aに達するビアホールを形成する。このレーザ加工に際してビアホールが円錐台状の除去形状となるように加工調整する。
Such a structure can be manufactured by the following processes, for example. The steps shown in FIGS. 1A to 2A are the same. Subsequently, the process proceeds in the same manner as in the embodiment shown in FIG. 4, and predetermined positions of the insulating
次に、各ビアホールの内壁に導電性のめっき層(金属層)を形成し、層間接続体103、104とする。この形成には、例えば、周知の、非電解めっきおよび電解めっきの2段階めっき層形成方法を使用することができる。最後に、最外層である銅箔を周知の例えばフォトリソフラフィ法を利用してエッチング加工し配線パターン(第2の配線層)41a、42aを形成する。この実施形態は、図4に示した実施形態と同様に層間接続体103、104の直上を、部品実装ランドやさらに積層する場合の層間接続体の配置位置などとして使用する場合に向かないが、製造工程として簡易である。
Next, a conductive plating layer (metal layer) is formed on the inner wall of each via hole to obtain
次に、本発明のさらに別の実施形態に係るキャパシタ内蔵配線板について図7、図8、図9を参照して説明する。図7は、本発明のさらに別の実施形態に係るキャパシタ内蔵配線板の製造過程を模式的な断面で示す工程図である。図8、図9は、それぞれ、前の図の続図であって、本発明のさらに別の実施形態に係るキャパシタ内蔵配線板の製造過程を模式的な断面で示す工程図である。これらの図においては(a)から順に工程が進行し、また、すでに説明した部位と同一相当のものに同一符号を付してある。その部分は特に加えることがない限り説明を省略する。 Next, a capacitor built-in wiring board according to still another embodiment of the present invention will be described with reference to FIG. 7, FIG. 8, and FIG. FIG. 7 is a process diagram schematically showing a manufacturing process of the capacitor built-in wiring board according to still another embodiment of the present invention. FIG. 8 and FIG. 9 are each a continuation diagram of the previous diagram, and are process diagrams schematically showing a cross-sectional view of a manufacturing process of a capacitor built-in wiring board according to still another embodiment of the present invention. In these drawings, the process proceeds in order from (a), and the same reference numerals are given to the same parts as those already described. The description of the portion is omitted unless particularly added.
この実施形態は、キャパシタとしての電極板の一方が導電性ペースト(すなわち導電性組成物)の塗布により形成される点に特徴がある。導電性ペーストの塗布は、例えば所定パターンのメッシュ領域を有するスクリーンマスクを用い、スクリーン印刷を行うことで生産性高くなすことができる。このような塗布による電極板の形成は、その形成位置精度や形成寸法精度の点、およびエッジ形成品質の点でフォトリソグラフィ法を利用するパターンニングによる電極板の形成に一般的に及ばない。これを踏まえ、導電性ペーストの塗布による電極板を他方の電極板よりいくぶんか大きく形成する。これにより電極対向面積のばらつき発生を抑制する。 This embodiment is characterized in that one of the electrode plates as a capacitor is formed by applying a conductive paste (that is, a conductive composition). Application of the conductive paste can be made highly productive by screen printing using, for example, a screen mask having a mesh region of a predetermined pattern. The formation of the electrode plate by such coating generally does not extend to the formation of the electrode plate by patterning using a photolithography method in terms of the formation position accuracy and the formation dimensional accuracy and the edge formation quality. Based on this, the electrode plate formed by applying the conductive paste is formed somewhat larger than the other electrode plate. This suppresses the occurrence of variations in the electrode facing area.
まず、図7(a)に示すように、絶縁層11の両面(一方の面のみにキャパシタを形成する場合は片面)の所定位置に導電性ペーストによる導電層18、19を例えばスクリーン印刷により塗布・形成する。導電層18、19は、キャパシタの一方の電極板になるものであるが、これ以外に絶縁板11上に配線パターンを形成してもよい。導電性ペーストとしては、例えば、樹脂中に銀の微粒子をフィラーとして分散させたものを用いることができる。塗布後に乾燥させて硬化する性質のものを用いる。
First, as shown in FIG. 7A,
次に、図7(b)、(c)、(d)に示す工程を順次行う。これらについてはそれぞれ図1(c)、(d)、(e)に示した工程と同様である。そして次に、図8(a)に示すように、最外に位置する銅層22、32を周知の例えばフォトリソグラフィ法を利用してエッチングし、所定にパターン形成された銅層22aA、32aAを得る。このパターン形成では、キャパシタとしての他方の電極板を含んで配線パターンが形成される。 Next, the steps shown in FIGS. 7B, 7C, and 7D are sequentially performed. These are the same as the steps shown in FIGS. 1C, 1D , and 1E , respectively. Then, as shown in FIG. 8A, the outermost copper layers 22 and 32 are etched using a well-known photolithography method, for example, and the predetermined patterned copper layers 22aA and 32aA are formed. obtain. In this pattern formation, a wiring pattern is formed including the other electrode plate as a capacitor.
このとき、図示するように、銅層32aAにおける電極板の大きさを、一方の側の電極板である導電層19のパターンより小さくする。言い換えると、導電層19の電極板から銅層32aAの電極板への正射影図形が銅層32aAの電極板の面を外包するような関係にする。このような関係を持たせることで、実質的に電極対向面積を銅層32aにおけるパターン形成精度にのみ依存させるようにする。導電層19による電極板と銅層32aAによる電極板との大きさの違いは、図示各辺で例えば0.05mmないし0.5mmの違いである。なお、絶縁層11の反対側に形成のキャパシタの構成となるパターン形成された銅層22aAと導電性ペーストによる導電層18との関係についても同様である。
At this time, as shown in the drawing, the size of the electrode plate in the copper layer 32aA is made smaller than the pattern of the
引き続き、さらに配線板として多層配線層化するための工程を行うことができる。これらの工程は、図8(b)、(c)、図9(a)、(b)に示す通りであり、これらはすでに説明した図2(b)から図3(b)に示した工程と同じである。この実施形態では、導電性ペーストの塗布によってキャパシタの電極板の形成を生産性高く行い、かつその形成精度などによらず高精度な静電容量のキャパシタを得ることができる。なお、この実施形態についても先の実施形態で述べたような変形された形態を適用することは無論可能である。 Subsequently, a process for forming a multilayer wiring layer as a wiring board can be performed. These steps are as shown in FIGS. 8B, 8C, 9A, and 9B, and these are the steps shown in FIGS. 2B to 3B described above. Is the same. In this embodiment, the electrode plate of the capacitor can be formed with high productivity by applying the conductive paste, and a highly accurate capacitor can be obtained regardless of the formation accuracy. Of course, it is possible to apply a modified form as described in the previous embodiment to this embodiment.
次に、本発明のさらに別の実施形態に係るキャパシタ内蔵配線板について図10、図11、図12を参照して説明する。図10は、本発明のさらに別の実施形態に係るキャパシタ内蔵配線板の製造過程を模式的な断面で示す工程図である。図11、図12は、それぞれ、前の図の続図であって、本発明のさらに別の実施形態に係るキャパシタ内蔵配線板の製造過程を模式的な断面で示す工程図である。これらの図においては(a)から順に工程が進行し、また、すでに説明した部位と同一相当のものに同一符号を付してある。その部分は特に加えることがない限り説明を省略する。 Next, a capacitor built-in wiring board according to still another embodiment of the present invention will be described with reference to FIG. 10, FIG. 11, and FIG. FIG. 10 is a process diagram schematically showing a manufacturing process of the capacitor built-in wiring board according to still another embodiment of the present invention. FIG. 11 and FIG. 12 are each a continuation diagram of the previous diagram, and are process diagrams schematically showing a manufacturing process of a capacitor built-in wiring board according to still another embodiment of the present invention. In these drawings, the process proceeds in order from (a), and the same reference numerals are given to the same parts as those already described. The description of the portion is omitted unless particularly added.
この実施形態は、キャパシタとしての電極板の一方を導電性ペーストの塗布により形成する点において上記の実施形態と同じであるが、上記の実施形態とは反対の側の電極板を導電性ペーストの塗布により形成する。導電性ペーストの塗布による電極板の方を他方の電極板よりいくぶんか大きく形成することも同じである。これにより電極対向面積のばらつき発生を抑制する。また、先の各実施形態では、高比誘電率樹脂層としてもともとシート状を呈するものを利用したが、この実施形態では、ペースト状誘電体物質の塗布によりこれを形成する。この塗布も例えばメッシュを有するスクリーンマスクを用いてスクリーン印刷することにより生産性高く行うことができる。 This embodiment is the same as the above embodiment in that one of the electrode plates as a capacitor is formed by applying a conductive paste, but the electrode plate on the side opposite to the above embodiment is replaced with the conductive paste. It is formed by coating. It is the same that the electrode plate formed by applying the conductive paste is formed somewhat larger than the other electrode plate. This suppresses the occurrence of variations in the electrode facing area. In each of the previous embodiments, a sheet having a sheet shape was originally used as the high relative dielectric constant resin layer. In this embodiment, this is formed by applying a paste-like dielectric material. This application can also be performed with high productivity by screen printing using a screen mask having a mesh, for example.
まず、図10(a)、(b)に示す工程を行う。これらは、すでに説明した図1(a)、(b)とそれぞれ同様である。次に、図10(c)に示すように、パターン形成された銅層12a、13aのそれぞれ上側にペースト状誘電体物質による高比誘電率樹脂層(誘電体樹脂層)61、62を塗布・形成する。 First, the steps shown in FIGS. 10A and 10B are performed. These are the same as those described in FIGS. 1A and 1B, respectively. Next, as shown in FIG. 10 (c), high relative dielectric constant resin layers (dielectric resin layers) 61 and 62 made of a paste-like dielectric substance are applied to the upper sides of the patterned copper layers 12a and 13a, respectively. Form.
この形成には、例えば、メッシュを有するスクリーンマスクによるスクリーン印刷を利用することができる。高比誘電率樹脂層61、62は、図示するように全面形成としても、またはパターン形成された銅層12a、13a(キャパシタの構成としての銅層)上を含んで限られた領域だけに形成するとしてもよい。形成される高比誘電率樹脂層61、62の厚さは例えば25μm程度である。ペースト状誘電体物質としては、例えば高比誘電率物質であるチタン酸バリウムの微粒子をフィラーとして樹脂中に含み、印刷に際して所定の粘度を有するように調製したものを用いる。ペースト状誘電体物質の塗布のあと、これを乾燥・硬化させる。 For this formation, for example, screen printing using a screen mask having a mesh can be used. The high dielectric constant resin layers 61 and 62 may be formed on the entire surface as shown in the drawing or only in a limited region including the patterned copper layers 12a and 13a (copper layer as a capacitor structure). You may do that. The thickness of the formed high relative dielectric constant resin layers 61 and 62 is, for example, about 25 μm. As the paste-like dielectric material, for example, a material that contains fine particles of barium titanate, which is a high dielectric constant material, as a filler in a resin and has a predetermined viscosity at the time of printing is used. After applying the pasty dielectric material, it is dried and cured.
次に、図10(d)に示すように、形成された高比誘電率樹脂層61、62上にそれぞれ導電性ペースト(すなわち導電性組成物)による導電層63、64を所定のパターンに形成する。この形成は、例えば所定パターンのメッシュ領域を有するスクリーンマスクを用い、スクリーン印刷を行うことにより生産性高くなすことができる。所定のパターンには、キャパシタの他方の電極板としてのパターンが含まれる。導電性ペーストには、例えば、樹脂中に銀の微粒子をフィラーとして分散させたものを用いることができる。塗布後に乾燥させて硬化する性質のものを用いる。
Next, as shown in FIG. 10 (d),
図10(d)に示す工程のとき、図示するように、導電性ペーストによる電極板のパターンの大きさを、一方の側の電極板である銅層13aのパターンより大きくする。言い換えると、銅層13aの電極板から導電性ペーストによる電極板への正射影図形が導電層ペーストによる電極板の面に内包されるような関係にする。このような関係を持たせることで、実質的に電極対向面積を銅層13aにおけるパターン形成精度にのみ依存させるようにする。銅層13aによる電極板と導電性ペーストによる電極板との大きさの違いは、図示各辺で例えば0.05mmないし0.5mmの違いである。なお、絶縁層11の反対側に形成のキャパシタの構成となるパターン形成された銅層12aと導電性ペーストによる導電層63との関係についても同様である。
In the step shown in FIG. 10D, as shown in the figure, the size of the electrode plate pattern made of the conductive paste is made larger than the pattern of the copper layer 13a which is the electrode plate on one side. In other words, the orthogonal projection pattern from the electrode plate of the copper layer 13a to the electrode plate with the conductive paste is included in the surface of the electrode plate with the conductive layer paste. By having such a relationship, the electrode facing area is substantially made dependent only on the pattern formation accuracy in the copper layer 13a. The difference in size between the electrode plate made of the copper layer 13a and the electrode plate made of the conductive paste is, for example, 0.05 mm to 0.5 mm on each side in the drawing. The same applies to the relationship between the copper layer 12a, which is the pattern of the capacitor formed on the opposite side of the insulating
次に、図10(e)に示す貫通孔の形成工程を行う。これは、すでに説明した図1(e)の工程と同じである。さらに、図11(a)に示すように、形成された貫通孔14a、14b、14cに導電性組成物充填による層間接続体65を形成する。層間接続体65の形成は、このような導電性組成物の充填によらず行うこともできるが、ここではすでに最外の導電層がパターン化されており電解めっき法が利用できないので採用したものである。この図11(a)に示す形態は、図2(a)、図8(a)などの形態と同様に、キャパシタ内蔵配線板として一応の機能を発揮することができる。
Next, a through hole forming step shown in FIG. This is the same as the process shown in FIG. Further, as shown in FIG. 11A, an
引き続き、さらに配線板として多層配線層化するための工程を行うことができる。これらの工程は、図11(b)、(c)、(d)、図12に示す通りであり、これらはすでに説明した図2(b)から図3(b)に示した工程と同じである。この実施形態でも、導電性ペーストの塗布によってキャパシタの電極板の形成を生産性高く行い、かつその形成精度などによらず高精度な静電容量のキャパシタを得ることができる。なお、この実施形態についても先の各実施形態で述べたような変形された形態を適用することは無論可能である。 Subsequently, a process for forming a multilayer wiring layer as a wiring board can be performed. These steps are as shown in FIGS. 11 (b), (c), (d) and FIG. 12, which are the same as the steps shown in FIGS. 2 (b) to 3 (b) already described. is there. Also in this embodiment, the capacitor electrode plate can be formed with high productivity by applying the conductive paste, and a highly accurate capacitor can be obtained regardless of the formation accuracy. Of course, it is possible to apply a modified form as described in the previous embodiments to this embodiment.
図1ないし図6、および図10ないし図12は、それらの記載にかかわらず、参照例の説明のためとして解すべきものである。1 to 6 and FIGS. 10 to 12 are to be understood as explanations of the reference examples regardless of their descriptions.
10…両面銅張り絶縁板、11…絶縁層、12…銅層、12a…パターン形成された銅層、13…銅層、13a…パターン形成された銅層、14a,14b,14c…貫通孔、15…めっき層、18,19…導電性ペーストによる導電層、20…片面銅張り高比誘電率樹脂板、21…高比誘電率樹脂層、22…銅層、22a…パターン形成された銅層、22aA…パターン形成された銅層、30…片面銅張り高比誘電率樹脂板、31…高比誘電率樹脂層、32…銅層、32a…パターン形成された銅層、32aA…パターン形成された銅層、41…銅箔、41a…配線パターン、42…銅箔、42a…配線パターン、43,44…導電性バンプ、45,46…絶縁層、53,54…導電性組成物充填による層間接続体、61,62…ペースト状誘電体物質による高比誘電率樹脂層、63,64…導電性ペーストによる導電層、65…導電性組成物充填による層間接続体、93,94…導電性組成物充填による層間接続体、103,104…めっきによる層間接続体。
DESCRIPTION OF
Claims (5)
前記絶縁板の前記第1の電極板および前記配線パターンがある側の面上に、誘電体樹脂層と金属箔とが積層された板材を、該金属箔が外側面になるように積層、加熱プレスして一体化する第2の工程と、
前記誘電体樹脂層を貫通して前記配線パターンと前記金属箔とを電気的に導通させる第1の層間接続体を形成する第3の工程と、
前記金属箔をエッチングして、面積が前記第1の電極板より小さい第2の電極板を、該第2の電極板から前記第1の電極板への正射影図形が前記第1の電極板の面内に内包されるような位置で形成する第4の工程と、
前記第2の電極板上に第2の絶縁層を積層、一体化する第5の工程と、
前記第2の絶縁層を貫通し前記第2の電極板に接触する第2の層間接続体を形成する第6の工程と
を具備することを特徴とするキャパシタ内蔵配線板の製造方法。 By fixing on said insulating plate by applying a conductive paste to the first to be the insulating layer the insulating plate in a predetermined region on, the conductive composition to from a conductive paste, a first electrode A first step of forming a wiring pattern connected to the plate and the first electrode plate ;
Laminating and heating a plate material in which a dielectric resin layer and a metal foil are laminated on the surface of the insulating plate on the side where the first electrode plate and the wiring pattern are located, so that the metal foil becomes an outer surface A second step of pressing and integrating ;
A third step of forming a first interlayer connection that penetrates the dielectric resin layer and electrically connects the wiring pattern and the metal foil ;
Etching the metallic foil, the second electrode plate area is less than said first electrode plate, the orthogonal projection shape is the first electrode from the second electrode plate to said first electrode plate A fourth step of forming at a position to be included in the plane of the plate ;
A fifth step of laminating and integrating a second insulating layer on the second electrode plate;
And a sixth step of forming a second interlayer connector that penetrates through the second insulating layer and contacts the second electrode plate .
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JP2005322677A (en) | 2005-11-17 |
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