JP4564429B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、不揮発性メモリセルを備えた半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device including a nonvolatile memory cell.
図15に、従来の不揮発性メモリセルのチャネル幅方向(チャネル電流が流れる方向と直交する方向)の断面構造を模式的に示す(例えば、特許文献1参照。)。図15において、81はシリコン基板、82は素子分離絶縁膜、83はトンネル絶縁膜、84は浮遊ゲート電極、85は電極間絶縁膜、86は制御ゲート電極を示している。 FIG. 15 schematically shows a cross-sectional structure of a conventional nonvolatile memory cell in the channel width direction (direction perpendicular to the direction in which the channel current flows) (see, for example, Patent Document 1). In FIG. 15, 81 is a silicon substrate, 82 is an element isolation insulating film, 83 is a tunnel insulating film, 84 is a floating gate electrode, 85 is an interelectrode insulating film, and 86 is a control gate electrode.
素子分離絶縁膜82との境界近傍を除いて、トンネル絶縁膜83は、ほぼ平坦な表面を有し、かつ、ほぼ均一な膜厚を有する。すなわち、トンネル絶縁膜83は、素子分離絶縁膜82との境界近傍を除いて、ほぼ同じ形状を有する。
Except for the vicinity of the boundary with the element
トンネル絶縁膜83の素子分離絶縁膜82との境界近傍の膜厚は、トンネル絶縁膜83の他の部分の膜厚よりも厚い。その理由は、素子分離溝内を素子分離絶縁膜82で埋め込む前に行われる熱酸化プロセスによって、素子分離溝の側壁に露出しているシリコン基板81および浮遊ゲート電極84の表面が酸化されるからである。
The film thickness in the vicinity of the boundary between the
上記熱酸化プロセスによって、素子分離絶縁膜82との境界から内側に5nm程度以内の領域にあるトンネル絶縁膜83は、5nm程度厚くなる。この程度の膜厚増加であれば、書込み/消去動作時にトンネル電流が流れる領域は、トンネル絶縁膜83内の素子分離絶縁膜82との境界近傍を除くほぼ全域となる。
By the thermal oxidation process, the
トンネル絶縁膜83は、素子分離絶縁膜82との境界に近いほど、製造工程中の金属汚染、ハロゲン汚染、イオン衝撃またはチャージングダメージ等のいわゆるプロセスダメージを多く受けている。上記プロセスダメージにより、トンネル絶縁膜83は、素子分離絶縁膜82との境界に近いほど、膜質が低下している。
The closer to the boundary with the element
トンネル絶縁膜83内にトンネル電流が流れると、上記膜質の低下により、素子分離絶縁膜82との境界近傍のトンネル絶縁膜83中の、電荷トラップ発生量またはリーク電流発生量は、著しく増加する。上記電荷トラップ発生量またはリーク電流発生量の増加は、メモリセルのしきい値変動による、誤動作または電荷保持能力の低下を招く。
When a tunnel current flows in the
また、書込み/消去動作時に、トンネル電流が流れるシリコン基板81の領域と、セルトランジスタ動作時に、チャネル電流が流れるシリコン基板81の領域は、ほぼ同一である(素子分離絶縁膜82との境界近傍を除くトンネル絶縁膜83のほぼ全域)。
In addition, the region of the
トンネル電流がトンネル絶縁膜83を通過すると、トンネル絶縁膜83中に電荷トラップまたは界面準位が発生する。電荷トラップまたは界面準位が発生すると、トンネル絶縁膜83の膜質が劣化する。このようなトンネル絶縁膜83の膜質の劣化は、チャネル電流量の低下を招く。
上述の如く、従来の不揮発性メモリセルのトンネル絶縁膜は、素子分離絶縁膜との境界近傍において膜質が低下している。そのため、トンネル絶縁膜中にトンネル電流が流れると、素子分離絶縁膜との境界近傍のトンネル絶縁膜中の、電荷トラップ発生量またはリーク電流発生量は、著しく増加する。 As described above, the film quality of the tunnel insulating film of the conventional nonvolatile memory cell is deteriorated in the vicinity of the boundary with the element isolation insulating film. Therefore, when a tunnel current flows through the tunnel insulating film, the amount of charge traps or leakage current generated in the tunnel insulating film near the boundary with the element isolation insulating film is remarkably increased.
また、トンネル電流が流れる領域とチャネル電流が流れる領域がほぼ同一である。そのため、トンネル電流がトンネル絶縁膜を通過し、トンネル絶縁膜中の電荷トラップまたは界面準位が発生すると、チャネル電流量が低下する。 Further, the region where the tunnel current flows and the region where the channel current flows are substantially the same. Therefore, when the tunnel current passes through the tunnel insulating film and a charge trap or interface state in the tunnel insulating film is generated, the channel current amount is reduced.
本発明は、上記事情を考慮してなされたもので、その目的とするところは、トンネル絶縁膜中の電荷トラップの影響を低減できる不揮発性メモリセルを備えた半導体装置の製造方法を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method of manufacturing a semiconductor device including a nonvolatile memory cell that can reduce the influence of charge traps in a tunnel insulating film. It is in.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
すなわち、上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板と、前記半導体基板の表面に設けられ、素子分離溝を含む素子分離領域と、前記半導体基板上に設けられた不揮発性メモリセルであって、トンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを含む不揮発性メモリセルとを具備してなる半導体装置の製造方法であって、前記半導体基板上に前記トンネル絶縁膜となる絶縁膜、前記浮遊ゲート電極となる半導体膜を順次形成する工程と、前記半導体膜、前記絶縁膜および前記半導体基板をエッチングして、前記素子分離溝を形成する工程と、水蒸気雰囲気中で、前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程とを有することを特徴とする。 That is, in order to achieve the above object, a semiconductor device manufacturing method according to the present invention includes a semiconductor substrate, an element isolation region provided on the surface of the semiconductor substrate, including an element isolation groove, and the semiconductor substrate. A non-volatile memory cell comprising: a tunnel insulating film; a floating gate electrode provided on the tunnel insulating film; a control gate electrode provided above the floating gate electrode; the control gate electrode; A method of manufacturing a semiconductor device comprising a non-volatile memory cell including an interelectrode insulating film provided between a floating gate electrode, an insulating film serving as the tunnel insulating film on the semiconductor substrate, Sequentially forming a semiconductor film to be the floating gate electrode, etching the semiconductor film, the insulating film, and the semiconductor substrate to form the element isolation trench; In steam atmosphere, characterized by a step of annealing said floating gate electrode, the tunnel insulating film and the semiconductor substrate.
以上詳説したように本発明によれば、トンネル絶縁膜中の電荷トラップの影響を低減できる不揮発性メモリセルを備えた半導体装置の製造方法を実現できるようになる。 As described above in detail, according to the present invention, it is possible to realize a method of manufacturing a semiconductor device including a nonvolatile memory cell that can reduce the influence of charge traps in a tunnel insulating film.
以下、図面を参照しながら本発明の実施形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(第1の実施形態)
図1は、本発明の第1の実施形態に係る不揮発性メモリセル(以下、単にメモリセルという。)を示す平面図、図2(a)および(b)は、それぞれ、図1の線分A−A’に沿った断面を示す断面図(チャネル長方向の断面図)および線分B−B’に沿った断面を示す断面図(チャネル幅方向の断面図)である。
(First embodiment)
FIG. 1 is a plan view showing a non-volatile memory cell (hereinafter simply referred to as a memory cell) according to the first embodiment of the present invention, and FIGS. 2 (a) and 2 (b) are respectively line segments of FIG. FIG. 6 is a cross-sectional view (cross-sectional view in the channel length direction) showing a cross-section along AA ′ and a cross-sectional view (cross-sectional view in the channel width direction) showing a cross-section along line BB ′.
本実施形態のシリコン基板1の表面には素子分離溝2が設けられ、素子分離溝2は素子分離絶縁膜3により埋め込まれている。素子分離絶縁膜3の上面は、シリコン基板1の表面よりも高く、かつ、浮遊ゲート電極6の上面よりも低い。
An
素子分離溝2および素子分離絶縁膜3は、素子分離領域を構成する。該素子分離領域によって、メモリセルのチャネル領域を含む、シリコン基板1の半導体領域(素子形成領域)が規定される。
The
上記半導体領域の表面上には、トンネル絶縁膜4が設けられている。トンネル絶縁膜4は、素子分離絶縁膜3に近いほど膜厚が厚くなる部分を含む。具体的には、トンネル絶縁膜4は、上記チャネル領域の中央付近で最も薄く、素子分離絶縁膜3との境界に近いほど厚くなる膜厚分布を有している。すなわち、素子分離絶縁膜3との境界近傍のトンネル絶縁膜4の形状は、バーズビーク形状となっている。
A
本実施形態の場合、図2(b)に示すように、トンネル絶縁膜4の素子分離絶縁膜3に近いほど膜厚が厚くなる部分は、メモリセルのチャネル幅方向の断面において存在する。さらに、チャネル幅方向の断面において、トンネル絶縁膜4は、チャネル幅方向に平行な中心線Lに関して、上下ほぼ対称な形状を有する。
In the case of the present embodiment, as shown in FIG. 2B, the portion of the
このように、本実施形態のトンネル絶縁膜4は、素子分離絶縁膜3との境界に近いほど膜厚が厚くなっているので、トンネル電流はトンネル絶縁膜4の中央付近を集中的に流れる。すなわち、トンネル絶縁膜4の膜質が低下している部分には、トンネル電流は流れない。
As described above, since the thickness of the
トンネル絶縁膜4上には、浮遊ゲート電極5,6が設けられている。浮遊ゲート電極5,6の上方には、制御ゲート電極7が設けられている。浮遊ゲート電極5,6と制御ゲート電極7との間には、電極間絶縁膜8が設けられている。
On the tunnel
制御ゲート電極7上にはシリコン窒化膜9が設けられている。シリコン窒化膜9は、メモリセルの製造途中において、RIE(Reactive Ion Etching)マスクとして使用されたものである。
A
トンネル絶縁膜4、浮遊ゲート電極5,6、制御ゲート電極7、電極間絶縁膜8およびシリコン窒化膜9からなるゲート構造部の側面および上面は、シリコン酸化膜10で覆われている。このようなシリコン酸化膜10は、電極側壁酸化膜と呼ばれている。
The side and top surfaces of the gate structure portion formed of the tunnel
シリコン酸化膜10上には、層間絶縁膜としてのBPSG(Borophosphosilicate Glass)膜11が設けられている。そして、シリコン基板1の表面には、ゲート構造部4〜9を挟むように、一対のソース/ドレイン領域12が設けられている。
A BPSG (Borophosphosilicate Glass)
本実施形態のメモリセル構造では、書込み/消去動作時に、膜質が比較的良好なトンネル絶縁膜4のチャネル中央付近を集中的にトンネル電流は流れるが、膜質が著しく低下している素子分離領域との境界に近い部分ではトンネル電流は流れない。
In the memory cell structure of this embodiment, the tunnel current flows intensively around the center of the channel of the
したがって、トンネル絶縁膜4中の電荷トラップ発生量またはリーク電流発生4が大幅に低減されて、メモリセルのしきい値変動による、誤動作または電荷保持能力の低下は効果的に抑制される。
Therefore, the amount of charge trap generation or leakage
さらに、本実施形態によれば、以下のような効果も得られる。 Furthermore, according to this embodiment, the following effects are also obtained.
書込み/消去動作時に、制御ゲート電極に印加される電圧(動作電圧)Vcgとトンネル絶縁膜に印加される電圧Vtdとの関係は、メモリセルのトンネル絶縁膜容量Ctdと電極間絶縁膜容量Cieを用いて、以下のように表される。 During the write / erase operation, the relationship between the voltage (operating voltage) Vcg applied to the control gate electrode and the voltage Vtd applied to the tunnel insulating film is such that the tunnel insulating film capacitance Ctd and the interelectrode insulating film capacitance Cie of the memory cell are And is expressed as follows:
Vtd=(Cid/(Ctd+Cid))×Vcg
上式から、動作電圧Vcgを下げる方法として、3次元的に電極間絶縁膜8の表面積を増やして、電極間絶縁膜容量Cidを大きくすることが考えられる。しかし、この方法で、動作電圧Vcgの低電圧化を進めることは困難である。これは、メモリセルの微細化を妨げる。上記方法で、動作電圧Vcgの低電圧化が困難である理由は、以下の通りである。
Vtd = (Cid / (Ctd + Cid)) × Vcg
From the above equation, as a method of lowering the operating voltage Vcg, it is conceivable to increase the inter-electrode insulating film capacitance Cid by increasing the surface area of the inter-electrode
電極間絶縁膜8の表面積を大きくするために、電極間絶縁膜8の表面形状を複雑にする必要がある。そのためには、電極間絶縁膜8下の浮遊ゲート電極5,6の表面形状を複雑にする必要がある。
In order to increase the surface area of the interelectrode
しかし、浮遊ゲート電極5,6である多結晶シリコン膜の微細加工技術には限界があるので、浮遊ゲート電極5,6の表面形状の複雑化には限界がある。したがって、電極間絶縁膜8の表面積の増大によって、動作電圧Vcgの低電圧化を進めることは困難である。
However, since there is a limit to the fine processing technique of the polycrystalline silicon film that is the floating
さらに、電極間絶縁膜容量Cidが増大すると、浮遊ゲート電極間の浮遊容量も増大する。浮遊ゲート電極間の浮遊容量が増大すると、誤動作が発生しやすくなる。これも、動作電圧Vcgの低減化を困難にさせる原因の一つである。 Further, when the interelectrode insulating film capacitance Cid increases, the stray capacitance between the floating gate electrodes also increases. When the stray capacitance between the floating gate electrodes is increased, malfunction is likely to occur. This is also one of the causes that make it difficult to reduce the operating voltage Vcg.
これに対して、本実施形態のメモリセル構造は、トンネル絶縁膜4の膜厚が素子分離絶縁膜3との境界に近いほど厚くなる構造を有しているので、トンネル絶縁膜容量Ctdが下がる。これにより、動作電圧Vcgを容易に下げることができて、メモリセルの微細化が実現可能となる。
On the other hand, the memory cell structure of the present embodiment has a structure in which the thickness of the
図3(a)および(b)、図4(c)および(d)は、本実施形態のメモリセルの製造工程を示す断面図である。 FIGS. 3A and 3B, FIGS. 4C and 4D are cross-sectional views showing the manufacturing process of the memory cell of this embodiment.
まず、図3(a)に示すように、所望の不純物がドーピングされたシリコン基板1の表面に、厚さ10nmのトンネル絶縁膜4が熱酸化法により形成され、その後、下層の浮遊ゲート電極となる厚さ30nmの多結晶シリコン膜5、CMP(Chemical Mechanical Polish)のストッパとなる厚さ50nmのシリコン窒化膜13、RIEのマスクとなる厚さ200nmのシリコン酸化膜14が減圧CVD(Chemical Vapor Deposition)法により順次堆積される。
First, as shown in FIG. 3A, a
なお、本実施形態では、シリコン熱酸化膜をトンネル絶縁膜として用いているが、これに限るものではなく、例えば、シリコン熱酸窒化膜等でも良い。 In the present embodiment, the silicon thermal oxide film is used as the tunnel insulating film. However, the present invention is not limited to this. For example, a silicon thermal oxynitride film or the like may be used.
次に、図3(a)に示すように、素子形成領域を覆うレジスト(図示せず)をマスクに用いて、RIEプロセスによりシリコン酸化膜14がエッチングされ、上記レジストのパターンがシリコン酸化膜14に転写される。
Next, as shown in FIG. 3A, the
続いて、図3(a)に示すように、上記レジストマスクおよびシリコン酸化膜14をマスクに用いて、RIEプロセスによりシリコン窒化膜13、多結晶シリコン膜5、トンネル絶縁膜4が順次エッチングされ、さらに、シリコン基板1の露出領域もエッチングされ、深さ200nmの素子分離溝2が形成される。
Subsequently, as shown in FIG. 3A, the
上記RIEプロセスの途中で上記レジストは消滅し、その後は、シリコン酸化膜14がRIEのマスクとして用いられる。
The resist disappears during the RIE process, and thereafter, the
次に、図3(b)に示すように、露出したシリコン表面に厚さ5nmのシリコン酸化膜(図示せず)が熱酸化法により形成され、その後、素子分離溝2が完全に埋め込まれるように、素子分離絶縁膜3となる厚さ400nmのシリコン酸化膜(CVD酸化膜)がプラズマCVD法により全面に堆積される。
Next, as shown in FIG. 3B, a silicon oxide film (not shown) having a thickness of 5 nm is formed on the exposed silicon surface by a thermal oxidation method, and then the
次に、図3(b)に示すように、シリコン窒化膜13をストッパに用いて、CMPプロセスにより、上記CVD酸化膜の不要部分が除去されて、所定形状の素子分離絶縁膜3が得られ、かつ、シリコン酸化膜(RIEマスク)14が除去される。上記CMPプロセスは、シリコン窒化膜13が露出するまで行われ、かつ、表面が平坦化されるまで行われる。
Next, as shown in FIG. 3B, an unnecessary portion of the CVD oxide film is removed by a CMP process using the
次に、図4(c)に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜13が除去され、その後、上層の浮遊ゲート電極6となる厚さ50nmの多結晶シリコン膜が減圧CVD法により全面に堆積され、続いて、レジストマスク(図示せず)を用いたRIEプロセスにより、上記多結晶シリコン膜がエッチングされ、上記多結晶シリコン膜を分割するビット線方向のスリット部15が形成され、ビット線方向の形状が確定された浮遊ゲート電極6が得られる。
Next, as shown in FIG. 4C, the
上記RIEプロセスにより、実際には、複数の浮遊ゲート電極6が形成されるが、図には一つの浮遊ゲート電極6しか示されていない。
A plurality of floating
その後、1kPaの減圧アンモニア雰囲気中での900℃、30分のアニール(熱窒化)により、浮遊ゲート電極6の表面が窒化される。上記アニールの目的は、次の図4(c)の工程で行われるアニールにより、浮遊ゲート電極(多結晶シリコン膜)6の上面が酸化されることを防止することである。
Thereafter, the surface of the floating
次に、水蒸気雰囲気中での750℃、10分のアニール(水蒸気アニール)が行われる。 Next, annealing at 750 ° C. for 10 minutes (water vapor annealing) is performed in a water vapor atmosphere.
このとき、水蒸気(H2 O)は、スリット部15から素子分離絶縁膜(シリコン酸化膜)3中を拡散して、トンネル絶縁膜4中に到達する。トンネル絶縁膜4中に到達した水蒸気は、シリコン基板1の上面および浮遊ゲート電極(多結晶シリコン膜)5の下面と酸化反応を起こす。
At this time, water vapor (H 2 O) diffuses from the
その結果、図4(c)に示すように、チャネル領域の中央付近で最も薄く、素子分離絶縁膜3との境界に近いほど厚い膜厚分布を有するトンネル絶縁膜4が得られる。
As a result, as shown in FIG. 4C, a
また、上記水蒸気アニールにより、素子分離溝形成工程およびゲート電極形成工程中に行われるRIEプロセスによるプロセスダメージが低減される。その理由は、上記水蒸気アニールにより供給される酸素により、上記RIEプロセスにより切断されたトンネル絶縁膜4中のSi−O結合が、再結合するからである。
In addition, the above-described water vapor annealing reduces process damage caused by the RIE process performed during the element isolation groove forming step and the gate electrode forming step. This is because the Si—O bonds in the
本実施形態では、スリット部15を形成した後に水蒸気アニールを行っているが、これに限るものではなく、例えば、素子分離溝2の形成後(図3(a))または素子分離絶縁膜3の形成後(図3(b))に行っても構わない。
In this embodiment, the water vapor annealing is performed after the
プロセスダメージを受けたデバイスを十分に修復するためには、スリット部15を形成した後に水蒸気アニールを行うことが望ましい。何故なら、ゲート電極形成工程中のプロセスダメージ(RIEプロセス起因のプロセスダメージ)も効果的に低減されるからである。
In order to sufficiently repair a device that has undergone process damage, it is desirable to perform water vapor annealing after the
水蒸気の素子分離絶縁膜(シリコン酸化膜)3中への拡散と、水蒸気と浮遊ゲート電極(多結晶シリコン膜)5との酸化反応とを比べると、水蒸気アニール温度が低いほど、上記拡散は上記酸化反応よりも起こり易くなる。 Comparing the diffusion of water vapor into the element isolation insulating film (silicon oxide film) 3 and the oxidation reaction between the water vapor and the floating gate electrode (polycrystalline silicon film) 5, the lower the water vapor annealing temperature, the more the diffusion becomes It is more likely to occur than an oxidation reaction.
これは、図5に示すように、トンネル絶縁膜のバーズビーク長L1(上記拡散にかかわる拡散係数Dの温度依存性)が、ある温度Tcを境にして、シリコン基板または浮遊ゲート電極の間口部分の後退量L2(上記酸化反応にかかわる拡散係数kの温度依存性)よりも大きくなるからである。 As shown in FIG. 5, this is because the bird's beak length L1 of the tunnel insulating film (temperature dependence of the diffusion coefficient D related to the diffusion) is a boundary between the silicon substrate or the floating gate electrode at a certain temperature Tc. This is because it becomes larger than the retreat amount L2 (temperature dependence of the diffusion coefficient k related to the oxidation reaction).
したがって、水蒸気アニール温度が低いほど、トンネル絶縁膜4の素子分離絶縁膜3との境界から、トンネル絶縁膜4の中央部分にまで十分な量の水を容易に供給することができる。すなわち、水蒸気アニール温度が低いほど、本実施形態の膜厚分布を有するトンネル絶縁膜4が得られやすくなる。
Therefore, as the water vapor annealing temperature is lower, a sufficient amount of water can be easily supplied from the boundary between the
本発明者等の研究によれば、本実施形態の効果が十分に得られるトンネル絶縁膜4を形成するためには、チャネル幅が0.2μm以下の場合、水蒸気アニール温度は750℃以下であることが好ましいことが明らかになった。
According to the studies by the present inventors, in order to form the
図4(c)の工程後には、周知のメモリセルの製造プロセスが続く。 After the step of FIG. 4C, a well-known memory cell manufacturing process continues.
まず、電極間絶縁膜8となる、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなる厚さ15nmの3層構造の絶縁膜が、減圧CVD法により全面に形成される。次に、制御ゲート電極7となる、多結晶シリコン膜/タングステンシリサイド膜からなる厚さ100nmの2層構造の導電膜が、減圧CVD法により上記3層構造の絶縁膜上に形成される。次に、RIEマスクとなる厚さ100nmのシリコン窒化膜が、減圧CVD法により上記2層構造の導電膜上に形成される。
First, a three-layer insulating film having a thickness of 15 nm made of silicon oxide film / silicon nitride film / silicon oxide film, which becomes the interelectrode
次に、上記シリコン窒化膜上にレジストマスクが形成され、該レジストマスクをマスクに用いて上記シリコン窒化膜がRIEプロセスによりエッチングされ、ゲート構造部に対応したパターンを有するシリコン窒化膜9が得られる。
Next, a resist mask is formed on the silicon nitride film, and the silicon nitride film is etched by an RIE process using the resist mask as a mask to obtain a
次に、上記レジストマスクおよびシリコン窒化膜9をマスクに用いて、RIEプロセスにより、上記3層構造の絶縁膜、2層構造の導電膜、浮遊ゲート電極6,5、トンネル絶縁膜4が順次エッチングされ、図4(d)に示すように、ワード線方向のスリット部16が形成される。これにより、浮遊ゲート電極5,6および制御ゲート電極7の形状が確定される。
Next, using the resist mask and the
次に、熱酸化法およびCVD法を用いてシリコン酸化膜(電極側壁酸化膜)10が形成され、イオン注入およびアニールを用いてソース/ドレイン領域12が形成され、そして、層間絶縁膜としてのBPSG膜11が減圧CVD法により形成され、図2(a)および(b)に示したメモリセルが得られる。その後、配線層等の工程が続き、メモリセルが完成する。
Next, a silicon oxide film (electrode sidewall oxide film) 10 is formed using thermal oxidation and CVD, source /
図16に、本実施形態および比較例のメモリセルの断面TEM像を示す。図16(a)は比較例の断面TEM像、図16(b)は本実施形態の断面TEM像を示している。比較例が本実施形態と異なる点は、本実施形態の水蒸気アニールが行われていないことである。本実施形態のトンネル絶縁膜4の膜厚はチャネル中央部で約8nmで、素子分離絶縁膜3との境界に近いほど厚くなり、素子分離絶縁膜3との境界部で約15nmである。
FIG. 16 shows cross-sectional TEM images of the memory cells of this embodiment and the comparative example. FIG. 16A shows a cross-sectional TEM image of the comparative example, and FIG. 16B shows a cross-sectional TEM image of the present embodiment. The comparative example is different from the present embodiment in that the steam annealing of the present embodiment is not performed. The thickness of the
本実施形態および比較例のメモリセルに対して、150℃、2時間の電荷保持試験を行った。その結果、本実施形態のメモリセルのしきい値変動量は0.18V、比較例のメモリセルのしきい値変動量は0.50Vであり、本実施形態の効果が確認された。 A charge retention test at 150 ° C. for 2 hours was performed on the memory cells of this embodiment and the comparative example. As a result, the threshold fluctuation amount of the memory cell of this embodiment was 0.18 V, and the threshold fluctuation amount of the memory cell of the comparative example was 0.50 V, confirming the effect of this embodiment.
また、本実施形態および比較例のメモリセルのトンネル絶縁膜の容量を調べた。その結果、本実施形態のメモリセルのトンネル絶縁膜の容量は、比較例のそれに比べて約20%低かった。 Further, the capacity of the tunnel insulating film of the memory cell of this embodiment and the comparative example was examined. As a result, the capacity of the tunnel insulating film of the memory cell of this embodiment was about 20% lower than that of the comparative example.
さらに、本実施形態および比較例のメモリセルのカップリング比を調べた。カップリング比は、Cie/(Ctd+Cie)で定義される。本実施形態のメモリセルのカップリングは、比較例のそれに比べて約5%高かった。 Further, the coupling ratio of the memory cells of this embodiment and the comparative example was examined. The coupling ratio is defined as Cie / (Ctd + Cie). The coupling of the memory cell of this embodiment was about 5% higher than that of the comparative example.
(第2の実施形態)
次に、第1の実施形態の説明で用いた図面を参照しながら、本発明の第2の実施形態を説明する。
(Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to the drawings used in the description of the first embodiment.
まず、図3(a)に示すように、所望の不純物がドーピングされたシリコン基板1の表面に、厚さ10nmのトンネル絶縁膜4が熱酸化法により形成され、その後、下層の浮遊ゲート電極となる厚さ30nmの多結晶シリコン膜5、CMP(Chemical Mechanical Polish)のストッパとなる厚さ50nmのシリコン窒化膜13、RIEのマスクとなる厚さ200nmのシリコン酸化膜14が減圧CVD(Chemical Vapor Deposition)法により順次堆積される。
First, as shown in FIG. 3A, a
次に、図3(a)に示すように、素子形成領域を覆うレジスト(図示せず)をマスクに用いて、RIEプロセスによりシリコン酸化膜14がエッチングされ、上記レジストのパターンがシリコン酸化膜14に転写される。
Next, as shown in FIG. 3A, the
続いて、図3(a)に示すように、上記レジストマスクおよびシリコン酸化膜14をマスクに用いて、RIEプロセスによりシリコン窒化膜13、多結晶シリコン膜5、トンネル絶縁膜4が順次エッチングされ、さらに、シリコン基板1の露出領域もエッチングされ、深さ200nmの素子分離溝2が形成される。
Subsequently, as shown in FIG. 3A, the
上記RIEプロセスの途中で上記レジストは消滅し、その後は、シリコン酸化膜14がRIEのマスクとして用いられる。
The resist disappears during the RIE process, and thereafter, the
次に、図3(b)に示すように、露出したシリコン表面に厚さ5nmのシリコン酸化膜(図示せず)が熱酸化法により形成され、その後、素子分離溝2が完全に埋め込まれるように、素子分離絶縁膜3となる厚さ400nmのシリコン酸化膜(CVD酸化膜)がプラズマCVD法により全面に堆積される。
Next, as shown in FIG. 3B, a silicon oxide film (not shown) having a thickness of 5 nm is formed on the exposed silicon surface by a thermal oxidation method, and then the
次に、図3(b)に示すように、シリコン窒化膜13をストッパに用いて、CMPプロセスにより、上記CVD酸化膜の不要部分が除去されて、所定形状の素子分離絶縁膜3が得られ、かつ、シリコン酸化膜(RIEマスク)14が除去される。上記CMPプロセスは、シリコン窒化膜が露出するまで行われ、かつ、表面が平坦化されるまで行われる。
Next, as shown in FIG. 3B, an unnecessary portion of the CVD oxide film is removed by a CMP process using the
次に、2.6kPaの減圧下で、重水(D2 O)を含む水蒸気雰囲気で650℃、30分のアニールが行われる。 Next, annealing is performed at 650 ° C. for 30 minutes in a steam atmosphere containing heavy water (D 2 O) under a reduced pressure of 2.6 kPa.
このとき、重水は、素子分離絶縁膜(シリコン酸化膜)3中を拡散して、トンネル絶縁膜4中に到達し、シリコン基板1の上面および浮遊ゲート電極(多結晶シリコン膜)5の下面と酸化反応を起こす。
At this time, heavy water diffuses in the element isolation insulating film (silicon oxide film) 3 and reaches the
その結果、チャネル領域の中央付近で最も薄く、素子分離絶縁膜3との境界に近いほど厚い膜厚分布を有するトンネル絶縁膜4が容易に得られる。
As a result, the
次に、図4(c)に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜13が除去され、その後、上層の浮遊ゲート電極6となる厚さ50nmの多結晶シリコン膜が減圧CVD法により全面に堆積され、続いて、レジストマスク(図示せず)を用いたRIEプロセスにより、上記多結晶シリコン膜がエッチングされ、上記多結晶シリコン膜を分割するビット線方向のスリット部15が形成され、ビット線方向の形状が確定された浮遊ゲート電極6が得られる。
Next, as shown in FIG. 4C, the
上記RIEプロセスにより、実際には、複数の浮遊ゲート電極6が形成されるが、図には一つの浮遊ゲート電極6しか示されていない。
A plurality of floating
図4(c)の工程後には、第1の実施形態と同様に、周知のメモリセルの製造プロセスが続く。 After the step of FIG. 4C, a well-known memory cell manufacturing process continues as in the first embodiment.
実施形態および比較例のメモリセルに対して、150℃、2時間の電荷保持試験を行った。比較例が本実施形態と異なる点は、重水(D2 O)を含まない水蒸気(H2 O)を用いたことである。 A charge retention test at 150 ° C. for 2 hours was performed on the memory cells of the embodiment and the comparative example. That Comparative Example is different from that of the present embodiment is that using heavy water (D 2 O) contains no water vapor (H 2 O).
電荷保持試験の結果、本実施形態のメモリセルのしきい値変動量は0.16Vであり、比較例のメモリセルのしきい値変動量は0.27Vであった。以上の結果から、本実施形態のメモリセルは、比較例のメモリセルに比べて、しきい値変動量が小さいことが明らかになり、本実施形態の効果が確認された。すなわち、重水アニールの方が水蒸気アニールよりも効果が高いことが、実験により、明らかになった。その他、第1の実施形態と同様の効果が得られる。 As a result of the charge retention test, the threshold fluctuation amount of the memory cell of this embodiment was 0.16V, and the threshold fluctuation amount of the memory cell of the comparative example was 0.27V. From the above results, it is clear that the memory cell of this embodiment has a smaller threshold fluctuation amount than the memory cell of the comparative example, and the effect of this embodiment was confirmed. In other words, experiments have shown that heavy water annealing is more effective than water vapor annealing. In addition, the same effects as those of the first embodiment can be obtained.
本実施形態では、素子分離絶縁膜3の表面の平坦化を行った後に、水蒸気アニールを行っているが、これに限るものではなく、例えば、スリット部15の形成後または素子分離絶溝2の形成後に行っても構わない。
In this embodiment, the water vapor annealing is performed after the surface of the element
(第3の実施形態)
図6は、本発明の第3の実施形態に係るメモリセルを示す断面図である。これは、図2(b)に相当するチャネル幅方向の断面図である。図6において、図2(b)と対応する部分には図2(b)と同一符号を付してあり、詳細な説明は省略する。また、以下の図において、前出した図と同一符号は、同一部分または相当部分を示し、詳細な説明は省略する。
(Third embodiment)
FIG. 6 is a cross-sectional view showing a memory cell according to the third embodiment of the present invention. This is a cross-sectional view in the channel width direction corresponding to FIG. 6, parts corresponding to those in FIG. 2B are denoted by the same reference numerals as those in FIG. 2B, and detailed description thereof is omitted. Further, in the following drawings, the same reference numerals as those in the previous drawings indicate the same or corresponding portions, and detailed description thereof will be omitted.
本実施形態が第1の実施形態と異なる点は、トンネル絶縁膜4の素子分離絶縁膜3との境界部分4p1,4p2が、浮遊ゲート電極5と素子分離絶縁膜3との間、および、素子分離絶縁膜3とシリコン基板1との間に入り込んで、その結果として、素子分離絶縁膜3との境界近傍におけるトンネル絶縁膜4の膜厚がさらに厚くなっていることにある。
This embodiment is different from the first embodiment in that the boundary portions 4p1 and 4p2 of the
図6に示すように、チャネル幅方向の断面において、トンネル絶縁膜4の第1の境界部分4p1は、浮遊ゲート電極5の下部側面と素子分離絶縁膜3との間にこれらに接して存在している。
As shown in FIG. 6, in the cross section in the channel width direction, the first boundary portion 4p1 of the
トンネル絶縁膜4の第1の境界部分4p1は、下方に向かうほど(シリコン基板1に近い側ほど)、チャネル幅方向の寸法が大きくなり、かつ、トンネル絶縁膜4の第1の境界部分4p1と接している部分の浮遊ゲート電極5は、下方に向かうほど、チャネル幅方向の寸法が小さくなっている。
The first boundary portion 4p1 of the
一方、トンネル絶縁膜4の第2の境界部分4p2は、素子分離領域2,3によって規定されたシリコン基板1の半導体領域(素子形成領域)の上部側面と素子分離絶縁膜3との間にこれらに接して存在している。
On the other hand, the second boundary portion 4p2 of the
トンネル絶縁膜4の第2の境界部分4p2は、上方に向かうほど(浮遊ゲート電極5に近い側ほど)、チャネル幅方向の寸法が大きくなり、かつ、トンネル絶縁膜4の第2の境界部分4p2と接している部分の素子形成領域は、上に向かうほど、チャネル幅方向の寸法が小さくなっている。
The second boundary portion 4p2 of the
本実施形態のメモリセル構造では、素子形成領域の上端部および浮遊ゲート電極5の下端部に、書込み/消去動作時に生じる電界の強度が下がる。すなわち、最もトンネル絶縁膜4の膜質が低下している素子分離絶縁膜3との境界部分の電界(電界集中)を下げることができる。このため、素子分離絶縁膜3との境界部分での電荷トラップ発生が起きないため、メモリセルのしきい値変動による誤動作等は効果的に抑制される。
In the memory cell structure of the present embodiment, the strength of the electric field generated during the write / erase operation is lowered at the upper end portion of the element formation region and the lower end portion of the floating
本実施形態のメモリセル構造を実現するには、第1の実施形態の低温水蒸気アニール工程(第1の加熱処理)の前または後で、例えば、900℃以上の高温水蒸気アニール(第2の加熱処理)を行えばよい。高温水蒸気アニールとしては、例えば、水素ガスと酸素ガスとの混合雰囲気中でのランプ加熱によるものがあげられる。 In order to realize the memory cell structure of the present embodiment, for example, before or after the low-temperature steam annealing process (first heat treatment) of the first embodiment, for example, high-temperature steam annealing at 900 ° C. or higher (second heating). Process). An example of the high-temperature steam annealing is by lamp heating in a mixed atmosphere of hydrogen gas and oxygen gas.
高温水蒸気アニールの場合は、水蒸気の素子分離絶縁膜(シリコン酸化膜)3中への拡散と、水蒸気と浮遊ゲート電極(多結晶シリコン膜)5との酸化反応とを比べると、上記酸化反応が上記拡散よりも起こり易い(図5参照)。これにより、素子分離絶縁膜3との境界付近の素子形成領域上端部および浮遊ゲート電極下端部が効果的に酸化され、本実施形態のトンネル絶縁膜4が容易に得られる。
In the case of high-temperature steam annealing, when the diffusion of steam into the element isolation insulating film (silicon oxide film) 3 and the oxidation reaction between the steam and the floating gate electrode (polycrystalline silicon film) 5 are compared, It is easier to occur than the above diffusion (see FIG. 5). Thereby, the upper end portion of the element formation region and the lower end portion of the floating gate electrode near the boundary with the element
本発明者等の研究によれば、本実施形態のトンネル絶縁膜4を形成するためには、高温水蒸気アニール温度は900℃以上であることが好ましいことが明らかになった。
According to the studies by the present inventors, it has become clear that the high-temperature steam annealing temperature is preferably 900 ° C. or higher in order to form the
(第4の実施形態)
図7(a)および(b)は、本発明の第4の実施形態に係るメモリセルを示す断面図である。これらは、図2(a)および(b)に相当するチャネル長方向およびチャネル幅方向の断面図である。
(Fourth embodiment)
7A and 7B are cross-sectional views showing a memory cell according to the fourth embodiment of the present invention. These are cross-sectional views in the channel length direction and the channel width direction corresponding to FIGS. 2 (a) and 2 (b).
本実施形態が、第1〜3の実施形態と異なる点は、浮遊ゲート電極5,6の上面および側面のうち、上面のみが電極間絶縁膜8で覆われていることにある。
The present embodiment is different from the first to third embodiments in that only the upper surface of the floating
このようなメモリセル構造では、浮遊ゲート電極5,6の側面上に電極間絶縁膜8が無いので、図15の従来のメモリセルに比べて、電極間絶縁膜6の容量のセル間ばらつきは低減される。
In such a memory cell structure, since there is no interelectrode
また、本実施形態では、浮遊ゲート電極5,6の上面および側面のうち、上面のみが電極間絶縁膜8で覆われる構造を実現するために、素子分離絶縁膜3よりも上層の浮遊ゲート電極が省かれた構造が採用されている。この結果、浮遊ゲート電極5,6の厚みは、図15の従来のメモリセルに比べて薄くなるので、隣接する浮遊ゲート電極間の浮遊容量は低減される。これにより、メモリセルの誤動作は抑制される。
Further, in this embodiment, in order to realize a structure in which only the upper surface of the floating
その他、第1の実施形態と同様の効果が得られる。 In addition, the same effects as those of the first embodiment can be obtained.
図8(a)および(b)、図9(c)および(d)は、本実施形態のメモリセルの製造工程を示す断面図である。 8A, 8B, 9C, and 9D are cross-sectional views showing the manufacturing process of the memory cell of this embodiment.
まず、第1の実施形態の図3(a)および(b)の工程までが行われる。図8(a)は、この段階の断面図を示している。 First, steps up to the steps of FIGS. 3A and 3B of the first embodiment are performed. FIG. 8A shows a cross-sectional view at this stage.
次に、図8(b)に示すように、第1の実施形態と同様に、水蒸気雰囲気中での750℃、10分のアニール(水蒸気アニール)が行われ、チャネル領域の中央付近で最も薄く、素子分離絶縁膜3との境界に近いほど厚い膜厚分布を有するトンネル絶縁膜4が得られる。上記アニールの詳細は、第1の実施形態で説明した通りである。
Next, as shown in FIG. 8B, similarly to the first embodiment, annealing (water vapor annealing) at 750 ° C. for 10 minutes in a water vapor atmosphere is performed, and is the thinnest near the center of the channel region. Thus, a
次に、図9(c)に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜13が除去され、その後、シリコン窒化膜13が除去されて生じた溝内に、浮遊ゲート電極6が形成され、表面が平坦化される。
Next, as shown in FIG. 9C, the
浮遊ゲート電極6は、多結晶シリコン膜の減圧CVDプロセスと、多結晶シリコン膜のCMPプロセスとにより形成される。
The floating
浮遊ゲート電極6は、シリコン窒化膜13が除去されて生じた溝内に埋め込まれているので、浮遊ゲート電極6の側面は露出せず、浮遊ゲート電極6の上面のみが露出する。
Since the floating
次に、図9(c)に示すように、第1の実施形態と同様のプロセスにより、電極間絶縁膜8、制御ゲート電極7、シリコン窒化膜9が形成される。
Next, as shown in FIG. 9C, the interelectrode
浮遊ゲート電極6の側面は露出していなので、該側面は電極間絶縁膜8で覆われず、浮遊ゲート電極6の上面のみが電極間絶縁膜8で覆われる。
Since the side surface of the floating
浮遊ゲート電極6と素子分離絶縁膜3を含む領域の表面は平坦なので、該領域上の電極間絶縁膜8の表面も平坦になる。すなわち、浮遊ゲート電極6上の電極間絶縁膜8の高さと、素子分離絶縁膜3上の電極間絶縁膜の高さとは、ほぼ同一となる
次に、熱酸化法およびCVD法を用いてシリコン酸化膜(電極側壁酸化膜)10が形成され、イオン注入およびアニールを用いてソース/ドレイン領域12が形成され、そして、層間絶縁膜としてのBPSG膜11が減圧CVD法により形成され、図7(a)および(b)に示したメモリセルが得られる。その後、配線層等の工程が続き、メモリセルが完成する。
Since the surface of the region including the floating
なお、電極間絶縁膜8は厳密に浮遊ゲート電極6の上面のみを覆っていなくても良い。電極間絶縁膜8により覆われる浮遊ゲート電極6の側面の面積S1が、電極間絶縁膜8により覆われる浮遊ゲート電極6の上面の面積S2に比べて十分小さければ(例えば100×(S1/S2)≦5%以下ならば)、本実施形態の効果は得られる。
The interelectrode
さらには、浮遊ゲート電極6上の電極間絶縁膜8の高さと、素子分離絶縁膜3上の電極間絶縁膜8の高さとが、ほぼ同一である必要も無い。
Furthermore, the height of the interelectrode
浮遊ゲート電極6の上面よりも素子分離絶縁膜3の上面の方が上にあり、浮遊ゲート電極6上の電極間絶縁膜8の高さよりも、素子分離絶縁膜3上の電極間絶縁膜3の高さの方が高くても、本実施形態の効果は得られる。
The upper surface of the element
電極間絶縁膜8は、正常な書込み/消去動作を確保するために、シリコン酸化膜よりも誘電率の高い絶縁膜であることが望ましい。製造コストの削減化、およびトンネル絶縁膜特性の劣化回避の点からは、シリコン窒化膜(シリコンと窒素を主な成分とする絶縁膜)が望ましい。
The interelectrode
電極間絶縁膜8としての上記シリコン窒化膜は、ラジカル窒化プロセスで形成された膜であることが望ましい。何故なら、従来の減圧CVDプロセスで形成されたシリコン窒化膜は電荷トラップ密度が高く、このようなシリコン窒化膜は誤動作の原因となるからである。
The silicon nitride film as the interelectrode
所望の膜厚を有するシリコン窒化膜をラジカル窒化プロセスで成膜することが困難な場合は、ラジカル窒化、シリコン窒化物堆積、ラジカル窒化を順次行うことで、所望の膜厚を有するシリコン窒化膜(第1のシリコン窒化膜/第2のシリコン窒化膜/第3のシリコン窒化膜)を得ることが可能となる。 When it is difficult to form a silicon nitride film having a desired film thickness by a radical nitridation process, a silicon nitride film having a desired film thickness (by performing radical nitridation, silicon nitride deposition, and radical nitridation sequentially ( (First silicon nitride film / second silicon nitride film / third silicon nitride film) can be obtained.
ここで、第1および第3のシリコン窒化膜はラジカル窒化により形成されたシリコン窒化膜(ラジカルシリコン窒化膜)、第2のシリコン窒化膜はシリコン窒化物堆積により形成されたシリコン窒化膜(堆積シリコン窒化膜)である。 Here, the first and third silicon nitride films are silicon nitride films (radical silicon nitride films) formed by radical nitridation, and the second silicon nitride films are silicon nitride films (deposited silicon) formed by silicon nitride deposition. Nitride film).
ラジカルシリコン窒化膜は、堆積シリコン窒化膜に比べて、電荷トラップ密度が低く、かつ、リーク電流が小さい。すなわち、ラジカルシリコン窒化膜の膜質は、堆積シリコン窒化膜の膜質よりも良い。 The radical silicon nitride film has a lower charge trap density and a smaller leakage current than the deposited silicon nitride film. That is, the quality of the radical silicon nitride film is better than that of the deposited silicon nitride film.
したがって、第2のシリコン窒化膜の上面および下面は、電荷トラップ密度が低い第1および第3のシリコン窒化膜と接する。言い換えれば、第2のシリコン窒化膜の上下の両界面は、膜質が良い第1および第3のシリコン窒化膜によって構成される。 Accordingly, the upper and lower surfaces of the second silicon nitride film are in contact with the first and third silicon nitride films having a low charge trap density. In other words, the upper and lower interfaces of the second silicon nitride film are constituted by the first and third silicon nitride films having good film quality.
これにより、電極間絶縁膜8として、上記プロセス(ラジカル窒化、シリコン窒化物堆積、ラジカル窒化)により形成されたシリコン窒化膜を用いても、電荷トラップに起因する誤動作は抑制される。
Thereby, even when a silicon nitride film formed by the above process (radical nitridation, silicon nitride deposition, radical nitridation) is used as the interelectrode
(第5の実施形態)
図10は、本発明の第5の実施形態に係るメモリセルを示す断面図である。これは、図2(b)に相当するチャネル幅方向の断面図である。
(Fifth embodiment)
FIG. 10 is a sectional view showing a memory cell according to the fifth embodiment of the present invention. This is a cross-sectional view in the channel width direction corresponding to FIG.
本実施形態が第1〜4の実施形態と異なる点は、トンネル絶縁膜4の膜厚が、チャネル幅方向において、周期的かつ連続的に変化していることにある。図10では、シリコン基板1とトンネル絶縁膜4との境界面がうねることで、トンネル絶縁膜4の膜厚が、周期的かつ連続的に変化している。
This embodiment is different from the first to fourth embodiments in that the film thickness of the
すなわち、本実施形態のメモリセル構造は、セルトランジスタ動作時にチャネル電流が流れる領域(チャネル電流領域)20と、書込み/消去動作時にトンネル電流が流れる領域(トンネル電流領域)21とが異なり、かつ、チャネル電流領域20がトンネル電流領域21よりも大きい構造を備えている。
That is, in the memory cell structure of the present embodiment, a region (channel current region) 20 in which a channel current flows during cell transistor operation is different from a region (tunnel current region) 21 in which a tunnel current flows during write / erase operation, and The channel
これにより、トンネル電流通過によって、電荷トラップ発生または界面準位発生等の膜質劣化がトンネル絶縁膜4中に生じても、チャネル電流への影響は軽減されて、メモリセルの特性変動は大幅に抑制される。
As a result, even if film quality degradation such as generation of charge traps or generation of interface states occurs in the
また、本発明者等の研究によれば、上記効果を十分に得るためには、トンネル絶縁膜4の最大膜厚と最小膜厚との差を10%以上にすることが望ましいことが明らかになった。
Further, according to the study by the present inventors, it is clear that the difference between the maximum film thickness and the minimum film thickness of the
これに対して従来のメモリセル構造は、図11に示すように、チャネル電流領域20とトンネル電流領域21とがほぼ同一である。このため、トンネル電流通過によって、電荷トラップ発生や界面準位発生等の膜質劣化がトンネル絶縁膜4中に生じると、必ずチャネル電流量が低下するという問題が起こる。これは、メモリセルの特性変動を引き起こす原因となる。
On the other hand, in the conventional memory cell structure, as shown in FIG. 11, the channel
本実施形態のメモリセルは、例えば、高さが周期的かつ連続的に変化している表面を有するシリコン基板1上に、トンネル絶縁膜4を形成することで実現される。
The memory cell of this embodiment is realized, for example, by forming the
図12(a)および(b)は、上記の如き表面を有するシリコン基板1の製造工程を示す断面図である。
FIGS. 12A and 12B are cross-sectional views showing a manufacturing process of the
まず、図12(a)に示すように、主面が(110)面のシリコン基板1を用意する。図12(a)および(b)には、劈開面となり得る面30が点線で模式的に示されている。
First, as shown in FIG. 12A, a
次に、アルカリ溶液を用いて、シリコン基板1の表面をエッチングする。
Next, the surface of the
このとき、ある特定の結晶面が選択的にエッチングされ、図12(b)に示すように、表面形状が鋸状のシリコン基板1が得られる。
At this time, a specific crystal plane is selectively etched, and as shown in FIG. 12B, a
その後、高温酸化により、シリコン基板1の表面を処理することにより、図10に示したシリコン基板1が得られる。
Then, the
図13に、本実施形態の変形例のメモリセルの断面図を示す。図13(a)のメモリセルは、トンネル絶縁膜4と浮遊ゲート電極5との境界面がうねることで、トンネル絶縁膜4の膜厚が、周期的かつ連続的に変化している。
FIG. 13 shows a cross-sectional view of a memory cell according to a modification of the present embodiment. In the memory cell of FIG. 13A, the thickness of the
また、図13(b)に示すように、トンネル絶縁膜4と浮遊ゲート電極5との境界面およびシリコン基板1とトンネル絶縁膜4との境界面の両方がうねることで、トンネル絶縁膜4の膜厚が、周期的かつ連続的に変化しても構わない。
Further, as shown in FIG. 13B, both the boundary surface between the
これらの変形例のメモリセルでも、本実施形態のメモリセルと同様の効果が得られる。また、トンネル絶縁膜4の膜厚差に関しても、本実施形態と同様に、10%以上にすることが望ましい
(第6の実施形態)
図14は、本発明の第6の実施形態に係るメモリセルを示す断面図である。これは、図2(b)に相当するチャネル幅方向の断面図である。
Even in the memory cells of these modified examples, the same effect as the memory cell of the present embodiment can be obtained. Further, the difference in film thickness of the
FIG. 14 is a sectional view showing a memory cell according to the sixth embodiment of the present invention. This is a cross-sectional view in the channel width direction corresponding to FIG.
本実施形態が第5の実施形態と異なる点は、トンネル絶縁膜4の膜厚がほぼ一定であること、そして、トンネル絶縁膜4と浮遊ゲート電極5との界面の高さおよびトンネル絶縁膜4とシリコン基板1との界面の高さが、チャネル幅方向において、周期的かつ連続的に変化していることである。
This embodiment differs from the fifth embodiment in that the film thickness of the
すなわち、本実施形態のメモリセル構造は、チャネル電流領域20と、書込み動作時にトンネル電流が流れる領域(書込みトンネル電流領域)21wと、消去動作時にトンネル電流が流れる領域(消去トンネル電流領域)21eとが異なっており、かつ、チャネル電流領域20の方が書込みトンネル電流領域21wよりも大きい構造を備えている。チャネル電流領域20は、消去トンネル電流領域21eと異なる。
That is, the memory cell structure of this embodiment includes a channel
これにより、トンネル電流通過によって電荷トラップ発生または界面準位発生等の膜質劣化がトンネル絶縁膜4中に生じても、チャネル電流への影響はほとんど無く、メモリセルの特性変動は大幅に抑制される。
As a result, even if film quality degradation such as charge trap generation or interface state generation occurs in the
また、本発明者等の研究によれば、上記効果を十分に得るためには、トンネル絶縁膜4の最大膜厚と最小膜厚との差を10%以上にすることが望ましいことが明らかになった。
Further, according to the study by the present inventors, it is clear that the difference between the maximum film thickness and the minimum film thickness of the
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。 Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined. In addition, various modifications can be made without departing from the scope of the present invention.
1…シリコン基板、2…素子分離溝、3…素子分離絶縁膜、4…トンネル絶縁膜、4p1…トンネル絶縁膜の第1の部分、4p2…トンネル絶縁膜の第2の部分、5,6…浮遊ゲート電極、7…制御ゲート電極、8…電極間絶縁膜、9…シリコン窒化膜(RIEマスク)、10…シリコン酸化膜(電極側壁酸化膜)、11…BPSG膜、12…ソース/ドレイン領域、13…シリコン窒化膜(CMPストッパ)、14…シリコン窒化膜(RIEマスク)、15,16…スリット部、20…チャネル電流領域、21…トンネル電流領域、21w…書込みトンネル電流領域、21e…消去トンネル電流領域。
DESCRIPTION OF
Claims (11)
前記半導体基板の表面に設けられ、素子分離溝を含む素子分離領域と、
前記半導体基板上に設けられた不揮発性メモリセルであって、トンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを含む不揮発性メモリセルと
を具備してなる半導体装置の製造方法であって、
前記半導体基板上に前記トンネル絶縁膜となる絶縁膜、前記浮遊ゲート電極となる半導体膜を順次形成する工程と、
前記半導体膜、前記絶縁膜および前記半導体基板をエッチングして、前記素子分離溝を形成する工程と、
前記素子分離溝に素子分離絶縁膜を形成した後、水蒸気雰囲気中で、前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程と
を有し、
前記水蒸気雰囲気中で、前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程により、前記トンネル絶縁膜は、チャネル領域の中央付近で最も薄く、前記素子分離領域に近いほど膜厚が厚くなる
ことを特徴とする半導体装置の製造方法。 A semiconductor substrate;
An element isolation region provided on a surface of the semiconductor substrate and including an element isolation groove;
A non-volatile memory cell provided on the semiconductor substrate, the tunnel insulating film, a floating gate electrode provided on the tunnel insulating film, a control gate electrode provided above the floating gate electrode, A non-volatile memory cell including a non-volatile memory cell including an interelectrode insulating film provided between the control gate electrode and the floating gate electrode,
Sequentially forming an insulating film to be the tunnel insulating film and a semiconductor film to be the floating gate electrode on the semiconductor substrate;
Etching the semiconductor film, the insulating film, and the semiconductor substrate to form the element isolation trench;
Forming an element isolation insulating film in the element isolation trench, and then annealing the floating gate electrode, the tunnel insulating film, and the semiconductor substrate in a water vapor atmosphere.
By the step of annealing the floating gate electrode, the tunnel insulating film and the semiconductor substrate in the water vapor atmosphere, the tunnel insulating film is the thinnest near the center of the channel region, and the film thickness is closer to the element isolation region. A method of manufacturing a semiconductor device, wherein the semiconductor device is thick.
前記水蒸気雰囲気中で、前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程により、前記トンネル絶縁膜は、前記不揮発性メモリセルのチャネル幅方向の断面において、前記浮遊ゲート電極の下部側面と前記素子分離領域との間に入り込んだ第1の部分、および、前記素子分離領域によって規定された前記半導体基板の半導体領域の上部側面と前記素子分離領域との間に入り込んだ第2の部分を含むことを特徴とする請求項1または2に記載の半導体装置の製造方法。 The upper surface of the element isolation region is higher than the surface of the semiconductor substrate and lower than the upper surface of the floating gate electrode,
By annealing the floating gate electrode, the tunnel insulating film, and the semiconductor substrate in the water vapor atmosphere, the tunnel insulating film has a lower portion of the floating gate electrode in a cross section in the channel width direction of the nonvolatile memory cell. A first portion entering between the side surface and the element isolation region; and a second portion entering between the upper side surface of the semiconductor region of the semiconductor substrate defined by the element isolation region and the element isolation region. The method for manufacturing a semiconductor device according to claim 1, further comprising a portion.
前記トンネル絶縁膜の前記第1の部分と接している部分の前記浮遊ゲート電極は、下方に向かうほど、前記チャネル幅方向の寸法が小さくなり、
前記トンネル絶縁膜の前記第2の部分は、上方に向かうほど、前記チャネル幅方向の寸法が大きくなり、
前記トンネル絶縁膜の前記第2の部分と接している部分の前記半導体領域は、前記半導体領域の上方に向かうほど、前記チャネル幅方向の寸法が小さくなることを特徴とする請求項3に記載の半導体装置の製造方法。 As the first portion of the tunnel insulating film is directed downward, the dimension in the channel width direction increases.
The size of the floating gate electrode in the portion in contact with the first portion of the tunnel insulating film decreases in the channel width direction as it goes downward.
The dimension of the channel width direction increases as the second portion of the tunnel insulating film moves upward.
4. The dimension of the channel width direction of the semiconductor region in a portion of the tunnel insulating film that is in contact with the second portion becomes smaller as it goes above the semiconductor region. 5. A method for manufacturing a semiconductor device.
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