JP4562441B2 - Game machine - Google Patents

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JP4562441B2 JP2004205125A JP2004205125A JP4562441B2 JP 4562441 B2 JP4562441 B2 JP 4562441B2 JP 2004205125 A JP2004205125 A JP 2004205125A JP 2004205125 A JP2004205125 A JP 2004205125A JP 4562441 B2 JP4562441 B2 JP 4562441B2
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Description

本発明は、パチンコ遊技機等の遊技機に係り、詳しくは、可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機に関する。   The present invention relates to a gaming machine such as a pachinko machine, and more specifically, based on the fact that a variable display start condition is satisfied after a variable display execution condition is satisfied, a plurality of types of identification information that can be individually identified The present invention relates to a gaming machine that includes a variable display device that variably displays, and that is in a specific gaming state that is advantageous for a player when a display result of identification information becomes a specific display result.

パチンコ遊技機等の遊技機においては、液晶表示装置(以下、LCD:Liquid Crystal Display)等の表示装置上に所定の識別情報(以下、表示図柄)を更新表示させることで可変表示を行い、その組合せ結果である表示結果により所定の遊技価値を付与するか否かを決定する、いわゆる可変表示ゲームによって遊技興趣を高めたものが数多く提供されている。   In gaming machines such as pachinko machines, variable display is performed by updating and displaying predetermined identification information (hereinafter referred to as display symbols) on a display device such as a liquid crystal display (hereinafter referred to as LCD). There are provided a number of games that are enhanced by a so-called variable display game that determines whether or not to give a predetermined game value based on a display result that is a combination result.

可変表示ゲームには、前述した表示装置を画像表示装置として用いることにより行うもの(以下、特図ゲーム)がある。特図ゲームは、始動入賞口を通過する遊技球の検出(可変表示の始動条件が成立したこと)に基づいて、表示図柄の更新表示を行い、表示図柄の更新表示が完全に停止した際の停止図柄態様が予め定められた特定表示態様となっている場合を「大当り」とするゲームである。特図ゲームにおいて「大当り」となるか否かは、ランダムカウンタ等から読み出された乱数の値が所定の大当り判定値と一致するか否かによって決定され、「大当り」となると、大入賞口またはアタッカと呼ばれる特別電動役物を開放状態とし、遊技者に対して遊技球の入賞が極めて容易となる状態を一定時間継続的に提供する。   Some variable display games are played by using the above-described display device as an image display device (hereinafter referred to as a special game). The special figure game is based on the detection of the game ball passing through the start winning opening (the start condition of the variable display is established), and the display design is updated and the display design update display is completely stopped. A game in which the case where the stop symbol form is a predetermined specific display form is “big hit”. Whether or not it is a “big hit” in the special game is determined by whether or not the random number value read from the random counter or the like matches a predetermined big hit judgment value. Alternatively, a special electric accessory called an attacker is opened, and a state in which winning of a game ball is extremely easy for a player is continuously provided for a certain period of time.

現在、遊技機において、「大当り」とするか否かを判定するために用いられる乱数(大当り判定用乱数)を、マイクロプロセッサが所定のアプリケーションプログラムを実行することにより生成するものが知られている(例えば、特許文献1参照)。
特開2002−282457号公報
Currently, in a gaming machine, a random number used for determining whether or not to make a “big hit” (a big hit determination random number) is generated by a microprocessor executing a predetermined application program. (For example, refer to Patent Document 1).
JP 2002-282457 A

しかしながら、特許文献1に開示されている技術では、プログラムによって乱数を発生させるので、マイクロプロセッサにおける処理負担が大きい。特に、遊技制御のためのタイマ割込処理の実行中に乱数の更新処理を行っているため、遊技制御用と同様のプログラム開発が必要であり、また、限られた割込処理時間の間で乱数発生のための処理を開始・終了しなければならず、マイクロプロセッサの処理負担が増大するといった問題があった。   However, in the technique disclosed in Patent Document 1, since a random number is generated by a program, the processing load on the microprocessor is large. In particular, since random number update processing is performed during execution of timer interrupt processing for game control, it is necessary to develop a program similar to that for game control, and within a limited interrupt processing time. There was a problem that processing for generating a random number had to be started and ended, increasing the processing load on the microprocessor.

かかる問題点を解消するものとして、乱数回路を用いて大当り判定用乱数を生成する遊技機、例えば、クロックパルスから所定の範囲内で循環的に更新されたカウント値からなるカウント値列を生成し、所定のタイミング信号に基づいてサンプリングした後、乱数として出力する遊技機等、が開示されている(例えば、特許文献2参照)。
特開平7−124296号公報(第3−4頁、第1図)。
To solve this problem, a random number circuit is used to generate a big hit determination random number, for example, a count value sequence consisting of count values updated cyclically within a predetermined range from a clock pulse is generated. A gaming machine or the like that outputs a random number after sampling based on a predetermined timing signal is disclosed (for example, see Patent Document 2).
JP-A-7-124296 (page 3-4, FIG. 1).

しかしながら、特許文献2に記載された遊技機では、クロックパルスとタイミング信号とをそれぞれ別の構成物から出力しているため、タイミング信号の出力タイミングによっては、更新中のカウント値が乱数値として出力される可能性があり、乱数値の取得を安定的に行うことができないおそれがあった。   However, in the gaming machine described in Patent Literature 2, since the clock pulse and the timing signal are output from different components, the count value being updated is output as a random value depending on the output timing of the timing signal. There is a possibility that random number acquisition may not be performed stably.

この発明は上記実状に鑑みてなされたものであり、マイクロプロセッサにおける処理負担の低減を図ると共に、安定した乱数値の取得を可能とする遊技機を提供することを目的とする。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a gaming machine capable of reducing the processing load on a microprocessor and obtaining a stable random value.

上記目的を達成するため、本願の請求項1に記載の遊技機は、可変表示の実行条件(例えば普通可変入賞球装置6への入賞)が成立した後に可変表示の開始条件(例えば可変表示装置4における前回の可変表示及び大当り遊技状態の終了)が成立したことに基づいて、各々が識別可能な複数種類の識別情報(例えば特別図柄)を可変表示する可変表示装置(例えば可変表示装置4)を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態(例えば大当り遊技状態)とする遊技機(例えばパチンコ遊技機1)であって、前記遊技機に電力を供給する電力供給手段(例えば電源基板10)と、乱数(例えばランダムRなど)を発生する乱数回路(例えば乱数回路17)と遊技の進行を制御する遊技制御用CPU(例えばCPU103)とを内蔵し、前記電力供給手段から供給される電力を用いて動作する遊技制御用マイクロプロセッサ(例えば主基板11に搭載された遊技制御用マイクロプロセッサ100)と、前記実行条件の成立に基づいて、始動信号を前記乱数回路と前記遊技制御用CPUとに出力する始動信号出力手段(例えば始動入賞口スイッチ70)と、を備え、前記乱数回路は、所定の周期の基準クロック信号(例えば基準クロック信号S0)を出力する基準クロック信号出力手段(例えばクロック回路106,第1のセレクタ71や外部の発振回路など)と、前記基準クロック信号出力手段から入力される基準クロック信号が前記所定の周期毎に繰り返す複数の態様での変化(例えば基準クロック信号S0が周期毎に繰り返すローレベルからハイレベルへの立ち上がりとハイレベルからローレベルへの立ち下がり)のうちの第1の態様での変化(例えば立ち上がりエッヂ)に応答して、数値データ(例えばカウント値C)を更新する数値データ更新手段(例えばカウンタ73)と、前記始動信号出力手段から入力される始動信号を、前記複数の態様での変化のうちの前記第1の態様での変化とは異なる第2の態様での変化(例えば立ち下がりエッヂ)に同期させて、ラッチ信号(例えばラッチ信号SL)として出力するラッチ信号出力手段(例えばラッチ信号出力回路78)と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段(例えば乱数値記憶回路79)と、を含み、前記遊技制御用CPUは、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に(例えばCPU103がステップS11の処理を実行する前に)、前記乱数回路に前記乱数を発生させるための設定を行う乱数回路設定手段(例えばCPU103がステップS10の処理を実行する部分)と、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し、その後、前記開始条件の条件が成立したことに基づいて、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段(例えばCPU103がステップS102の入賞処理及びステップS111の大当り判定処理を実行する部分)と、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が該乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段と、を含み、前記乱数値記憶手段は、前記ラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力制御信号が出力されても読出不能状態を維持する出力制御信号受信制御手段を含む、ことを特徴とする。 In order to achieve the above object, a gaming machine according to claim 1 of the present application provides a variable display start condition (for example, a variable display device) after a variable display execution condition (for example, winning a normal variable winning ball device 6) is established. 4, a variable display device (for example, the variable display device 4) that variably displays a plurality of types of identification information (for example, special symbols) that can each be identified based on the establishment of the previous variable display and the end of the big hit gaming state) A gaming machine (e.g., a pachinko gaming machine 1) that has a particular gaming state (e.g., a big hit gaming state) that is advantageous to the player when the display result of the identification information is a specific display result. Power supply means for supplying power (for example, power supply board 10), random number circuit (for example, random number circuit 17) for generating random numbers (for example, random R), and game control C for controlling the progress of the game U (for example, CPU 103) and a game control microprocessor (for example, the game control microprocessor 100 mounted on the main board 11) that operates using power supplied from the power supply means, and the execution condition And a start signal output means (for example, a start winning port switch 70) for outputting a start signal to the random number circuit and the game control CPU based on the establishment of the random number circuit, the random number circuit comprising a reference clock having a predetermined cycle Reference clock signal output means (for example, clock circuit 106, first selector 71, external oscillation circuit, etc.) for outputting a signal (for example, reference clock signal S0), and a reference clock signal input from the reference clock signal output means Changes in a plurality of modes that repeat every predetermined period (for example, a low-frequency signal that the reference clock signal S0 repeats every period) A numerical value for updating numerical data (for example, count value C) in response to a change (for example, a rising edge) in the first aspect of the rising from the bell to the high level and the falling from the high level to the low level. A data update means (for example, a counter 73) and a start signal input from the start signal output means in a second mode different from the change in the first mode among the changes in the plurality of modes. A latch signal output means (for example, latch signal output circuit 78) that outputs a latch signal (for example, latch signal SL) in synchronization with a change (for example, a falling edge), and responds to a latch signal input from the latch signal output means. A random value storage means (for example, a random value storage circuit 79) for storing the numerical data updated by the numerical data update means as a random value; The game control CPU includes the random number after starting the supply of power by the power supply means and before setting the interrupt process to be executed periodically (for example, before the CPU 103 executes the process of step S11). The random number circuit setting means (for example, the part where the CPU 103 executes the process of step S10) for setting the circuit to generate the random number and the start signal input from the start signal output means The variable display is performed by reading a random number value from the numerical value storage means and then determining whether the read random number value matches predetermined determination value data based on the fact that the start condition is satisfied. Display result determining means for determining whether or not the display result in the display is the specific display result (for example, the CPU 103 receives the winning process in step S102 and step S1 A portion) that performs one of jackpot determination process, before the display result determining means reads a random number from the random number value storing means, the turbulent numeric storage unit and outputs an output control signal to the random numeric storage unit After the display result determination means reads the random value from the random value storage means, the output control signal is stopped from being output to the random value storage means and the random value storage means cannot be read. seen including a read control means for controlling the state of said random number storage means when said latch signal from the latch signal output means is input, even unreadable is output the output control signal from said read control means Output control signal reception control means for maintaining the state is included .

上記目的を達成するため、本願の請求項2に記載の遊技機は、可変表示の実行条件(例えば普通可変入賞球装置6への入賞)が成立した後に可変表示の開始条件(例えば可変表示装置4における前回の可変表示及び大当り遊技状態の終了)が成立したことに基づいて、各々が識別可能な複数種類の識別情報(例えば特別図柄)を可変表示する可変表示装置(例えば可変表示装置4)を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態(例えば大当り遊技状態)とする遊技機(例えばパチンコ遊技機1)であって、前記遊技機に電力を供給する電力供給手段(例えば電源基板10)と、乱数(例えばランダムRなど)を発生する乱数回路(例えば乱数回路17)と遊技の進行を制御する遊技制御用CPU(例えばCPU103)とを内蔵し、前記電力供給手段から供給される電力を用いて動作する遊技制御用マイクロプロセッサ(例えば主基板11に搭載された遊技制御用マイクロプロセッサ100)と、前記実行条件の成立に基づいて、始動信号を前記遊技制御用CPUに出力する始動信号出力手段(例えば始動入賞口スイッチ70)と、を備え、前記遊技制御用CPUは、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数回路に所定のトリガ信号(例えばカウント値取込信号)を出力するトリガ信号出力手段(例えばCPU103がステップS222の処理を実行する部分)と、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段(例えばCPU103がステップS203の入賞処理及びステップS111の大当り判定処理を実行する部分)と、を含み、前記乱数回路は、所定の周期の基準クロック信号(例えば基準クロック信号S0)を出力する基準クロック信号出力手段(例えばクロック回路106,第1のセレクタ71や外部の発振回路など)と、前記基準クロック信号出力手段から入力される基準クロック信号が前記所定の周期毎に繰り返す複数の態様での変化(例えば基準クロック信号S0が周期毎に繰り返すローレベルからハイレベルへの立ち上がりとハイレベルからローレベルへの立ち下がり)のうちの第1の態様での変化(例えば立ち上がりエッヂ)に応答して、数値データ(例えばカウント値C)を更新する数値データ更新手段(例えばカウンタ73)と、前記乱数更新指示手段による乱数の更新の指示に基づいて、前記トリガ信号出力手段により出力されたトリガ信号を、前記複数の態様での変化のうちの前記第1の態様での変化とは異なる第2の態様(例えば立ち下がりエッヂ)での変化に同期させて、ラッチ信号(例えばラッチ信号SL)として出力するラッチ信号出力手段(例えばラッチ信号出力回路78)と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段(例えば乱数値記憶回路79)と、を含み、前記表示結果決定手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し(例えばCPU103がステップS204の乱数値読出処理を実行し)、その後、前記開始条件の条件が成立したことに基づいて、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定し(例えばCPU103がステップS111の大当り判定処理を実行し)、前記遊技制御用CPUは、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に(例えばCPU103がステップS11の処理を実行する前に)、前記乱数回路に前記乱数を発生させるための設定を行う乱数回路設定手段(例えばCPU103がステップS10の乱数回路設定処理を実行する部分)と、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が該乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段と、を含み、前記乱数値記憶手段は、前記ラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力制御信号が出力されても読出不能状態を維持する出力制御信号受信制御手段を含む、ことを特徴とする。 In order to achieve the above object, a gaming machine according to claim 2 of the present application provides a variable display start condition (for example, a variable display device) after a variable display execution condition (for example, a winning to a normal variable winning ball device 6) is established. 4, a variable display device (for example, the variable display device 4) that variably displays a plurality of types of identification information (for example, special symbols) that can each be identified based on the establishment of the previous variable display and the end of the big hit gaming state) A gaming machine (e.g., a pachinko gaming machine 1) that has a particular gaming state (e.g., a big hit gaming state) that is advantageous to the player when the display result of the identification information is a specific display result. Power supply means for supplying power (for example, power supply board 10), random number circuit (for example, random number circuit 17) for generating random numbers (for example, random R), and game control C for controlling the progress of the game U (for example, CPU 103) and a game control microprocessor (for example, the game control microprocessor 100 mounted on the main board 11) that operates using power supplied from the power supply means, and the execution condition And a start signal output means (for example, a start prize opening switch 70) for outputting a start signal to the game control CPU based on the establishment of the game control CPU, the game control CPU receives a start signal from the start signal output means. Trigger signal output means for outputting a predetermined trigger signal (for example, a count value fetch signal) to the random number circuit based on the input (for example, a portion where the CPU 103 executes the process of step S222), and in the variable display Display result determination means (for example, the CPU 103 determines whether or not the display result is the specific display result) The random number circuit includes a reference clock signal output means (for example, a clock) that outputs a reference clock signal (for example, the reference clock signal S0) having a predetermined cycle. The reference clock signal input from the circuit 106, the first selector 71, an external oscillation circuit, and the like and the reference clock signal output means are changed in a plurality of modes (for example, the reference clock signal S0, for example) that repeats every predetermined period. In response to a change (for example, a rising edge) in the first aspect of the rising from the low level to the high level and the falling from the high level to the low level that repeats every cycle. C) a numerical data update means (for example, a counter 73) for updating the random number by the random number update instruction means Based on the update instruction, the trigger signal output by the trigger signal output means is changed to a second mode (for example, a falling edge) different from the change in the first mode among the changes in the plurality of modes. In response to a latch signal output means (eg, latch signal output circuit 78) that outputs as a latch signal (eg, latch signal SL) in synchronization with the change in the Random number storage means (for example, random value storage circuit 79) for storing numerical data updated by the numerical data update means as a random value, and the display result determination means receives a start signal from the start signal output means. Based on the input, the random number value is read from the random value storage means (for example, the CPU 103 executes the random value reading process in step S204), Thereafter, based on the fact that the condition of the start condition is satisfied, by determining whether or not the read random number value matches predetermined determination value data, the display result in the variable display is set as the specific display result. (For example, the CPU 103 executes the jackpot determination process in step S111), and the game control CPU sets an interrupt process that is periodically executed after the power supply by the power supply means is started. Before (for example, before the CPU 103 executes the process of step S11), random number circuit setting means for setting the random number circuit to generate the random number (for example, the part where the CPU 103 executes the random number circuit setting process of step S10) ) and, before the display result determining means reads a random number from the random number value storing means, random number and outputs an output control signal to the random numeric storage unit The storage means is controlled to be readable, and after the display result determining means reads the random value from the random value storage means, the output of the output control signal to the random value storage means is stopped and the random value storage means see containing and a read control means for controlling the reading disabled state of said random number storage means when said latch signal is inputted from the latch signal output means, the output control signal is outputted from the read control means Includes an output control signal reception control means for maintaining the unreadable state .

請求項3に記載の遊技機において、前記乱数回路設定手段は、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の前に、二種類のクロック信号(例えばシステムクロック信号及び分周クロック信号)のうちのいずれか一方を前記基準クロック信号として選択する基準クロック信号選択手段(例えばCPU103がステップS24の処理を実行する部分)と、該基準クロック信号選択手段によって選択された信号を指定する信号指定データ(例えば基準クロック信号指定データ)を前記乱数回路に設定する信号指定データ設定手段(例えばCPU103がステップS25,S26の処理を実行する部分)を含み、前記乱数回路は、前記信号指定データ設定手段によって前記信号指定データを設定されるセレクタ(例えば第1のセレクタ71)を含み、前記セレクタは、前記信号指定データ設定手段により設定された信号指定データが示す信号を前記基準クロック信号として出力する。 4. The gaming machine according to claim 3, wherein the random number circuit setting means includes two types of clock signals (for example, a system clock signal) after the start of power supply by the power supply means and before interrupt processing that is periodically executed. And a divided clock signal) are selected by the reference clock signal selecting means (for example, the portion where the CPU 103 executes the process of step S24) and the reference clock signal selecting means. Including signal designation data setting means (for example, a portion where the CPU 103 executes the processing of steps S25 and S26) for setting signal designation data for designating a signal (for example, reference clock signal designation data) in the random number circuit, A selector (for example, a first selector) that sets the signal designation data by the signal designation data setting means. It includes a selector 71) of said selector outputs a signal indicating the set signal data specified by the signal specifying data setting means as the reference clock signal.

請求項4に記載の遊技機において、前記数値データ更新手段は、前記数値データを所定の初期値から所定の最終値(例えば「65535」)まで循環的に更新し、前記乱数回路設定手段は、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に、所定値(例えば「1」)と、前記遊技制御用マイクロプロセッサに固有の識別番号(例えばIDナンバ)が示す値と、のうちから選択された値を前記所定の初期値として前記数値データ更新手段に設定する初期値設定手段(例えばCPU103がステップS22、S23の処理を実行する部分)を含む。   5. The gaming machine according to claim 4, wherein the numerical data updating unit cyclically updates the numerical data from a predetermined initial value to a predetermined final value (for example, “65535”), and the random number circuit setting unit includes: A predetermined value (for example, “1”) and an identification number (for example, an ID number) unique to the gaming control microprocessor are set after the start of power supply by the power supply means and before the setting of interrupt processing to be executed periodically. And an initial value setting unit (for example, a portion where the CPU 103 executes the processing of steps S22 and S23) that sets the value selected from among the values indicated by the numerical value data updating unit as the predetermined initial value.

請求項5に記載の遊技機において、前記数値データ更新手段から前記乱数値記憶手段へと供給する数値データの更新順である順列の変更を要求する数値データ列変更手段(例えばCPU103がステップS56の処理を実行する部分)を含み、前記乱数回路は、前記数値データ列変更手段によって数値データ列の変更を要求されたとき、該数値データ列の変更を要求されないときとは異なる更新順の順列に変更する数値順列変更手段(例えばカウント値列変更回路74)を含む。   6. The gaming machine according to claim 5, wherein the numerical data string changing means (for example, the CPU 103 in step S56) requests the change of the permutation, which is the update order of the numerical data supplied from the numerical data updating means to the random value storage means. The random number circuit has an update sequence different from that when the change of the numeric data sequence is not requested when the change of the numeric data sequence is requested by the numeric data sequence changing means. Numerical value permutation changing means (for example, a count value sequence changing circuit 74) to be changed is included.

請求項6に記載の遊技機において、前記遊技制御用マイクロプロセッサは、前記乱数回路を複数内蔵し、前記遊技制御手段は、前記遊技制御用マイクロプロセッサに内蔵されている複数の乱数回路のうちのいずれか一つの乱数回路から発生する乱数を前記表示結果決定手段による前記表示結果の決定に用いると共に、その他の乱数回路から発生する乱数を該表示結果の決定とは異なる決定に用いる。   7. The gaming machine according to claim 6, wherein the game control microprocessor includes a plurality of the random number circuits, and the game control means includes a plurality of random number circuits included in the game control microprocessor. A random number generated from any one random number circuit is used for determining the display result by the display result determining means, and random numbers generated from other random number circuits are used for determination different from the determination of the display result.

本願の請求項1乃至6記載の発明は、以下に示す効果を有する。   The inventions according to claims 1 to 6 of the present application have the following effects.

請求項1に記載の構成によれば、前記乱数回路は前記遊技制御用CPUと共に前記遊技制御用マイクロプロセッサに内蔵されていることから、基板スペースを確保することができる。また、前記乱数回路を前記遊技制御用マイクロプロセッサに内蔵させたことで、不正基板の設置等によって前記乱数回路で生成された乱数値を示す数値データを外部から書き換えることが困難になり、偽造の防止を図ることができる。さらに、前記遊技制御用マイクロプロセッサは、前記乱数回路設定手段によりなされた設定に従って、前記乱数値記憶手段に記憶されている乱数値の更新動作を制御することができるため、例えば遊技機毎に異なる設定を行うことにより、該乱数値記憶手段から読み出されて可変表示における表示結果を特定表示結果とするか否かの決定等に用いられる乱数のランダム性を高めることができる。また、前記乱数回路から発生する乱数を用いて可変表示における表示結果を特定表示結果とするか否かを決定するので、前記遊技制御用CPUにおける処理負担を低減することができる。加えて、前記乱数回路は、前記基準クロック信号が前記所定の周期毎に繰り返す複数の態様での変化のうちの第1の態様での変化に応答して、数値データを更新し、また、前記始動信号出力手段から入力される始動信号を、前記複数の態様での変化のうちの前記第1の態様での変化とは異なる第2の態様での変化に同期させて、ラッチ信号として出力する。このようにして、前記乱数回路は、前記数値データの更新タイミングと該数値データのラッチタイミングとを確実に異ならせることができる。この結果、前記表示結果決定手段は、前記乱数値の取得を安定的に行うことができる。また、かかる構成によれば、始動信号が入力されたことに基づいて、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出すため、無駄な処理を省略することができる。   According to the configuration of the first aspect, since the random number circuit is built in the game control microprocessor together with the game control CPU, a board space can be secured. In addition, by incorporating the random number circuit in the game control microprocessor, it becomes difficult to rewrite the numerical data indicating the random number value generated by the random number circuit from the outside due to the installation of an illegal board or the like. Prevention can be achieved. Further, since the game control microprocessor can control the update operation of the random number value stored in the random value storage means according to the setting made by the random number circuit setting means, for example, it differs for each gaming machine. By performing the setting, it is possible to improve the randomness of the random numbers read from the random value storage means and used for determining whether or not the display result in the variable display is the specific display result. Further, since it is determined whether or not the display result in the variable display is set as the specific display result using the random number generated from the random number circuit, the processing load on the game control CPU can be reduced. In addition, the random number circuit updates the numerical data in response to the change in the first mode among the changes in the plurality of modes in which the reference clock signal repeats every predetermined period, and The start signal input from the start signal output means is output as a latch signal in synchronization with the change in the second mode different from the change in the first mode among the changes in the plurality of modes. . In this way, the random number circuit can reliably make the update timing of the numerical data different from the latch timing of the numerical data. As a result, the display result determining means can stably acquire the random value. Further, according to this configuration, since the display result determination unit reads the random value from the random value storage unit based on the input of the start signal, useless processing can be omitted.

請求項2に記載の構成によれば、前記乱数回路は前記遊技制御用CPUと共に前記遊技制御用マイクロプロセッサに内蔵されていることから、基板スペースを確保することができる。また、前記乱数回路を前記遊技制御用マイクロプロセッサに内蔵させたことで、不正基板の設置等によって前記乱数回路で生成された乱数値を示す数値データを外部から書き換えることが困難になり、偽造の防止を図ることができる。さらに、前記遊技制御用マイクロプロセッサは、前記乱数回路設定手段によりなされた設定に従って、前記乱数値記憶手段に記憶されている乱数値の更新動作を制御することができるため、例えば遊技機毎に異なる設定を行うことにより、該乱数値記憶手段から読み出されて可変表示における表示結果を特定表示結果とするか否かの決定等に用いられる乱数のランダム性を高めることができる。加えて、前記乱数回路は、前記基準クロック信号が前記所定の周期毎に繰り返す複数の態様での変化のうちの第1の態様での変化に応答して、数値データを更新し、また、前記トリガ信号生成手段により生成されたトリガ信号を、前記複数の態様での変化のうちの前記第1の態様での変化とは異なる第2の態様での変化に同期させて、ラッチ信号として出力する。このようにして、前記乱数回路は、前記数値データの更新タイミングと該数値データのラッチタイミングとを確実に異ならせることができる。この結果、前記表示結果決定手段は、前記乱数値の取得を安定的に行うことができる。また、かかる構成によれば、トリガ信号が入力されたことに基づいて、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出すため、無駄な処理を省略することができる。さらに、前記トリガ出力手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記ラッチ信号出力手段にトリガ信号を出力するため、該始動信号出力手段から前記乱数回路へと該始動信号を供給するための経路を設ける必要が無く、この結果、遊技機のハードウェア構成を簡素化することができる。   According to the configuration of the second aspect, since the random number circuit is built in the game control microprocessor together with the game control CPU, a board space can be secured. In addition, by incorporating the random number circuit in the game control microprocessor, it becomes difficult to rewrite the numerical data indicating the random number value generated by the random number circuit from the outside due to the installation of an illegal board or the like. Prevention can be achieved. Further, since the game control microprocessor can control the update operation of the random number value stored in the random value storage means according to the setting made by the random number circuit setting means, for example, it differs for each gaming machine. By performing the setting, it is possible to improve the randomness of the random numbers read from the random value storage means and used for determining whether or not the display result in the variable display is the specific display result. In addition, the random number circuit updates the numerical data in response to the change in the first mode among the changes in the plurality of modes in which the reference clock signal repeats every predetermined period, and The trigger signal generated by the trigger signal generation means is output as a latch signal in synchronization with the change in the second mode different from the change in the first mode among the changes in the plurality of modes. . In this way, the random number circuit can reliably make the update timing of the numerical data different from the latch timing of the numerical data. As a result, the display result determining means can stably acquire the random value. Further, according to this configuration, since the display result determination unit reads the random value from the random value storage unit based on the input of the trigger signal, useless processing can be omitted. Further, the trigger output means outputs a trigger signal to the latch signal output means based on the input of the start signal from the start signal output means, so that the start signal output means sends the trigger signal to the random number circuit. There is no need to provide a path for supplying the start signal, and as a result, the hardware configuration of the gaming machine can be simplified.

請求項3に記載の構成によれば、前記第3のクロック信号と前記第4のクロック信号とのうちのいずれか一方のクロック信号を前記基準クロック信号として出力するため、前記乱数値記憶手段から読み出され、可変表示における表示結果を特定表示結果とする否かを決定するのに用いられる乱数のランダム性を高めることができる。   According to the configuration of claim 3, in order to output any one of the third clock signal and the fourth clock signal as the reference clock signal, the random value storage means The randomness of the random number that is read and used to determine whether or not the display result in the variable display is the specific display result can be improved.

請求項4に記載の構成によれば、所定値と、前記遊技制御用マイクロプロセッサに固有の識別番号が示す値と、のうちから選択された値を前記所定の初期値として前記数値データ更新手段に設定することにより、前記乱数値記憶手段から読み出され、可変表示における表示結果を特定表示結果とする否かを決定するのに用いられる乱数のランダム性を高めることができる。   According to the configuration of the fourth aspect, the numerical data updating unit uses a value selected from a predetermined value and a value indicated by an identification number unique to the game control microprocessor as the predetermined initial value. By setting to, randomness of random numbers read out from the random value storage means and used to determine whether or not the display result in the variable display is the specific display result can be enhanced.

請求項5に記載の構成によれば、前記数値データ列変更手段によって数値データ列の変更を要求されたときに、該数値データ列の変更を要求されないときとは異なる更新順の順列に変更することができる。このため、前記数値データ列の変更を要求するタイミングにランダム性を持たせることによって、前記乱数値記憶手段から読み出され、可変表示における表示結果を特定表示結果とする否かを決定するのに用いられる乱数のランダム性を高めることができる。   According to the configuration of claim 5, when the change of the numerical data string is requested by the numerical data string changing means, the change is made to a permutation of an update order different from that when the change of the numerical data string is not requested. be able to. For this reason, by giving randomness to the timing for requesting the change of the numerical data string, it is read out from the random value storage means to determine whether or not the display result in the variable display is set as the specific display result. The randomness of the random numbers used can be improved.

請求項6に記載の構成によれば、前記乱数回路を前記遊技制御用マイクロプロセッサに複数内蔵させ、該複数の乱数回路から発生する乱数を遊技に関する種々の決定に用いることで、前記遊技制御用CPUの処理負担をさらに低減することができる。   According to the configuration of claim 6, a plurality of the random number circuits are built in the game control microprocessor, and random numbers generated from the plurality of random number circuits are used for various decisions relating to the game, thereby enabling the game control. The processing burden on the CPU can be further reduced.

以下、図面を参照しつつ、本発明の一実施形態を詳細に説明する。なお、以下の説明においてリーチ表示状態とは、表示結果として導出表示した図柄(リーチ図柄という)が大当り図柄の一部を構成しているときに未だ導出表示していない図柄(リーチ可変図柄という)については可変表示が行われている状態、あるいは、全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態のことである。具体的には、予め定められた複数の表示領域に、予め定められた図柄が停止することで大当りとなる有効ラインが定められ、その有効ライン上の一部の表示領域に予め定められた図柄が停止しているときに未だ停止していない有効ライン上の表示領域において可変表示が行われている状態(例えば、左、中、右の表示領域のうち左、右の表示領域には大当り図柄の一部となる(例えば「7」)が停止表示されている状態で中の表示領域は未だ可変表示が行われている状態)、あるいは、有効ライン上の表示領域の全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態(例えば、左、中、右の表示領域の全てで可変表示が行われてどの状態が表示されても同一の図柄が揃っている態様で可変表示が行われている状態)である。   Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings. In the following description, the reach display state means a symbol that is derived and displayed as a display result (referred to as a reach symbol) and is not yet derived and displayed when the symbol is a part of the jackpot symbol (referred to as a reach variable symbol). Is a state in which variable display is being performed, or a state in which all or some of the symbols are variably displayed synchronously while constituting all or part of the jackpot symbol. Specifically, an effective line that becomes a big hit is determined in a plurality of predetermined display areas by stopping predetermined symbols, and predetermined symbols are displayed in some display areas on the effective lines. A state in which variable display is being performed in the display area on the active line that has not been stopped when the is stopped (for example, the left, right, and right display areas are jackpot symbols in the left, middle, and right display areas) (For example, “7”) is stopped and displayed, and the display area inside is still in variable display), or all or part of the display area on the active line Is a variable display that is synchronously displayed while constituting all or part of the jackpot symbol (for example, variable display is performed in all of the left, middle, and right display areas, and any state is displayed. Variable display is performed with the pattern being arranged. And is that state).

本実施例における遊技機は、LCD等からなる画像表示装置により特図ゲームを行う遊技機であり、プリペイドカードによって球貸しを行うカードリーダ(CR:Card Reader)式のパチンコ遊技機や、LCDを搭載したスロットマシン等の遊技機である。   The gaming machine in the present embodiment is a gaming machine that performs a special game with an image display device such as an LCD, and a card reader (CR: Pachinko) gaming machine that lends a ball with a prepaid card, or an LCD. It is a gaming machine such as a slot machine installed.

図1は、本実施例におけるパチンコ遊技機の正面図であり、主要部材の配置レイアウトを示す。パチンコ遊技機(遊技機)1は、大別して、遊技盤面を構成する遊技盤(ゲージ盤)2と、遊技盤2を支持固定する遊技機用枠(台枠)3と、から構成されている。遊技盤2にはガイドレールによって囲まれた、ほぼ円形状の遊技領域が形成されている。この遊技領域のほぼ中央位置には、各々が識別可能な識別情報として特別図柄を可変表示可能に表示する可変表示装置4が設けられている。この可変表示装置4の下側には、普通可変入賞球装置(始動入賞口)6が配置されている。普通可変入賞球装置6の下側には、特別可変入賞球装置(大入賞口)7が配置されている。また、可変入賞球装置7の右側には、普通図柄表示器40が設けられている。   FIG. 1 is a front view of a pachinko gaming machine according to the present embodiment and shows an arrangement layout of main members. A pachinko gaming machine (gaming machine) 1 is roughly divided into a gaming board (gauge board) 2 constituting a gaming board surface and a gaming machine frame (base frame) 3 for supporting and fixing the gaming board 2. . The game board 2 is formed with a substantially circular game area surrounded by guide rails. A variable display device 4 that displays special symbols as variable identification information that can be variably displayed is provided at a substantially central position of the game area. Under the variable display device 4, an ordinary variable winning ball device (start winning port) 6 is disposed. A special variable winning ball apparatus (large winning opening) 7 is disposed below the normal variable winning ball apparatus 6. Also, a normal symbol display 40 is provided on the right side of the variable winning ball apparatus 7.

可変表示装置4は、複数の表示領域において識別情報としての図柄を可変表示するLCD(Liquid Crystal Display)モジュール等を備えて構成され、例えば、普通可変入賞球装置6に遊技球が入賞することが実行条件となる特図ゲームにおいて、数字、文字、図柄等から構成される3つの表示図柄(特別図柄)の可変表示を開始し、一定時間が経過すると、左、右、中の順で表示図柄を確定する。可変表示装置4には、普通可変入賞球装置6に入った有効入賞球数すなわち始動記憶数を表示する4つの始動記憶表示エリアが設けられていてもよい。   The variable display device 4 includes an LCD (Liquid Crystal Display) module that variably displays symbols as identification information in a plurality of display areas. For example, a game ball may win a normal variable winning ball device 6. In the special figure game that is the execution condition, variable display of three display symbols (special symbols) composed of numbers, letters, symbols, etc. is started, and after a certain period of time, the symbols are displayed in the order of left, right, and middle. Confirm. The variable display device 4 may be provided with four start memory display areas for displaying the number of effective winning balls that have entered the normal variable winning ball device 6, that is, the start memory number.

この実施の形態では、図柄番号が偶数である特別図柄を通常大当り図柄とし、図柄番号が奇数である特別図柄を確変大当り図柄とする。すなわち、可変表示装置4による特図ゲームにおいて、特別図柄の可変表示を開始した後、左・中・右の表示領域にて同一の特別図柄が表示結果として導出表示されて確定したときには、パチンコ遊技機1は、大当り遊技状態となる。ここで、可変表示装置4による特図ゲームにおいて、特別図柄の可変表示を開始した後、左・中・右の表示領域にて同一の確変大当り図柄が表示結果として導出表示されて確定したときには、パチンコ遊技機1は大当り遊技状態の終了に続いて特別遊技状態(確率向上状態)となり、以後、所定条件が成立するまで特図ゲームにおける表示結果が大当り組合せとなる確率が向上する。また、確率向上状態では、普通可変入賞球装置6の開放時間が通常遊技状態よりも長くなるとともに、その開放回数が通常遊技状態のときよりも増加するなど、大当り遊技状態とは異なる遊技者にとって有利な状態となる。なお、通常遊技状態とは、大当り遊技状態や確率向上状態以外の遊技状態のことである。   In this embodiment, a special symbol with an even symbol number is a normal jackpot symbol, and a special symbol with an odd symbol number is an odd jackpot symbol. In other words, in the special game with the variable display device 4, after starting the variable display of special symbols, when the same special symbols are derived and displayed as display results in the left, middle and right display areas, the pachinko game The machine 1 is in a big hit gaming state. Here, in the special figure game by the variable display device 4, after starting the variable display of the special symbol, when the same probability variation big winning symbol is derived and displayed as the display result in the left, middle and right display areas, The pachinko gaming machine 1 enters a special game state (probability improvement state) following the end of the big hit game state, and thereafter, the probability that the display result in the special figure game becomes a big hit combination is increased until a predetermined condition is satisfied. In the probability improvement state, the opening time of the normally variable winning ball apparatus 6 is longer than that in the normal gaming state, and the number of times of opening is increased compared to that in the normal gaming state. This is an advantageous state. The normal gaming state is a gaming state other than the big hit gaming state or the probability improvement state.

普通図柄表示器40は、発光ダイオード(LED)等を備えて構成され、遊技領域に設けられた所定の通過ゲートを遊技球が通過することを実行条件とする普通図ゲームにおいて、点灯、点滅、発色などが制御される。この普通図ゲームにおいて所定の当りパターンで表示が行われると、普通図ゲームにおける表示結果が「当り」となり、普通可変入賞球装置6を構成する電動チューリップの可動翼片を所定時間が経過するまで傾動制御する。   The normal symbol display 40 is configured to include a light emitting diode (LED) or the like, and is lit, flashed, or flashed in a normal game where a game ball passes through a predetermined passing gate provided in the game area. Color development is controlled. When a display with a predetermined hit pattern is performed in this normal figure game, the display result in the normal figure game is “win”, and the movable wing piece of the electric tulip constituting the normal variable winning ball apparatus 6 is passed for a predetermined time. Tilt control.

普通可変入賞球装置6は、ソレノイド21(図3)によって垂直(通常開放)位置と傾動(拡大開放)位置との間で可動制御される一対の可動翼片を有するチューリップ型役物(普通電動役物)を備えて構成される。普通可変入賞球装置6への遊技球の入賞に基づく特別図柄の可変表示は、所定回数(本実施形態では、4回)まで後述する特図保留メモリ110(図22)に記憶される。   The normally variable winning ball apparatus 6 is a tulip-type accessory (ordinary electric motor) having a pair of movable wing pieces that are controlled to move between a vertical (normally open) position and a tilt (enlarged open) position by a solenoid 21 (FIG. 3). (Community). The special symbol variable display based on the winning of the game ball on the normal variable winning ball apparatus 6 is stored in the special figure holding memory 110 (FIG. 22) described later up to a predetermined number of times (in this embodiment, four times).

特別可変入賞球装置7は、ソレノイド22(図3)によって入賞領域を開成・閉成制御する開閉板を備える。この開閉板は、通常時には閉成し、普通可変入賞球装置6への遊技球の入賞に基づいて可変表示装置4による特図ゲームが行われた結果、大当り遊技状態となった場合に、ソレノイド22によって入賞領域を所定期間(例えば、29秒)あるいは所定個数(例えば、10個)の入賞球が発生するまで開成(開成サイクル)する状態となるように設定され、その開成している間に遊技領域を落下する遊技球を受け止める。そして、この開成サイクルを例えば最高16回繰り返すことができるようになっている。特別可変入賞球装置7に入賞した遊技球は、所定の検出部により検出される。入賞球の検出に応答し、後述する主基板11と払出制御基板15(図2)とにより、所定数の賞球の払い出しが行われる。   The special variable winning ball apparatus 7 includes an opening / closing plate that opens and closes a winning area by a solenoid 22 (FIG. 3). This opening / closing plate is normally closed, and when a special game is played by the variable display device 4 based on the winning of the game ball to the normal variable winning ball device 6, the solenoid is turned on when the big hit gaming state is achieved. 22 is set so that the winning area is opened (opening cycle) until a predetermined period (for example, 29 seconds) or a predetermined number (for example, 10) of winning balls are generated. Receiving game balls falling in the game area. The opening cycle can be repeated up to 16 times, for example. A game ball won in the special variable winning ball apparatus 7 is detected by a predetermined detection unit. In response to detection of a winning ball, a predetermined number of winning balls are paid out by a main board 11 and a payout control board 15 (FIG. 2), which will be described later.

また、遊技盤2の表面には、上記した構成以外にも、ランプを内蔵した風車、アウト口等が設けられている。また、パチンコ遊技機1には、点灯又は点滅する遊技効果ランプ9や効果音を発生するスピーカ8L、8Rが設けられている。   In addition to the above-described configuration, the surface of the game board 2 is provided with a windmill with a built-in lamp, an out port, and the like. Further, the pachinko gaming machine 1 is provided with a game effect lamp 9 that lights or flashes and speakers 8L and 8R that generate sound effects.

図2は、パチンコ遊技機1の背面図であり、主要基板の配置レイアウトを示す。本実施例におけるパチンコ遊技機1は、主として、電力供給手段として機能する電源基板10と、主基板11と、表示制御基板12と、音声制御基板13と、ランプ制御基板14と、払出制御基板15と、情報端子基板16と、を備え、それぞれ適所に配設されている。なお、表示制御基板12、音声制御基板13及びランプ制御基板14は、それぞれ独立した基板として、例えば、パチンコ遊技機1の裏面において、1つのボックスに収容された状態で配置されてもよい。さらに、表示制御基板12、音声制御基板13及びランプ制御基板14を、まとめて1つの基板として構成してもよい。   FIG. 2 is a rear view of the pachinko gaming machine 1 and shows an arrangement layout of main boards. The pachinko gaming machine 1 in this embodiment mainly includes a power supply board 10 that functions as power supply means, a main board 11, a display control board 12, a voice control board 13, a lamp control board 14, and a payout control board 15. And an information terminal board 16 are disposed at appropriate positions. In addition, the display control board 12, the audio | voice control board 13, and the lamp | ramp control board 14 may be arrange | positioned in the state accommodated in one box, for example in the back surface of the pachinko gaming machine 1, as an independent board | substrate, for example. Furthermore, the display control board 12, the sound control board 13, and the lamp control board 14 may be configured as a single board.

電源基板10は、パチンコ遊技機1内の各回路に所定の電力を供給するものである。   The power supply board 10 supplies predetermined power to each circuit in the pachinko gaming machine 1.

主基板11は、メイン側の制御基板であり、パチンコ遊技機1における遊技の進行を制御するための各種回路が搭載されている。主基板11は、主として、所定位置に配設されたスイッチ等からの信号の入力を行う機能、表示制御基板12と音声制御基板13とランプ制御基板14と払出制御基板15となどからなるサブ側の制御基板に対して、それぞれ指令情報の一例となる制御データを出力して送信する機能、ホールの管理コンピュータに対して各種情報を出力する機能などを備えている。   The main board 11 is a main-side control board on which various circuits for controlling the progress of the game in the pachinko gaming machine 1 are mounted. The main board 11 mainly has a function of inputting a signal from a switch or the like disposed at a predetermined position, a sub-side including a display control board 12, a sound control board 13, a lamp control board 14, a payout control board 15, and the like. Each control board has a function of outputting and transmitting control data, which is an example of command information, and a function of outputting various information to a hall management computer.

主基板11から表示制御基板12へ送信される制御コマンドは表示制御コマンドである。図3は、主基板11における回路構成、及び主基板11から表示制御基板12に送信される表示制御コマンドの信号線等を示すブロック図である。   The control command transmitted from the main board 11 to the display control board 12 is a display control command. FIG. 3 is a block diagram showing a circuit configuration of the main board 11 and signal lines of display control commands transmitted from the main board 11 to the display control board 12.

また、主基板11には、始動入賞口スイッチ70からの配線が接続されている。また、主基板11には、大入賞口である特別可変入賞球装置7や、その他の入賞口への遊技球の入賞等を検出するための各種スイッチからの配線も接続されている。さらに、主基板11には、普通可変入賞球装置6における可動翼片の可動制御や特別可変入賞球装置7における開成・閉成制御を行うためのソレノイド21、22への配線が接続されている。   The main board 11 is connected to a wiring from the start winning a prize opening switch 70. The main board 11 is also connected with wiring from a special variable winning ball apparatus 7 which is a big winning opening and various switches for detecting winning of a game ball to other winning openings. Further, the main board 11 is connected to wirings to solenoids 21 and 22 for performing movable control of the movable blade piece in the normal variable winning ball apparatus 6 and opening / closing control in the special variable winning ball apparatus 7. .

主基板11は、遊技制御用マイクロプロセッサ100、スイッチ回路107、ソレノイド回路108などを搭載して構成される。遊技制御用マイクロプロセッサ100は、例えば1チップマイクロプロセッサであり、ゲーム制御用のプログラム等を記憶するROM(Read Only Memory)101,ワークメモリとして使用されるRAM(Random Access Memory)102、制御動作を行うCPU(Central Processing Unit)103,I/O(Input/Output)ポート104,CPUに割込要求信号を送出するCTC(Counter Timer Circuit)105,クロック回路106,乱数回路17,及びリセットコントローラ109を内蔵している。   The main board 11 is configured by mounting a game control microprocessor 100, a switch circuit 107, a solenoid circuit 108, and the like. The game control microprocessor 100 is, for example, a one-chip microprocessor, and includes a ROM (Read Only Memory) 101 that stores a game control program, a RAM (Random Access Memory) 102 that is used as a work memory, and a control operation. A CPU (Central Processing Unit) 103, an I / O (Input / Output) port 104, a CTC (Counter Timer Circuit) 105 that sends an interrupt request signal to the CPU, a clock circuit 106, a random number circuit 17, and a reset controller 109 Built-in.

クロック回路106は、システムクロック信号を生成してCPU103や乱数回路17などに対して送出すると共に、このシステムクロック信号を分周して生成した分周クロック信号を各回路に対して送出する。リセットコントローラ109は、ローレベルの信号が一定期間入力されたとき、CPU103及び乱数回路17等に対して所定の初期化信号を送出して、遊技制御用マイクロプロセッサ100をシステムリセットする。   The clock circuit 106 generates a system clock signal and sends it to the CPU 103, the random number circuit 17, etc., and sends a divided clock signal generated by dividing the system clock signal to each circuit. When a low level signal is input for a certain period, the reset controller 109 sends a predetermined initialization signal to the CPU 103, the random number circuit 17 and the like to reset the game control microprocessor 100 as a system.

図4は、乱数回路17の構成例を示すブロック図である。図4に示すように、乱数回路17は、第1のセレクタ71と、カウンタ73と、カウント値列変更回路74と、カウント値取込回路75と、タイマ回路76と、第2のセレクタ77と、ラッチ信号出力回路78と、乱数値記憶回路79と、動作開始回路80と、から構成されている。乱数回路17は、例えば、大当りを発生させてパチンコ遊技機1を大当り遊技状態とするか否かを決定する大当り判定用の乱数であるランダムRを発生する。   FIG. 4 is a block diagram illustrating a configuration example of the random number circuit 17. As shown in FIG. 4, the random number circuit 17 includes a first selector 71, a counter 73, a count value sequence changing circuit 74, a count value fetching circuit 75, a timer circuit 76, and a second selector 77. , A latch signal output circuit 78, a random value storage circuit 79, and an operation start circuit 80. The random number circuit 17 generates, for example, a random R that is a random number for determining a big hit that generates a big hit and determines whether or not the pachinko gaming machine 1 is in the big hit gaming state.

第1のセレクタ71は、クロック回路106から出力されるシステムクロック信号と分周クロック信号とのうちから基準クロック信号S0として選択された信号を指定する基準クロック信号指定データを格納する基準クロック信号指定レジスタ(RTS)71aを備えている。なお、第1のセレクタ71に入力される分周クロック信号は、システムクロック信号を分周して生成されたものであってもよいし、システムクロック信号以外のクロック信号、例えば外部の発振回路からのクロック信号、を分周して生成されたものであってもよい。   The first selector 71 designates a reference clock signal for storing reference clock signal designation data for designating a signal selected as the reference clock signal S0 from the system clock signal and the divided clock signal output from the clock circuit 106. A register (RTS) 71a is provided. The divided clock signal input to the first selector 71 may be generated by dividing the system clock signal, or may be generated from a clock signal other than the system clock signal, for example, an external oscillation circuit. May be generated by dividing the clock signal.

図5(A)は、基準クロック信号指定レジスタ71aの構成例を示す図である。図5(A)に示すように、基準クロック信号指定レジスタ71aは、8ビットレジスタであり、その初期値は、「00h」に設定されている。基準クロック信号指定レジスタ71aは、ビット0〜ビット1が書込可能及び読出可能に、ビット2〜ビット7が書込不能及び読出不能に構成されている。したがって、基準クロック信号指定レジスタ71aのビット2〜ビット7に値を書き込んでも、その値は無効であり、ビット2〜ビット7から読み出した値は全て「0(=000000b)」となる。   FIG. 5A is a diagram illustrating a configuration example of the reference clock signal designation register 71a. As shown in FIG. 5A, the reference clock signal designation register 71a is an 8-bit register, and its initial value is set to “00h”. The reference clock signal designating register 71a is configured so that bits 0 to 1 can be written and read, and bits 2 to 7 cannot be written and read. Therefore, even if a value is written in bits 2 to 7 of the reference clock signal designation register 71a, the value is invalid, and all values read from bits 2 to 7 are “0 (= 000000b)”.

図5(B)は、基準クロック信号指定レジスタ71aに書き込まれる基準クロック信号指定データの一例の説明図である。図5(B)に示すように、基準クロック信号指定データは、2ビットのデータから構成され、「01b」は、システムクロック信号を指定するデータであり、「10b」は、分周クロック信号を指定するデータである。   FIG. 5B is an explanatory diagram of an example of reference clock signal designation data written to the reference clock signal designation register 71a. As shown in FIG. 5B, the reference clock signal specifying data is composed of 2-bit data, “01b” is data specifying the system clock signal, and “10b” is the divided clock signal. The data to be specified.

このため、基準クロック信号指定レジスタ71aに基準クロック信号指定データ「01b」が書き込まれた場合、図4に示す第1のセレクタ71は、システムクロック信号を基準クロック信号S0としてカウンタ73とラッチ信号出力回路74とに供給し、一方、「10b」が書き込まれた場合には、基準クロック信号S0として分周クロック信号をカウンタ73とラッチ信号出力回路74とに供給する。なお、基準クロック信号指定レジスタ71aに基準クロック信号指定データ「00b」又は「11b」が書き込まれた場合には、乱数回路17は起動不能となる。   Therefore, when the reference clock signal designation data “01b” is written in the reference clock signal designation register 71a, the first selector 71 shown in FIG. 4 outputs the counter 73 and the latch signal with the system clock signal as the reference clock signal S0. On the other hand, when “10b” is written, the divided clock signal is supplied to the counter 73 and the latch signal output circuit 74 as the reference clock signal S0. When the reference clock signal designation data “00b” or “11b” is written in the reference clock signal designation register 71a, the random number circuit 17 cannot be activated.

カウンタ73は、カウント値Cの初期値を指定するカウンタ初期値設定データを格納するカウンタ初期値設定レジスタ(RSV)73aを格納する。カウンタ73は、第1のセレクタ71から入力されるカウント用クロック信号S1の立ち上がりエッジに応答して、出力するカウント値Cを、カウンタ初期値設定レジスタ73aに設定されたカウンタ初期値から、所定のカウンタ最終値まで循環的に更新する。   The counter 73 stores a counter initial value setting register (RSV) 73a that stores counter initial value setting data for specifying an initial value of the count value C. In response to the rising edge of the count clock signal S1 input from the first selector 71, the counter 73 sets the count value C to be output from the counter initial value set in the counter initial value setting register 73a to a predetermined value. It is updated cyclically up to the counter final value.

この実施の形態において、カウンタ73は、16ビットのバイナリカウンタであり、カウント用クロック信号S1の立ち上がりエッジが入力される毎に、カウント値Cを、カウンタ初期値設定レジスタ73に設定されたカウンタ初期値から、カウンタ最終値である「65535」まで1ずつカウントアップして行く。そして、カウント値Cを「65535」までカウントアップすると、カウンタ初期値に戻して、再び「65535」までカウントアップして行く。   In this embodiment, the counter 73 is a 16-bit binary counter, and the count value C is set to the counter initial value setting register 73 every time the rising edge of the count clock signal S1 is input. The value is incremented by 1 from the value to the counter final value “65535”. When the count value C is counted up to “65535”, the counter is reset to the initial value, and again counted up to “65535”.

また、カウント値Cがカウンタ最終値「65535」まで更新されたとき、カウンタ73は、カウント値が一巡したことを通知するカウント値一巡通知信号をCPU103に対して送出する。   When the count value C is updated to the counter final value “65535”, the counter 73 sends a count value round notification signal to the CPU 103 to notify that the count value has been rounded.

図6は、カウンタ初期値設定レジスタ73aの構成例を示す図である。図6に示すように、カウンタ初期値設定レジスタ73aは、読出及び書込可能な16ビットレジスタであり、その初期値は、「1(=0001h)」に設定されている。この実施の形態において、カウンタ初期値設定レジスタ73aには、所定値(例えば「1」)又は遊技制御用マイクロプロセッサ100固有のIDナンバの値を示すカウンタ初期値設定データが設定される。   FIG. 6 is a diagram illustrating a configuration example of the counter initial value setting register 73a. As shown in FIG. 6, the counter initial value setting register 73a is a readable / writable 16-bit register, and its initial value is set to “1 (= 0001h)”. In this embodiment, the counter initial value setting register 73a is set with counter initial value setting data indicating a predetermined value (for example, “1”) or an ID number unique to the game control microprocessor 100.

カウント値列変更回路74は、カウントカウント値の更新順である順列の変更を要求するカウント値順列変更データ「01h」を格納するカウント値列変更レジスタ(RSC)74aと、ビットスクランブルパターン選択回路74bと、ビットスクランブル回路74cと、から構成されている。カウント値列変更回路74は、カウンタ73から出力されたカウント値Cのビットの入れ替えや転置を行うことによって、カウンタ73から乱数値記憶回路79へと供給されるカウント値列の順序を変更する。   The count value sequence change circuit 74 includes a count value sequence change register (RSC) 74a for storing count value permutation change data “01h” for requesting change of the permutation, which is the update order of count count values, and a bit scramble pattern selection circuit 74b. And a bit scramble circuit 74c. The count value sequence changing circuit 74 changes the order of the count value sequence supplied from the counter 73 to the random value storage circuit 79 by replacing or transposing the bits of the count value C output from the counter 73.

図7は、カウント値列変更レジスタ74aの構成例を示す図である。図7に示すように、カウント値列変更レジスタ74aは、読出可能な8ビットレジスタであり、その初期値は、「0(=00h)」に設定されている。また、カウント値列変更レジスタ74aは、ビット0のみが書込可能及び書込可能に構成され、したがって、ビット1〜ビット7に値を書き込んでも、その値は無効であり、ビット1〜ビット7から読み出した値は全て「0(=0000000b)」となる。   FIG. 7 is a diagram illustrating a configuration example of the count value string change register 74a. As shown in FIG. 7, the count value sequence change register 74a is a readable 8-bit register, and its initial value is set to “0 (= 00h)”. The count value sequence change register 74a is configured so that only bit 0 is writable and writable. Therefore, even if a value is written to bit 1 to bit 7, the value is invalid, and bit 1 to bit 7 are written. All the values read from “0” are “0 (= 0000000b)”.

なお、カウント値列変更回路74がカウント値列の順番の変更を受け付けたことに応答して、CPU103は、カウント値列変更データ「01h」が書き込まれたカウント値列変更レジスタ74aを初期化して格納されている値を初期値である「0(=00h)」に戻す。   In response to the count value sequence change circuit 74 accepting the change in the order of the count value sequence, the CPU 103 initializes the count value sequence change register 74a in which the count value sequence change data “01h” is written. The stored value is returned to the initial value “0 (= 00h)”.

図4に示すビットスクランブルパターン選択回路74bは、カウント値Cのビットの入れ替えパターンを複数格納するビットスクランブルパターン決定用テーブル74dを備え、カウント値列変更レジスタ74aにカウント値列変更データ「01h」が書き込まれたことに応答して、所定の補助乱数の値などに基づいて、ビットスクランブルパターン決定用テーブル74dのうちからビットスクランブルパターンを選択決定する。   The bit scramble pattern selection circuit 74b shown in FIG. 4 includes a bit scramble pattern determination table 74d that stores a plurality of bit replacement patterns of the count value C, and the count value string change data “01h” is stored in the count value string change register 74a. In response to the writing, the bit scramble pattern is selected and determined from the bit scramble pattern determination table 74d based on the value of a predetermined auxiliary random number.

図8は、ビットスクランブルパターン決定用テーブルの構成例を示す図である。図8に示すように、ビットスクランブルパターン決定用テーブル74dには、ビットスクランブルパターン選択回路74bへと入力される所定の補助乱数の値と、ビットスクランブルパターンと、が対応付けて格納されている。   FIG. 8 is a diagram illustrating a configuration example of a bit scramble pattern determination table. As shown in FIG. 8, the bit scramble pattern determination table 74d stores a predetermined auxiliary random number value input to the bit scramble pattern selection circuit 74b and a bit scramble pattern in association with each other.

この実施の形態においては、カウント値Cのデータ長が16ビットであることに対応して、ビットスクランブルパターン決定用テーブル74dには、元の配置も含めて65536通りのビットスクランブルパターンが格納される。   In this embodiment, corresponding to the data length of the count value C being 16 bits, the bit scramble pattern determination table 74d stores 65536 bit scramble patterns including the original arrangement. .

図4に示すビットスクランブル回路74cは、ビットスクランブルパターン選択回路74bによって選択決定されたビットスクランブルパターンに従って、カウント値Cのビットの配置・転換を行い、このビットの配置・転換を行ったカウント値Cを乱数値記憶回路79に対して出力する。   The bit scramble circuit 74c shown in FIG. 4 arranges and changes the bits of the count value C according to the bit scramble pattern selected and determined by the bit scramble pattern selection circuit 74b, and the count value C obtained by arranging and changing the bits. Is output to the random value storage circuit 79.

このようにして、カウント値列変更回路74は、カウンタ73から乱数値記憶回路79へと供給されるカウント値列の順序を変更する。   In this way, the count value sequence changing circuit 74 changes the order of the count value sequence supplied from the counter 73 to the random value storage circuit 79.

図4に示すカウント値取込回路75は、乱数値記憶回路79へのカウント値の取込を要求するカウント値取込データ「01h」を格納するカウント値取込レジスタ(RLT)75aを備える。カウント値取込回路75は、カウント値取込レジスタ75aにカウント値取込データ「01h」が書き込まれたことに応答して、カウント値取込信号を出力する。   The count value fetching circuit 75 shown in FIG. 4 includes a count value fetching register (RLT) 75a for storing count value fetching data “01h” for requesting the count value fetching into the random value storage circuit 79. The count value fetch circuit 75 outputs a count value fetch signal in response to the count value fetch data “01h” being written in the count value fetch register 75a.

図9は、カウント値取込レジスタ75aの構成例を示す図である。図9に示すように、カウント値取込レジスタ75aは、読出不能な8ビットレジスタであり、ビット0のみが書込可能に構成され、ビット1〜ビット7に値を書き込んでも、その値は無効である。   FIG. 9 is a diagram illustrating a configuration example of the count value fetch register 75a. As shown in FIG. 9, the count value fetch register 75a is an 8-bit register that cannot be read. Only the bit 0 is writable, and even if a value is written to the bits 1 to 7, the value is invalid. It is.

図4に示すタイマ回路76は、始動入賞口スイッチ70から始動入賞信号SSが入力されている時間を計測し、計測した時間が所定の時間(例えば3ms)になったとき、始動入賞信号SSを第2のセレクタ77に対して出力する。   The timer circuit 76 shown in FIG. 4 measures the time during which the start winning signal SS is input from the start winning opening switch 70. When the measured time reaches a predetermined time (for example, 3 ms), the timer winning signal SS is displayed. Output to the second selector 77.

この実施の形態において、タイマ回路76は、例えばアップカウンタ又はダウンカウンタによって構成され、ハイレベルの信号が入力されたことに応答して、起動する。タイマ回路76は、入力がハイレベルとなっている間、第1のセレクタ71から基準クロック信号S0が入力される毎に、所定のタイマ値をアップカウント又はダウンカウントして行く。そして、アップカウント又はダウンカウントしたタイマ値が、3msに対応する値となったとき、タイマ回路76は、入力された信号を始動入賞信号SSであると判定して、始動入賞信号SSを第2のセレクタ77に対して出力する。   In this embodiment, the timer circuit 76 is constituted by, for example, an up counter or a down counter, and is activated in response to the input of a high level signal. While the input is at a high level, the timer circuit 76 counts up or down a predetermined timer value every time the reference clock signal S0 is input from the first selector 71. When the timer value counted up or down reaches a value corresponding to 3 ms, the timer circuit 76 determines that the input signal is the start winning signal SS and sets the start winning signal SS to the second winning signal SS. Is output to the selector 77.

第2のセレクタ77は、タイマ回路76から入力される始動入賞信号SSとカウント値取込回路75ら入力されるカウント値取込信号とのうちからラッチ信号として用いるものとして選択された信号を指定するラッチ信号指定データを格納するラッチ信号指定レジスタ(RTS)77aを備えている。なお、このラッチ信号指定レジスタ(RTS)77aの構成は、図5(A)に示す基準クロック信号指定レジスタ71aの構成と同一である。   Second selector 77 designates a signal selected as a latch signal from start winning signal SS input from timer circuit 76 and count value acquisition signal input from count value acquisition circuit 75. A latch signal specifying register (RTS) 77a for storing latch signal specifying data to be stored. The configuration of the latch signal designation register (RTS) 77a is the same as that of the reference clock signal designation register 71a shown in FIG.

図10は、ラッチ信号指定レジスタ77aに書き込まれるラッチ信号指定データの一例の説明図である。図10に示すように、ラッチ信号指定データは、基準クロック信号指定データと同様、2ビットのデータから構成され、「01b」は、始動入賞信号SSを指定するデータであり、「10b」は、カウント値取込信号を指定するデータである。   FIG. 10 is an explanatory diagram of an example of latch signal designation data written to the latch signal designation register 77a. As shown in FIG. 10, the latch signal designating data is composed of 2-bit data, like the reference clock signal designating data, “01b” is data designating the start winning signal SS, and “10b” is This data specifies the count value fetch signal.

このため、ラッチ信号指定レジスタ77aにラッチ信号指定データ「01b」が書き込まれた場合、図4に示す第2のセレクタ77は、始動入賞信号SSをラッチ信号出力回路78に対して出力し、一方、「10b」が書き込まれた場合には、カウント値取込信号をラッチ信号出力回路78に対して出力する。なお、ラッチ信号指定レジスタ77aにラッチ信号指定データ「00b」又は「11b」が書き込まれた場合には、乱数回路17は起動不能となる。   Therefore, when the latch signal designation data “01b” is written in the latch signal designation register 77a, the second selector 77 shown in FIG. 4 outputs the start winning signal SS to the latch signal output circuit 78, while , “10b” is written, a count value fetch signal is output to the latch signal output circuit 78. When the latch signal designation data “00b” or “11b” is written in the latch signal designation register 77a, the random number circuit 17 cannot be activated.

なお、この実施の形態においては、始動入賞口スイッチ70から入力される始動入賞信号SSをラッチ信号SLとして用いるため、ラッチ信号指定レジスタ77aには、「01b」が設定される。   In this embodiment, since the start winning signal SS input from the start winning port switch 70 is used as the latch signal SL, “01b” is set in the latch signal designation register 77a.

ラッチ信号出力回路78は、D型フィリップフロップ回路などによって構成されている。ラッチ信号出力回路78の入力端子Dは、第2のセレクタ77の出力端子に接続され、クロック端子CKは、第1のセレクタ71の出力端子に接続されている。また、ラッチ信号出力回路78の出力端子Qは、乱数値記憶回路79に接続されている。   The latch signal output circuit 78 is configured by a D-type lip flop circuit or the like. The input terminal D of the latch signal output circuit 78 is connected to the output terminal of the second selector 77, and the clock terminal CK is connected to the output terminal of the first selector 71. The output terminal Q of the latch signal output circuit 78 is connected to the random value storage circuit 79.

ラッチ信号出力回路78は、入力端子Dから入力される始動入賞信号SS又はカウント値取込信号を、クロック端子CKから入力される基準クロック信号S0の立ち下がりエッヂに同期させて、ラッチ信号SLを生成して出力端子Qから出力する。   The latch signal output circuit 78 synchronizes the start winning signal SS or the count value capture signal input from the input terminal D with the falling edge of the reference clock signal S0 input from the clock terminal CK, and outputs the latch signal SL. And output from the output terminal Q.

乱数値記憶回路79は、16ビットレジスタであり、後述するステップS102の入賞処理において読み出される乱数値Rを記憶する。乱数値記憶回路79は、ラッチ信号出力回路78の出力端子Qから入力されるラッチ信号SLの立ち上がりエッヂに応答して、カウンタ73から入力されるカウント値Cを、乱数値Rとしてラッチして記憶することにより、乱数回路17に始動入賞信号SSが入力される毎に、又はカウント値取込レジスタ75aにカウント値取込データ「01h」が書き込まれる毎に、記憶する乱数値Rを順次更新する。   The random value storage circuit 79 is a 16-bit register, and stores a random value R that is read in a winning process in step S102 described later. The random value storage circuit 79 latches and stores the count value C input from the counter 73 as the random value R in response to the rising edge of the latch signal SL input from the output terminal Q of the latch signal output circuit 78. Thus, every time the start winning signal SS is inputted to the random number circuit 17 or every time the count value fetch data “01h” is written to the count value fetch register 75a, the stored random number R is sequentially updated. .

図11は、乱数値記憶回路79の構成例を示す回路図である。乱数値記憶回路79は、図7に示すように、2個のAND回路201,203と、2個のNOT回路202,204と、16個のフィリップフロップ回路210〜225と、16個のOR回路230〜245と、から構成されている。   FIG. 11 is a circuit diagram showing a configuration example of the random value storage circuit 79. As shown in FIG. 7, the random value storage circuit 79 includes two AND circuits 201 and 203, two NOT circuits 202 and 204, 16 Philip flop circuits 210 to 225, and 16 OR circuits. 230-245.

AND回路201の入力端子は、ラッチ信号出力回路78の出力端子QとNOT回路204の出力端子とに接続され、出力端子は、NOT回路202の入力端子とフィリップフロップ回路210〜225のクロック端子CK0〜CK15とに接続されている。NOT回路202の入力端子は、AND回路201の出力端子に接続され、出力端子は、AND回路203の一方の入力端子に接続されている。   The input terminal of the AND circuit 201 is connected to the output terminal Q of the latch signal output circuit 78 and the output terminal of the NOT circuit 204, and the output terminal is the input terminal of the NOT circuit 202 and the clock terminal CK0 of the Philip flop circuits 210 to 225. To CK15. The input terminal of the NOT circuit 202 is connected to the output terminal of the AND circuit 201, and the output terminal is connected to one input terminal of the AND circuit 203.

AND回路203の入力端子は、NOT回路202の出力端子と遊技制御用マイクロプロセッサ100のI/Oポート104とに接続され、出力端子は、NOT回路204の入力端子に接続されている。NOT回路204の入力端子は、AND回路203の出力端子に接続され、出力端子は、AND回路201の一方の入力端子とOR回路230〜245の各々の一方の入力端子とに接続されている。   The input terminal of the AND circuit 203 is connected to the output terminal of the NOT circuit 202 and the I / O port 104 of the game control microprocessor 100, and the output terminal is connected to the input terminal of the NOT circuit 204. The input terminal of the NOT circuit 204 is connected to the output terminal of the AND circuit 203, and the output terminal is connected to one input terminal of the AND circuit 201 and one input terminal of each of the OR circuits 230 to 245.

フィリップフロップ回路210〜225の入力端子D0〜D15は、カウンタ73の出力端子に接続されている。フィリップフロップ回路210〜225のクロック端子CK0〜CK15は、AND回路201の出力端子に接続され、出力端子Q0〜Q15は、OR回路230〜245の各々の他方の入力端子に接続されている。   Input terminals D0 to D15 of the Philip flop circuits 210 to 225 are connected to an output terminal of the counter 73. The clock terminals CK0 to CK15 of the Philip flop circuits 210 to 225 are connected to the output terminal of the AND circuit 201, and the output terminals Q0 to Q15 are connected to the other input terminals of the OR circuits 230 to 245, respectively.

OR回路230〜245の入力端子は、NOT回路204の出力端子とフィリップフロップ回路210〜225の出力端子の各々とに接続され、出力端子は、遊技制御用マイクロプロセッサ100のI/Oポート104に接続されている。   The input terminals of the OR circuits 230 to 245 are connected to the output terminal of the NOT circuit 204 and the output terminals of the flip-flop circuits 210 to 225, respectively, and the output terminals are connected to the I / O port 104 of the game control microprocessor 100. It is connected.

図12は、OR回路230〜245の出力端子と遊技制御用マイクロプロセッサ100のI/Oポート104との接続の詳細を説明するための図である。この実施の形態において、OR回路230〜245の出力端子と、I/Oポート104に含まれる大当り判定用乱数の入力ポートの各ビットと、は、図12に示すように、入れ替えて接続されている。これにより、遊技制御用マイクロプロセッサ100に入力される乱数のランダム性を高めることができる。   FIG. 12 is a diagram for explaining the details of the connection between the output terminals of the OR circuits 230 to 245 and the I / O port 104 of the game control microprocessor 100. In this embodiment, the output terminals of the OR circuits 230 to 245 and the bits of the jackpot random number input port included in the I / O port 104 are interchanged and connected as shown in FIG. Yes. Thereby, the randomness of the random number input to the game control microprocessor 100 can be improved.

上記構成を備える乱数値記憶回路79の動作を図13に示すタイミングチャートを参照して説明する。   The operation of the random value storage circuit 79 having the above configuration will be described with reference to a timing chart shown in FIG.

遊技制御用マイクロプロセッサ100から出力制御信号SC(ハイレベルの信号)が入力されていない場合に(AND回路203の一方の入力がローレベルの場合に)、ラッチ信号出力回路78の出力端子Qから入力されるラッチ信号SLがローレベルからハイレベルに立ち上がるタイミング(図13に示す例では、タイミングT1,T2,T7)に、AND回路201の入力は、共にハイレベルとなり、その出力端子から出力される信号SRは、ハイレベルとなる。そして、AND回路201から出力された信号SRは、フィリップフロップ回路210〜225のクロック端子CK0〜CK15に入力される。   When the output control signal SC (high level signal) is not input from the gaming control microprocessor 100 (when one input of the AND circuit 203 is low level), the output terminal Q of the latch signal output circuit 78 At the timing when the input latch signal SL rises from low level to high level (in the example shown in FIG. 13, timings T1, T2, T7), the inputs of the AND circuit 201 both become high level and are output from the output terminals. The signal SR becomes high level. The signal SR output from the AND circuit 201 is input to the clock terminals CK0 to CK15 of the Philip flop circuits 210 to 225.

フィリップフロップ回路210〜225は、クロック端子CK0〜CK15から入力される信号SRの立ち上がりエッヂに応答して、カウンタ73から入力端子D0〜D15を介して入力されるカウント値CのビットデータC0〜C15を乱数値のビットデータR0〜R15としてラッチして格納し、格納した乱数値RのビットデータR0〜R15を出力端子Q0〜Q15から出力する。   The Philip flop circuits 210 to 225 respond to the rising edge of the signal SR input from the clock terminals CK0 to CK15, and receive bit data C0 to C15 of the count value C input from the counter 73 via the input terminals D0 to D15. Are latched and stored as bit data R0 to R15 of the random number value, and the bit data R0 to R15 of the stored random number value R are output from the output terminals Q0 to Q15.

出力制御信号SCが入力されていない場合(図13に示す例では、タイミングT3までの期間、タイミングT6以降の期間)、AND回路203の一方の入力がローレベルとなるため、その出力端子から出力される信号SGは、ローレベルとなる。信号SGは、NOT回路204において反転され、OR回路230〜245の一方の入力端子には、ハイレベルの信号が入力される。   When the output control signal SC is not input (in the example shown in FIG. 13, the period up to the timing T3 and the period after the timing T6), one of the inputs of the AND circuit 203 is at the low level, so that the output is output from the output terminal. The signal SG to be output becomes a low level. The signal SG is inverted in the NOT circuit 204, and a high level signal is input to one of the input terminals of the OR circuits 230 to 245.

このようにOR回路230〜245の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、即ち、入力される乱数値RのビットデータR0〜R15の値が「0」であるか「1」であるかに関わらず、OR回路230〜245から出力される信号SO0〜SO15は、全てハイレベル(「1」)となる。これにより、乱数値記憶回路79から出力される値は、常に「635535(=FFFFh)」となるため、乱数値記憶回路79から乱数値Rを読み出すことはできなくなる。即ち、出力制御信号SCが入力されていない場合、乱数値記憶回路79は、読出不能(ディセイブル)状態となる。   Thus, since one input of the OR circuits 230 to 245 is at the high level, regardless of whether the signal input to the other input terminal is at the high level or the low level, that is, the input random number value. Regardless of whether the values of the R bit data R0 to R15 are “0” or “1”, the signals SO0 to SO15 output from the OR circuits 230 to 245 are all at a high level (“1”). Become. As a result, the value output from the random value storage circuit 79 is always “635535 (= FFFFh)”, and the random value R cannot be read from the random value storage circuit 79. That is, when the output control signal SC is not input, the random value storage circuit 79 is in an unreadable (disabled) state.

そして、ラッチ信号出力回路78から入力されるラッチ信号SLがローレベルのときに、遊技制御用マイクロプロセッサ100から出力制御信号SCが入力されると(図13に示す例では、タイミングT4からタイミングT6までの期間)、AND回路203の入力が共にハイレベルとなるため、その出力端子から出力される信号SGは、ハイレベルとなる。信号SGは、NOT回路204において反転され、OR回路230〜245の一方の入力端子には、ローレベルの信号が入力される。   Then, when the output control signal SC is input from the gaming control microprocessor 100 when the latch signal SL input from the latch signal output circuit 78 is at the low level (in the example shown in FIG. 13, from the timing T4 to the timing T6). Since the inputs of the AND circuit 203 are both at a high level, the signal SG output from the output terminal is at a high level. The signal SG is inverted in the NOT circuit 204, and a low level signal is input to one input terminal of each of the OR circuits 230 to 245.

このようにOR回路230〜245の一方の入力がローレベルとなるため、他方の入力端子に入力される信号がハイレベルのときは、その出力端子からハイレベルの信号が出力され、ローレベルのときは、ローレベルの信号が出力される。即ち、OR回路230〜245の他方の入力端子に入力される乱数値RのビットデータR0〜R15の値は、OR回路230〜245の出力端子からそのまま(ビットデータR0〜R15の値が「1」のときは「1」が、「0」のときは「0」が、)出力される。これにより、乱数値記憶回路79からの乱数値Rの読出が可能となる。即ち、出力制御信号SCが入力されている場合、乱数値記憶回路79は、読出可能(イネイブル)状態となる。   Since one input of the OR circuits 230 to 245 is at a low level in this way, when a signal input to the other input terminal is at a high level, a high level signal is output from the output terminal, and a low level signal is output. When a low level signal is output. That is, the value of the bit data R0 to R15 of the random value R input to the other input terminals of the OR circuits 230 to 245 is directly from the output terminal of the OR circuits 230 to 245 (the value of the bit data R0 to R15 is “1”). "1" is output when it is "," and "0" is output when it is "0." As a result, the random value R can be read from the random value storage circuit 79. That is, when the output control signal SC is input, the random value storage circuit 79 is in a readable (enable) state.

但し、遊技制御用マイクロプロセッサ100から出力制御信号SCが入力される前に、ラッチ信号出力回路78からラッチ信号SLが入力されている場合、AND回路203の一方の入力がローレベルとなるため、その後、ラッチ信号SLが入力されている状態のままの状態で、出力制御信号SCが入力されても(図13に示す例では、タイミングT3からタイミングT4の期間)、その出力端子から出力される信号SGは、ローレベルのままとなる。そして、信号SGは、NOT回路204において反転され、OR回路230〜245の一方の入力端子には、ハイレベルの信号が入力される。   However, if the latch signal SL is input from the latch signal output circuit 78 before the output control signal SC is input from the gaming control microprocessor 100, one input of the AND circuit 203 becomes low level. After that, even when the output control signal SC is input in the state where the latch signal SL is input (in the example shown in FIG. 13, it is output from the output terminal). The signal SG remains at a low level. The signal SG is inverted in the NOT circuit 204, and a high level signal is input to one of the input terminals of the OR circuits 230 to 245.

このようにOR回路230〜245の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、OR回路230〜245から出力される信号SO0〜SO15は、全てハイレベルとなり、出力制御信号SCが入力されているにも関わらず、乱数値記憶回路79から乱数値Rを読み出すことができない状態のままとなる。即ち、ラッチ信号SLが入力されているとき、乱数値記憶回路79は、出力制御信号SCに対して受信不能状態となる。   Since one input of the OR circuits 230 to 245 becomes high level in this way, the output from the OR circuits 230 to 245 is performed regardless of whether the signal input to the other input terminal is high level or low level. All of the signals SO0 to SO15 are at a high level, and the random number value R cannot be read from the random value storage circuit 79 even though the output control signal SC is input. That is, when the latch signal SL is input, the random value storage circuit 79 becomes incapable of receiving the output control signal SC.

また、ラッチ信号出力回路78から入力されるラッチ信号SLがハイレベルになる前に、遊技用マイクロコンピュータ100から出力制御信号SCが入力されている場合、AND回路201の一方の入力がローレベルとなるため、その後、出力制御信号SCが入力されているままの状態で、入力されるラッチ信号SLがハイレベルになっても(図13に示す例では、タイミングT5)、その出力端子から出力される信号SRは、ローレベルのままとなる。このため、フィリップフロップ回路210〜225のクロック端子CK0〜CK15に入力される信号SRは、ローレベルからハイレベルに立ち上がらず、フィリップフロップ回路210〜225に格納されている乱数値RのビットデータR0〜R15は、ラッチ信号出力回路78から入力されるラッチ信号SLが立ち上がっても、更新されない。即ち、出力制御信号SCが入力されているとき、乱数値記憶回路79は、ラッチ信号SLに対して受信不能状態となる。   When the output control signal SC is input from the gaming microcomputer 100 before the latch signal SL input from the latch signal output circuit 78 becomes high level, one input of the AND circuit 201 becomes low level. Therefore, after that, even if the input latch signal SL becomes high level (in the example shown in FIG. 13, timing T5) while the output control signal SC is being input, it is output from its output terminal. The signal SR remains at a low level. For this reason, the signal SR input to the clock terminals CK0 to CK15 of the Philip flop circuits 210 to 225 does not rise from the low level to the high level, and the bit data R0 of the random value R stored in the Philip flop circuits 210 to 225. ˜R15 are not updated even when the latch signal SL input from the latch signal output circuit 78 rises. That is, when the output control signal SC is input, the random value storage circuit 79 becomes incapable of receiving the latch signal SL.

図4に示す動作開始回路80は、乱数回路17の起動を要求する動作開始データ「80h」を格納する動作開始レジスタ(RST)80aを備える。動作開始回路80は、動作開始レジスタ80aに動作開始データ「80h」が書き込まれたことに応答して、所定の動作開始信号を出力し、カウンタ73をオンして、カウンタ73によるカウント値の更新動作を開始させる。   The operation start circuit 80 illustrated in FIG. 4 includes an operation start register (RST) 80 a that stores operation start data “80h” for requesting activation of the random number circuit 17. In response to the operation start data “80h” being written in the operation start register 80a, the operation start circuit 80 outputs a predetermined operation start signal, turns on the counter 73, and updates the count value by the counter 73. Start operation.

図14は、動作開始レジスタ80aの構成例を示すブロック図である。図14に示すように、動作開始レジスタ80aは、8ビットレジスタであり、その初期値は、「00h」に設定されている。動作開始レジスタ80aは、ビット7のみが読出可能及び読出可能に構成され、ビット0〜ビット6に値を書き込んでも、その値は無効であり、ビット0〜ビット6から読み出した値は全て「0(=0000b)」となる。   FIG. 14 is a block diagram illustrating a configuration example of the operation start register 80a. As shown in FIG. 14, the operation start register 80a is an 8-bit register, and its initial value is set to “00h”. The operation start register 80a is configured such that only bit 7 is readable and readable, and even if a value is written in bits 0 to 6, the value is invalid, and all the values read from bit 0 to bit 6 are “0”. (= 0000b) ".

図15は、上記構成を備える乱数回路17の動作(作用)を説明するためのタイミングチャートである。   FIG. 15 is a timing chart for explaining the operation (action) of the random number circuit 17 having the above configuration.

図15(A)に示すように、第1のセレクタ71は、例えばタイミングT10,T12,T14,…においてローレベルからハイレベルに立ち上がる基準クロック信号S0をカウンタ73とラッチ信号出力回路74とに出力する。   As shown in FIG. 15A, the first selector 71 outputs a reference clock signal S0 that rises from a low level to a high level at, for example, timings T10, T12, T14,. To do.

カウンタ73は、図15(B)に示すように、第1のセレクタ71から入力される基準クロック信号S0の立ち上がりエッヂが入力される毎に、カウント値Cを更新して乱数値記憶回路79に出力する。ラッチ信号出力回路78は、入力端子Dから入力される図15(C)に示す始動入賞信号SSを、第1のセレクタ71から入力される基準クロック信号S0の立ち下がりエッヂに同期させ、図15(D)に示すラッチ信号SLを出力する。   As shown in FIG. 15B, the counter 73 updates the count value C every time the rising edge of the reference clock signal S0 input from the first selector 71 is input, and stores it in the random value storage circuit 79. Output. The latch signal output circuit 78 synchronizes the start winning signal SS shown in FIG. 15C inputted from the input terminal D with the falling edge of the reference clock signal S0 inputted from the first selector 71, and FIG. The latch signal SL shown in (D) is output.

これにより、乱数回路17は、基準クロック信号S0が周期的に繰り返すローレベルからハイレベルへの立ち上がるタイミングとハイレベルからローレベルへの立ち下がるタイミングとのうち、立ち上がるタイミングT10,T12,T14,…において、カウント値Cを更新し、立ち下がるタイミングT11,T13,T15…において、ラッチ信号SLを出力することができる。   As a result, the random number circuit 17 rises at the rising timing T10, T12, T14,... Among the rising timing from the low level to the high level and the falling timing from the high level to the low level, which the reference clock signal S0 periodically repeats. , The count value C is updated, and the latch signal SL can be output at the falling timings T11, T13, T15.

そして、乱数値記憶回路79は、カウンタ73から入力端子Dへと入力されるカウント値Cを、ラッチ信号出力回路78の出力端子Qからクロック端子CKへと入力されるラッチ信号SLの立ち上がりエッヂに応答して、乱数値Rとしてラッチして記憶することにより、図15(E)に示すように、記憶する乱数値Rを更新する。   Then, the random value storage circuit 79 uses the count value C input from the counter 73 to the input terminal D as the rising edge of the latch signal SL input from the output terminal Q of the latch signal output circuit 78 to the clock terminal CK. In response, the random number value R is latched and stored, thereby updating the stored random number value R as shown in FIG.

このようにして、乱数回路17は、カウント値Cの更新タイミングとカウント値Cのラッチタイミングとを確実に異ならせることができる。   In this way, the random number circuit 17 can reliably make the update timing of the count value C different from the latch timing of the count value C.

図16は、図3に示す遊技制御用マイクロプロセッサ100におけるアドレスマップの一例を示す図である。図16に示すように、0000h番地〜1FFFh番地の領域は、ROM101に割り当てられ、7E00h番地〜7FFFh番地の領域は、RAM102に割り当てられ、FD00h番地〜FE00h番地の領域は、カウンタ初期値設定レジスタ73a等の内蔵レジスタに割り当てられている。   FIG. 16 is a diagram showing an example of an address map in the gaming control microprocessor 100 shown in FIG. As shown in FIG. 16, the area from 0000h to 1FFFh is allocated to the ROM 101, the area from 7E00h to 7FFFh is allocated to the RAM 102, and the area from FD00h to FE00h is the counter initial value setting register 73a. Etc. are assigned to built-in registers.

ROM101における0000h番地〜1F7Fh番地の領域のユーザプログラムエリアには、ユーザにより予め作成されたプログラム(ユーザプログラム)が記憶され、1F80h番地〜1FFFh番地の領域のユーザプログラム管理エリアには、CPU103がユーザプログラムを実行するために必要となるデータ(ユーザプログラム実行データ)が記憶されている。また、RAM102における7E00h番地〜7EFFh番地の領域は、使用されておらず、7EFFh番地〜7FFFh番地は、ワークエリアとして使用されている。   A program (user program) created in advance by the user is stored in the user program area in the area from 0000h to 1F7Fh in the ROM 101, and the CPU 103 is a user program in the user program management area in the area from 1F80h to 1FFFh. The data (user program execution data) necessary for executing is stored. Further, the area of addresses 7E00h to 7EFFh in the RAM 102 is not used, and addresses 7EFFh to 7FFFh are used as work areas.

図17は、図16に示すユーザプログラム管理エリアにおけるアドレスマップの一例を示す図である。図17に示すように、1F96h番地の領域には、システムクロック信号と分周クロック信号とのうちからユーザが基準クロック信号S0として選択した出力信号を示す基準クロック信号選択データが記憶され、1F97h番地の領域には、始動入賞信号SSとカウント値取込信号とのうちからユーザが選択した出力信号を示すラッチ信号選択データが記憶されている。   FIG. 17 is a diagram showing an example of an address map in the user program management area shown in FIG. As shown in FIG. 17, in the area of address 1F96h, reference clock signal selection data indicating an output signal selected by the user as reference clock signal S0 from the system clock signal and the divided clock signal is stored, and address 1F97h is stored. In this area, latch signal selection data indicating an output signal selected by the user from the start winning signal SS and the count value fetch signal is stored.

また、1F98h番地の領域には、所定値(例えば「1」)と遊技制御用マイクロプロセッサ100に固有のIDナンバが示す値とのうちからユーザがカウント初期値として選択した値を示すカウンタ初期値選択データが記憶され、1F99h番地の領域には、カウンタ値列を変更する方式である第1及び第2のカウント値列変更選択方式のうちからユーザが選択したカウント値列変更方式を示すカウント値列変更方式選択データが記憶されている。   In the area of address 1F98h, a counter initial value indicating a value selected by the user as a count initial value from a predetermined value (for example, “1”) and a value indicated by an ID number unique to the gaming control microprocessor 100 is displayed. The selection data is stored, and in the area of address 1F99h, the count value indicating the count value sequence change method selected by the user from the first and second count value sequence change selection methods, which are methods for changing the counter value sequence Column change method selection data is stored.

図18は、基準クロック信号選択データの一例の説明図である。図18に示すように、基準クロック選択データは、8ビットのデータから構成され、「01h」は、基準クロック信号S0としてシステムクロック信号が選択されたことを示すデータであり、「02h」は、基準クロック信号として分周クロック信号が選択されたことを示すデータである。   FIG. 18 is an explanatory diagram of an example of reference clock signal selection data. As shown in FIG. 18, the reference clock selection data is composed of 8-bit data, “01h” is data indicating that the system clock signal is selected as the reference clock signal S0, and “02h” is Data indicating that the divided clock signal is selected as the reference clock signal.

図19は、ラッチ信号選択データの一例の説明図である。図19に示すように、ラッチ信号選択データは、8ビットのデータから構成され、「01h」は、ラッチ信号として始動入賞信号SSが選択されたことを示すデータであり、「02h」は、ラッチ信号としてカウント値取込信号が選択されたことを示すデータである。なお、この実施の形態においては、始動入賞信号SSを示すデータである「01h」が選択されている。   FIG. 19 is an explanatory diagram of an example of latch signal selection data. As shown in FIG. 19, the latch signal selection data is composed of 8-bit data, “01h” is data indicating that the start winning signal SS is selected as a latch signal, and “02h” is latched. This is data indicating that the count value capture signal is selected as the signal. In this embodiment, “01h” which is data indicating the start winning signal SS is selected.

図20は、カウンタ初期値選択データの一例の説明図である。図20に示すように、初期値選択データは、8ビットのデータから構成され、「00h」は、カウンタ初期値として所定値「1」が選択されたことを示すデータであり、「01h」は、カウンタ初期値としてIDナンバの値が選択されたことを示すデータである。   FIG. 20 is an explanatory diagram of an example of counter initial value selection data. As shown in FIG. 20, the initial value selection data is composed of 8-bit data, “00h” is data indicating that the predetermined value “1” is selected as the counter initial value, and “01h” is , Data indicating that the ID number value is selected as the counter initial value.

図21は、カウント値列変更方式選択データの一例の説明図である。図21に示すように、カウント値列変更方式選択データは、8ビットのデータから構成され、「00h」は、カウント値列を変更しないことを示すデータであり、「01h」は、第1のカウント値列変更方式が選択されたことを示すデータであり、「02h」は、第2のカウント値列変更方式が選択されたことを示すデータである。   FIG. 21 is an explanatory diagram of an example of count value string change method selection data. As shown in FIG. 21, the count value sequence changing method selection data is composed of 8-bit data, “00h” is data indicating that the count value sequence is not changed, and “01h” is the first value. This is data indicating that the count value sequence changing method has been selected, and “02h” is data indicating that the second count value sequence changing method has been selected.

また、図3に示す遊技制御用マイクロプロセッサ100は、図22に示すように、特図保留メモリ110と、ランダムカウンタ111と、大当り判定用テーブルメモリ112と、フラグメモリ113と、始動入賞口スイッチタイマメモリ114と、を備えている。   Further, as shown in FIG. 22, the gaming control microprocessor 100 shown in FIG. 3 includes a special figure holding memory 110, a random counter 111, a jackpot determination table memory 112, a flag memory 113, and a start winning mouth switch. Timer memory 114.

特図保留メモリ110は、遊技球が普通可変入賞球装置6に入賞して特別図柄の可変表示(特図ゲーム)を実行するための条件(実行条件)が成立したが、従前の可変表示を実行中である等の理由のために可変表示を実際に開始するための条件(開始条件)が成立していない保留状態を記憶するためのメモリである。特図保留メモリ110は、4つのエントリを備え、各エントリには、普通可変入賞球装置6への入賞順に、保留番号と、その入賞に応じて乱数値記憶回路79から読み出した乱数値Rとが対応付けて格納される。主基板11から表示制御基板12へ特別図柄確定コマンドが送出されて特別図柄の可変表示が1回終了したり、大当り遊技状態が終了したりするごとに、最上位の情報に基づいた可変表示の開始条件が成立し、最上位の情報に基づいた可変表示が実行される。このとき、第2位以下の登録情報が1位ずつ繰り上がる。また、特別図柄の可変表示中等に遊技球が普通可変入賞球装置6に新たに入賞した場合には、その入賞に基づいて乱数値記憶回路79から読み出された乱数値Rが最上位の空エントリに登録される。   In the special figure holding memory 110, a condition (execution condition) for executing a variable symbol display (special symbol game) for a game ball winning the normal variable winning ball device 6 is established, but the previous variable symbol display is performed. This is a memory for storing a pending state in which a condition (start condition) for actually starting variable display is not satisfied due to reasons such as being executed. The special figure holding memory 110 includes four entries, and each entry has a holding number and a random number value R read from the random value storage circuit 79 in accordance with the winning order in the winning order to the normal variable winning ball apparatus 6. Are stored in association with each other. Each time the special symbol confirmation command is sent from the main board 11 to the display control board 12 and the special symbol variable display is finished once or the big hit gaming state is finished, the variable display based on the highest level information is performed. The start condition is satisfied, and variable display based on the highest level information is executed. At this time, the second and lower registration information is moved up by one place. In addition, when a game ball newly wins the normal variable winning ball apparatus 6 while the special symbol is variably displayed, the random value R read from the random value storage circuit 79 based on the winning is the highest empty. Registered in the entry.

ランダムカウンタ111は、遊技制御に用いられる判定用乱数や表示用乱数のカウントを行うものである。図23は、ランダムカウンタ111によりカウントされる乱数を示す説明図である。ランダムカウンタ111は、図23に示すように、ランダムR200のカウントを行う。ランダムR200は、カウント値列の順番の変更を行うか否かを決定するための判定用乱数であり、「0」〜「1530」の範囲の値をとる。   The random counter 111 counts determination random numbers and display random numbers used for game control. FIG. 23 is an explanatory diagram showing random numbers counted by the random counter 111. As shown in FIG. 23, the random counter 111 counts a random R200. Random R200 is a determination random number for determining whether or not to change the order of the count value sequence, and takes a value in the range of “0” to “1530”.

大当り判定用テーブルメモリ112は、CPU103が特図ゲームにおける表示結果を大当りとするか否かを判定するために設定される複数の大当り判定用テーブルを記憶する。具体的には、大当り判定用テーブルメモリ112は、図24(A)に示す通常時大当り判定用テーブル121と、図24(B)に示す確変時大当り判定用テーブル122と、を格納する。   The jackpot determination table memory 112 stores a plurality of jackpot determination tables set in order for the CPU 103 to determine whether or not the display result in the special figure game is a jackpot. Specifically, the big hit determination table memory 112 stores a normal big hit determination table 121 shown in FIG. 24A and a probability change big hit determination table 122 shown in FIG.

図24(A)に示す通常時大当り判定用テーブル121と、図24(B)に示す確変時大当り判定用テーブル122と、は、可変表示装置4による特図ゲームの表示結果を大当りとするか否かを判定するためのテーブルである。各大当り判定用テーブル121及び122では、乱数値Rと特図ゲームの表示結果を示す設定データとが対応付けて格納されている。そして、確変時大当り判定用テーブル122では、通常時大当り判定用テーブル121に比べてより多くの乱数値Rが、「大当り」の表示結果と対応付けられている。すなわち、確変時大当り判定用テーブル122を用いて特図ゲームの表示結果を決定することで、通常遊技状態のときよりも大当り遊技状態となる確率が高い確率向上状態とすることができる。   Whether the normal big hit determination table 121 shown in FIG. 24 (A) and the probability variation big hit determination table 122 shown in FIG. 24 (B) use the display result of the special figure game by the variable display device 4 as a big hit. It is a table for determining whether or not. In each of the jackpot determination tables 121 and 122, a random value R and setting data indicating the display result of the special figure game are stored in association with each other. In the probability change big hit determination table 122, more random numbers R are associated with the display result of “big hit” than in the normal big hit determination table 121. That is, by determining the display result of the special figure game using the probability change big hit determination table 122, it is possible to achieve a probability improvement state in which the probability of being in the big hit gaming state is higher than in the normal gaming state.

この実施の形態において、図24(A)に示す通常時大当り判定用テーブル121には、乱数回路17から発生する大当り判定用乱数R「0〜65535」のうち「2001〜2184」が「大当り」の表示結果と対応付けられている。一方、図24(B)に示す確変時大当り判定用テーブル122には、乱数回路17から発生する大当り判定用乱数R「0〜65535」のうち「2001〜3104」が「大当り」の表示結果と対応付けられている。   In this embodiment, in the normal big hit determination table 121 shown in FIG. 24A, among the big hit determination random numbers R “0 to 65535” generated from the random number circuit 17, “2001 to 2184” is “big hit”. Is associated with the display result. On the other hand, in the probability variation jackpot determination table 122 shown in FIG. 24B, among the jackpot determination random numbers R “0 to 65535” generated from the random number circuit 17, “2001 to 3104” is displayed as a “big hit” display result. It is associated.

図22に示すフラグメモリ113は、パチンコ遊技機1において遊技の進行を制御するために用いられる各種のフラグが設定される。例えば、フラグメモリ113には、特別図柄プロセスフラグ、普通図柄プロセスフラグ、大当り状態フラグ、入力状態フラグ、カウント値一巡通知フラグ、乱数値読出フラグ、及びタイマ割込フラグなどが設けられている。   In the flag memory 113 shown in FIG. 22, various flags used for controlling the progress of the game in the pachinko gaming machine 1 are set. For example, the flag memory 113 is provided with a special symbol process flag, a normal symbol process flag, a big hit state flag, an input state flag, a count value round notification flag, a random value read flag, a timer interrupt flag, and the like.

特別図柄プロセスフラグは、後述する特別図柄プロセス処理(図29)において、どの処理を選択・実行すべきかを指示する。普通図柄プロセスフラグは、普通図柄表示器40の表示状態を所定の順序で制御するために、所定の普通図柄プロセス処理においてどの処理を選択・実行すべきかを指示する。大当り状態フラグは、可変表示装置4による特図ゲームの表示結果が大当りとなるときにオン状態にセットされ、大当り遊技状態が終了するときにクリアされてオフ状態となる。   The special symbol process flag indicates which process should be selected and executed in the special symbol process (described later) (FIG. 29). The normal symbol process flag indicates which process should be selected and executed in a predetermined normal symbol process in order to control the display state of the normal symbol display 40 in a predetermined order. The big hit state flag is set to the on state when the display result of the special figure game by the variable display device 4 is a big hit, and is cleared to the off state when the big hit gaming state is finished.

入力状態フラグは、I/Oポート104に入力される各種信号の状態等に応じて各々セットあるいはクリアさせる複数ビットからなるフラグである。カウント値一巡フラグは、乱数回路17からカウント値一巡通知信号が入力されたことに応答してオン状態にセットされ、カウント値列変更処理が実行されたときにクリアされてオフ状態となる。
乱数値読出フラグは、カウント値取込データ「01h」がカウント値取込レジスタ75aに書き込まれたときにオン状態にセットされ、乱数値記憶回路79から乱数値Rが読み出されるとクリアされてオフ状態となる。
The input status flag is a flag composed of a plurality of bits that are set or cleared according to the status of various signals input to the I / O port 104. The count value round flag is set to the on state in response to the count value round notification signal being input from the random number circuit 17, and is cleared to the off state when the count value string changing process is executed.
The random value read flag is set to the on state when the count value fetch data “01h” is written in the count value fetch register 75a, and is cleared and turned off when the random value R is read from the random value memory circuit 79. It becomes a state.

タイマ割込フラグは、所定時間が経過してタイマ割込みが発生するごとにオン状態にセットされる。   The timer interrupt flag is set to the on state every time a predetermined time elapses and a timer interrupt is generated.

始動入賞口スイッチタイマメモリ114は、始動入賞口スイッチ70から入力される始動入賞信号SSに応じて加算あるいはクリアされるタイマ値を記憶するためのものである。   The start winning port switch timer memory 114 stores a timer value that is added or cleared in accordance with the start winning signal SS input from the start winning port switch 70.

図3に示すスイッチ回路107は、始動入賞口スイッチ70からの始動入賞信号SSを取り込んで、遊技制御用マイクロコンピュータ100に伝達する。ソレノイド回路108は、遊技制御用マイクロコンピュータ100からの指令に従って各ソレノイド21、22を駆動する。ソレノイド21は、リンク機構を介して普通可変入賞球装置6の可動翼片に連結されている。ソレノイド22は、リンク機構を介して特別可変入賞球装置7の開閉板に連結されている。   The switch circuit 107 shown in FIG. 3 takes in the start winning signal SS from the start winning port switch 70 and transmits it to the game control microcomputer 100. The solenoid circuit 108 drives the solenoids 21 and 22 in accordance with a command from the game control microcomputer 100. The solenoid 21 is connected to the movable wing piece of the normally variable winning ball apparatus 6 through a link mechanism. The solenoid 22 is connected to the opening / closing plate of the special variable winning ball apparatus 7 through a link mechanism.

始動入賞口スイッチ70は、始動入賞口である普通可変入賞球装置6への遊技球の入賞等を検出したことに基づいて、始動入賞信号(ハイレベルの信号)SSを、スイッチ回路107を介してCPU103と乱数回路17に対して出力する。   The start winning opening switch 70 sends a start winning signal (high level signal) SS via the switch circuit 107 based on detecting the winning of a game ball to the normal variable winning ball apparatus 6 which is the starting winning opening. To the CPU 103 and the random number circuit 17.

表示制御基板12は、主基板11から受信した制御コマンドに従って演出制御を行うためのものである。具体的には、表示制御基板12は、可変表示装置4の表示制御や、遊技効果ランプ9及び普通図柄表示器40の点灯制御を行う。   The display control board 12 is for performing effect control according to the control command received from the main board 11. Specifically, the display control board 12 performs display control of the variable display device 4 and lighting control of the game effect lamp 9 and the normal symbol display 40.

音声制御基板13、ランプ制御基板14は、主基板11から送信される制御コマンドに基づいて、音声出力制御、ランプ出力制御を、それぞれ主基板11とは独立して実行するサブ側の制御基板である。払出制御基板15は、遊技球の貸出や賞球等の払出制御を行うものである。情報端子基板16は、各種の遊技関連情報を外部に出力するためのものである。   The audio control board 13 and the lamp control board 14 are sub-side control boards that execute audio output control and lamp output control independently of the main board 11 based on control commands transmitted from the main board 11. is there. The payout control board 15 performs payout control for game balls, prize balls, and the like. The information terminal board 16 is for outputting various game-related information to the outside.

次に、本実施の形態におけるパチンコ遊技機1の動作(作用)を説明する。図25は、主基板11に搭載された遊技制御用マイクロプロセッサ100が実行する遊技制御メイン処理を示すフローチャートである。主基板11では、電源基板10からの電力が供給されると、遊技制御用マイクロプロセッサ100が起動し、CPU103が、まず、図25のフローチャートに示す遊技制御メイン処理を実行する。遊技制御メイン処理を開始すると、まず、CPU103は、割込禁止に設定し(ステップS1)、続いて、割込モードをモード2に設定する(ステップS2)。   Next, the operation (action) of the pachinko gaming machine 1 in the present embodiment will be described. FIG. 25 is a flowchart showing a game control main process executed by the game control microprocessor 100 mounted on the main board 11. In the main board 11, when power from the power supply board 10 is supplied, the game control microprocessor 100 is activated, and the CPU 103 first executes a game control main process shown in the flowchart of FIG. When the game control main process is started, first, the CPU 103 sets the interrupt prohibition (step S1), and then sets the interrupt mode to mode 2 (step S2).

この後、CPU103は、スタックポインタにスタックポインタ指定アドレスを設定する(ステップS3)。そして、遊技制御用マイクロプロセッサ100の内蔵デバイスであるCTC105などのレジスタ設定を行う(ステップS4)。例えば、CTC105に対して、割込ベクタを設定する。   Thereafter, the CPU 103 sets a stack pointer designation address in the stack pointer (step S3). Then, register settings such as CTC 105 which is a built-in device of the game control microprocessor 100 are performed (step S4). For example, an interrupt vector is set for the CTC 105.

ステップS4の処理に続いて、CPU103は、例えばRAM102に設けられたバックアップフラグ領域をチェックするなどして(ステップS5)、前回の電源断時にRAM102の全部又は一部について所定のデータ保護処理によるバックアップがなされたか否かを判別する(ステップS6)。パチンコ遊技機1では、不測の電源断が生じたときに、RAM102に記憶されたデータの全部又は一部を保護するためのデータ保護処理が行われる。このようなデータ保護処理が行われていた場合には、バックアップありと判別される。   Subsequent to the processing in step S4, the CPU 103 checks the backup flag area provided in the RAM 102 (step S5), for example, and backs up all or part of the RAM 102 by a predetermined data protection process when the power is last turned off. It is determined whether or not has been made (step S6). In the pachinko gaming machine 1, when an unexpected power failure occurs, a data protection process for protecting all or a part of the data stored in the RAM 102 is performed. If such data protection processing has been performed, it is determined that there is a backup.

ステップS6の処理にてバックアップありと判別したとき(ステップS6;Yes)、CPU103は、バックアップデータのチェックとしてパリティチェックを行い、チェック結果が正常であるか否かを判別する(ステップS7)。チェック結果が正常であれば(ステップS7;Yes)、主基板11の内部状態とサブ側の各制御基板(表示制御基板12、音声制御基板13、ランプ制御基板14、及び払出制御基板15)の制御状態を電源断時の状態に戻すための遊技状態復旧処理を実行する(ステップS8)。その後、ステップS10の処理へと進む。   When it is determined that there is a backup in the process of step S6 (step S6; Yes), the CPU 103 performs a parity check as a check of backup data, and determines whether the check result is normal (step S7). If the check result is normal (step S7; Yes), the internal state of the main board 11 and the control boards on the sub side (display control board 12, voice control board 13, lamp control board 14, and payout control board 15). A game state restoration process for returning the control state to the state at the time of power-off is executed (step S8). Thereafter, the process proceeds to step S10.

ステップS7の処理にてバックアップなしと判別したときや(ステップS6;No)、ステップS7の処理にてチェック結果が正常ではなかったとき(ステップS7;No)、CPU103は、RAM102のクリアや、所定の作業領域に対する初期設定などの初期化処理を行う(ステップS9)。   When it is determined that there is no backup in the process of step S7 (step S6; No), or when the check result is not normal in the process of step S7 (step S7; No), the CPU 103 clears the RAM 102 or performs predetermined processing. An initialization process such as initial setting for the work area is performed (step S9).

続いて、CPU103は、乱数回路設定処理を行う(ステップS10)。この乱数回路設定処理では、乱数回路17にランダムRの値を更新させるための設定が行われる。   Subsequently, the CPU 103 performs a random number circuit setting process (step S10). In this random number circuit setting process, setting is performed for causing the random number circuit 17 to update the value of the random R.

図26は、ステップS10の乱数回路設定処理を示すフローチャートである。この乱数回路設定処理において、CPU103は、まず、ユーザプログラム実行データエリアの1F98h番地の領域に記憶されているカウンタ初期値選択データを読み出し、この読み出したカウンタ初期値選択データに基づいて、カウンタ初期値として所定値「1」が選択されているか、或いはIDナンバを示す値が選択されているかを判別する(ステップS21)。   FIG. 26 is a flowchart showing the random number circuit setting process in step S10. In this random number circuit setting process, the CPU 103 first reads the counter initial value selection data stored in the area 1F98h of the user program execution data area, and based on the read counter initial value selection data, the counter initial value Whether a predetermined value “1” is selected or a value indicating an ID number is selected (step S21).

ステップS21の処理にてカウンタ初期値として所定値「1」が選択されていると判別した場合には(ステップS21;Yes)、カウンタ初期値設定データ「0001h」をカウンタ初期値設定レジスタ73aに書き込むことにより、所定値「1」をカウンタ初期値として乱数回路17に設定する(ステップS22)。一方、IDナンバを示す値が選択されていると判定した場合には(ステップS21;No)、IDナンバの値を示すカウンタ初期値設定データをカウンタ初期値設定レジスタ73aに書き込むことにより、IDナンバの値をカウンタ初期値として乱数回路17に設定する(ステップS23)。   When it is determined in step S21 that the predetermined value “1” is selected as the counter initial value (step S21; Yes), the counter initial value setting data “0001h” is written to the counter initial value setting register 73a. Thus, the predetermined value “1” is set in the random number circuit 17 as the counter initial value (step S22). On the other hand, if it is determined that the value indicating the ID number has been selected (step S21; No), the counter initial value setting data indicating the ID number value is written in the counter initial value setting register 73a, thereby obtaining the ID number. Is set in the random number circuit 17 as a counter initial value (step S23).

次に、CPU103は、ユーザプログラム実行データエリアの1F96h番地の領域に記憶されている基準クロック信号選択データを読み出し、この読み出した基準クロック信号選択データに基づいて、基準クロック信号S0としてシステムクロック信号が選択されているか、或いは分周クロック信号が選択されているかを判別する(ステップS24)。   Next, the CPU 103 reads the reference clock signal selection data stored in the area 1F96h of the user program execution data area, and based on the read reference clock signal selection data, the system clock signal is obtained as the reference clock signal S0. It is determined whether or not a divided clock signal is selected (step S24).

ステップS24の処理にて基準クロック信号S0としてシステムクロック信号が選択されていると判別した場合には(ステップS24;Yes)、基準クロック信号指定データ「01b」を基準クロック信号指定レジスタ71aに書き込むことにより、システムクロック信号が出力されるように設定する(ステップS25)。一方、分周クロック信号が選択されていると判定した場合には(ステップS24;No)、基準クロック信号指定データ「10b」を基準クロック信号指定レジスタ71aに書き込むことにより、分周クロック信号が出力されるように設定する(ステップS26)。   If it is determined in step S24 that the system clock signal is selected as the reference clock signal S0 (step S24; Yes), the reference clock signal designation data “01b” is written to the reference clock signal designation register 71a. Thus, the system clock signal is set to be output (step S25). On the other hand, when it is determined that the divided clock signal is selected (step S24; No), the divided clock signal is output by writing the reference clock signal designation data “10b” to the reference clock signal designation register 71a. (Step S26).

続いて、CPU103は、ユーザプログラム実行データエリアの1F97h番地の領域に記憶されているラッチ信号選択データを読み出し、この読み出したラッチ信号選択データに基づいて、ラッチ信号SLとして始動入賞信号SSが選択されているか、或いはカウント値取込信号が選択されているかを判別する(ステップS27)。   Subsequently, the CPU 103 reads the latch signal selection data stored in the area 1F97h in the user program execution data area, and the start winning signal SS is selected as the latch signal SL based on the read latch signal selection data. Or whether the count value capture signal is selected (step S27).

ステップS27の処理にてラッチ信号SLとして始動入賞信号SSが選択されていると判別した場合には(ステップS27;Yes)、ラッチ信号指定データ「01b」をラッチ信号指定レジスタ77aに書き込むことにより、始動入賞信号SSが出力されるように設定する(ステップS28)。一方、カウント値取込信号が選択されていると判定した場合には(ステップS27;No)、ラッチ信号指定データ「10b」をラッチ信号指定レジスタ77aに書き込むことにより、カウント値取込信号が出力されるように設定する(ステップS29)。   When it is determined in step S27 that the start winning signal SS is selected as the latch signal SL (step S27; Yes), the latch signal designation data “01b” is written into the latch signal designation register 77a. Setting is made so that the start winning signal SS is output (step S28). On the other hand, when it is determined that the count value capture signal is selected (step S27; No), the latch signal designation data “10b” is written to the latch signal designation register 77a, thereby outputting the count value capture signal. (Step S29).

なお、この実施の形態においては、ユーザプログラム実行データエリアの1F97h番地の領域には、ラッチ信号選択データ「01h」が記憶されているため、ラッチ信号指定レジスタ77aには、ラッチ信号指定データ「01b」が書き込まれる。   In this embodiment, since the latch signal selection data “01h” is stored in the area 1F97h in the user program execution data area, the latch signal designation data “01b” is stored in the latch signal designation register 77a. "Is written.

その後、CPU103は、動作開始データ「80h」を動作開始レジスタ80aに書き込んで、乱数回路17の動作を開始させる(ステップS30)。   Thereafter, the CPU 103 writes the operation start data “80h” into the operation start register 80a, and starts the operation of the random number circuit 17 (step S30).

図25に示すステップS10の乱数回路設定処理に続いて、CPU103は、CTC105によるタイマ割込みのための設定を行う(ステップS11)。具体的には、CTC105に対して、CTC105が備える複数のチャネルのうちの1つ(具体的には、第0チャネルから第3チャネルのうちの第3チャネル)に割込許可を与えてタイマモードで動作させるとともに、当該チャネルのカウント初期値を指定する。これにより、以後、所定時間(例えば2ミリ秒)ごとにCTC105から割込要求信号がCPU103へ送出され、CPU103は、定期的にタイマ割込処理を実行することができる。   Following the random number circuit setting processing in step S10 shown in FIG. 25, the CPU 103 performs setting for timer interruption by the CTC 105 (step S11). Specifically, the timer mode is set by giving interrupt permission to one of the plurality of channels included in the CTC 105 (specifically, the third channel from the 0th channel to the third channel). And specify the initial count value for the channel. Thereby, thereafter, an interrupt request signal is sent from the CTC 105 to the CPU 103 every predetermined time (for example, 2 milliseconds), and the CPU 103 can periodically execute a timer interrupt process.

その後、CPU103は、CTC105からの割込要求信号によるタイマ割込が発生したか否かを監視するためのループ処理に移行する。このループ処理では、割込禁止に設定した後(ステップS12)、表示用乱数更新処理(ステップS13)が実行され、表示用乱数更新処理が完了すると、割込許可に設定する(ステップS14)。   Thereafter, the CPU 103 shifts to a loop process for monitoring whether or not a timer interrupt has occurred due to an interrupt request signal from the CTC 105. In this loop process, after setting the interrupt prohibition (step S12), the display random number update process (step S13) is executed, and when the display random number update process is completed, the interrupt permission is set (step S14).

図25に示す遊技制御メイン処理を実行したCPU103は、CTC105からの割込要求信号を受信して割込要求を受け付けると、図27に示す遊技制御割込処理の実行を開始する。   CPU103 which performed the game control main process shown in FIG. 25 will start execution of the game control interruption process shown in FIG. 27, if the interruption request signal from CTC105 is received and an interruption request | requirement is received.

遊技制御割込処理を開始すると、CPU103は、所定の電源断処理を実行することにより、電源基板10から供給される電力が低下したときなどに所定のデータ保護処理等を実行可能とする(ステップS31)。続いて、所定のスイッチ処理を実行することにより、始動入賞口スイッチ70等の各入賞口スイッチから入力される検出信号の状態を判定する(ステップS32)。スイッチ処理では、スイッチ回路107を介して始動入賞口スイッチ70から入力される始動入賞信号SSがオン状態となっているか否かを判別する。始動入賞信号SSがオン状態である場合には、タイマ値を「1」加算して始動入賞口スイッチタイマメモリ114に格納する。一方、始動入賞信号SSがオフ状態である場合には、タイマ値をクリアする。   When the game control interrupt process is started, the CPU 103 executes a predetermined power-off process, thereby making it possible to execute a predetermined data protection process or the like when the power supplied from the power supply board 10 is reduced (step) S31). Subsequently, the state of the detection signal input from each winning port switch such as the starting winning port switch 70 is determined by executing predetermined switch processing (step S32). In the switch process, it is determined whether or not the start winning signal SS input from the start winning port switch 70 via the switch circuit 107 is in an ON state. When the start winning signal SS is on, the timer value is incremented by “1” and stored in the start winning port switch timer memory 114. On the other hand, when the start winning signal SS is in an off state, the timer value is cleared.

次に、CPU103は、ランダムR200などの判定用乱数を更新する判定用乱数更新処理(ステップS33)と、所定の表示用乱数を更新する表示用乱数更新処理(ステップS34)と、を順次実行する。   Next, the CPU 103 sequentially executes a determination random number update process (step S33) for updating a determination random number such as a random R200 and a display random number update process (step S34) for updating a predetermined display random number. .

続いて、CPU103は、カウント値列変更処理を実行する(ステップS35)。   Subsequently, the CPU 103 executes a count value string changing process (step S35).

図28は、ステップS35のカウント値列変更処理を示すフローチャートである。このカウント値列変更処理において、CPU103は、まず、フラグメモリ113に設けられているカウント値一巡フラグをチェックするなどして、カウント値Cがカウンタ最終値である「65535」までカウントアップされたか否かを判別する(ステップS51)。カウント値一巡フラグがオフ状態である場合には(ステップS51;No)、カウント値Cが最終値までカウントアップされていないものと判別して、そのままカウント値列変更処理を終了する。   FIG. 28 is a flowchart showing the count value string changing process in step S35. In this count value sequence changing process, the CPU 103 first checks the count value round-trip flag provided in the flag memory 113, and so on, to determine whether or not the count value C has been counted up to the counter final value “65535”. Is determined (step S51). When the count value round-trip flag is in the off state (step S51; No), it is determined that the count value C has not been counted up to the final value, and the count value string changing process is ended as it is.

一方、カウント値一巡フラグがオン状態にある場合には(ステップS51;Yes)、カウント値Cがカウンタ最終値までカウントアップされ、一巡したものと判別して、ユーザプログラム実行データエリアの1F99h番地の領域に記憶されているカウント値列変更方式選択データを読み出す。CPU103は、この読み出したカウント値列変更方式選択データに基づいて、カウント値列を変更するか否かや、カウント値列を変更する場合には、第1のカウント値変更方式に従って変更するか、或いは第2のカウント値変更方式に従って変更するかを判別する(ステップS52,及びS55)。   On the other hand, when the count value round-trip flag is in the ON state (step S51; Yes), the count value C is counted up to the counter final value, and it is determined that the round is complete, and the 1F99h address in the user program execution data area is determined. Read count value sequence change method selection data stored in the area. The CPU 103 determines whether or not to change the count value sequence based on the read count value sequence change method selection data, and when changing the count value sequence, changes according to the first count value change method, Alternatively, it is determined whether to change according to the second count value changing method (steps S52 and S55).

第1のカウント値列変更方式選択データ「01b」が記憶されている場合(ステップS52;Yes)、CPU103は、ランダムカウンタ111よりランダムR200を抽出し(ステップS53)、抽出したランダムR200の値に基づいて、カウント値列の順序を変更するか否かを判別する(ステップS54)。   When the first count value sequence change method selection data “01b” is stored (step S52; Yes), the CPU 103 extracts the random R200 from the random counter 111 (step S53), and sets the extracted random R200 to the value. Based on this, it is determined whether or not to change the order of the count value string (step S54).

ステップS54の処理にてカウント値列の順序を変更するものと判別されたときには(ステップS54;Yes)、ステップS56の処理へと進む。一方、カウント値列の順序を変更しないものと判別されたときには(ステップS54;No)、ステップS57の処理へと進む。   If it is determined in step S54 that the order of the count value sequence is to be changed (step S54; Yes), the process proceeds to step S56. On the other hand, when it is determined that the order of the count value sequence is not changed (step S54; No), the process proceeds to step S57.

第2のカウント値列変更方式選択データ「10b」が記憶されている場合(ステップS55;Yes)、カウント値列変更データ「01h」をカウント値列変更レジスタ74aに書き込んで、カウント値列の順序の変更を指示する(ステップS56)。   When the second count value sequence change method selection data “10b” is stored (step S55; Yes), the count value sequence change data “01h” is written to the count value sequence change register 74a, and the order of the count value sequence Is changed (step S56).

一方、ステップS52,及びS55の処理にてNoと判別された場合、CPU103は、プログラム実行データエリアの1F99h番地の領域に記憶されているカウント値列変更方式選択データが「00b」であると判別して、カウント値列の順序を変更することなく、そのままステップS57の処理へと進む。   On the other hand, if it is determined No in the processes of steps S52 and S55, the CPU 103 determines that the count value sequence change method selection data stored in the area of the program execution data area at address 1F99h is “00b”. Then, the process proceeds to step S57 as it is without changing the order of the count value string.

その後、CPU103は、カウント値一巡フラグをクリアしてオフ状態とし(ステップS57)、カウント値列変更処理を終了する。   Thereafter, the CPU 103 clears the count value round flag to turn it off (step S57), and ends the count value string changing process.

こうして初期値変更処理が終了した後、CPU103は、特別図柄プロセス処理を実行する(ステップS36)。特別図柄プロセス処理では、遊技状態に応じてパチンコ遊技機1を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選択されて実行される。特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。   After the initial value changing process is completed in this way, the CPU 103 executes a special symbol process process (step S36). In the special symbol process, the corresponding process is selected and executed according to a special symbol process flag for controlling the pachinko gaming machine 1 in a predetermined order according to the gaming state. The value of the special symbol process flag is updated during each process according to the gaming state.

また、CPU103は、普通図柄プロセス処理を実行する(ステップS37)。普通図柄プロセス処理では、普通図柄表示器40を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選択されて実行される。普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。さらに、特別図柄コマンド制御処理(ステップS38)と、普通図柄コマンド制御処理(ステップS39)と、を順次実行する。これにより、CPU103は、主基板11から表示制御基板12に対して表示制御コマンドを送ることにより、可変表示装置4の表示制御や普通図柄表示器40の点灯制御を指示する。   Further, the CPU 103 executes normal symbol process processing (step S37). In the normal symbol process, the corresponding process is selected and executed according to the normal symbol process flag for controlling the normal symbol display 40 in a predetermined order. The value of the normal symbol process flag is updated during each process according to the gaming state. Further, the special symbol command control process (step S38) and the normal symbol command control process (step S39) are sequentially executed. Thus, the CPU 103 sends a display control command from the main board 11 to the display control board 12 to instruct display control of the variable display device 4 and lighting control of the normal symbol display 40.

続いて、CPU103は、所定の情報出力処理を実行することにより、各種出力データをI/Oポート104に含まれる各出力ポートに出力する(ステップS40)。この情報出力処理では、主基板11から情報端子基板16に、大当り情報、始動情報、確率可変情報などをホール管理用コンピュータに対して出力する指令の送出も行われる。   Subsequently, the CPU 103 executes predetermined information output processing to output various output data to each output port included in the I / O port 104 (step S40). In this information output process, a command for outputting jackpot information, starting information, probability variable information, etc. to the hall management computer is also sent from the main board 11 to the information terminal board 16.

また、CPU103は、所定の賞球処理を実行することにより、始動入賞口スイッチ70等の各入賞口スイッチから入力された検出信号に基づく賞球数の設定などを行い、払出制御基板15に対して払出制御コマンドを出力可能とする(ステップS41)。さらに、CPU103は、所定のソレノイド出力処理を実行することにより、所定の条件が成立したときに普通可変入賞球装置6における可動翼片や特別可変入賞球装置7における開閉板の開閉駆動を行う(ステップS42)。   In addition, the CPU 103 executes predetermined prize ball processing to set the number of prize balls based on the detection signal input from each prize opening switch such as the start prize opening switch 70 and the like, and to the payout control board 15 The payout control command can be output (step S41). Further, the CPU 103 performs predetermined solenoid output processing to open and close the movable blade piece in the normal variable winning ball device 6 and the opening / closing plate in the special variable winning ball device 7 when a predetermined condition is satisfied ( Step S42).

図29は、ステップS36にて実行される特別図柄プロセス処理を示すフローチャートである。特別図柄プロセス処理を開始すると、CPU103は、まず、遊技球が普通可変入賞球装置6に入賞したか否かを、始動入賞口スイッチタイマメモリ114に記憶されているタイマ値をチェックすることにより、判別する(ステップS101)。ステップS101の処理において、CPU103は、始動入賞口スイッチタイマメモリ114に記憶されているタイマ値をロードし、ロードしたタイマ値を所定のスイッチオン判定値(例えば「2」)と比較する。ここで、スイッチオン判定値は、タイマ割込処理の実行回数(例えば「2」)に対応して予め定められている。これにより、CPU103は、所定回(例えば2回)のタイマ割込処理が実行されている間(例えば4ms)、始動入賞口スイッチ70から始動入賞信号SSが継続して入力されたが否かを判別することができる。   FIG. 29 is a flowchart showing the special symbol process executed in step S36. When the special symbol process is started, the CPU 103 first checks whether or not the game ball has won the normal variable winning ball device 6 by checking the timer value stored in the start winning port switch timer memory 114. It discriminate | determines (step S101). In the process of step S101, the CPU 103 loads the timer value stored in the start winning a prize opening switch timer memory 114, and compares the loaded timer value with a predetermined switch-on determination value (for example, “2”). Here, the switch-on determination value is determined in advance corresponding to the number of times the timer interrupt process is executed (for example, “2”). As a result, the CPU 103 determines whether or not the start winning signal SS is continuously input from the start winning port switch 70 while the timer interruption process is performed a predetermined number of times (for example, twice) (for example, 4 ms). Can be determined.

そして、この比較結果に基づいて、CPU103は、タイマ値がスイッチオン判定値「2」以上であるか否かを判別する。タイマ値がスイッチオン判定値「2」以上である場合には、遊技球が入賞しているものと判別して(ステップS101;Yes)、入賞処理を実行する(ステップS102)と共に、タイマ値をクリアする。一方、タイマ値がスイッチオン判定値「2」未満である場合には、遊技球が入賞していないものと判別して(ステップS103;No)、入賞処理をスキップする。   Based on the comparison result, the CPU 103 determines whether or not the timer value is equal to or greater than the switch-on determination value “2”. When the timer value is greater than or equal to the switch-on determination value “2”, it is determined that the game ball has won a prize (step S101; Yes), the winning process is executed (step S102), and the timer value is set. clear. On the other hand, when the timer value is less than the switch-on determination value “2”, it is determined that the game ball has not won (step S103; No), and the winning process is skipped.

図30は、ステップS103の入賞処理を示すフローチャートである。この入賞処理において、CPU103は、まず、特図保留メモリ110が記憶している始動入賞記憶数が最大値の「4」であるか否かを判別する(ステップS121)。ここで、特図保留メモリ110において、始動入賞記憶番号「4」に対応した乱数値Rが記憶されている場合には、始動入賞記憶数が「4」であると判別される。   FIG. 30 is a flowchart showing the winning process in step S103. In this winning process, the CPU 103 first determines whether or not the starting winning memory number stored in the special figure reservation memory 110 is the maximum value “4” (step S121). Here, in the special figure reservation memory 110, when the random number value R corresponding to the start winning storage number “4” is stored, it is determined that the starting winning storage number is “4”.

始動入賞記憶数が「4」であるときには(ステップS121;Yes)、今回の入賞による始動検出は無効として、そのまま入賞処理が終了する。一方、始動入賞記憶数が「4」未満であるときには(ステップS121;No)、乱数値記憶回路79に出力制御信号SCを送出して、乱数値記憶回路79を読出可能(イネイブル)状態に制御する(ステップS122)。   When the start winning memory number is “4” (step S121; Yes), the start detection by the current winning is invalidated, and the winning process is ended as it is. On the other hand, when the start winning memorization number is less than “4” (step S121; No), the output control signal SC is sent to the random value memory circuit 79, and the random value memory circuit 79 is controlled to be readable (enabled). (Step S122).

続いて、CPU103は、乱数値記憶回路79から乱数値Rを読み出し(ステップS123)、この読み出した乱数値Rを、例えばRAM102に設けられた所定のバッファ領域に格納した後(ステップS124)、乱数値記憶回路79への出力制御信号SCの送出を停止して、乱数値記憶回路79を読出不能(ディセイブル)状態に制御する(ステップS125)。そして、CPU103は、始動入賞記憶数を「1」加算し(ステップS126)、所定のバッファ領域に格納した乱数値Rを特図保留メモリ110の空エントリの先頭にセットする(ステップS127)。   Subsequently, the CPU 103 reads the random value R from the random value storage circuit 79 (step S123), stores the read random value R in a predetermined buffer area provided in the RAM 102, for example (step S124), and then performs random processing. The transmission of the output control signal SC to the numerical value storage circuit 79 is stopped, and the random number value storage circuit 79 is controlled to be unreadable (disabled) (step S125). Then, the CPU 103 adds “1” to the starting winning memory number (step S126), and sets the random value R stored in the predetermined buffer area to the head of the empty entry in the special figure reservation memory 110 (step S127).

続いて、CPU103は、フラグメモリ113に格納されている特別図柄プロセスフラグの値に基づいて、図29に示すステップS110〜S118の9個の処理のいずれかを選択する。以下に、ステップS110〜S118の各処理について説明する。   Subsequently, based on the value of the special symbol process flag stored in the flag memory 113, the CPU 103 selects one of nine processes of steps S110 to S118 shown in FIG. Below, each process of step S110-S118 is demonstrated.

ステップS110の特別図柄通常処理は、特別図柄プロセスフラグの値が初期値「0」のときに実行される処理である。この処理において、CPU103は、特図保留メモリ110が記憶している保留記憶数が「0」であるか否かを判別する。ここで、特図保留メモリ110において、保留番号「1」に対応した乱数値R等の各種データが記憶されていない場合には、保留記憶数が「0」であると判別される。保留記憶数が「0」であれば、表示制御基板12を介して可変表示装置4上にデモンストレーション画面を表示するなどして、特別図柄通常処理を終了する。一方、保留記憶数が「0」ではないと判別すると、特別図柄プロセスフラグの値を大当り判定処理に対応した値である「1」に更新する。   The special symbol normal process of step S110 is a process executed when the value of the special symbol process flag is the initial value “0”. In this process, the CPU 103 determines whether or not the number of reserved memories stored in the special figure reservation memory 110 is “0”. Here, in the special figure holding memory 110, when various data such as the random number R corresponding to the holding number “1” is not stored, it is determined that the holding memory number is “0”. If the reserved storage number is “0”, the special symbol normal process is terminated by displaying a demonstration screen on the variable display device 4 via the display control board 12. On the other hand, if it is determined that the number of reserved memories is not “0”, the value of the special symbol process flag is updated to “1” which is a value corresponding to the big hit determination process.

ステップS111の大当り判定処理は、特別図柄プロセスフラグの値が「1」のときに実行される処理である。この処理において、CPU103は、図31に示すように、まず、特図保留メモリ110から保留番号「1」に対応して格納されている乱数値Rを読み出す(ステップS141)。この際、保留記憶数を「1」減算し、且つ、特図保留メモリ110の第2〜第4エントリ(保留番号「2」〜「4」)に格納された乱数値Rを1エントリずつ上位にシフトする(ステップS142)。   The jackpot determination process in step S111 is a process executed when the value of the special symbol process flag is “1”. In this process, as shown in FIG. 31, the CPU 103 first reads the random number value R stored in correspondence with the hold number “1” from the special figure hold memory 110 (step S141). At this time, “1” is subtracted from the reserved storage number, and the random number R stored in the second to fourth entries (holding numbers “2” to “4”) of the special figure reservation memory 110 is increased by one entry. (Step S142).

続いて、CPU103は、確率向上状態(確変中)であるか否かを判別し(ステップS143)、確変中ではなければ(ステップS143;No)、通常遊技状態であると判断し、特図ゲームの表示結果を大当りとするか否かを判定するためのテーブルとして、図24(A)に示すような通常時大当り判定用テーブル121を設定する(ステップS144)。これに対して、確変中であれば(ステップS143;Yes)、図24(B)に示すような確変時大当り判定用テーブル122を設定する(ステップS145)。   Subsequently, the CPU 103 determines whether or not the probability improvement state (probability change is in progress) (step S143). If the probability change is not in progress (step S143; No), the CPU 103 determines that the game is in the normal game state and the special game. As a table for determining whether or not the display result is a big hit, a normal time big hit determination table 121 as shown in FIG. 24A is set (step S144). On the other hand, if the probability change is in progress (step S143; Yes), the probability change big hit determination table 122 as shown in FIG. 24B is set (step S145).

CPU103は、ステップS141の処理にて読み出した乱数値Rに基づき、ステップS144又はS145にて設定した大当り判定用テーブル121又は122を用いて特図ゲームの表示結果を大当りとするか否かを判定する(ステップS146)。そして、大当りとすることに決定した場合には(ステップS146;Yes)、フラグメモリ113に設けられた大当り状態フラグをオン状態にセットし(ステップS147)、ハズレとすることに決定した場合には(ステップS146;No)、大当り状態フラグをクリアしてオフ状態とする(ステップS148)。この後、特別図柄プロセスフラグの値を確定図柄決定処理に対応した値である「2」に更新する(ステップS149)。   Based on the random number value R read out in step S141, the CPU 103 determines whether or not to display the special game display result as a big hit using the big hit determination table 121 or 122 set in step S144 or S145. (Step S146). If it is determined to be a big hit (step S146; Yes), the big hit state flag provided in the flag memory 113 is set to the on state (step S147), and if it is determined to be lost. (Step S146; No), the big hit state flag is cleared and turned off (Step S148). Thereafter, the value of the special symbol process flag is updated to “2” which is a value corresponding to the fixed symbol determination process (step S149).

図29に示すステップS112の確定図柄決定処理は、特別図柄プロセスフラグの値が「2」のときに実行される処理である。この処理において、CPU103は、フラグメモリ113に設けられた大当り状態フラグがオンとなっているか否かを判別するとともに、所定のリーチ判定用乱数を抽出した結果等に基づいて、リーチとするか否かを判別する。これらの判別結果に従って、可変表示装置4による特図ゲームにおける最終的な確定図柄が設定される。その後、特別図柄プロセスフラグの値を可変表示パターン設定処理に対応した値である「3」に更新する。   The confirmed symbol determination process in step S112 shown in FIG. 29 is a process executed when the value of the special symbol process flag is “2”. In this processing, the CPU 103 determines whether or not the big hit state flag provided in the flag memory 113 is on, and determines whether or not to reach based on the result of extracting a predetermined reach determination random number or the like. Is determined. According to these determination results, a final fixed symbol in the special figure game by the variable display device 4 is set. Thereafter, the value of the special symbol process flag is updated to “3” which is a value corresponding to the variable display pattern setting process.

ステップS113の可変表示パターン設定処理は、特別図柄プロセスフラグの値が「3」のときに実行される処理である。この処理において、CPU103は、まず、フラグメモリ113に設けられた大当り状態フラグがオンとなっているか否かを判別するとともに、上記ステップS112の確定図柄決定処理にてリーチとすることが決定されたか否かを判別し、これらの判別結果に従って、所定の可変表示パターンテーブルを設定する。そして、所定の可変表示パターン決定用乱数を抽出した結果等に基づいて、設定した可変表示パターンテーブルのうちから、今回の特図ゲームで使用する可変表示パターンを決定する。こうして可変表示パターンを決定した後、CPU103は、特別図柄プロセスフラグの値を可変表示指令処理に対応した値である「4」に更新する。   The variable display pattern setting process of step S113 is a process executed when the value of the special symbol process flag is “3”. In this process, the CPU 103 first determines whether or not the big hit state flag provided in the flag memory 113 is turned on, and whether or not it is determined to reach in the determined symbol determination process in step S112. Is determined, and a predetermined variable display pattern table is set according to these determination results. Then, based on the result of extracting the predetermined variable display pattern determination random number, etc., the variable display pattern to be used in the current special figure game is determined from the set variable display pattern table. After determining the variable display pattern in this way, the CPU 103 updates the value of the special symbol process flag to “4” which is a value corresponding to the variable display command process.

ステップS114の可変表示指令処理は、特別図柄プロセスフラグの値が「4」のときに実行される処理である。この処理において、CPU103は、可変表示装置4において特別図柄の全図柄が可変表示を開始するように制御する。具体的には、上述したステップS112の確定図柄決定処理にて決定した特別図柄の確定図柄に対応する制御データや、ステップS113の可変表示パターン設定処理にて決定した可変表示パターンに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、可変表示開始コマンドと左・中・右の図柄指定コマンドを表示制御基板12に対して送出可能に設定する。そして、可変表示パターンに対応する総可変表示時間を所定の可変表示時間タイマに設定し、可変表示開始コマンドが送信されるとともにカウントダウンを開始する。この後、所定の可変表示時間タイマがタイムアウトすると、特別図柄プロセスフラグの値を可変表示停止時処理に対応した値である「5」に更新する。   The variable display command process of step S114 is a process executed when the value of the special symbol process flag is “4”. In this process, the CPU 103 controls the variable display device 4 to start variable display for all the special symbols. Specifically, control data corresponding to the fixed symbol of the special symbol determined in the fixed symbol determination process in step S112 described above, or control data corresponding to the variable display pattern determined in the variable display pattern setting process in step S113 Is set in a predetermined command transmission table so that the variable display start command and the left / middle / right symbol designation command can be sent to the display control board 12. Then, the total variable display time corresponding to the variable display pattern is set in a predetermined variable display time timer, a variable display start command is transmitted, and countdown is started. Thereafter, when the predetermined variable display time timer times out, the value of the special symbol process flag is updated to “5” which is a value corresponding to the variable display stop process.

ステップS115の可変表示停止時処理は、特別図柄プロセスフラグの値が「5」のときに実行される処理である。この処理において、CPU103は、主基板11から表示制御基板12に対して特別図柄確定コマンドを送出するための設定を行う。具体的には、特別図柄確定コマンドに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、特別図柄確定コマンドを表示制御基板12に対して送出可能に設定する。また、パチンコ遊技機1が確率向上状態となっているときには、確率向上状態から通常遊技状態に戻すか否かを判定し、戻すと判定すると、パチンコ遊技機1における遊技状態を確率向上状態から通常遊技状態に移行させる。そして、可変表示の表示結果が大当りになるときは、特別図柄プロセスフラグの値を大入賞口開放前処理に対応した値である「6」に更新し、ハズレとなるときには、特別図柄プロセスフラグの値を「0」に更新する。   The variable display stop process in step S115 is a process executed when the value of the special symbol process flag is “5”. In this process, the CPU 103 makes settings for sending a special symbol confirmation command from the main board 11 to the display control board 12. Specifically, the special symbol confirmation command is set to be able to be sent to the display control board 12 by setting control data corresponding to the special symbol confirmation command in a predetermined command transmission table. Further, when the pachinko gaming machine 1 is in the probability improved state, it is determined whether to return from the probability improved state to the normal gaming state, and if it is determined to return, the gaming state in the pachinko gaming machine 1 is changed from the probability improved state to the normal state. Transition to the gaming state. When the display result of variable display is a big hit, the value of the special symbol process flag is updated to “6” which is a value corresponding to the pre-opening process for the big prize opening. Update the value to “0”.

ステップS116の大入賞口開放前処理は、特別図柄プロセスフラグの値が「6」のときに実行される処理である。この処理において、CPU103は、大入賞口としての特別可変入賞球装置7を開放する制御を開始するための設定を行う。そして、特別可変入賞球装置7を開放する制御を開始するとともに、特別図柄プロセスフラグの値を大入賞口開放中処理に対応した値である「7」に更新する。   The pre-opening process for the special winning opening in step S116 is a process executed when the value of the special symbol process flag is “6”. In this processing, the CPU 103 performs setting for starting control for opening the special variable winning ball apparatus 7 as a big winning opening. Then, the control for opening the special variable winning ball apparatus 7 is started, and the value of the special symbol process flag is updated to “7” which is a value corresponding to the large winning opening opening process.

ステップS117の大入賞口開放中処理は、特別図柄プロセスフラグの値が「7」のときに実行される処理である。この処理において、CPU103は、開成された特別可変入賞球装置7への遊技球の入賞検出、賞球の払出指令、開成時間の計測、及び開成サイクルのラウンド数表示のための表示制御コマンド設定等を行う。そして、例えば、1回の大当りについて、特別可変入賞球装置7の開成回数をカウントし、開成回数が例えば16回に達していれば、特定遊技状態(大当り遊技状態)を終了する条件が終了したとして特別図柄プロセスフラグの値を大当り終了処理に対応した値である「8」に更新する。一方、開成回数が16回に達していなければ、特別可変入賞球装置7を一旦閉成した後、所定時間が経過するのを待って再度開成する。   The special winning opening opening process in step S117 is a process executed when the value of the special symbol process flag is “7”. In this process, the CPU 103 detects the winning of the game ball to the opened special variable winning ball device 7, sets the display control command for the winning ball payout command, the measurement of the opening time, and the round number of the opening cycle. I do. For example, the number of opening of the special variable winning ball apparatus 7 is counted for one big hit, and if the number of opening reaches 16 times, the condition for ending the specific gaming state (big hit gaming state) is finished. As a result, the value of the special symbol process flag is updated to “8” which is a value corresponding to the big hit end process. On the other hand, if the number of opening times has not reached 16, the special variable winning ball apparatus 7 is once closed and then opened again after a predetermined time has elapsed.

ステップS118の大当り終了処理は、特別図柄プロセスフラグの値が「8」のときに実行される処理である。この処理において、CPU103は、表示制御基板12に対して所定の大当り終了コマンドを送出するための設定を行うなどして、大当り遊技状態を終了させる。また、CPU103は、フラグメモリ113に設けられた大当り状態フラグをクリアしてオフ状態とする。そして、特別図柄プロセスフラグの値を「0」に更新する。   The jackpot end process in step S118 is a process executed when the value of the special symbol process flag is “8”. In this process, the CPU 103 ends the jackpot gaming state by making a setting for sending a predetermined jackpot end command to the display control board 12. Further, the CPU 103 clears the big hit state flag provided in the flag memory 113 and sets it to the off state. Then, the value of the special symbol process flag is updated to “0”.

以上説明したように、この実施の形態によれば、カウンタ73は、第1のセレクタ71か入力される基準クロック信号S0の立ち上がりエッヂに応答して、タイミングT10,T12,T14,…において、カウント値Cを更新し、ラッチ信号出力回路78は、始動入賞口スイッチ70から入力される始動入賞信号SSを、基準クロック信号S0の立ち下がりエッヂに同期させて、タイミングT11,T13,T15,…において、ラッチ信号SLを乱数値記憶回路79に出力する。そして、乱数値記憶回路79は、この更新されたカウント値Cを、ラッチ信号SLの立ち上がりエッヂに応答して、乱数値Rとして記憶する。   As described above, according to this embodiment, the counter 73 counts at the timings T10, T12, T14,... In response to the rising edge of the reference clock signal S0 input from the first selector 71. The value C is updated, and the latch signal output circuit 78 synchronizes the start winning signal SS input from the start winning port switch 70 with the falling edge of the reference clock signal S0 at timings T11, T13, T15,. The latch signal SL is output to the random value storage circuit 79. The random value storage circuit 79 stores the updated count value C as the random value R in response to the rising edge of the latch signal SL.

このため、乱数回路17は、カウンタ73によるカウント値Cの更新タイミングと、ラッチ信号出力回路78によるラッチ信号SLの出力タイミング(ラッチタイミング)と、を確実に異ならせることができ、この結果、パチンコ遊技機1は、乱数値の取得を確実且つ安定的に行うことができる。   Therefore, the random number circuit 17 can reliably change the update timing of the count value C by the counter 73 and the output timing (latch timing) of the latch signal SL by the latch signal output circuit 78. As a result, the pachinko machine The gaming machine 1 can reliably and stably acquire a random value.

また、CPU103は、パチンコ遊技機1に電力が供給され、遊技制御メイン処理が開始された後、タイマ割込処理の実行を許可してループ処理に移行する前に、乱数回路設定処理を行うため、限られた割り込み処理時間(例えば2ミリ秒)の間で乱数発生のための処理を開始・終了する必要はなくなり、遊技制御用マイクロプロセッサ100の処理負担の増加を防止することができる。さらに、乱数回路17がCPU103とともに遊技制御用マイクロプロセッサ100に内蔵されているため、主基板11のスペースを確保することができ、また、不正基板の設置等の偽造を困難にすることができる。   Further, the CPU 103 performs the random number circuit setting process after the power is supplied to the pachinko gaming machine 1 and the game control main process is started and before the execution of the timer interrupt process is permitted and the process proceeds to the loop process. It is not necessary to start and end the process for generating random numbers within a limited interrupt processing time (for example, 2 milliseconds), and an increase in the processing load on the game control microprocessor 100 can be prevented. Further, since the random number circuit 17 is built in the game control microprocessor 100 together with the CPU 103, a space for the main board 11 can be secured, and counterfeiting such as installation of an unauthorized board can be made difficult.

なお、好適には、乱数回路設定処理は、遊技状態復旧処理の実行後又はRAM102のクリアや所定の作業領域に対する初期設定などの初期化処理の実行後、タイマ割込処理の実行を許可してループ処理に移行する前に、実行されることが望ましい。   Preferably, the random number circuit setting process permits the timer interrupt process to be executed after the game state restoration process is executed or after initialization processing such as clearing the RAM 102 or initial setting for a predetermined work area. It is desirable to be executed before the loop process is entered.

また、CPU103は、乱数回路17が発生するランダムRの値を用いて特図ゲームおける表示結果を大当りとするか否かを決定するため、ROM101等に記憶するプログラムの容量を削減することができる。   Further, since the CPU 103 determines whether or not the display result in the special game is a big hit using the random R value generated by the random number circuit 17, the capacity of the program stored in the ROM 101 or the like can be reduced. .

さらに、ランダムRの値は、乱数回路17にて更新されるので、ソフトウェアで更新するものに比べて、ROM101等が記憶するプログラムの容量を少なくすることできる。   Furthermore, since the value of the random R is updated by the random number circuit 17, the capacity of the program stored in the ROM 101 or the like can be reduced as compared with that updated by software.

また、乱数値記憶回路79に記憶されているランダムRの値を、乱数回路設定処理によりなされた設定に従って、更新させることができるため、パチンコ遊技機1毎に異なる設定を行うことで、乱数値記憶回路79から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。   In addition, since the value of the random R stored in the random value storage circuit 79 can be updated according to the setting made by the random number circuit setting process, the random value can be changed by performing different settings for each pachinko gaming machine 1. The randomness of the random number value read from the storage circuit 79 and used to determine whether or not the display result in the special figure game is a big hit can be improved.

より詳細には、CPU103は、ユーザがパチンコ遊技機1毎に適宜選択したカウンタ初期値、基準クロック信号S0として用いるクロック信号を乱数回路17に設定した後、乱数回路17の動作を開始させる。これにより、乱数回路17は、CPU103により設定されたカウンタ初期値及び基準クロック信号S0として設定されたクロック信号に基づいて、乱数値記憶回路79に格納されているランダムRの値を更新するため、乱数値記憶回路79から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。   More specifically, the CPU 103 sets the counter initial value appropriately selected by the user for each pachinko gaming machine 1 and the clock signal used as the reference clock signal S0 in the random number circuit 17, and then starts the operation of the random number circuit 17. Thereby, the random number circuit 17 updates the value of the random R stored in the random value storage circuit 79 based on the counter initial value set by the CPU 103 and the clock signal set as the reference clock signal S0. The randomness of the random number value read from the random value storage circuit 79 and used for determining whether or not the display result in the special figure game is a big hit can be improved.

さらに、カウント値列の順序を変更させることにより、乱数値記憶回路79に入力されるカウント値のランダム性が高まり、その結果、乱数値記憶回路79から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。   Furthermore, by changing the order of the count value sequence, the randomness of the count value input to the random value storage circuit 79 is increased. As a result, the random number value storage circuit 79 reads out the display result in the special game. It is possible to improve the randomness of the random number value used for determining whether or not to win.

また、カウント値列変更回路74が、CPU103からのカウント値列の順序変更の要求を受け付けたことに応答して、CPU103は、カウント値列変更データ「01h」が書き込まれたカウント値列変更レジスタ74aを初期化するので、カウント値列変更回路74から乱数値記憶回路79へと供給されるカウント値列が連続的に変更されるといった不具合を防止することができる。   In response to the count value sequence change circuit 74 receiving a request to change the order of the count value sequence from the CPU 103, the CPU 103 counts the count value sequence change register in which the count value sequence change data “01h” is written. Since 74a is initialized, it is possible to prevent a problem that the count value sequence supplied from the count value sequence change circuit 74 to the random value storage circuit 79 is continuously changed.

さらに、カウント値列変更レジスタ74aが初期化された後、CPU103は、カウント値列変更データ「01h」をカウント値列変更レジスタ74aに再度書き込むことにより、変更したカウント値列の順序をさらに変更することができる。   Further, after the count value sequence change register 74a is initialized, the CPU 103 rewrites the count value sequence change data “01h” in the count value sequence change register 74a to further change the order of the changed count value sequence. be able to.

また、CPU103は、リセットコントローラ109によりシステムリセットされるまで、クロック信号設定データが書き込まれた基準クロック信号指定レジスタ71a,及びカウンタ初期値設定データが書き込まれたカウンタ初期値設定レジスタ73aを書込不能に制御して乱数回路17に設定されたカウンタ初期値や、基準クロック信号S0として用いられるクロック信号を変更不能にする。これにより、悪質な遊技客がカウンタ初期値や、基準クロック信号S0を変更して乱数値記憶回路79から読み出されるランダムRの値と大当り判定値とが一致するタイミングを自在に設定し、大当りを頻発させるといった不正行為を防止することができる。   Further, until the system is reset by the reset controller 109, the CPU 103 cannot write the reference clock signal specifying register 71a in which the clock signal setting data is written and the counter initial value setting register 73a in which the counter initial value setting data is written. Thus, the counter initial value set in the random number circuit 17 and the clock signal used as the reference clock signal S0 are made unchangeable. As a result, the malicious player can freely set the timing at which the initial value of the counter or the random R value read from the random value storage circuit 79 by changing the reference clock signal S0 and the jackpot determination value coincide with each other. It is possible to prevent illegal acts such as frequent occurrences.

さらに、CPU103は、乱数回路17にカウンタ初期値を設定し、クロック信号、及びラッチ信号を指定した後に、乱数回路17を起動させるため、電力の供給開始後、カウンタ初期値や基準クロック信号S0として用いるクロック信号の設定を行う前に、この乱数回路17から乱数が発生してしまうといった不具合を防止することができる。   Further, the CPU 103 sets the counter initial value in the random number circuit 17, designates the clock signal and the latch signal, and then starts the random number circuit 17, so that after the power supply is started, the counter initial value and the reference clock signal S0 are set. It is possible to prevent a problem that a random number is generated from the random number circuit 17 before setting a clock signal to be used.

また、リセットコントローラ109によりシステムリセットされたときは、動作開始レジスタ80aに動作開始データ「80h」を書き込むことにより、乱数回路17を再度起動させることができる。   Further, when the system is reset by the reset controller 109, the random number circuit 17 can be activated again by writing the operation start data “80h” in the operation start register 80a.

CPU103は、始動入賞口スイッチ70から始動入賞信号SSが、所定回(例えば2回)のタイマ割込処理が実行されている間(例えば4ms)、継続して入力されたことを検出すると、入賞処理を実行する。   When the CPU 103 detects that the start winning signal SS is continuously input from the start winning port switch 70 for a predetermined number of times (for example, twice) (for example, 4 ms), the winning combination signal SS is detected. Execute the process.

この入賞処理において、CPU103は、乱数値記憶回路79に出力制御信号SCを送出して乱数値記憶回路79を読出可能(イネイブル)状態に制御した後、乱数値記憶回路79から乱数値Rを読み出す。そして、CPU103は、乱数値記憶回路79への出力制御信号SCの送出を停止して乱数値記憶回路79を読出不能(ディセイブル)状態に制御した後、読み出した乱数値Rが所定の判定値「2001〜2184」などと一致するか否かを判定することにより、可変表示装置4による特図ゲームの表示結果を大当り遊技状態とするか否かを決定する。   In this winning process, the CPU 103 sends an output control signal SC to the random value storage circuit 79 to control the random value storage circuit 79 to a readable state (enable), and then reads the random value R from the random value storage circuit 79. . Then, the CPU 103 stops sending the output control signal SC to the random value storage circuit 79 and controls the random value storage circuit 79 to the unreadable (disabled) state, and then the read random value R becomes the predetermined determination value “ It is determined whether or not the display result of the special figure game by the variable display device 4 is set to the big hit gaming state by determining whether or not it matches with “2001 to 2184” or the like.

このように、CPU103が乱数値Rを読み出すときのみ、乱数値記憶回路79を読出可能状態に制御することにより、パチンコ遊技機1は、乱数値の取得をより一層、確実且つ安定的に行うことができる。また、CPU103は、始動入賞口である普通可変入賞球装置6へ遊技球が入賞したときのみ、乱数値記憶回路79から乱数値Rを読み出すため、パチンコ遊技機1は、無駄な処理を省略することができる。   In this way, the pachinko gaming machine 1 can acquire the random number value more reliably and stably by controlling the random number value storage circuit 79 to the readable state only when the CPU 103 reads the random number value R. Can do. Further, since the CPU 103 reads the random value R from the random value storage circuit 79 only when the game ball wins the normal variable winning ball device 6 which is the start winning opening, the pachinko gaming machine 1 omits useless processing. be able to.

なお、乱数回路17は、始動入賞口スイッチ70から出力された始動入賞信号SSをラッチ信号出力回路78に直接入力するのではなく、一旦タイマ回路76に入力して、始動入賞信号SSの入力時間を計測し、計測した時間が予め設定された時間(3ms)になったとき、始動入賞信号SSをラッチ信号出力回路78に入力する。このため、パチンコ遊技機1は、ラッチ信号出力回路78がノイズの影響等により誤って乱数値記憶回路79にラッチ信号SLを出力することを防止することができる。また、タイマ回路76には、2回のタイマ割込処理の実行間「4ms」よりも短い「3ms」が設定されているため、CPU103が乱数値記憶回路79から読み出した乱数値Rが前回の入賞時に読み出した乱数値Rの値と同じ値となることを防止することができる。   The random number circuit 17 does not directly input the start prize signal SS output from the start prize port switch 70 to the latch signal output circuit 78 but temporarily inputs it to the timer circuit 76 to input the start prize signal SS. When the measured time reaches a preset time (3 ms), the start winning signal SS is input to the latch signal output circuit 78. For this reason, the pachinko gaming machine 1 can prevent the latch signal output circuit 78 from erroneously outputting the latch signal SL to the random value storage circuit 79 due to the influence of noise or the like. Since the timer circuit 76 is set to “3 ms” shorter than “4 ms” between the executions of the two timer interrupt processes, the random number value R read from the random number value storage circuit 79 by the CPU 103 is the previous value. It is possible to prevent the same value as the random value R read at the time of winning a prize.

また、乱数値記憶回路79は、ラッチ信号出力回路78からラッチ信号SLが入力されているとき、遊技制御用マイクロコンピュータ100から入力される出力制御信号(ハイレベルの信号)SCをローレベルの信号に変換することにより、出力制御信号SCに対して受信不能状態に制御する。これにより、乱数値記憶回路79に記憶されている乱数値Rが更新されているときに、CPU103により乱数値記憶回路79から乱数値Rが読み出されることを防止することができるため、パチンコ遊技機1は、乱数値Rの更新を確実且つ安定的に行うことができる。   When the latch signal SL is input from the latch signal output circuit 78, the random value storage circuit 79 converts the output control signal (high level signal) SC input from the game control microcomputer 100 to a low level signal. By converting to, the output control signal SC is controlled so as not to be received. This prevents the CPU 103 from reading the random value R from the random value storage circuit 79 when the random value R stored in the random value storage circuit 79 is updated. 1 can reliably and stably update the random value R.

さらに、乱数値記憶回路79は、遊技制御用マイクロコンピュータ100から出力制御信号SCが入力されているとき、ラッチ信号出力回路78から入力されるラッチ信号(ハイレベルの信号)SLをローレベルの信号に変換することにより、ラッチ信号SLに対して受信不能状態に制御する。これにより、遊技制御用マイクロコンピュータ100が乱数値記憶回路79から乱数値Rを読み出しているときに、乱数値記憶回路79に記憶されている乱数値Rが更新されることを防止することができるため、パチンコ遊技機1は、乱数値Rの取得を確実且つ安定的に行うことができる。   Further, when the output control signal SC is input from the game control microcomputer 100, the random value storage circuit 79 converts the latch signal (high level signal) SL input from the latch signal output circuit 78 to a low level signal. By converting to, the latch signal SL is controlled so as not to be received. This prevents the random number value R stored in the random value storage circuit 79 from being updated when the game control microcomputer 100 reads the random value R from the random value storage circuit 79. Therefore, the pachinko gaming machine 1 can reliably and stably acquire the random value R.

なお、本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、この発明に適用可能な上記の実施の形態の変形態様について説明する。   In addition, this invention is not restricted to said embodiment, A various deformation | transformation and application are possible. Hereinafter, modifications of the above-described embodiment applicable to the present invention will be described.

上記実施の形態において、始動入賞口スイッチ70は、始動入賞口である普通可変入賞球装置6への遊技球の入賞等を検出したことに基づいて、始動入賞信号SSを主基板11と乱数回路17とに出力し、そして、乱数回路17は、タイマ回路76において、始動入賞口スイッチ70から始動入賞信号SSが入力されている時間を計測し、計測した時間が所定の時間(例えば3ms)になったとき、始動入賞信号SSをラッチ信号出力回路78に出力していた。   In the above-described embodiment, the start winning port switch 70 detects the winning of a game ball or the like to the ordinary variable winning ball apparatus 6 that is the start winning port, and the start winning signal SS and the random number circuit. The random number circuit 17 measures the time when the start winning signal SS is input from the start winning port switch 70 in the timer circuit 76, and the measured time is set to a predetermined time (for example, 3 ms). At this time, the start winning signal SS was output to the latch signal output circuit 78.

しかしながら、本発明は、これに限定されず、始動入賞口スイッチ70は、始動入賞信号SSを主基板11に対してのみ出力してもよい。この場合、ユーザプログラム実行データエリアの1F97h番地の領域には、ラッチ信号選択データ「02h」が記憶されており、ラッチ信号指定レジスタ77aには、ラッチ信号指定データ「10b」が書き込まれる。そして、主基板11に搭載されているCPU103は、所定回(例えば2回)のタイマ割込処理が実行されている間(例えば4ms間)、始動入賞口スイッチ70から始動入賞信号SSが継続して入力されたことに基づいて、カウント値取込データ「01h」をカウント値取込レジスタ75aに書き込む。   However, the present invention is not limited to this, and the start winning port switch 70 may output the start winning signal SS only to the main board 11. In this case, the latch signal selection data “02h” is stored in the area 1F97h in the user program execution data area, and the latch signal designation data “10b” is written in the latch signal designation register 77a. The CPU 103 mounted on the main board 11 continues the start winning signal SS from the start winning port switch 70 while the timer interrupt process is executed a predetermined number of times (for example, twice) (for example, for 4 ms). The count value take-in data “01h” is written in the count value take-in register 75a.

このような変形例に係る遊技機について、以下図面を参照して説明する。図32は、変形例に係る乱数回路17の動作(作用)を説明するためのタイミングチャートである。   A gaming machine according to such a modification will be described below with reference to the drawings. FIG. 32 is a timing chart for explaining the operation (action) of the random number circuit 17 according to the modification.

図32(A)に示すように、第1のセレクタ71は、例えばタイミングT10,T12,T14,…においてローレベルからハイレベルに立ち上がる基準クロック信号S0をカウンタ73とラッチ信号出力回路78とに出力する。   As shown in FIG. 32A, the first selector 71 outputs, for example, a reference clock signal S0 that rises from a low level to a high level at timings T10, T12, T14,. To do.

カウンタ73は、図32(B)に示すように、第1のセレクタ71から入力される基準クロック信号S0の立ち上がりエッヂが入力される毎に、カウント値Cを更新して乱数値記憶回路79に出力する。ラッチ信号出力回路78は、入力端子Dから入力される図32(C)に示すカウント値取込信号を、第1のセレクタ71から入力される基準クロック信号S0の立ち下がりエッヂに同期させ、図32(D)に示すラッチ信号SLを出力する。   As shown in FIG. 32B, the counter 73 updates the count value C each time the rising edge of the reference clock signal S0 input from the first selector 71 is input, and stores it in the random value storage circuit 79. Output. The latch signal output circuit 78 synchronizes the count value fetch signal shown in FIG. 32C input from the input terminal D with the falling edge of the reference clock signal S0 input from the first selector 71. The latch signal SL shown in 32 (D) is output.

これにより、乱数回路17は、基準クロック信号S0が周期的に繰り返すローレベルからハイレベルへの立ち上がるタイミングとハイレベルからローレベルへの立ち下がるタイミングとのうち、立ち上がるタイミングT10,T12,T14,…において、カウント値Cを更新し、立ち下がるタイミングT11,T13,T15…において、ラッチ信号SLを出力することができる。   As a result, the random number circuit 17 rises at the rising timing T10, T12, T14,... Among the rising timing from the low level to the high level and the falling timing from the high level to the low level, which the reference clock signal S0 periodically repeats. , The count value C is updated, and the latch signal SL can be output at the falling timings T11, T13, T15.

そして、乱数値記憶回路79は、カウンタ73から入力端子Dへと入力されるカウント値Cを、ラッチ信号出力回路78の出力端子Qからクロック端子CKへと入力されるラッチ信号SLの立ち上がりエッヂに応答して、乱数値Rとしてラッチして記憶することにより、図32(E)に示すように、記憶する乱数値Rを更新する。   Then, the random value storage circuit 79 uses the count value C input from the counter 73 to the input terminal D as the rising edge of the latch signal SL input from the output terminal Q of the latch signal output circuit 78 to the clock terminal CK. In response, the random number value R is latched and stored, thereby updating the stored random number value R as shown in FIG.

このようにして、乱数回路17は、カウント値Cの更新タイミングとカウント値Cのラッチタイミングとを確実に異ならせることができる。   In this way, the random number circuit 17 can reliably make the update timing of the count value C different from the latch timing of the count value C.

また、この変形例において、図22に示すフラグメモリ113には、上述したフラグに加えて、乱数値読出フラグが設けられている。この乱数値読出フラグは、カウント値取込データ「01h」がカウント値取込レジスタ75aに書き込まれたときにオン状態にセットされ、乱数値記憶回路79から乱数値Rが読み出されるとクリアされてオフ状態となる。   In this modified example, the flag memory 113 shown in FIG. 22 is provided with a random value read flag in addition to the above-described flags. This random number read flag is set to ON when the count value fetch data “01h” is written to the count value fetch register 75a, and is cleared when the random value R is read from the random value storage circuit 79. Turns off.

図33は、この変形例において、ステップS36にて実行される特別図柄プロセス処理を示すフローチャートである。特別図柄プロセス処理を開始すると、CPU103は、まず、フラグメモリ113に設けられた乱数値読出フラグがオンとなっているか否かを判別する(ステップS201)。   FIG. 33 is a flowchart showing the special symbol process executed in step S36 in this modification. When the special symbol process is started, the CPU 103 first determines whether or not the random number read flag provided in the flag memory 113 is on (step S201).

乱数値読出フラグがオフであるときには(ステップS201;No)、遊技球が普通可変入賞球装置6に入賞したか否かを、始動入賞口スイッチタイマメモリ114に記憶されているタイマ値をチェックすることにより、判別する(ステップS202)。ステップS202の処理において、CPU103は、始動入賞口スイッチタイマメモリ114に記憶されているタイマ値をロードし、ロードしたタイマ値を所定のスイッチオン判定値(例えば「2」)と比較する。ここで、スイッチオン判定値は、タイマ割込処理の実行回数(例えば「2」)に対応して予め定められている。これにより、CPU103は、所定回(例えば2回)のタイマ割込処理が実行されている間(例えば4ms間)、始動入賞口スイッチ70から始動入賞信号SSが継続して入力されたが否かを判別することができる。   When the random number read flag is off (step S201; No), the timer value stored in the start winning opening switch timer memory 114 is checked to determine whether or not the game ball has won the normal variable winning ball device 6. Thus, the determination is made (step S202). In the process of step S202, the CPU 103 loads the timer value stored in the starting winning a prize opening switch timer memory 114, and compares the loaded timer value with a predetermined switch-on determination value (for example, “2”). Here, the switch-on determination value is determined in advance corresponding to the number of times the timer interrupt process is executed (for example, “2”). Thereby, the CPU 103 determines whether or not the start winning signal SS is continuously input from the start winning port switch 70 while the timer interruption process is executed a predetermined number of times (for example, twice) (for example, for 4 ms). Can be determined.

そして、この比較結果に基づいて、CPU103は、タイマ値がスイッチオン判定値「2」以上であるか否かを判別する。タイマ値がスイッチオン判定値「2」以上である場合には、遊技球が入賞しているものと判別して(ステップS202;Yes)、入賞処理を実行する(ステップS203)と共に、タイマ値をクリアする。一方、タイマ値がスイッチオン判定値「2」未満である場合には、遊技球が入賞していないものと判別して(ステップS202;No)、入賞処理をスキップする。   Based on the comparison result, the CPU 103 determines whether or not the timer value is equal to or greater than the switch-on determination value “2”. If the timer value is greater than or equal to the switch-on determination value “2”, it is determined that the game ball has won (step S202; Yes), and a winning process is executed (step S203). clear. On the other hand, if the timer value is less than the switch-on determination value “2”, it is determined that the game ball has not won (step S202; No), and the winning process is skipped.

図34は、ステップS203の入賞処理を示すフローチャートである。この入賞処理において、CPU103は、まず、特図保留メモリ110が記憶している始動入賞記憶数が最大値の「4」であるか否かを判別する(ステップS221)。ここで、特図保留メモリ110において、始動入賞記憶番号「4」に対応した乱数値Rが記憶されている場合には、始動入賞記憶数が「4」であると判別される。   FIG. 34 is a flowchart showing the winning process in step S203. In this winning process, the CPU 103 first determines whether or not the starting winning memory number stored in the special figure reservation memory 110 is the maximum value “4” (step S221). Here, in the special figure reservation memory 110, when the random number value R corresponding to the start winning storage number “4” is stored, it is determined that the starting winning storage number is “4”.

始動入賞記憶数が「4」であるときには(ステップS221;Yes)、今回の入賞による始動検出は無効として、そのまま入賞処理が終了する。一方、始動入賞記憶数が「4」未満であるときには(ステップS221;No)、カウント値取込データ「01h」をカウント値取込レジスタ75aに書き込んで、カウント値取込回路75からカウント値取込信号を出力させる(ステップS222)。その後、CPU103は、乱数値読出フラグをオン状態にセットする(ステップS223)。   When the start winning memory number is “4” (step S221; Yes), the start detection by the current winning is invalidated, and the winning process is ended as it is. On the other hand, when the start winning memorized number is less than “4” (step S221; No), the count value fetch data “01h” is written into the count value fetch register 75a and the count value fetch circuit 75 takes the count value fetch. The output signal is output (step S222). Thereafter, the CPU 103 sets the random number read flag to the on state (step S223).

また、ステップS201の処理にて乱数値読出フラグがオンであるときには(ステップS201;Yes)、乱数値読出処理を実行する(ステップS204)。   If the random value read flag is on in the process of step S201 (step S201; Yes), the random value read process is executed (step S204).

図35は、ステップS204の乱数値読出処理を示すフローチャートである。この乱数値読出処理において、CPU103は、まず、乱数値記憶回路79に出力制御信号SCを送出して、乱数値記憶回路79を読出可能(イネイブル)状態に制御する(ステップS231)。続いて、CPU103は、乱数値記憶回路79から乱数値Rを読み出し(ステップS232)、この読み出した乱数値Rを、例えばRAM102に設けられた所定のバッファ領域に格納した後(ステップS233)、乱数値記憶回路79への出力制御信号SCの送出を停止して、乱数値記憶回路79を読出不能(ディセイブル)状態に制御する(ステップS234)。   FIG. 35 is a flowchart showing the random number value reading process in step S204. In this random value reading process, the CPU 103 first sends an output control signal SC to the random value storage circuit 79 to control the random value storage circuit 79 to a readable (enable) state (step S231). Subsequently, the CPU 103 reads the random value R from the random value storage circuit 79 (step S232), stores the read random value R in, for example, a predetermined buffer area provided in the RAM 102 (step S233), and then performs random processing. The transmission of the output control signal SC to the numerical value storage circuit 79 is stopped, and the random number value storage circuit 79 is controlled to an unreadable (disabled) state (step S234).

そして、CPU103は、始動入賞記憶数を「1」加算し(ステップS235)、所定のバッファ領域に格納した乱数値Rを特図保留メモリ110の空エントリの先頭にセットする(ステップS236)。この後、CPU103は、乱数値読出フラグをクリアしてオフ状態とする(ステップS237)。   Then, the CPU 103 adds “1” to the starting winning memory number (step S235), and sets the random number value R stored in the predetermined buffer area to the head of the empty entry in the special figure reservation memory 110 (step S236). Thereafter, the CPU 103 clears the random number read flag and turns it off (step S237).

以上説明したように、この変形例によれば、カウンタ73は、第1のセレクタ71から入力される基準クロック信号S0がローレベルからハイレベルへと立ち上がるタイミングT10,T12,T14,…において、カウント値Cを順次更新して行く。   As described above, according to this modification, the counter 73 counts at the timings T10, T12, T14,... At which the reference clock signal S0 input from the first selector 71 rises from the low level to the high level. The value C is updated sequentially.

そして、始動入賞口である普通可変入賞球装置6へ遊技球が入賞すると、始動入賞口スイッチ70は、始動入賞信号SSを主基板11に対してのみ送出する。主基板11のCPU103は、始動入賞口スイッチ70から始動入賞信号SSが、所定回(例えば2回)のタイマ割込処理が実行されている間(例えば4ms)、継続して入力されたことに基づいて、普通可変入賞球装置6へ遊技球が入賞したものと判別して、カウント値取込データ「01h」をカウント値取込レジスタ75aに書き込んで、カウント値取込回路75からカウント値取込信号を送出させる。   Then, when a game ball wins the normal variable winning ball apparatus 6 which is a starting winning port, the starting winning port switch 70 sends a starting winning signal SS only to the main board 11. The CPU 103 of the main board 11 continuously inputs the start winning signal SS from the start winning port switch 70 while the timer interruption process is executed a predetermined number of times (for example, twice) (for example, 4 ms). Based on this, it is determined that the game ball has won the normal variable winning ball apparatus 6, and the count value fetching data “01h” is written into the count value fetching register 75a. To send a signal.

カウント値取込回路75から出力されたカウント値取込信号は、ラッチ信号出力回路78の入力端子Dへと入力される。ラッチ信号出力回路78は、この入力端子Dに入力されるカウント値取込信号を、第1のセレクタ71からクロック端子CKへと入力される基準クロック信号S0がハイレベルからローレベルへと立ち下がるタイミングT11,T13,T15,…において、ラッチ信号SLとして出力端子Qから出力する。   The count value acquisition signal output from the count value acquisition circuit 75 is input to the input terminal D of the latch signal output circuit 78. The latch signal output circuit 78 uses the count value fetch signal input to the input terminal D as the reference clock signal S0 input from the first selector 71 to the clock terminal CK falls from the high level to the low level. At timings T11, T13, T15,..., The latch signal SL is output from the output terminal Q.

乱数値記憶回路79は、カウンタ73から入力端子Dへと入力されるカウント値Cを、ラッチ信号出力回路78の出力端子Qからクロック端子CKへと入力されるラッチ信号SLの立ち上がりエッヂに応答して、乱数値Rとしてラッチして記憶する。   The random value storage circuit 79 responds to the count value C input from the counter 73 to the input terminal D in response to the rising edge of the latch signal SL input from the output terminal Q of the latch signal output circuit 78 to the clock terminal CK. And latched and stored as a random value R.

この後、最初に行われるタイマ割込処理において、CPU103は、乱数値記憶回路79から乱数値Rを読み出し、読み出した乱数値Rが所定の判定値「2001〜2184」などと一致するか否かを判定することにより、可変表示装置4による特図ゲームの表示結果を大当り遊技状態とするか否かを決定する。   Thereafter, in the first timer interruption process, the CPU 103 reads the random value R from the random value storage circuit 79, and whether or not the read random number R matches a predetermined determination value “2001 to 2184” or the like. It is determined whether or not the display result of the special figure game by the variable display device 4 is set to the big hit gaming state.

このようにして、乱数回路17は、カウンタ73によるカウント値Cの更新タイミングと、ラッチ信号出力回路78によるラッチ信号SLの出力タイミング(ラッチタイミング)と、を確実に異ならせることができ、この結果、パチンコ遊技機1は、乱数値Rの取得を確実且つ安定的に行うことができる。   In this way, the random number circuit 17 can reliably change the update timing of the count value C by the counter 73 and the output timing (latch timing) of the latch signal SL by the latch signal output circuit 78. As a result, The pachinko gaming machine 1 can reliably and stably acquire the random value R.

また、CPU103は、普通可変入賞球装置6へ遊技球が入賞したものと判別したとき、カウント値取込データ「01h」をカウント値取込レジスタ75aに書き込むため、パチンコ遊技機1は、始動入賞口スイッチ70から乱数回路17へ始動入賞信号SSを供給するための経路を設ける必要がなく、そのハードウェア構成を簡素化することができる。   When the CPU 103 determines that the game ball has won the normal variable winning ball device 6, the CPU 103 writes the count value take-in data “01h” in the count value take-in register 75a, so that the pachinko gaming machine 1 It is not necessary to provide a path for supplying the start winning signal SS from the mouth switch 70 to the random number circuit 17, and the hardware configuration can be simplified.

さらに、CPU103は、2回のタイマ割込処理が実行されている間、始動入賞信号SSが継続して入力されたことに基づいて、普通可変入賞球装置6へ遊技球が入賞したものと判別するため、パチンコ遊技機1は、ノイズの影響等により誤ってカウント値取込レジスタ75aにカウント値取込データ「01h」が書き込まれることを防止することができる。   Further, the CPU 103 determines that the game ball has won the normal variable winning ball device 6 based on the continuous input of the start winning signal SS while the two timer interruption processes are being executed. Therefore, the pachinko gaming machine 1 can prevent the count value fetch data “01h” from being erroneously written in the count value fetch register 75a due to the influence of noise or the like.

また、CPU103は、普通可変入賞球装置6へ遊技球が入賞したものと判別したとき、この後、最初に行われるタイマ割込処理において、乱数値記憶回路79から乱数値Rを読み出すため、この読み出した乱数値Rが前回読み出した乱数値Rと同じ値になることを防止することができる。   In addition, when the CPU 103 determines that the game ball has won the normal variable winning ball apparatus 6, the CPU 103 reads the random value R from the random value storage circuit 79 in the first timer interruption process. It is possible to prevent the read random value R from being the same as the previously read random value R.

また、上記実施の形態のように乱数回路17と始動入賞口スイッチ70とが接続されている構成では、始動入賞口スイッチ70から乱数回路17へと入力される始動入賞信号SSを、ラッチ用クロック信号S2に同期させてラッチ信号SLを出力する。一方、上記変形例のように乱数回路17と始動入賞口スイッチ70とが接続されていない構成では、カウント値取込データ「01h」をカウント値取込レジスタ75aに書き込んで、カウント値取込回路75からカウント値取込信号を出力させ、このカウント値取込信号をラッチ用クロック信号S2に同期させてラッチ信号SLを出力する。   Further, in the configuration in which the random number circuit 17 and the start winning port switch 70 are connected as in the above embodiment, the start winning signal SS input from the start winning port switch 70 to the random number circuit 17 is used as the latch clock. A latch signal SL is output in synchronization with the signal S2. On the other hand, in the configuration in which the random number circuit 17 and the start prize opening switch 70 are not connected as in the above modification, the count value fetch data “01h” is written in the count value fetch register 75a, and the count value fetch circuit A count value take-in signal is output from 75, and the count value take-in signal is synchronized with the latch clock signal S2 to output a latch signal SL.

このように、パチンコ遊技機1の構成に応じて、ユーザは、始動入賞信号SSをラッチ用クロック信号S2に同期させてラッチ信号SLを出力するか、或いは、カウント値取込信号をラッチ用クロック信号S2に同期させてラッチ信号SLを出力するかを選択することができる。このため、様々な構成の遊技機に対応することができる。   In this way, depending on the configuration of the pachinko gaming machine 1, the user outputs the latch signal SL in synchronization with the start winning signal SS in synchronization with the latch clock signal S2, or the count value fetch signal is used as the latch clock. Whether to output the latch signal SL in synchronization with the signal S2 can be selected. For this reason, it can respond to the game machine of various structures.

また、上記の実施の形態において、乱数値記憶回路79から読み出したランダムRの値を、大当りを発生させてパチンコ遊技機1を大当り遊技状態とするか否かを決定する大当り判定用の乱数として用いるものとして説明した。しかしながら、本発明は、これに限定されず、この読み出したランダムRの値を、何に用いるかは任意であり、ハズレ時にリーチするか否かを決定するリーチ判定用の乱数、特別図柄及び飾り図柄の可変表示に用いる可変表示パターンを決定するための表示用の乱数、大当り時における特別図柄の確定図柄を決定するための表示用の乱数、ハズレ時における特別図柄の確定図柄を決定するための表示用の乱数、大当りを生じさせる確率が向上している高確率状態(特別遊技状態)とするか否かを決定する確変判定用の乱数や、普通図柄表示器40による普通図ゲームにおける表示結果を当りとするか否かを決定する普通図当り判定用の乱数などに用いてもよい。   In the above embodiment, the random R value read from the random value storage circuit 79 is used as a big hit determination random number for determining whether or not the pachinko gaming machine 1 is put into the big hit gaming state by generating a big hit. It was described as being used. However, the present invention is not limited to this, and the read random R value is arbitrarily used, and reach determination random numbers, special symbols, and decorations for determining whether or not to reach when lost. Random number for display to determine the variable display pattern used for variable display of the symbol, Random number for display to determine the fixed symbol of the special symbol at the time of big hit, To determine the fixed symbol of the special symbol at the time of loss Random numbers for display, random numbers for probability variation determination for determining whether or not a high probability state (special game state) in which the probability of generating a big hit is improved, and display results in a normal diagram game by the normal symbol display 40 It may be used as a random number for determining per normal drawing for determining whether or not to win.

さらに、遊技制御用マイクロプロセッサ100に乱数回路17を複数内蔵して、複数あるうちの一の乱数回路17から発生する乱数を、例えば特図ゲームの大当り判定に用い、その他の乱数回路17から発生する乱数を、普通図ゲームの当り判定に用いてもよい。このようにすれば、上記実施の形態における遊技制御用マイクロプロセッサ100以上に、その処理負担を低減することができる。   Further, a plurality of random number circuits 17 are incorporated in the game control microprocessor 100, and a random number generated from one of the plurality of random number circuits 17 is used, for example, for determining the jackpot of a special figure game and generated from the other random number circuits 17. The random number to be used may be used for hit determination of the normal game. In this way, it is possible to reduce the processing burden on the gaming control microprocessor 100 or higher in the above embodiment.

逆に、ここに挙げた乱数の全てを乱数回路17を用いて更新する必要はなく、一部の乱数を乱数回路17を用いずに更新してもよい。例えば、これらの乱数のうちの一部を、遊技制御割込処理中に所定のプログラムを実行することによって、更新してもよく、また、リフレッシュレジスタを用いた乱数の更新方式を併用してもよい。さらに、乱数値記憶回路79から読み出したランダムRの値と、遊技制御割込処理中に所定のプログラムを実行することによって更新した乱数の値及び/又はリフレッシュレジスタを用いて更新した乱数の値と、を加算、減算、積算、乗算、除算するなど、演算して得られた値を、大当り、リーチ、可変パターン等の決定用の乱数として用いてもよい。   Conversely, it is not necessary to update all of the random numbers listed here using the random number circuit 17, and some random numbers may be updated without using the random number circuit 17. For example, a part of these random numbers may be updated by executing a predetermined program during the game control interrupt process, or a random number update method using a refresh register may be used in combination. Good. Furthermore, the value of the random R read from the random value storage circuit 79, the value of the random number updated by executing a predetermined program during the game control interrupt process, and / or the value of the random number updated using the refresh register, , May be used as a random number for determining jackpot, reach, variable pattern, etc.

上記の実施の形態において、CPU103は、遊技制御メイン処理において、ステップS8による遊技状態復旧処理又はS9による初期化処理の後、ステップS11によるCTC105によるタイマ割込みのための設定をする前に、乱数回路設定処理を実行していたが、本発明は、これに限定されず、電力供給が開始された後、ループ処理に移行する前であれば任意であり、例えば、ステップS1にて割込禁止に設定した直後に行ってもよく、ステップS2にて割込モードをモード2に設定した直後に行ってもよい。また、ステップS3にてスタックポインタにスタックポインタ指定アドレスを設定した直後、ステップS4にてCTC105などのレジスタ設定を行った直後や、ステップS11にてタイマ割込みのための設定をした直後に行ってもよい。   In the above embodiment, in the game control main process, the CPU 103 uses the random number circuit after setting the timer interrupt by the CTC 105 in step S11 after the game state restoration process in step S8 or the initialization process in S9. Although the setting process has been executed, the present invention is not limited to this, and is optional as long as the power supply is started and before the transition to the loop process. For example, the interrupt is prohibited in step S1. It may be performed immediately after setting, or may be performed immediately after setting the interrupt mode to mode 2 in step S2. Further, immediately after setting the stack pointer designation address to the stack pointer in step S3, immediately after setting a register such as CTC 105 in step S4, or immediately after setting for timer interrupt in step S11. Good.

上記実施の形態において、カウンタ73は、第1のセレクタ71から入力される基準クロック信号S0の立ち上がりエッヂに応答して、カウント値Cを更新し、ラッチ信号出力回路78は、始動入賞口スイッチ70から入力される始動入賞信号SSを、基準クロック信号S0の立ち下がりエッヂに同期させて、ラッチ信号SLとして出力していた。しかしながら、本発明は、これに限定されるものではなく、カウンタ73は、基準クロック信号S0の立ち下がりエッヂに応答して、カウント値Cを更新し、ラッチ信号出力回路78は、始動入賞信号SSを、基準クロック信号S0の立ち下がりエッヂに同期させて、ラッチ信号SLとして出力してもよい。   In the above embodiment, the counter 73 updates the count value C in response to the rising edge of the reference clock signal S0 input from the first selector 71, and the latch signal output circuit 78 has the start winning a prize opening switch 70. Is received as a latch signal SL in synchronization with the falling edge of the reference clock signal S0. However, the present invention is not limited to this, and the counter 73 updates the count value C in response to the falling edge of the reference clock signal S0, and the latch signal output circuit 78 detects the start winning signal SS. May be output as the latch signal SL in synchronization with the falling edge of the reference clock signal S0.

さらに、上記実施の形態において、カウンタ73は、アップカウンタであったが、本発明は、これに限定されず、ダウンカウンタであってもよい。さらに、数値更新手段は、カウンタ73に限定されず、疑似乱数発生回路であってもよい。また、カウンタ73のカウント値CのビットデータC0〜C15の出力端子と、乱数値記憶回路79のカウント値CのビットデータC0〜C15の入力端子と、の接続を替えてもよく、このようにすれば、乱数値記憶回路79に入力されるカウント値Cのランダム性を高めることができる。   Furthermore, in the above-described embodiment, the counter 73 is an up counter, but the present invention is not limited to this, and may be a down counter. Further, the numerical value updating means is not limited to the counter 73, and may be a pseudo random number generation circuit. In addition, the connection between the output terminal of the bit data C0 to C15 of the count value C of the counter 73 and the input terminal of the bit data C0 to C15 of the count value C of the random number storage circuit 79 may be changed. Then, the randomness of the count value C input to the random value storage circuit 79 can be improved.

また、上記実施の形態において、乱数値記憶回路79は、AND回路201,203やOR回路230〜245などの論理回路を用いてラッチ信号SL及び出力制御信号SCの受信制御,乱数値Rの出力制御などのイネイブル/ディセイブル制御を行っていた。しかしながら、本発明は、これに限定されず、乱数値記憶回路79は、I/Oポート104やラッチ信号出力回路78との間にFET(Field Effect Transistor)などのスイッチング素子を設け、ラッチ信号SLや出力制御信号SCの入力に応答して、I/Oポート104やラッチ信号出力回路78との経路を導通、遮断することにより、ラッチ信号SLや出力制御信号SCのイネイブル/ディセイブル制御を行ってもよい。   In the above embodiment, the random value storage circuit 79 uses the logic circuits such as the AND circuits 201 and 203 and the OR circuits 230 to 245 to control the reception of the latch signal SL and the output control signal SC and to output the random value R. Enable / disable control such as control was performed. However, the present invention is not limited to this, and the random value storage circuit 79 is provided with a switching element such as an FET (Field Effect Transistor) between the I / O port 104 and the latch signal output circuit 78, and the latch signal SL. In response to the input of the output control signal SC, the path to the I / O port 104 and the latch signal output circuit 78 is turned on and off to enable / disable the latch signal SL and the output control signal SC. Also good.

さらに、上記実施の形態において、タイマ回路76は、ハイレベルの信号が入力されたことに応答して起動し、入力がハイレベルとなっている間、第1のセレクタ71からの基準クロック信号S0の入力に応答して、タイマ値をアップカウント又はダウンカウントして行き、タイマ値が所定の時間に対応する値となったとき、入力された信号をハイレベルの信号であると判定してラッチ信号出力回路78に出力するものであった。しかしながら、本発明は、これに限定されず、タイマ回路76は、始動入賞口スイッチ70から始動入賞信号SSが入力されている時間を計測し、計測した時間が所定の時間になったとき、始動入賞信号SSをラッチ信号出力回路78に出力するものであれば任意である。   Further, in the above embodiment, the timer circuit 76 is activated in response to the input of the high level signal, and the reference clock signal S0 from the first selector 71 while the input is at the high level. In response to the input, the timer value is counted up or down, and when the timer value reaches a value corresponding to a predetermined time, the input signal is determined to be a high level signal and latched. The signal is output to the signal output circuit 78. However, the present invention is not limited to this, and the timer circuit 76 measures the time during which the start winning signal SS is input from the start winning port switch 70, and starts when the measured time reaches a predetermined time. Any signal may be used as long as it outputs the winning signal SS to the latch signal output circuit 78.

また、上記実施の形態において、タイマ回路76は、基準クロック信号S0を用いて信号の入力時間を計測していたが、本発明は、これに限定されず、タイマ回路76は、基準クロック信号S0を分周したクロック信号や、第1のセレクタ71とは異なるクロック信号出力回路から出力されるクロック信号を用いてもよい。また、上記実施の形態において、タイマ回路76には、所定の時間として3msが設定されていたが、本発明は、これに限定されず、2回のタイマ割込処理の実行時間である4msよりも短い時間であれば任意に設定可能である。   In the above embodiment, the timer circuit 76 measures the signal input time using the reference clock signal S0. However, the present invention is not limited to this, and the timer circuit 76 uses the reference clock signal S0. Or a clock signal output from a clock signal output circuit different from the first selector 71 may be used. In the above embodiment, the timer circuit 76 is set to 3 ms as the predetermined time. However, the present invention is not limited to this, but from the 4 ms which is the execution time of the two timer interrupt processes. Any time can be set as long as the time is short.

さらに、上記実施の形態において、CPU103は、2回のタイマ割込処理が実行されている間、始動入賞信号SSが継続して入力されたことに基づいて、入賞処理を実行していた。しかしながら、本発明は、これに限定されず、上述したタイマ割込処理の実行回数は、任意であり、例えば、CPU103は、3回のタイマ割込処理が実行されている間、始動入賞信号SSが継続して入力されたことに基づいて、入賞処理を実行してもよい。この場合、タイマ回路76には、3回のタイマ割込処理の実行時間である6msよりも短い時間を設定すればよい。   Further, in the above embodiment, the CPU 103 executes the winning process based on the continuous input of the start winning signal SS while the timer interruption process is executed twice. However, the present invention is not limited to this, and the number of executions of the above-described timer interrupt process is arbitrary. For example, the CPU 103 performs the start winning signal SS while the three timer interrupt processes are being executed. The winning process may be executed based on the fact that is continuously input. In this case, the timer circuit 76 may be set to a time shorter than 6 ms, which is the execution time of the three timer interruption processes.

また、上記実施の形態において、遊技機は、可変表示の実行条件(例えば普通可変入賞球装置6への入賞)が成立した後に可変表示の開始条件(例えば可変表示装置4における前回の可変表示及び大当り遊技状態の終了)が成立したことに基づいて、各々が識別可能な複数種類の識別情報(例えば特別図柄)を可変表示する可変表示装置(例えば可変表示装置4)を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態(例えば大当り遊技状態)に制御するパチンコ遊技機であった。   Further, in the above-described embodiment, the gaming machine can perform the variable display start condition (for example, the previous variable display and the variable display device 4 after the variable display execution condition (for example, winning the normal variable winning ball device 6)). A variable display device (for example, the variable display device 4) that variably displays a plurality of types of identification information (for example, special symbols) that can be identified based on the fact that the end of the big hit gaming state is established, This is a pachinko gaming machine that controls to a specific gaming state (for example, a big hit gaming state) advantageous to the player when the result is a predetermined specific display result.

しかしながら、本発明は、これに限定されず、遊技機は、遊技領域に設けられた始動領域にて遊技媒体を検出する始動検出手段(例えば始動玉検出器)の検出により、遊技者にとって不利な第2の状態から遊技者にとって有利な第1の状態となる始動動作(例えば開放動作)を行う可変入賞装置(例えば可変入賞球装置)を有し、可変入賞装置に設けられた特定領域にて遊技媒体を検出する特定検出手段(例えば特定玉検出器)の検出により、始動動作よりも遊技者にとってさらに有利な特定の態様で可変入賞装置を第1の状態に制御する特定遊技状態(例えば大当り遊技状態)を発生させるパチンコ遊技機であってもよい。   However, the present invention is not limited to this, and the gaming machine is disadvantageous for the player due to the detection of the start detection means (for example, the start ball detector) that detects the game medium in the start area provided in the game area. It has a variable winning device (for example, a variable winning ball device) that performs a starting operation (for example, an opening operation) that becomes a first state advantageous to the player from the second state, in a specific area provided in the variable winning device. A specific gaming state (for example, jackpot) that controls the variable winning device to the first state in a specific manner that is more advantageous for the player than the starting operation by detection of a specific detection means (for example, a specific ball detector) that detects the gaming medium It may be a pachinko gaming machine that generates a gaming state.

また、本発明の遊技機は、特別領域(例えば特別装置作動領域)に設けられた特別検出手段(例えば特定球検出スイッチや特別領域スイッチ)で遊技球が検出されたことを条件に権利発生状態となり、権利発生状態となっている期間中に、始動領域(例えば作動入賞口や始動入賞装置における始動口)に設けられた始動検出手段(例えば作動球検出スイッチや始動口スイッチ)により遊技球が検出されたことに基づいて、特別可変入賞装置(例えば大入賞口)を遊技者にとって不利な状態(例えば閉鎖状態)から遊技者にとって有利な状態(例えば開放状態)に変化させる制御を行うことが可能なパチンコ遊技機であってもよい。   In addition, the gaming machine of the present invention is in a state where a right is generated on condition that a game ball is detected by special detection means (for example, a specific ball detection switch or a special region switch) provided in a special region (for example, a special device operation region). During the period in which the right is generated, the game ball is moved by the start detection means (for example, the operation ball detection switch or the start port switch) provided in the start area (for example, the start port in the start winning device or the start winning device). Based on the detection, it is possible to perform control to change the special variable winning device (for example, a big prize opening) from a disadvantageous state (for example, a closed state) to a player (for example, a closed state) Possible pachinko machines may be used.

さらに、本発明の遊技機は、図36に示す、1ゲームに対して賭け数を設定することによりゲームを開始させることが可能となり、可変表示装置(例えば可変表示装置1002)の表示結果が導出表示されることにより1ゲームが終了し、該可変表示装置の表示結果に応じて所定の入賞が発生可能であるスロットマシン(例えばスロットマシン1000)であってもよい。図36に示すスロットマシン1000は、本発明の始動入賞信号出力手段として、遊技者によりスタートレバー1011が操作されたことに基づいて所定の始動信号を遊技制御用CPU(例えば主基板)や乱数回路(例えば乱数回路)に出力する図示しないスタートスイッチを備えている。なお、図36に示す液晶表示器1001は、演出手段として機能するものである。   Furthermore, the gaming machine of the present invention can start a game by setting the number of bets for one game shown in FIG. 36, and the display result of a variable display device (for example, the variable display device 1002) is derived. It may be a slot machine (for example, slot machine 1000) in which one game is completed by being displayed and a predetermined winning can be generated according to the display result of the variable display device. The slot machine 1000 shown in FIG. 36 serves as a start winning signal output means of the present invention by sending a predetermined start signal based on the operation of the start lever 1011 by the player, a game control CPU (for example, main board) or a random number circuit. A start switch (not shown) for outputting to (for example, a random number circuit) is provided. Note that the liquid crystal display 1001 shown in FIG. 36 functions as rendering means.

また、本発明の遊技機は、パチンコ遊技機等の弾球遊技機であってもよく、画像表示装置を有するものであれば、例えば、一般電役機、又はパチコンと呼ばれる確率設定機能付き弾球遊技機等であっても構わない。さらには、プリペイドカードによって球貸しを行うCR式パチンコ遊技機だけではなく、現金によって球貸しを行うパチンコ遊技機にも適用可能である。すなわち、LCD等からなる画像表示装置を有し、識別情報としての図柄を可変表示することが可能な遊技機であれば、どのような形態のものであっても構わない。   Further, the gaming machine of the present invention may be a ball and ball game machine such as a pachinko game machine, and if it has an image display device, for example, a general electric machine or a bullet with a probability setting function called a pachikon. It may be a ball game machine or the like. Furthermore, it is applicable not only to a CR-type pachinko gaming machine that lends a ball with a prepaid card, but also to a pachinko gaming machine that lends a ball with cash. In other words, any type of gaming machine may be used as long as it has an image display device such as an LCD and can variably display symbols as identification information.

さらに、図1,図2,及び図36に示した装置構成、図3,図4,及び図22に示すブロック構成、図5〜図7,図9,及び図14に示したレジスタ構成、図6,図10,及び図18〜図21に示すデータ構成、図8,図24に示すテーブル構成、図13,図15,及び図32に示すタイミングチャート構成、及び図25〜図31,及び図33〜図35に示すフローチャート構成は、発明の趣旨を逸脱しない範囲で任意に変更及び修正が可能である。   1, 2, and 36, the block configuration shown in FIGS. 3, 4, and 22, the register configuration shown in FIGS. 5 to 7, 9, and 14, and FIG. 6, FIG. 10 and FIG. 18 to FIG. 21 data structure, FIG. 8 and FIG. 24 table structure, FIG. 13, FIG. 15 and FIG. 32 timing chart structure, and FIG. The flowchart configurations shown in FIGS. 33 to 35 can be arbitrarily changed and modified without departing from the spirit of the invention.

また、パチンコ遊技機1の動作をシミュレーションするゲーム機などにも本発明を適用することができる。本発明を実現するためのプログラム及びデータは、コンピュータ装置等に対して、着脱自在の記録媒体により配布・提供される形態に限定されるものではなく、予めコンピュータ装置等の有する記憶装置にプリインストールしておくことで配布される形態を採っても構わない。さらに、本発明を実現するためのプログラム及びデータは、通信処理部を設けておくことにより、通信回線等を介して接続されたネットワーク上の、他の機器からダウンロードすることによって配布する形態を採っても構わない。   The present invention can also be applied to a game machine that simulates the operation of the pachinko gaming machine 1. The program and data for realizing the present invention are not limited to a form distributed and provided to a computer device or the like by a detachable recording medium, but preinstalled in a storage device such as a computer device or the like in advance. You may take the form distributed by keeping it. Further, the program and data for realizing the present invention are distributed by downloading from other devices on a network connected via a communication line or the like by providing a communication processing unit. It doesn't matter.

そして、ゲームの実行形態も、着脱自在の記録媒体を装着することにより実行するものだけではなく、通信回線等を介してダウンロードしたプログラム及びデータを、内部メモリ等にいったん格納することにより実行可能とする形態、通信回線等を介して接続されたネットワーク上における、他の機器側のハードウェア資源を用いて直接実行する形態としてもよい。さらには、他のコンピュータ装置等とネットワークを介してデータの交換を行うことによりゲームを実行するような形態とすることもできる。   The game execution mode is not only executed by attaching a detachable recording medium, but can also be executed by temporarily storing the downloaded program and data via a communication line or the like in an internal memory or the like. It is also possible to execute directly using hardware resources on the other device side on a network connected via a communication line or the like. Furthermore, the game can be executed by exchanging data with other computer devices or the like via a network.

また、本発明は、入賞球の検出に応答して所定数の賞球を払い出す払出式遊技機に限定されるものではなく、遊技球を封入し入賞球の検出に応答して得点を付与する封入式遊技機にも適用することができる。   In addition, the present invention is not limited to a payout type gaming machine that pays out a predetermined number of prize balls in response to detection of winning balls, and encloses game balls and gives points in response to detection of winning balls. It can also be applied to an enclosed game machine.

本発明の実施の形態におけるパチンコ遊技機の正面図である。It is a front view of the pachinko gaming machine in the embodiment of the present invention. 本発明の実施の形態におけるパチンコ遊技機の背面図である。It is a rear view of the pachinko gaming machine in the embodiment of the present invention. 主基板における回路構成等を示すブロック図である。It is a block diagram which shows the circuit structure etc. in a main board | substrate. 図3に示す乱数回路の構成例を示すブロック図である。FIG. 4 is a block diagram illustrating a configuration example of a random number circuit illustrated in FIG. 3. (A)は、基準クロック信号指定レジスタの構成例を示す図であり、(B)は、基準クロック信号指定データの説明図である。(A) is a figure which shows the structural example of a reference | standard clock signal designation | designated register, (B) is explanatory drawing of reference | standard clock signal designation | designated data. 図4に示すカウンタ初期値設定レジスタの構成例を示す図である。FIG. 5 is a diagram illustrating a configuration example of a counter initial value setting register illustrated in FIG. 4. 図4に示すカウント値列変更レジスタの構成例を示す図である。FIG. 5 is a diagram illustrating a configuration example of a count value string change register illustrated in FIG. 4. ビットスクランブルパターン決定用テーブルの構成例を示す図である。It is a figure which shows the structural example of the table for bit scramble pattern determination. 図4に示すカウント値取込レジスタの構成例を示す図である。FIG. 5 is a diagram illustrating a configuration example of a count value fetch register illustrated in FIG. 4. ラッチ信号指定データの説明図である。It is explanatory drawing of latch signal designation | designated data. 図4に示す乱数値記憶回路の構成例を示す回路図である。FIG. 5 is a circuit diagram illustrating a configuration example of a random value storage circuit illustrated in FIG. 4. 乱数値記憶回路のOR回路の出力端子とI/Oポートとの接続を説明するための図である。It is a figure for demonstrating the connection of the output terminal of the OR circuit of a random value memory circuit, and an I / O port. 乱数値記憶回路の動作を説明するためのタイミングチャートである。3 is a timing chart for explaining the operation of a random value storage circuit. 図4に示す動作開始レジスタの構成例を示す図である。FIG. 5 is a diagram illustrating a configuration example of an operation start register illustrated in FIG. 4. 乱数回路の動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of a random number circuit. 遊技制御用マイクロプロセッサにおけるアドレスマップの一例を示す図である。It is a figure which shows an example of the address map in the microprocessor for game control. ROMにおけるアドレスマップの一例を示す図である。It is a figure which shows an example of the address map in ROM. 基準クロック信号選択データの説明図である。It is explanatory drawing of reference clock signal selection data. ラッチ信号選択データの説明図である。It is explanatory drawing of latch signal selection data. カウンタ初期値選択データの説明図である。It is explanatory drawing of counter initial value selection data. カウント値列変更方式選択データの説明図である。It is explanatory drawing of count value sequence change system selection data. 遊技制御用マイクロコンピュータの構成例を示すブロック図である。It is a block diagram which shows the structural example of the microcomputer for game control. ランダムカウンタによりカウントされるカウンタ値列変更決定用乱数を示す図である。It is a figure which shows the counter value sequence change determination random number counted by a random counter. 大当り判定用テーブルの構成例を示す図である。It is a figure which shows the structural example of the table for jackpot determination. 遊技制御メイン処理を示すフローチャートである。It is a flowchart which shows a game control main process. 図25における乱数回路設定処理を示すフローチャートである。It is a flowchart which shows the random number circuit setting process in FIG. 遊技制御割込処理を示すフローチャートである。It is a flowchart which shows a game control interruption process. 図27におけるカウント値列変更処理を示すフローチャートである。It is a flowchart which shows the count value sequence change process in FIG. 特別図柄プロセス処理を示すフローチャートである。It is a flowchart which shows a special symbol process process. 図29における入賞処理の詳細を示すフローチャートである。It is a flowchart which shows the detail of the winning process in FIG. 図29における大当り判定処理の詳細を示すフローチャートである。It is a flowchart which shows the detail of the big hit determination process in FIG. 変形例における乱数回路の動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of the random number circuit in a modification. 図29に示す特別図柄プロセス処理の変形例を示すフローチャートである。It is a flowchart which shows the modification of the special symbol process process shown in FIG. 図33における入賞処理の詳細を示すフローチャートである。It is a flowchart which shows the detail of the winning process in FIG. 図33における乱数値読出処理の詳細を示すフローチャートである。It is a flowchart which shows the detail of the random value reading process in FIG. スロットマシンの正面図である。It is a front view of a slot machine.

符号の説明Explanation of symbols

1 … パチンコ遊技機
2 … 遊技盤
3 … 遊技機用枠
4 … 可変表示装置
6 … 普通可変入賞球装置
7 … 特別可変入賞球装置
8L,8R… スピーカ
9 … 遊技効果ランプ
10 … 電源基板
11 … 主基板
12 … 表示制御基板
13 … 音声制御基板
14 … ランプ制御基板
15 … 払出制御基板
16 … 情報端子基板
17 … 乱数回路
21,22 … ソレノイド
40 … 普通図柄表示器
70 … 始動入賞口スイッチ
71 … 第1のセレクタ
71a… 基準クロック信号指定レジスタ
73 … カウンタ
73a… カウンタ初期値設定レジスタ
74 … カウント値列変更回路
74a… カウント値列変更レジスタ
74b… ビットスクランブルパターン選択回路
74c… ビットスクランブル回路
74d… ビットスクランブルパターン決定用テーブル
75 … カウント値取込回路
75a… カウント値取込レジスタ
76 … タイマ回路
77 … 第2のセレクタ
77a… ラッチ信号指定レジスタ
78 … ラッチ信号出力回路
79 … 乱数値記憶回路
80 … 動作開始回路
80a… 動作開始レジスタ
100 … 遊技制御用マイクロプロセッサ
101 … ROM
102 … RAM
103 … CPU
104 … I/Oポート
105 … CTC
106 … クロック回路
107 … スイッチ回路
108 … ソレノイド回路
109 … リセットコントローラ
110 … 特図保留メモリ
111 … ランダムカウンタ
112 … 大当り判定用テーブルメモリ
113 … フラグメモリ
114 … 始動入賞口スイッチタイマメモリ
121 … 通常時大当り判定用テーブル
122 … 確変時大当り判定用テーブル
201,203 … AND回路
202,204 … NOT回路
210〜225 … フィリップフロップ回路
230〜245 … OR回路
1000 … スロットマシン
1001 … 液晶表示器
1002 … 可変表示装置
1011 … スタートレバー
1 ... Pachinko machine
2… Game board
3 ... Frame for gaming machines
4 ... Variable display device
6 ... Ordinary variable winning ball device
7 ... Special variable winning ball device 8L, 8R ... Speaker
9 ... Game effect lamp
10… Power supply board
11 ... Main board
12 ... Display control board
13 ... Voice control board
14 ... Lamp control board
15 ... Dispensing control board
16 ... Information terminal board
17 ... Random number circuit 21, 22 ... Solenoid
40 ... Normal symbol display
70… Start prize opening switch
71 ... 1st selector
71a ... Reference clock signal designation register
73 ... Counter
73a ... Counter initial value setting register
74 ... Count value string changing circuit
74a ... Count value string change register
74b ... Bit scramble pattern selection circuit
74c ... Bit scramble circuit
74d ... Bit scramble pattern determination table
75 ... Count value acquisition circuit
75a ... Count value capture register
76… Timer circuit
77 ... Second selector
77a ... Latch signal designation register
78 ... Latch signal output circuit
79 ... Random value storage circuit
80 ... Operation start circuit
80a ... Operation start register 100 ... Game control microprocessor 101 ... ROM
102 ... RAM
103 ... CPU
104 ... I / O port 105 ... CTC
106 ... Clock circuit 107 ... Switch circuit 108 ... Solenoid circuit 109 ... Reset controller 110 ... Special figure holding memory 111 ... Random counter 112 ... Big hit judgment table memory 113 ... Flag memory 114 ... Start winning prize switch timer memory 121 ... Normal big hit Judgment table 122 ... jackpot judgment table 201, 203 ... AND circuit 202, 204 ... NOT circuit 210-225 ... Philip flop circuit 230-245 ... OR circuit 1000 ... slot machine 1001 ... liquid crystal display 1002 ... variable display device 1011 ... Start lever

Claims (6)

可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態に制御する遊技機であって、
前記遊技機に電力を供給する電力供給手段と、
乱数を発生する乱数回路と遊技の進行を制御する遊技制御用CPUとを内蔵し、前記電力供給手段から供給される電力を用いて動作する遊技制御用マイクロプロセッサと、
前記実行条件の成立に基づいて、始動信号を前記乱数回路と前記遊技制御用CPUとに出力する始動信号出力手段と、
を備え、
前記乱数回路は、
所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
前記基準クロック信号出力手段から入力される基準クロック信号が前記所定の周期毎に繰り返す複数の態様での変化のうちの第1の態様での変化に応答して、数値データを更新する数値データ更新手段と、
前記始動信号出力手段から入力される始動信号を、前記複数の態様での変化のうちの前記第1の態様での変化とは異なる第2の態様での変化に同期させて、ラッチ信号として出力するラッチ信号出力手段と、
前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
を含み、
前記遊技制御用CPUは、
前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に、前記乱数回路に前記乱数を発生させるための設定を行う乱数回路設定手段と、
前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し、その後、前記開始条件が成立したことに基づいて、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が該乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段と、
を含み、
前記乱数値記憶手段は、前記ラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力制御信号が出力されても読出不能状態を維持する出力制御信号受信制御手段を含む、
ことを特徴とする遊技機。
A variable display device that variably displays a plurality of types of identification information that can be identified based on the fact that the variable display start condition is satisfied after the variable display execution condition is satisfied, and the display result of the variable display is predetermined. A gaming machine that controls to a specific gaming state advantageous to the player when the specified display result is obtained,
Power supply means for supplying power to the gaming machine;
A game control microprocessor incorporating a random number circuit for generating random numbers and a game control CPU for controlling the progress of the game, and operating using the power supplied from the power supply means;
Start signal output means for outputting a start signal to the random number circuit and the game control CPU based on the establishment of the execution condition;
With
The random number circuit includes:
Reference clock signal output means for outputting a reference clock signal of a predetermined period;
Numerical data update for updating numerical data in response to a change in the first aspect among the changes in a plurality of aspects in which the reference clock signal input from the reference clock signal output means repeats every predetermined period Means,
The start signal input from the start signal output means is output as a latch signal in synchronization with the change in the second mode different from the change in the first mode among the changes in the plurality of modes. Latch signal output means,
Random value storage means for storing numerical data updated by the numerical data update means as a random value in response to a latch signal input from the latch signal output means;
Including
The game control CPU is:
Random number circuit setting means for setting the random number circuit to generate the random number before setting interrupt processing to be executed periodically after the start of power supply by the power supply means;
Based on the input of the start signal from the start signal output means, the random number value is read from the random value storage means, and then the read random number value is determined based on the establishment of the start condition. Display result determination means for determining whether or not the display result in the variable display is a specific display result by determining whether or not the value data matches.
Before the display result determining means reads the random value from the random value storage means, an output control signal is output to the random value storage means to control the random value storage means to be readable, and the display result determination means Reads out the random number value from the random value storage means, and then stops the output of the output control signal to the random value storage means and controls the random value storage means to the unreadable state;
Only including,
The random value storage means includes output control signal reception control means for maintaining an unreadable state even when an output control signal is outputted from the read control means when a latch signal is inputted from the latch signal output means,
A gaming machine characterized by that.
可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態に制御する遊技機であって、
前記遊技機に電力を供給する電力供給手段と、
乱数を発生する乱数回路と遊技の進行を制御する遊技制御用CPUとを内蔵し、前記電力供給手段から供給される電力を用いて動作する遊技制御用マイクロプロセッサと、
前記実行条件の成立に基づいて、始動信号を前記遊技制御用CPUに出力する始動信号出力手段と、
を備え、
前記遊技制御用CPUは、
前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数回路に所定のトリガ信号を出力するトリガ信号出力手段と、
前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
を含み、
前記乱数回路は、
所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
前記基準クロック信号出力手段から入力される基準クロック信号が前記所定の周期毎に繰り返す複数の態様での変化のうちの第1の態様での変化に応答して、数値データを更新する数値データ更新手段と、
前記トリガ信号出力手段により出力されたトリガ信号を、前記複数の態様での変化のうちの前記第1の態様での変化とは異なる第2の態様での変化に同期させて、ラッチ信号として出力するラッチ信号出力手段と、
前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
を含み、
前記表示結果決定手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し、その後、前記開始条件が成立したことに基づいて、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定し、
前記遊技制御用CPUは、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に、前記乱数回路に前記乱数を発生させるための設定を行う乱数回路設定手段と、
前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が該乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段と、
を含み、
前記乱数値記憶手段は、前記ラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力制御信号が出力されても読出不能状態を維持する出力制御信号受信制御手段を含む、
ことを特徴とする遊技機。
A variable display device that variably displays a plurality of types of identification information that can be identified based on the fact that the variable display start condition is satisfied after the variable display execution condition is satisfied, and the display result of the variable display is predetermined. A gaming machine that controls to a specific gaming state advantageous to the player when the specified display result is obtained,
Power supply means for supplying power to the gaming machine;
A game control microprocessor incorporating a random number circuit for generating random numbers and a game control CPU for controlling the progress of the game, and operating using the power supplied from the power supply means;
Start signal output means for outputting a start signal to the game control CPU based on the establishment of the execution condition;
With
The game control CPU is:
Trigger signal output means for outputting a predetermined trigger signal to the random number circuit based on the input of the start signal from the start signal output means;
Display result determining means for determining whether or not the display result in the variable display is a specific display result;
Including
The random number circuit includes:
Reference clock signal output means for outputting a reference clock signal of a predetermined period;
Numerical data update for updating numerical data in response to a change in the first aspect among the changes in a plurality of aspects in which the reference clock signal input from the reference clock signal output means repeats every predetermined period Means,
The trigger signal output by the trigger signal output means is output as a latch signal in synchronization with the change in the second mode different from the change in the first mode among the changes in the plurality of modes. Latch signal output means,
Random value storage means for storing numerical data updated by the numerical data update means as a random value in response to a latch signal input from the latch signal output means;
Including
The display result determining means reads a random value from the random value storage means based on the input of a start signal from the start signal output means, and then reads the random number value based on the start condition being satisfied. Determining whether or not the random number value matches the predetermined determination value data, thereby determining whether or not the display result in the variable display is the specific display result,
The game control CPU after starting supply of power by said power supply means, before setting the interrupt process performed periodically, a random number circuit setting means for setting for generating the random number to the random number circuit ,
Before the display result determining means reads the random value from the random value storage means, an output control signal is output to the random value storage means to control the random value storage means to be readable, and the display result determination means Reads out the random number value from the random value storage means, and then stops the output of the output control signal to the random value storage means and controls the random value storage means to the unreadable state;
Only including,
The random value storage means includes output control signal reception control means for maintaining an unreadable state even when an output control signal is outputted from the read control means when a latch signal is inputted from the latch signal output means,
A gaming machine characterized by that.
前記乱数回路設定手段は、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の前に、二種類のクロック信号のうちのいずれか一方を前記基準クロック信号として選択する基準クロック信号選択手段と、
該基準クロック信号選択手段によって選択された信号を指定する信号指定データを前記乱数回路に設定する信号指定データ設定手段を含み、
前記乱数回路は、前記信号指定データ設定手段によって前記信号指定データを設定されるセレクタを含み、
前記セレクタは、前記信号指定データ設定手段により設定された信号指定データが示す信号を前記基準クロック信号として出力する、
ことを特徴とする請求項1又は2に記載の遊技機。
The random number circuit setting means is a reference for selecting any one of two types of clock signals as the reference clock signal after the start of power supply by the power supply means and before interrupt processing periodically executed. A clock signal selection means;
Signal designation data setting means for setting signal designation data for designating the signal selected by the reference clock signal selection means in the random number circuit;
The random number circuit includes a selector that sets the signal designation data by the signal designation data setting means,
The selector outputs a signal indicated by the signal designation data set by the signal designation data setting means as the reference clock signal;
The gaming machine according to claim 1 or 2, characterized in that.
前記数値データ更新手段は、前記数値データを所定の初期値から所定の最終値まで循環的に更新し、
前記乱数回路設定手段は、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に、所定値と、前記遊技制御用マイクロプロセッサに固有の識別番号が示す値と、のうちから選択された値を前記所定の初期値として前記数値データ更新手段に設定する初期値設定手段を含む、
ことを特徴とする請求項1,2,又は3に記載の遊技機。
The numerical data updating means cyclically updates the numerical data from a predetermined initial value to a predetermined final value,
The random number circuit setting means includes a predetermined value and a value indicated by an identification number unique to the game control microprocessor before the setting of interrupt processing to be executed periodically after the power supply means starts supplying power. Including an initial value setting means for setting the value selected from among the numerical data updating means as the predetermined initial value,
The gaming machine according to claim 1, 2, or 3.
前記数値データ更新手段から前記乱数値記憶手段へと供給する数値データの更新順である順列の変更を要求する数値データ列変更手段を含み、
前記乱数回路は、前記数値データ列変更手段によって数値データ列の変更を要求されたとき、該数値データ列の変更を要求されないときとは異なる更新順の順列に変更する数値順列変更手段を含む、
ことを特徴とする請求項1乃至4のいずれか1項に記載の遊技機。
Numeric data string change means for requesting change of the permutation, which is the update order of the numerical data supplied from the numerical data update means to the random value storage means,
The random number circuit includes a numerical permutation changing unit that, when requested to change the numerical data sequence by the numerical data sequence changing unit, changes to a permutation having an update order different from that when the change of the numerical data sequence is not requested.
The gaming machine according to any one of claims 1 to 4, characterized in that:
前記遊技制御用マイクロプロセッサは、前記乱数回路を複数内蔵し、
前記遊技制御用CPUは、前記遊技制御用マイクロプロセッサに内蔵されている複数の乱数回路のうちのいずれか一つの乱数回路から発生する乱数を前記表示結果決定手段による前記表示結果の決定に用いると共に、その他の乱数回路から発生する乱数を該表示結果の決定とは異なる決定に用いる、
ことを特徴とする請求項1乃至5のいずれか1項に記載の遊技機。
The gaming control microprocessor includes a plurality of the random number circuits,
The game control CPU uses a random number generated from any one of a plurality of random number circuits built in the game control microprocessor for determining the display result by the display result determining means. The random number generated from the other random number circuit is used for determination different from the determination of the display result.
The gaming machine according to any one of claims 1 to 5, characterized in that:
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