JP4559861B2 - キャッシュを備えたデータ処理システムのオーバーヘッドを小さくするための方法及び装置 - Google Patents
キャッシュを備えたデータ処理システムのオーバーヘッドを小さくするための方法及び装置 Download PDFInfo
- Publication number
- JP4559861B2 JP4559861B2 JP2004541549A JP2004541549A JP4559861B2 JP 4559861 B2 JP4559861 B2 JP 4559861B2 JP 2004541549 A JP2004541549 A JP 2004541549A JP 2004541549 A JP2004541549 A JP 2004541549A JP 4559861 B2 JP4559861 B2 JP 4559861B2
- Authority
- JP
- Japan
- Prior art keywords
- cache
- data
- read
- data element
- cache line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/126—Replacement control using replacement algorithms with special data handling, e.g. priority of data or instructions, handling errors or pinning
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
│コード│仮想チ│コマンド │コメント/オプション│パケット│
│ │ャンネ│ │ │タイプ │
│ │ル(VCh│ │ │ │
│ │an) │ │ │ │
│000000│− │NOP │ヌルパケット。フロー│情報 │
│ │ │ │制御情報を含む。 │ │
│ │ │ │ │ │
│000001│ │リザーブド│ │ │
│ │ │−ホスト │ │ │
│000010│NPC│フラッシュ│ポスティッドライトを│リクエス│
│ │ │ │フラッシュ │ト │
│000011│ │リザーブド│ │ │
│ │ │−ホスト │ │ │
│x01xxx│NPC│ライト │書き込みリクエスト │ │
│ │あるい│(sized) │[5]リクエストがポ│ │
│ │はPC│ │スティッドであるかど│ │
│ │(ビッ│ │うかを定義 │ │
│ │ト5)│ │0:ノンポスティッド│ │
│ │ │ │1:ポスティッド │ │
│ │ │ │[2]データ長を定義│ │
│ │ │ │0:バイト │ │
│ │ │ │1:ダブルワード │ │
│ │ │ │[1]帯域幅/レイテ│ │
│ │ │ │ンシー要求を定義 │ │
│ │ │ │0:ノーマル │ │
│ │ │ │1:アイソクロナス │ │
│ │ │ │[0]アクセスがホス│ │
│ │ │ │トキャッシュコヒーレ│ │
│ │ │ │ンスを要求するかどう│ │
│ │ │ │かを示す(ホストメモ│ │
│ │ │ │リへのアクセスでない│ │
│ │ │ │場合は無視) │ │
│ │ │ │0:ノンコヒーレント│ │
│ │ │ │1:コヒーレント │ │
│ │ │ │ │ │
│ │ │ │ │ │
│ │ │ │ │ │
│ │ │ │ │ │
│ │ │ │ │ │
│ │ │ │ │ │
│ │ │ │ │ │
│ │ │ │ │ │
│ │ │ │ │ │
│ │ │ │ │ │
│01xxx │NPC│リード │[3]応答に対するオ│リクエス│
│01xxx │ │(sized) │ーダリング要求を定義│ト/アド│
│ │ │ │0:応答はポスティッ│レス │
│ │ │ │ドリクエストをパスし│ │
│ │ │ │ない │ │
│ │ │ │1:応答はポスティッ│ │
│ │ │ │ドリクエストをパスす│ │
│ │ │ │る │ │
│ │ │ │[2]データ長を定義│ │
│ │ │ │0:バイト │ │
│ │ │ │1:ダブルワード │ │
│ │ │ │[1]帯域幅/レイテ│ │
│ │ │ │ンシー要求を定義 │ │
│ │ │ │0:ノーマル │ │
│ │ │ │1:アイソクロナス │ │
│ │ │ │[0]アクセスがホス│ │
│ │ │ │トキャッシュコヒーレ│ │
│ │ │ │ンスを要求するかどう│ │
│ │ │ │かを示す(ホストメモ│ │
│ │ │ │リへのアクセスでない│ │
│ │ │ │場合は無視) │ │
│ │ │ │0:ノンコヒーレント│ │
│ │ │ │1:コヒーレント │ │
│ │ │ │ │ │
│ │ │ │ │ │
│ │ │ │ │ │
│ │ │ │ │ │
│ │ │ │ │ │
│ │ │ │ │ │
│100xxx│ │リザーブド│ │ │
│ │ │−I/O │ │ │
│110000│R │Rd応答 │リード応答 │応答/デ│
│ │ │ │ │ータ │
│110001│ │リザーブド│ │ │
│110010│ │−ホスト │ │ │
│ │ │ │ │ │
│ │ │ │ │ │
│コード│VChan │コマンド │コメント/オプション│パケット│
│ │ │ │ │タイプ │
│110011│R │TgtDo│ターゲット完了をリク│応答 │
│ │ │ne │エストのソースに伝え│ │
│ │ │ │る │ │
│ │ │ │ │ │
│11010x│ │リザーブド│ │ │
│ │ │−ホスト │ │ │
│11010x│ │リザーブド│ │ │
│ │ │−ホスト │ │ │
│11011x│ │リザーブド│ │ │
│ │ │−I/O │ │ │
│11100x│ │リザーブド│ │ │
│ │ │−ホスト │ │ │
│11100x│ │リザーブド│ │ │
│ │ │−ホスト │ │ │
│11100x│ │リザーブド│ │ │
│ │ │−ホスト │ │ │
│111010│PC │ブロードキ│ブロードキャスト メ│リクエス│
│ │ │ャスト │ッセージ │ト/アド│
│ │ │ │ │レス │
│111011│ │リザーブド│ │ │
│ │ │−ホスト │ │ │
│111100│PC │フェンス │ポスティッドリクエス│リクエス│
│ │ │ │トをフェンスする │ト │
│ │ │ │ │ │
│111101│NPC│アトミック│Atomic Read-Modify- │リクエス│
│ │ │ RMW │Write │ト/アド│
│ │ │ │ │レス/デ│
│ │ │ │ │ータ │
│111110│ │リザーブド│ │ │
│ │ │−I/O │ │ │
│111111│ │同期化/エ│Link Synchronization│情報 │
│ │ │ラー │ and Error Packet │ │
このビットは、ハイパートランスポート技術のスタンダードパーソナルコンピュータインターフェース(PCI)と同様のオーダリングモデルを維持するためにクリアにされる必要がある。PCI−ライクのオーダリングを必要としないシステムは、高性能化のためにPassPWをセットすることができる。
Claims (10)
- キャッシュ(124)及び下位メモリシステム(170)を有するメモリ階層を持つデータ処理システムにおいて、
少なくとも一つの前記キャッシュ(124)のキャッシュラインにメモリロケーションを割り当て、
データプロデューサ(122)により、前記少なくとも一つのキャッシュラインへデータエレメントを書き込み、かつ、
データコンシューマ(160)から前記データエレメントに対してのリードワンスリクエストを受信し、前記データコンシューマは、前記リードワンスリクエストを通じて、前記少なくとも一つのキャッシュラインがライトバックが行われることなく無効にされることを指示し、かつ、
前記リードワンスリクエストに応答して前記キャッシュ(124)から前記データエレメントを直接読み出すことによって前記データコンシューマ(160)へ前記データエレメントを送り、かつ、その後、前記下位メモリシステム(170)にアクセスせずに、前記少なくとも一つのキャッシュラインの割り当てを解除する、というステップを有する方法。 - 前記割り当て解除のステップが、前記読み出しステップに応答して、前記少なくとも一つのキャッシュラインを無効としてマークするステップを有する、請求項1記載の方法。
- 前記割り当てのステップが、前記下位メモリシステム(170)にアクセスせずに、前記キャッシュ(124)の、前記少なくとも一つのキャッシュラインへ、前記メモリロケーションを割り当てるステップを有する、請求項1記載の方法。
- 前記データエレメントを書き込む前記ステップが、データ通信フレームの少なくとも一部を書き込むステップを有する、請求項1記載の方法。
- キャッシュ及び下位メモリシステムを含むメモリ階層を有すデータ処理システムにおいて、オーバーヘッドを小さくするための方法であって、
データエレメントに対するリードワンスリクエストを受信し、前記リードワンスリクエストは、少なくとも一つのキャッシュラインがライトバックが行われることなく無効にされることを指示するものであり、
前記少なくとも一つのキャッシュラインにおいて、前記データエレメントの存在に対してプロービングし、
前記プロービングステップとともに、前記少なくとも一つのキャッシュラインの次の状態が無効であることを示し、かつ、
前記キャッシュに前記データエレメントが記録される場合、前記キャッシュの前記少なくとも一つのキャッシュラインからデータを送るとともに前記少なくとも一つのキャッシュラインを無効にする、あるいは、前記キャッシュに前記データエレメントが記録されない場合、前記下位メモリシステムから前記データエレメントをフェッチする、のいずれか一方により、前記リードワンスリクエストに応じる、ステップを有す方法。 - 前記少なくとも一つのキャッシュラインからデータを送る前記ステップは、
下位メモリシステムにアクセスを開始し、かつ
続いて、前記キャッシュに記録されるべき前記データエレメントが検知された場合は、前記アクセスを中断する、請求項5記載の方法。 - 前記リードワンスリクエストを受信する前記ステップが更に、ハイパートランスポートTMI/Oリンク仕様書バージョン1.03と実質的に互換性があるリンクを使用して、前記リードワンスリクエストを受信するステップを有する、請求項1あるいは請求項5のいずれかに記載の方法。
- データプロセッサ(120)であって、
キャッシュ(124)を含む中央処理装置(122)を有し、
前記中央処理装置(122)と結合され、データコンシューマ(160)からデータエレメントに対するリードワンスリクエストを受信できるホストブリッジ(130)を有し、前記データコンシューマは、前記リードワンスリクエストを通じて、少なくとも一つのキャッシュラインがライトバックが行われることなく無効にされることを指示するものであり、
前記ホストブリッジ(130)と結合された入力を有し、かつ前記中央処理装置(122)と結合された出力を有するメモリコントローラを有し、
前記メモリコントローラ(126)は、前記リードワンスリクエストを受信して、前記データエレメントに対し、前記中央処理装置へプローブを発行するものであり、このプローブは、前記データエレメントを有する前記少なくとも一つのキャッシュラインの次の状態が無効であることを示すものであり、
前記キャッシュ(124)が前記データエレメントを含む場合、前記中央処理装置(122)は、前記ホストブリッジ(130)へ前記データエレメントを送り、かつ、前記キャッシュ(124)は前記少なくとも一つのキャッシュラインが無効であるとマークする、データプロセッサ(120)。 - 前記ホストブリッジ(130)が、ハイパートランスポートTMI/Oリンク仕様書バージョン1.03と実質的に互換性があるリンクを使用して、入力/出力デバイス(160)と結合される、請求項8記載のデータプロセッサ(120)。
- 前記中央処理装置(122)、前記ホストブリッジ(130)、及び前記メモリコントローラ(126)が、単一の集積回路に組み込まれている、請求項8記載のデータプロセッサ(120)。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/261,642 US7062610B2 (en) | 2002-09-30 | 2002-09-30 | Method and apparatus for reducing overhead in a data processing system with a cache |
PCT/US2003/028934 WO2004031964A2 (en) | 2002-09-30 | 2003-09-18 | Method and apparatus for reducing overhead in a data processing system with a cache |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006501568A JP2006501568A (ja) | 2006-01-12 |
JP4559861B2 true JP4559861B2 (ja) | 2010-10-13 |
Family
ID=32030034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004541549A Expired - Fee Related JP4559861B2 (ja) | 2002-09-30 | 2003-09-18 | キャッシュを備えたデータ処理システムのオーバーヘッドを小さくするための方法及び装置 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7062610B2 (ja) |
EP (1) | EP1546887A2 (ja) |
JP (1) | JP4559861B2 (ja) |
KR (1) | KR101069931B1 (ja) |
CN (1) | CN100357915C (ja) |
AU (1) | AU2003267204A1 (ja) |
TW (1) | TWI322944B (ja) |
WO (1) | WO2004031964A2 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040019704A1 (en) * | 2002-05-15 | 2004-01-29 | Barton Sano | Multiple processor integrated circuit having configurable packet-based interfaces |
US7155572B2 (en) * | 2003-01-27 | 2006-12-26 | Advanced Micro Devices, Inc. | Method and apparatus for injecting write data into a cache |
US7334102B1 (en) | 2003-05-09 | 2008-02-19 | Advanced Micro Devices, Inc. | Apparatus and method for balanced spinlock support in NUMA systems |
US20050132089A1 (en) * | 2003-12-12 | 2005-06-16 | Octigabay Systems Corporation | Directly connected low latency network and interface |
US20060143402A1 (en) * | 2004-12-23 | 2006-06-29 | Srinivas Chennupaty | Mechanism for processing uncacheable streaming data |
US7437510B2 (en) * | 2005-09-30 | 2008-10-14 | Intel Corporation | Instruction-assisted cache management for efficient use of cache and memory |
US7571286B2 (en) * | 2006-08-24 | 2009-08-04 | International Business Machines Corporation | Reduced memory traffic via detection and tracking of temporally silent stores |
US20090037661A1 (en) * | 2007-08-04 | 2009-02-05 | Applied Micro Circuits Corporation | Cache mechanism for managing transient data |
US7861041B2 (en) * | 2007-09-04 | 2010-12-28 | Advanced Micro Devices, Inc. | Second chance replacement mechanism for a highly associative cache memory of a processor |
US7873791B1 (en) * | 2007-09-28 | 2011-01-18 | Emc Corporation | Methods and systems for incorporating improved tail cutting in a prefetch stream in TBC mode for data storage having a cache memory |
JP2009157608A (ja) * | 2007-12-26 | 2009-07-16 | Nec Corp | キャッシュメモリシステムおよびキャッシュメモリ制御方法 |
GB2456924B (en) * | 2008-04-28 | 2012-03-07 | Ibm | Method, apparatus, computer program product and data processing program of controlling cache usage in a computer system |
US8185695B2 (en) * | 2008-06-30 | 2012-05-22 | Advanced Micro Devices, Inc. | Snoop filtering mechanism |
US8627017B2 (en) * | 2008-12-30 | 2014-01-07 | Intel Corporation | Read and write monitoring attributes in transactional memory (TM) systems |
US9785462B2 (en) | 2008-12-30 | 2017-10-10 | Intel Corporation | Registering a user-handler in hardware for transactional memory event handling |
DE102009026961A1 (de) * | 2009-06-16 | 2010-12-23 | Robert Bosch Gmbh | Verfahren zum Übertragen von Daten zwischen Teilnehmerstationen eines Bussystems |
US8751714B2 (en) * | 2010-09-24 | 2014-06-10 | Intel Corporation | Implementing quickpath interconnect protocol over a PCIe interface |
US8683135B2 (en) * | 2010-10-31 | 2014-03-25 | Apple Inc. | Prefetch instruction that ignores a cache hit |
KR102118309B1 (ko) | 2012-09-19 | 2020-06-03 | 돌비 레버러토리즈 라이쎈싱 코오포레이션 | 양자점/리모트 인광 디스플레이 시스템 개선 |
TWI526966B (zh) | 2013-11-25 | 2016-03-21 | 財團法人資訊工業策進會 | 資料處理裝置及資料處理方法 |
US9792210B2 (en) | 2015-12-22 | 2017-10-17 | Advanced Micro Devices, Inc. | Region probe filter for distributed memory system |
US10042762B2 (en) | 2016-09-14 | 2018-08-07 | Advanced Micro Devices, Inc. | Light-weight cache coherence for data processors with limited data sharing |
US10235302B2 (en) * | 2016-12-12 | 2019-03-19 | Intel Corporation | Invalidating reads for cache utilization in processors |
US10402349B2 (en) * | 2017-02-08 | 2019-09-03 | Arm Limited | Memory controller having data access hint message for specifying the given range of one or more memory addresses |
US11036658B2 (en) | 2019-01-16 | 2021-06-15 | Advanced Micro Devices, Inc. | Light-weight memory expansion in a coherent memory system |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4197580A (en) * | 1978-06-08 | 1980-04-08 | Bell Telephone Laboratories, Incorporated | Data processing system including a cache memory |
JPH0354649A (ja) * | 1989-07-24 | 1991-03-08 | Oki Electric Ind Co Ltd | バッファ記憶制御方式 |
JP2695017B2 (ja) * | 1989-11-08 | 1997-12-24 | 富士通株式会社 | データ転送方式 |
JPH0448358A (ja) * | 1990-06-18 | 1992-02-18 | Nec Corp | キャッシュ・メモリ制御方式 |
JPH04233642A (ja) * | 1990-07-27 | 1992-08-21 | Dell Usa Corp | キャッシュアクセスと並列的にメモリアクセスを行なうプロセッサ及びそれに用いられる方法 |
JPH04195576A (ja) * | 1990-11-28 | 1992-07-15 | Nec Corp | キャッシュメモリ方式 |
US5375216A (en) | 1992-02-28 | 1994-12-20 | Motorola, Inc. | Apparatus and method for optimizing performance of a cache memory in a data processing system |
US5535116A (en) | 1993-05-18 | 1996-07-09 | Stanford University | Flat cache-only multi-processor architectures |
US5553265A (en) | 1994-10-21 | 1996-09-03 | International Business Machines Corporation | Methods and system for merging data during cache checking and write-back cycles for memory reads and writes |
US6101574A (en) | 1995-02-16 | 2000-08-08 | Fujitsu Limited | Disk control unit for holding track data in non-volatile cache memory |
JPH08272687A (ja) * | 1995-04-03 | 1996-10-18 | Nec Corp | 入出力キャッシュメモリ |
WO1996035169A1 (en) | 1995-05-05 | 1996-11-07 | Silicon Graphics, Inc. | Page migration in a non-uniform memory access (numa) system |
US5680576A (en) | 1995-05-05 | 1997-10-21 | Silicon Graphics, Inc. | Directory-based coherence protocol allowing efficient dropping of clean-exclusive data |
JP2976867B2 (ja) * | 1995-12-07 | 1999-11-10 | 日本電気株式会社 | 入出力バッファ装置及びその管理方法 |
US5829028A (en) | 1996-05-06 | 1998-10-27 | Advanced Micro Devices, Inc. | Data cache configured to store data in a use-once manner |
US6044438A (en) | 1997-07-10 | 2000-03-28 | International Business Machiness Corporation | Memory controller for controlling memory accesses across networks in distributed shared memory processing systems |
US6223258B1 (en) * | 1998-03-31 | 2001-04-24 | Intel Corporation | Method and apparatus for implementing non-temporal loads |
US6212568B1 (en) * | 1998-05-06 | 2001-04-03 | Creare Inc. | Ring buffered network bus data management system |
US6490654B2 (en) * | 1998-07-31 | 2002-12-03 | Hewlett-Packard Company | Method and apparatus for replacing cache lines in a cache memory |
US6457105B1 (en) * | 1999-01-15 | 2002-09-24 | Hewlett-Packard Company | System and method for managing data in an asynchronous I/O cache memory |
US6442666B1 (en) * | 1999-01-28 | 2002-08-27 | Infineon Technologies Ag | Techniques for improving memory access in a virtual memory system |
US6502171B1 (en) * | 1999-08-04 | 2002-12-31 | International Business Machines Corporation | Multiprocessor system bus with combined snoop responses explicitly informing snoopers to scarf data |
JP3897218B2 (ja) * | 1999-10-08 | 2007-03-22 | 富士通株式会社 | キャッシュ装置及び制御方法 |
US6549961B1 (en) * | 1999-10-27 | 2003-04-15 | Infineon Technologies North America Corporation | Semaphore access in a multiprocessor system |
US6751684B2 (en) * | 2000-12-21 | 2004-06-15 | Jonathan M. Owen | System and method of allocating bandwidth to a plurality of devices interconnected by a plurality of point-to-point communication links |
US7017008B2 (en) * | 2000-12-29 | 2006-03-21 | Intel Corporation | Method and apparatus for optimizing data streaming in a computer system utilizing random access memory in a system logic device |
US7100001B2 (en) | 2002-01-24 | 2006-08-29 | Intel Corporation | Methods and apparatus for cache intervention |
US7047374B2 (en) | 2002-02-25 | 2006-05-16 | Intel Corporation | Memory read/write reordering |
US6839816B2 (en) | 2002-02-26 | 2005-01-04 | International Business Machines Corporation | Shared cache line update mechanism |
JP2003296189A (ja) * | 2002-04-02 | 2003-10-17 | Kyocera Corp | キャッシュシステムにおけるデータ書き込み方法 |
US20040019704A1 (en) | 2002-05-15 | 2004-01-29 | Barton Sano | Multiple processor integrated circuit having configurable packet-based interfaces |
US6944719B2 (en) | 2002-05-15 | 2005-09-13 | Broadcom Corp. | Scalable cache coherent distributed shared memory processing system |
US8533401B2 (en) | 2002-12-30 | 2013-09-10 | Intel Corporation | Implementing direct access caches in coherent multiprocessors |
-
2002
- 2002-09-30 US US10/261,642 patent/US7062610B2/en not_active Expired - Fee Related
-
2003
- 2003-09-18 EP EP03749675A patent/EP1546887A2/en not_active Withdrawn
- 2003-09-18 CN CNB038232529A patent/CN100357915C/zh not_active Expired - Fee Related
- 2003-09-18 AU AU2003267204A patent/AU2003267204A1/en not_active Abandoned
- 2003-09-18 JP JP2004541549A patent/JP4559861B2/ja not_active Expired - Fee Related
- 2003-09-18 WO PCT/US2003/028934 patent/WO2004031964A2/en active Application Filing
- 2003-09-18 KR KR1020057005444A patent/KR101069931B1/ko not_active IP Right Cessation
- 2003-09-30 TW TW092126959A patent/TWI322944B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
AU2003267204A8 (en) | 2004-04-23 |
WO2004031964A3 (en) | 2004-10-28 |
US20040064651A1 (en) | 2004-04-01 |
TWI322944B (en) | 2010-04-01 |
KR20050046814A (ko) | 2005-05-18 |
CN1685321A (zh) | 2005-10-19 |
KR101069931B1 (ko) | 2011-10-05 |
WO2004031964A2 (en) | 2004-04-15 |
JP2006501568A (ja) | 2006-01-12 |
CN100357915C (zh) | 2007-12-26 |
EP1546887A2 (en) | 2005-06-29 |
US7062610B2 (en) | 2006-06-13 |
AU2003267204A1 (en) | 2004-04-23 |
TW200407709A (en) | 2004-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4559861B2 (ja) | キャッシュを備えたデータ処理システムのオーバーヘッドを小さくするための方法及び装置 | |
US11507528B2 (en) | Pooled memory address translation | |
US7155572B2 (en) | Method and apparatus for injecting write data into a cache | |
US6948035B2 (en) | Data pend mechanism | |
JP6141379B2 (ja) | トランザクション属性を修正するためのメモリ領域オーダリング要求に関するコンプリータ知識の使用 | |
US5594882A (en) | PCI split transactions utilizing dual address cycle | |
US7269695B2 (en) | Ambiguous virtual channels | |
US20060190655A1 (en) | Apparatus and method for transaction tag mapping between bus domains | |
KR20030025296A (ko) | 중앙 집중형 스누프 필터링 방법 및 장치 | |
US7752281B2 (en) | Bridges performing remote reads and writes as uncacheable coherent operations | |
US7275125B2 (en) | Pipeline bit handling circuit and method for a bus bridge | |
US6425071B1 (en) | Subsystem bridge of AMBA's ASB bus to peripheral component interconnect (PCI) bus | |
KR100432701B1 (ko) | 컴퓨터 구성요소 간의 개선된 인터페이스를 위한 방법 및장치 | |
US6757793B1 (en) | Reducing probe traffic in multiprocessor systems using a victim record table |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060807 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090818 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090908 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091208 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091215 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100108 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100129 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100204 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100216 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100421 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100430 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100512 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100615 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100707 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100723 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 3 |
|
RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20100902 |
|
A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20101222 |
|
LAPS | Cancellation because of no payment of annual fees |