JP4545438B2 - 半導体装置、カード、システムならびに半導体装置の真正性および識別性を初期化し検査する方法 - Google Patents

半導体装置、カード、システムならびに半導体装置の真正性および識別性を初期化し検査する方法 Download PDF

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Description

本発明は、能動素子を含む回路を具備した半導体装置に係り、その回路は基板の一方側にあり、パッシベーション構造体によって覆われ、半導体装置は、パッシベーション構造体の局部エリアを含み第１のインピーダンスを持つ第１のセキュリティ素子をさらに具備する。
本発明は、また、半導体装置とアクセス装置とを含むシステムに関する。
本発明は、さらに、半導体装置を具備したカードに関する。本発明は、さらに、半導体装置を初期化する方法と、半導体装置の真正性を検査する方法と、半導体装置を識別する方法と、に関する。
このようなシステム、このような半導体装置、および、このようなスマートカードは、欧州特許出願公開第３００８６４号明細書から公知である。従来の装置の第１のセキュリティ素子は、パッシベーション構造体によって一体的に容量結合された２個のキャパシタ電極を備えたキャパシタである。この装置は、好ましくは、複数のセキュリティ素子を含む。装置の真正性を検査する際、測定電圧は計算基準電圧と比較される。差があるとき、真正性は承認されない。
従来の装置の欠点は、セキュリティ素子が回避されることである。セキュリティ素子は、同じ容量を備えた、下にある回路を妨害しない他の構造体によって置き換えてもよい。さらに、回路を調べるためにパッシベーション構造体と電極を取り外しても、電極とパッシベーション構造体が後で再び取り付けられるならば、検出できない。
本発明の第１の目的は、冒頭の節に記載された種類の半導体装置であって、パッシベーション構造体の取り外しを後で検出することができる半導体装置を提供することである。
本発明の第２の目的は、冒頭の節に記載された種類のシステムであって、このシステムを用いてパッシベーション構造体の取り外しを検出することができるシステムを提供することである。
第１の目的は、
第１および第２のインピーダンスの実際値を測定する測定手段が設けられ、
中央データベース装置を含むか、または、中央データベース装置にアクセスする外部アクセス装置へ実際値を転送する転送手段が設けられる、
ことによって達成される。
第２の目的は、半導体装置とアクセス装置のシステムによって達成され、
本発明による半導体装置が設けられ、
アクセス装置は、中央データベース装置を含むか、または、中央データベース装置にアクセスすることができ、
中央データベース装置は、第１および第２のセキュリティ素子の実際値を、それぞれ、第１および第２の基準値として記憶するために適した記憶素子を含む。
本発明によるシステムにおいて、半導体装置は、パッシベーション構造体の構造に依存したインピーダンスを持つセキュリティ素子を有する。したがって、インピーダンスの差は、物理的に組み込まれた素性に関連する。パッシベーション構造体の構造は、半導体装置に関して説明されるように、様々な方法によって回路上で変えられる。パッシベーション構造体の取り外しと、その後の新たな取り付けは、正常な条件下では、少なくとも一方のセキュリティ素子のインピーダンスを変化させることになる。実際値の正しさ、即ち、半導体装置の真正性は、半導体装置の外部だけに存在するデータ、例えば、アクセス装置の一部である、または、アクセス装置に接続された中央データベース装置に存在するデータとの比較によって検査することができる。或いは、半導体装置の識別性は前記データとの比較によって識別できる。アカウント番号のような通常の識別用規準は、ユーザの真正性の検査のため使用される。
本発明の半導体装置において、実際値は、半導体装置のメモリに記憶されるのではなく、外部アクセス装置へ転送される。このことは、セキュリティの理由で有利であると考えられる。このようなメモリは、再取り付けされたパッシベーション構造体が元のデータと適合するかどうかを検査するため使用される。また、装置のメモリまたは配線設計は、パッシベーション構造体が取り外されたとしても、正しい実際値を外部装置へ供給するように変更することができる。その提案された用法を実現するため、本発明の半導体装置は、以下の３つの特徴を有し、即ち、パッシベーション構造体は、セキュリティ素子のインピーダンスを変えることなく取り外すこと、置き換えることが不可能であり、測定手段は前記インピーダンスの実際値を測定し、転送手段は前記実際値をアクセス装置へ転送する。
測定装置の実施は、測定対象の具体的なインピーダンスのタイプに依存する。容量が測定されるならば、指紋センサの分野で知られている測定手段が使用される。このような測定装置は、例えば、米国特許第５，３２５，４４２号明細書から知られるように、ドライブ手段とセンシング手段の全体である。或いは、特に、セキュリティ素子の個数が比較的少ない場合、それらは、従来の回路で次々に測定され、測定装置はインピーダンスと並列に置かれる。本特許出願の関連において、実際値の測定には、その実際値を示す、その実際値を表す、または、その実際値に対応したパラメータの判定が含まれることが理解される。誘電率は異なる周波数で測定しただけでも異なる結果が得られるので、この実際値は、どこか他の場所で獲得できる値でなくても構わないことが明らかであろう。しかし、それは実際に測定される値であり、測定が同一条件下で攻撃されていない装置で繰り返されるならば、同じ実際値を与えるに違いない。
好ましい一実施形態では、測定手段は、発振器と２進カウンタを含む。発振器によって、選択されたセキュリティ素子のインピーダンスの虚部を測定可能であり、その結果として、インピーダンスの前記部分に依存する周波数を持つ信号が得られる。２進カウンタは、この周波数を標準周波数と比較する。この実施形態の利点は、発振器および２進カウンタのような標準的な部品を使用する点にある。これらは、既存の集積回路に存在し、測定手段として用いられる。代替的に、しかも、好ましくは、補助的な発振器および２進カウンタを付け加えてもよい。
測定手段の測定の特定性を増加するため、第２の発振器およびプロセッサ機能が付加される。第２の発振器は、異なる周波数で発振する。実際には、再取り付けされたパッシベーション構造体は、第１の周波数だけではなく、第２の周波数でも、元のパッシベーション構造体と同じ動作をしなければならない。
別の実施形態では、インピーダンスは、セキュリティ素子に、半導体装置内で生成された周波数と振幅が既知の矩形波を供給することによって測定可能である。その結果として、電流が測定される。その計算された実際値は、半導体装置内のＡ／Ｄコンバータを用いてデジタル化される。
転送手段は、一般的に、半導体装置が一部分を形成するカードなどに存在するアンテナ、または、アンテナへの電気配線である。或いは、転送手段は、アクセス装置との物理的な接触を可能にさせる接触パッドを含む。このような転送手段と、実際値を転送する方法は、当業者には公知である。
実際値を転送する間のセキュリティを高めるため、好ましくは、測定されたままの実際値を転送される実際値に変更するアルゴリズム手段が設けられる。このアルゴリズム手段は、例えば、マイクロプロセッサにより構成される。或いは、それは、実際値のデータフォーマットが適合させられる回路でもよい。
好ましい一実施形態では、パッシベーション構造体は、回路上で側面に沿って変化する実効誘電率をとるので、第１のインピーダンスは第２のインピーダンスとは異なる。用語「実効誘電率」は、特定の層、または、層のスタックの特性である、という意味で使用され、層の各々は材料の混合物である。この用語は、さらに、導電率および透磁率成分を含むことを意味し、導電率および透磁率成分は測定されたままの実際値に反映される。この構造は様々な形で変えられる。第１の例では、パッシベーション構造体の厚さは回路上で変化する。第２の例では、パッシベーション構造体は、実質的に粗い境界面を備えた少なくとも２つの層を含む。また、層は、部分的に混合してもよく、または、局部的に変更してもよい。さらに、パッシベーション構造体は多層スタックにより構成してもよい。
第１および第２のセキュリティ素子は、例えば、キャパシタ、抵抗、インダクタ、ＬＣ回路、変成器などの同じ種類の素子でもよいが、異なる種類の素子でも構わない。それらは、配線のような非常に多数の他の構造体を含む層にさらに隠される。第１および第２のインピーダンスは、さらに、異なる周波数で測定される。
好ましくは、半導体装置は複数のセキュリティ素子を含み、中央データベース装置は関連した複数の対応する記憶素子を含む。好ましくは、その個数は、パッシベーション構造体の全表面がセキュリティ素子で覆われるような数である。実用上の理由で、それらは、セキュリティ素子のアレイとして設けてもよい。複数のセキュリティ素子を配置することによって、パッシベーション構造体の複雑さが大いに高められる。
有利な一実施形態では、パッシベーション構造体は、パッシベーティング層とセキュリティ層とを含み、セキュリティ層は回路上に不均一に分布した粒子を有する。この実施形態において、セキュリティ素子は、実際の堆積プロセスに依存したインピーダンスを持つ。粒子の不均一な分布はいろいろな形式で実現され、セキュリティ層は、様々なサイズ、様々な組成、様々な形状、様々な向き、および、回路上で変化する濃度の粒子を含む。好ましくは、粒子は、セキュリティ素子の局部表面のオーダーのサイズがある。その結果として、個々のセキュリティ素子のインピーダンスは予測不可能である。それらは初期化前には不明である。このことは、記憶素子が、実際的にユニークであり、識別目的のため使用できる基準値を持つ点で有利である。堆積プロセスに依存するインピーダンスの別の結果は、セキュリティ層が取り除かれた後に同じセキュリティ層を設けることが実際的に不可能になることである。
セキュリティ層は、好ましくは、取り外すことが非常に困難であり、かつ、顕微鏡を用いて調べることが不可能であるように選択される。有利な一実施形態では、セキュリティ層は、セラミック等の粒子が不均一に分布されたマトリックス材料（基材）を含み、ゾル・ゲル法で塗布される。セキュリティ層の基材の一例は、第一リン酸アルミニウムに基づくものであり、これは、ＷＯ９９／６５０７４号公報により公知である。このようなマトリックス材料には、前記第一リン酸アルミニウムの以外でも、ＴｉＯ２、（テトラエトキシオルトシリケートから塗布される）ＳｉＯ２、および、スピンオン・ポリマーが含まれる。このようなセキュリティ層は、下にある回路の能動素子が汚染されないことを保証するため、パッシベーティング層に塗布される。セラミック等の粒子のサイズがセキュリティ素子の局部表面積のサイズに匹敵するならば、自然に不均一な分布が得られる。或いは、この分布は、例えば、粒子で満たされたマトリックス材料の不均一な懸濁液を塗布することによって不均一にさせられる。
第１のセキュリティ素子の第１および第２の電極は様々な形状を有する。第１のセキュリティ素子が、主として、１回巻きのインダクタであるならば、第１および第２の電極は、この１回巻きによって接続され、即ち、同じ金属線の一部である。第１および第２の電極が同じ金属線の一部でないならば、それらはパッシベーション構造体の同じ側または両側に存在する。一方の電極がパッシベーション構造体の内部に存在することさえあってもよく、その他の変形は当業者に明白であろう。２個以上のセキュリティ素子があり、第２の電極が接地面に接続されているならば、数個の第２の電極を一つに統合してもよい。特に、第２の電極がパッシベーション構造体の最上部に存在するならば、これらの第２の電極は、１点で接地面に接続された、実質的にパターニングされていない層として実現される。金属層の代わりに、導電性ポリマー層、または、導電性粒子を含む層のようなその他の導電性層を使用してもよい。このようなパターニングされていない導電性層はＥＳＤプロテクションとしても使用される。
好ましい一実施形態では、パッシベーション構造体は金属層の最上部に存在し、この金属層は第１および第２の電極を含む。第１および第２の電極は、互いに組み合わされた電極のペアを構成する。この実施形態において、電極の表面積は比較的大きく、このことはインピーダンスの大きさにプラスになる。この実施形態は、特に、第１の電極と第２の電極との間のインピーダンスの容量部の測定に適している。容量の大きな変化は、パッシベーション構造体の主要材料の誘電率または複数の材料の誘電率とは異なる誘電率を持つ粒子の選定によって実現できる。したがって、粒子は、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＴｉＮ、ＷＯ３のようにかなり高い誘電率、または、空気（例えば、空隙）、誘電性有機材料、若しくは、多孔性アルキル置換ＳｉＯ２のようにかなり低い誘電率を持つ。
さらなる一実施形態において、希望のパターンの能動素子の接続用配線は同じく金属層に存在する。この実施形態の利点は、セキュリティ素子の電極を設けるために付加的な金属層を堆積させる必要がないことである。別の利点は、電極と配線にほぼ同じ形状が与えられるので、電極が配線の構造体の中に隠れることである。
本発明の第３の目的は、カードのセキュリティを改善することである。この目的は、本発明の半導体装置が存在することによって達成される。本発明の半導体装置およびシステムによって与えられる、リバースエンジニアリングに対する保護のため、この目的は本発明のカードにおいて達成される。本発明のカードは、好ましくは、金融データ若しくは個人データを格納するスマートカード、または、建物若しくは情報にアクセスできるスマートカードである。このようなスマートカードに対する安全性要求は着実に高まり、このことはこれらのスマートカードの信頼および用途の増大に関連付けられる。或いは、カードは、非接触で読み出し可能なトランスポンダ型のカードでもよい。その実施形態では、アンテナがカード上に存在し、そのアンテナに半導体装置が接続される。カードは預金通帳でもよい。この場合、半導体装置は非常に薄くしなければならない。半導体装置の改良されたパッシベーション構造体は、配線層の数を減少させることが可能であり、これにより、装置の原価が低減される。別のタイプのカードは、携帯電話機用のＳＩＭカードである。
本発明の第４の目的は、本発明のシステムのため本発明の半導体装置を初期化する方法を提供することである。この目的は、
第１および第２のインピーダンスの実際値を測定し、
実際値を中央データベース装置へ転送し、第１および第２の記憶素子にそれぞれ第１および第２の基準値として記憶する、
ことにより実現される。
この方法は、インピーダンスが実際には予測できないパッシベーション構造体を備えた半導体装置に限定されない。パッシベーション構造体が粒子で満たされた層を含む場合のような殆どの場合に、インピーダンスの平均値だけが計算できる。実際値の測定および第１の基準値としてのその記憶によって、より一層精密な第１の基準値を獲得できるようになる。半導体装置は、ある状況下でさらに再初期化される。これは、セキュリティ目的に適わない再使用が想定されるならば、望ましい。このような再使用は、例えば、本発明による半導体装置を建物へ入るために使用する状況では、有利である。
一実施形態において、第２の実際値は第２の周波数で測定される。セキュリティを高めるために、二つ以上の周波数でインピーダンスを測定することが好ましい。その結果として、この値が測定され、同じく初期化中に記憶するためアクセス装置へ転送される。
実際値は、アクセス装置へ転送される前に、あるアルゴリズムに従って変更できることが認められる。例えば、実際値は、０から１０００のレンジに収まる値を作成するため整数値によって乗算される。また、実際値は、整数を作成するように変更してもよく、或いは、デジタル化してもよい。
本発明の第５の目的は、半導体装置の真正性を検査する方法を提供することであり、この方法は、パッシベーション構造体の取り外しと、パッシベーション構造体の再取り付けを検出可能であり、この方法は、半導体装置が本発明の初期化方法によって初期化されていることを前提とする。識別性が付与された本発明の半導体装置の真正性を検査する方法は、
第１のインピーダンスの実際値を測定するステップと、
実際値をアクセス装置へ転送するステップと、
半導体装置の識別性を中央データベース装置へ供給するステップと、
半導体装置に対応した第１の基準値を読み込むステップと、
中央データベース装置からアクセス装置へ第１の基準値を供給するステップと、
実際値と第１の基準値との間の差が所定の閾値よりも小さいならば、半導体装置の真正性を承認するステップと、
を有する。
この方法は、本発明のシステムの特徴を使用する。半導体装置の識別性は数字でも、その他の何かでもよく、一般的に、ユーザの具体的な動作を伴うことなく、半導体装置によってアクセス装置へ自動的に供給される。
尚、通常の状況下では、インピーダンスを持つ複数のセキュリティ素子が設けられることに注意すべきである。したがって、半導体装置の真正性を完全に承認できるまでに、全てのインピーダンス、または、少なくとも多数のインピーダンスが、対応した基準値と比較されることが予想される。
実際値は、第１の基準値と比較される前に、あるアルゴリズムに従って変更できることが認められる。例えば、実際値は、０から１０００のレンジに収まる値を作成するため整数値によって乗算される。また、実際値は、整数を作成するように変更してもよく、或いは、デジタル化してもよい。修正アルゴリズムがあるならば、そのアルゴリズムは改造できないように半導体装置に組み込まれるであろう。このようにして、実際値および第１の基準値が同じ方法で変更されることが保証される。
所定の閾値は一般的に非常に小さく、約３から５％であり、セキュリティ素子の個数およびその他の設計パラメータに依存する。それは、測定の不確実さ、若しくは、温度の影響、並びに、その他の外部条件を訂正するために規定される。
本発明の第６の目的は、半導体装置に記憶されていない識別コードで半導体装置の識別性を確認する方法を提供することである。この目的は、本発明のシステムにおいて本発明の半導体装置を識別する方法で達成され、この半導体装置は、
第１および第２のインピーダンスの実際値を、第１および第２の基準値としてそれぞれ第１および第２の記憶素子に記憶することによって初期化済みであり、
半導体装置を識別するための識別情報の少なくとも一部分を、第１および第２のインピーダンスの実際値の組み合わせによって定める、半導体装置を識別する方法において、
この方法は、
第１および第２のインピーダンスの実際値を、前記半導体装置の測定手段により測定するステップと、
実際値を、半導体装置の転送手段から中央データベース装置へ転送するステップと、
少なくとも実際値と第１の基準値との間の差が所定の閾値より小さい場合に、半導体装置の識別情報を、アクセス装置により承認するステップと、
を有する。
この識別の方法は、識別特徴およびセキュリティ特徴の逆転を可能にさせる。銀行口座の所有者を識別する場合、例えば、実際値の組み合わせは半導体装置の識別情報として使用される。銀行口座番号は、引き続き所有者によって与えられ、セキュリティ特徴として使用される。或いは、この識別の方法は、建物、または、特定のデータの組へのアクセス権を与えるために使用される。この場合、実際値の組み合わせは主要識別ツールとして使用される。この実際値の組み合わせは、また、固有チップ識別子コードとも呼ばれる。これは、ユーザがシステムによって特定の人物として識別されたくない場合に特に望ましい。それは、例えば、医療ファイル保管の場合である。
尚、通常の条件下では、インピーダンスを持つ複数のセキュリティ素子が設けられることに注意すべきである。したがって、半導体装置の真正性が完全に承認できるまでに、全てのインピーダンス、または、少なくとも多数のインピーダンスが、対応した基準値と比較されることが予想される。さらに、他の識別プロセスを本発明の方法に加えて使用してもよいことに注意すべきである。その場合、実際値の組み合わせは、識別コードの一部に過ぎない。
実際値は、第１の基準値と比較される前に、あるアルゴリズムに従って変更できることが認められる。例えば、実際値は、０から１０００のレンジに収まる値を作成するため整数値によって乗算される。また、実際値は、整数を作成するように変更してもよく、或いは、デジタル化してもよい。修正アルゴリズムがあるならば、そのアルゴリズムは改造できないように半導体装置に組み込まれるであろう。このようにして、実際値および第１の基準値が同じ方法で変更されることが保証される。
所定の閾値は一般的に非常に小さく、約３から５％であり、セキュリティ素子の個数およびその他の設計パラメータに依存する。それは、測定の不確実さ、若しくは、温度の影響、並びに、その他の外部条件を訂正するために規定される。
本発明のシステム、半導体装置、カード、初期化する方法、および、真正性を検査する方法の上記特徴ならびにその他の特徴は、添付図面を参照してさらに説明される。
図面は概略的に記載され、縮尺は正確ではなく、異なる図面中の同じ参照番号は対応した素子を指定する。当業者に明らかであるように、本発明の別の、しかし、等価的な実施形態が、真の新規性のある概念から逸脱することなく実現可能であり、発明の範囲は、請求項に記載された事項だけによって限定される。
図１において、半導体装置１１は、第１の側すなわち一面３２を備えたシリコン製の基板３１を有する。この一面３２上で、装置１１は、第１の能動素子３３と第２の能動素子４３を備える。本例におけるこれらの能動素子３３，４３は、エミッタ領域３４，４４と、ベース領域３５，４５と、コレクタ領域３６，４６と、を備えたバイポーラトランジスタである。
上記領域３４−３６，４４−４６は、第１の層３７に設けられ、第１の層３７はシリコン酸化物のパターニングされた絶縁層３８で覆われる。絶縁層３８は、エミッタ領域３４，４４とベース領域３５，４５に接触窓を有するようにパターニングされる。当業者に公知であるように、バイポーラトランジスタの代わりに、または、バイポーラトランジスタの他に電界効果トランジスタを設けてもよい。さらに当業者に公知であるように、キャパシタ、抵抗、および、ダイオードのようなその他の素子を半導体装置１１に集積化してもよい。
絶縁層３８におけるこれらの接触窓で、上記領域は配線部３９，４０，４１，４２に接続される。本実施形態における配線部は、第１のレベルおよび第２のレベルに広がる。一般的に知られるように、配線構造体はより多くのレベルがあってもよい。バリア層（図示せず）は、一般的に、配線部と能動素子との間に存在する。配線部３９，４０，４１，４２は、従来の手法で、例えば、ＡｌまたはＣｕで製作され、好ましくは低い誘電率を持つ誘電層４７によって覆われ、互いに絶縁される。補助的に設けられるバリア層は、図示されない。別の金属層２８が誘電層４７のあいだに設けられる。この金属層２８において、第１のセキュリティ素子１２Ａの電極１４，１５は、互いの間隔を４μｍとして画成される。第１のセキュリティ素子は、パッシベーション構造体５０の局部エリアとして構成された誘電体１７をさらに含む。本実施形態では、このパッシベーション構造体は、厚さが０．５０μｍのリン・ケイ酸塩ガラスの粘着層５１と、厚さが０．６０μｍのＳｉＮのパッシベーティング層５２と、厚さが３．０μｍの第一リン酸アルミニウムのセキュリティ層５３と、を含む。この層は、１５重量％の第１リン酸アルミニウムと、水に含まれる２０から５０重量％の粒子と、の合成物をスピンコーティングし、次に、約１００から１５０℃で乾燥することにより塗布される。或いは、それは、５から１０重量％の第１リン酸アルミニウムの合成物をスプレーコーティングすることによって塗布される。乾燥後、この層は、凝縮を可能にさせるため４００から５００℃でアニール処理され、それにより、液体から固体相への転移が起こる。セキュリティ層５３は平坦化され、エポキシ材料がその上にパッケージ５４として存在する。セキュリティ層５３は、例えば、ＰＣＢへの接続用の接触パッドを画成するようにパターニングされる。
セキュリティ層５３に含有される粒子は、ＴｉＯ２，ＴｉＮ，ＳｒＴｉＯ３，および、変性ＢａＴｉＯ３の少なくとも一つである。このような変性ＢａＴｉＯ３は、例えば、米国特許第６，０７８，４９４号明細書に開示されている。パッシベーション構造体５０中のこれらの粒子およびその他の材料の比誘電率と導電率は表１に記載されている。
Figure 0004545438
表１：パッシベーション構造体に存在する様々な材料の（真空の誘電率に対する）比誘電率と導電率
図２は、本発明の半導体装置１１の第２の実施形態の説明図である。本実施形態の装置１１において、第１のセキュリティ素子１２Ａは、第１の電極１４、第２の電極１５および誘電体１７を具備したキャパシタと、２個の巻き線５５，５６を具備したコイルと、を含むＬＣ構造体である。図１の実施形態とは異なり、第１および第２の電極１４，１５は、パッシベーション構造体５０の同じ側面上の同じ層に存在しない。第１の電極１４および第２の巻線５６は、パッシベーション構造体５０と能動素子３３，４３との間の金属層２８に存在する。第１の電極１４と第２の巻線５６の両方は、配線部４８を介してさらなる回路に接続される。第２の電極１５および第１の巻線５５は、相互に接続され、パッシベーション構造体５０とパッケージ５４の間の付加的な金属層５８に存在する。付加的な金属層５８は、付加的なパッシベーティング層５９によってパッケージ５４から保護される。
図３は、本発明の半導体装置１１の第３の実施形態の説明図である。本実施形態の装置１１は、第１のセキュリティ素子１２Ａと、第２のセキュリティ素子１２Ｂと、第３のセキュリティ素子１２Ｃと、を含む。これらのセキュリティ素子１２Ａ，１２Ｂ，１２Ｃのすべては、接地面に接続された共通の第２の電極１５を備えたキャパシタである。セキュリティ素子１２Ａ，１２Ｂ，１２Ｃは、別々の第１の電極１４Ａ，１４Ｂ，１４Ｃを持つ。これらは、図５を参照してさらに説明されるように、非常に巧みにアレイに一体化される。
図４は、本発明の半導体装置１１の第４の実施形態の説明図である。図中、層３１，３７から４２，４７、および２８の全体の組立体が基板１３１として示されている。本実施形態の装置１１は、第１のセキュリティ素子１２Ａ、第２のセキュリティ素子１２Ｂ、および第３のセキュリティ素子１２Ｃを含む。本実施形態のパッシベーション構造体５０は、様々な材料からなるパターン形成層６１，６２，６３と、ＳｉＯ２の金属間誘電層６４と、ＳｉＮのパッシベーティング層５２と、ＴｉＮのセキュリティ層と、を含む。
第１のセキュリティ素子１２Ａはキャパシタであり、金属層２８に共に存在する第１の電極１４Ａおよび第２の電極１５Ａを有する。誘電体１７Ａは、メチル置換多孔性ＳｉＯ２製のパターン形成層６１の一部であり、無極性界面活性剤を含むモル比が１：１のテトラエトキシオルトシリケート（ＴＥＯＳ）とメチルトリメトキシラン（ＭＴＭＳ）の混合物から得られる。その比誘電率は２．０である。電極１４Ａと電極１５Ａの間の距離は２．０μｍであり、電極の長さは１０μｍであり、電極の高さは０．７μｍである。したがって、第１のセキュリティ素子１２Ａの容量は、浮遊容量を考慮することなく計算すると、６．３×１０−５ｐＦである。
第２のセキュリティ素子１２Ｂはキャパシタであり、金属層２８に存在する第１のキャパシタ電極１４Ｂおよび第２のキャパシタ電極１５Ｂと、中間キャパシタ電極５７と、を有する。誘電体１７Ｂは、ＳｉＯ２からなる金属間誘電層６４と、ＳｉＮからなるパターン形成層６２と、を含む。第１の電極１４Ｂと第２の電極１５Ｂの間の距離は０．５μｍであり、電極の長さは４０μｍであり、電極の高さは０．７μｍである。電極の幅は２０μｍであり、電極１４Ｂおよび１５Ｂと中間電極５７との間の距離は０．１μｍ（０．０４μｍのＳｉＮと０．０６μｍのＳｉＯ２）である。第２のセキュリティ素子１２Ｂは、したがって、浮遊容量を考慮することなく計算すると、２．４０×１０−２ｐＦである。
第３のセキュリティ素子１２Ｃはキャパシタであり、金属層２８に共に存在する第１のキャパシタ電極１４Ｃおよび第２のキャパシタ電極１５Ｃを有する。誘電体１７Ｃは溝の形状を有し、ＳｉＯ２からなるパターン形成層６３の一部である。第１の電極１４Ｂと第２の電極１５Ｂとの間の距離は０．５μｍであり、溝の長さは１００μｍであり、電極の高さは０．７μｍである。第３のセキュリティ素子１２Ｃは、したがって、浮遊容量を考慮することなく計算すると、５．４×１０−３ｐＦである。
図５は、アクセス装置２と共に半導体装置１１の一実施形態を示す概略図である。半導体装置１１は、測定手段４と、制御手段８と、転送手段６と、を有する。さらに、半導体装置は複数のセキュリティ素子１２を含む。制御手段８は、マイクロプロセッサでも専用回路でもよい。制御手段８は、セキュリティ素子１２のインピーダンスの測定の制御だけに用いる必要はなく、金融データまたは身元証明データが一体となったメモリを含む完全な半導体装置１１の動作を制御してもよい。セキュリティ素子１２は、本例ではキャパシタであり、一方側が接地面に接続される。
アクセス装置２は、一般的にカードリーダーであるが、その他の装置でもよく、例えば、初期化を実行するために用いる装置でもよい。アクセス装置は、中央データベース装置３を含むか、または、中央データベース装置３に接続される。また、中央データベース装置３の一部の情報はローカルメモリに記憶してもよい。この中央データベース装置３は、記憶素子７Ａ，７Ｂ，７Ｃ．．．を具備したメモリ７を含み、セキュリティ素子１２Ａ，１２Ｂ，１２Ｃの実際値を基準値として記憶することができる。メモリは従来型であり、読み込み用の読み込み制御部と記憶用の記憶制御部を含む。照合制御部９は、実際値を基準値と比較するために設けられる。実際値の全てを測定するのではなく、その一部分だけを測定してもよい。この部分の実際値と基準値の間の差が実質的に零に一致することが判明したならば、他のセキュリティ素子１２のインピーダンスの測定は、ある種の条件下で中止することが可能である。
半導体装置１１の回路は、次の通り機能する。信号は、アクセス装置２から半導体装置１１へ送信され、第１のセキュリティ素子１２Ａの実際値の測定を要求し、可能であれば、他の、または、一部の他のセキュリティ素子１２Ｂ，１２Ｃ，．．．の実際値の測定を要求する。この信号は制御手段８に入る。制御手段８は、信号を測定手段４へ送り、セキュリティ素子１２が測定されるべきことを示す。好ましくは、この信号を用いて、第１のセキュリティ素子１２が選択され、測定され、記憶され、この場合、マイクロプロセッサは測定手段４に収容しなくてもよい。この好ましい実施形態では、制御手段から測定手段４への信号の個数は、セキュリティ素子１２の個数以上である。測定後、第１のインピーダンスの実際値は、制御手段８の揮発性メモリに記憶するか、または、そのままアクセス装置２へ送られる。
アクセス装置２は、第１のインピーダンスの実際値を中央データベースユニット３へ供給する。初期化中に、実際値は第１の記憶素子７Ａに第１の基準値として記憶される。半導体装置１１の真正性の検査中に、実際値は、第１の記憶素子７Ａから読み取られた第１の基準値と比較される。半導体装置の識別中に、第１の基準値は、種々の半導体装置の第１の基準値と比較される。好ましくは、メモリ７はデータベースであり、検索はその中で行われる。
実際値と第１の基準値とを比較する際に、半導体装置１１の真正性または識別性は、二つの値の間の差が所定の閾値、例えば、３％よりも小さい場合に限り認められる。所定の閾値は測定手段の精度に依存する。或いは、所定の閾値は、特に、セキュリティ素子の個数が多数、例えば、１０個以上であるならば、１０から２０％でもよい。或いは、所定の閾値は１％未満でもよい。
図６は、半導体装置１１の測定手段４の第１の実施形態の説明図である。セキュリティ素子１２Ａ，１２Ｂおよび１２Ｃが同じように示されている。本実施形態の測定手段４は、セキュリティ素子１２のインピーダンスの虚部を測定する。実際上、発振器８２は信号をカウンタ８４へ供給し、その周波数は測定されたセキュリティ素子１２の上記虚部に依存する。カウンタ８４は、この周波数を、クロック周波数を有する信号と比較する。この信号は、キャパシタ８７および抵抗８８を具備した発振器から発生し、キャパシタおよび抵抗の両方は正確なよく知られた値を持つ。２進カウンタ８４における比較の結果は、記憶することができるデジタル化された信号である。デジタル化された信号は、測定されたセキュリティ素子１２のインピーダンスの実際値を表す。実際値は、任意の種類のＳＩ単位で表現され、または、半導体の具体的な値で表現され、外部で測定された値と比較されない。選択ユニット８１は、セキュリティ素子１２Ａ，１２Ｂ，１２Ｃのうちのどれが選択されるかを選択するため設けられる。それは、スイッチ９１，９２，９３のうちの一つがオンになるように信号を送信し、セキュリティ素子１２Ａ，１２Ｂ，１２Ｃのうちの一つが測定される。スイッチは、好ましくは、トランジスタである。或いは、希望のセキュリティ素子１２の組み合わせが測定され、測定ステップの個数が最小限に抑えられ、または、セキュリティを複雑にする。この同時で多数の測定は、本願の状況では、第１のセキュリティ素子１２Ａの実際値を測定することと等価であると考えられる。選択ユニットは、測定ステップ後に、信号をカウンタ８４へ供給し、その結果をクリアする。
選択ユニット８１は制御手段８の一部でもよい。さらに、発振器８６は、半導体装置１１のクロック発生器として組み込める。その場合、それは測定手段４には不在であり、その信号は制御手段８を介してカウンタ８４へ送られる。実際値と基準値との間の差が３から５％の閾値よりも小さくなるように、十分に正確な実際値および基準値を獲得するため、発振器８２，８６は、約１％の範囲内で正確であるように調整される。これは、当業者に知られた通常の手法で行われ、好ましくは、適切な設計を用意することによって行われる。
好ましくは、セキュリティ素子１２Ｃは、実際値が既知の基準素子である。それは、例えば、この素子１２Ｃを配線構造体に組み込みことによって実現され、特に、パッシベーション構造体５０が不均一に分布したセキュリティ層５３を含む場合に実現される。この基準セキュリティ素子１２Ｃは、測定結果を最適化するため、および、該当する場合には、２進カウンタ８４の結果から実際値の推定を実行するために使用できる。
図７は、半導体装置１１の測定手段４の第２の実施形態の説明図であり、第１の実施形態と大部分で一致している。この場合、抵抗９５を備えた第２の発振器９４がスイッチ９６と共に設けられる。ここで、選択ユニット８１は、測定対象となるセキュリティ素子１２Ａ，１２Ｂ，１２Ｃを選択するだけではなく、セキュリティ素子１２Ａ，１２Ｂ，１２Ｃが共に測定対象となる発振器８２，９４を選択する。発振器８２，９４は別々に倍率をかけられるため、周波数が異なる。したがって、本実施形態によれば、二つの周波数でインピーダンスを測定することが可能になる。得られた両方の実際値はアクセス装置２へ転送される。これらの値は、機能的に２進カウンタ８４の後に配置されたコンパレータで相互に比較される。
本発明の半導体装置は、パッシベーション構造体によって覆われた回路を含む。それは、パッシベーション構造体の局部エリアを構成する第１および第２のセキュリティ素子と、第１および第２の電極と、が設けられる。セキュリティ素子は、それぞれ、第１および第２のインピーダンスをもち、それらのインピーダンスは異なる。これは、パッシベーション構造体が、回路上で側面に沿って変化する実効誘電率を持つことによって実現される。
インピーダンスの実際値は、測定手段によって測定され、転送手段によってアクセス装置へ転送される。アクセス装置は、インピーダンスを記憶する中央データベース装置を含むか、または、中央記憶装置へアクセスすることができる。アクセス装置は、さらに、半導体装置の真正性または識別性を検査するため、実際値を記憶されたインピーダンスの値と比較する。
半導体装置の第１の実施形態の略断面図である。 半導体装置の第２の実施形態の略断面図である。 半導体装置の第３の実施形態の略断面図である。 半導体装置の第４の実施形態の断面図である。 システムの略構成図である。 半導体装置の測定手段の一実施形態の説明図である。 半導体装置の測定手段の別の実施形態の説明図である。

Claims (11)

  1. 基板（３１）と、前記基板の一面（３２）に設けられた能動素子（３３，４３）を含む回路と、前記能動素子（３３，４３）を含む前記回路を覆うパッシベーション構造体（５０）と、を備える半導体装置（１１）において、
    前記半導体装置（１１）は、前記パッシベーション構造体（５０）の第１の局部エリアを含むと共に第１のインピーダンスを有する第１のセキュリティ素子（１２Ａ）と、前記パッシベーション構造体（５０）の第２の局部エリアを含むと共に第２のインピーダンスを有する第２のセキュリティ素子（１２Ｂ）と、を備え、
    前記第１および第２のセキュリティ素子（１２Ａ，１２Ｂ）はそれぞれが個別の第１の電極（１４，１４Ａ，１４Ｂ）および共通の第２の電極（１５）を有すると共に、
    前記第１および第２のインピーダンスの実際値をそれぞれ測定する測定手段（４）と、
    中央データベース装置（３）にアクセス可能な外部アクセス装置（２）に前記第１および第２のインピーダンスの実際値を転送する転送手段（６）と、
    を備えることを特徴とする、半導体装置。
  2. 前記測定された実際値を、所定のレンジに収まる値にするために、前記測定された実際値が整数値によって乗算される、所定のアルゴリズムに従って、前記転送される実際値の変更を制御する制御手段（８）を備えることを特徴とする、請求項１記載の装置。
  3. 前記パッシベーション構造体（５０）は、前記第１のインピーダンスが前記第２のインピーダンスと異なるように、前記回路上で前記基板の一面に沿って変化する実効誘電率を持つことを特徴とする、請求項１記載の装置。
  4. 前記パッシベーション構造体（５０）は、粘着層（５１）を介して前記第１の電極（１４）の上に積層されたパッシベーティング層（５２）と、前記パッシベーティング層（５２）の上に積層されたセキュリティ層（５３）を含み、
    前記セキュリティ層（５３）は、マトリックス材料と、前記マトリックス材料内に不均一に分布したセラミックを含む粒子と、を含むことを特徴とする、請求項３記載の半導体装置。
  5. 前記パッシベーション構造体（５０）は、個別の前記第１の電極（１４Ａ，１４Ｂ）を含む金属層（２８）の上部に存在し、
    前記第１のセキュリティ素子（１２Ａ）は、個別の前記第１の電極（１４Ａ）および共通の第２の電極（１５）が相互に組み合わされた電極のペアを構成すると共に、
    前記第２のセキュリティ素子（１２Ｂ）もまた、個別の前記第１の電極（１４Ｂ）および共通の第２の電極（１５）が相互に組み合わされた電極のペアを構成することを特徴とする、請求項３または４記載の半導体装置。
  6. 半導体装置（１１）とアクセス装置（１２）とを含むシステムであって、
    請求項１から５のいずれか一項に記載の半導体装置（１１）が設けられ、
    前記アクセス装置（２）は、前記中央データベース装置（３）にアクセス可能であり、
    前記中央データベース装置（３）は、前記第１および第２のインピーダンスの実際値を第１および第２の基準値として、それぞれ記憶するために適した記憶素子（７Ａ，７Ｂ）を含むことを特徴とする、システム。
  7. カード形状に構成されたことを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置。
  8. 請求項６に記載されたシステムで使用する、請求項１に記載された半導体装置（１１）を初期化する方法であって、
    前記第１および第２のインピーダンスの前記実際値を、前記半導体装置（１１）の測定手段（４）により測定するステップと、
    測定された前記実際値を、それぞれ前記第１および第２の基準値として前記第１および第２の記憶素子（７Ａ，７Ｂ）に記憶させるために、前記中央データベース装置（３）へ、前記半導体装置（１１）の転送手段（６）により、転送するステップと、を備えることを特徴とする半導体装置を初期化する方法。
  9. 請求項６に記載されたシステムにおいて、請求項１に記載された半導体装置（１１）の真正性を承認する方法であって、
    前記半導体装置（１１）は、前記第１および第２のインピーダンスの実際値を、前記第１および第２の記憶素子（７Ａ，７Ｂ）にそれぞれ前記第１および第２の基準値として記憶することにより初期化済みである半導体装置の真正性を承認する方法において、
    前記第１のインピーダンスの実際値を、前記半導体装置（１１）の測定手段（４）により、測定するステップと、
    前記実際値を前記アクセス装置（２）へ、前記半導体装置（１１）の転送手段（６）により、転送するステップと、
    前記半導体装置（１１）を識別するための識別情報としての前記第１のインピーダンスの実際値を前記アクセス装置（２）から前記中央データベース装置（３）へ供給するステップと、
    前記半導体装置（１１）の前記識別情報に対応した前記第１の基準値を前記中央データベース装置（３）が読み込むステップと、
    前記中央データベース装置（３）から前記アクセス装置（２）へ前記第１の基準値を供給するステップと、
    前記第１のインピーダンスの実際値と前記第１の基準値との間の差が所定の閾値よりも小さい場合に、前記半導体装置の真正性を、前記アクセス装置（２）により、承認するステップと、を有することを特徴とする、半導体装置の真正性を承認する方法。
  10. 請求項６に記載されたシステムにおいて、請求項１に記載された半導体装置（１１）を識別する方法であって、
    前記半導体装置（１１）は、
    前記第１および第２のインピーダンスの実際値を、前記第１および第２の記憶素子（７Ａ，７Ｂ）にそれぞれ前記第１および第２の基準値として記憶することにより初期化済みであり、
    前記半導体装置（１１）を識別するための識別情報の少なくとも一部分を、前記第１および第２のインピーダンスの実際値の組み合わせによって定める、半導体装置を識別する方法において、
    前記第１および第２のインピーダンスの実際値を、前記半導体装置（１１）の測定手段（４）により、測定するステップと、
    前記実際値を前記中央データベース装置（３）へ、前記半導体装置（１１）の転送手段（６）により、転送するステップと、
    少なくとも前記実際値と前記第１の基準値との間の差が所定の閾値より小さい場合に、前記半導体装置（１１）の前記識別情報を、前記アクセス装置（２）により、承認するステップと、
    を有することを特徴とする、半導体装置を識別する方法。
  11. 前記測定された実際値を転送する前に、前記測定された実際値が、所定のレンジに収まる値にするために、前記測定された実際値が整数値によって乗算される、所定のアルゴリズムに従って、前記測定された実際値から前記転送される実際値への変更を、前記半導体装置（１１）の制御手段（８）により制御することを特徴とする、請求項８ないし１０のいずれか一項に記載の方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1451759B1 (en) * 2001-11-28 2008-01-16 Nxp B.V. Semiconductor device, card, methods of initializing, checking the authenticity and the identity thereof
US7840803B2 (en) * 2002-04-16 2010-11-23 Massachusetts Institute Of Technology Authentication of integrated circuits
WO2004105125A2 (en) * 2003-05-26 2004-12-02 Koninklijke Philips Electronics N.V. Semiconductor device, method of authentifying and system
ATE483197T1 (de) 2004-10-15 2010-10-15 Nxp Bv Integrierte schaltung mit einem echten zufallszahlengenerator
EP1842203A4 (en) * 2004-11-12 2011-03-23 Verayo Inc KEYS OF VOLATILE DEVICES, AND THEIR APPLICATIONS
KR100983250B1 (ko) * 2005-08-18 2010-09-20 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠 디바이스 식별 방법, 디바이스 제조 방법, 및 전자디바이스
EP1977511B1 (en) 2006-01-24 2011-04-06 Verayo, Inc. Signal generator based device security
FR2910708A1 (fr) * 2006-12-20 2008-06-27 Commissariat Energie Atomique Protection de donnees confidentielles dans les circuits integres
US8138768B2 (en) 2007-01-30 2012-03-20 Nxp B.V. Sensing circuit for devices with protective coating
CN101542496B (zh) * 2007-09-19 2012-09-05 美国威诚股份有限公司 利用物理不可克隆功能的身份验证
DE102007051788A1 (de) * 2007-10-30 2009-05-14 Giesecke & Devrient Gmbh Halbleiterchip mit einer Schutzschicht und Verfahren zum Betrieb eines Halbleiterchip
WO2010044063A2 (en) * 2008-10-16 2010-04-22 Koninklijke Philips Electronics N.V. Device and method for identifying electronic/electric products
TWI498827B (zh) * 2008-11-21 2015-09-01 Verayo Inc 非連網射頻辨識裝置物理不可複製功能之鑑認技術
US8811615B2 (en) 2009-08-05 2014-08-19 Verayo, Inc. Index-based coding with a pseudo-random source
US8468186B2 (en) * 2009-08-05 2013-06-18 Verayo, Inc. Combination of values from a pseudo-random source
JP2012074674A (ja) 2010-09-02 2012-04-12 Canon Inc 半導体集積回路装置
US20130135080A1 (en) * 2011-11-28 2013-05-30 Upm Rfid Oy Tag forgery protection
US10236115B2 (en) * 2014-06-16 2019-03-19 Stmicroelectronics S.R.L. Integrated transformer

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4353056A (en) * 1980-06-05 1982-10-05 Siemens Corporation Capacitive fingerprint sensor
US4423371A (en) * 1981-09-03 1983-12-27 Massachusetts Institute Of Technology Methods and apparatus for microdielectrometry
FR2617979B1 (fr) * 1987-07-10 1989-11-10 Thomson Semiconducteurs Dispositif de detection de la depassivation d'un circuit integre
FR2649817B1 (fr) * 1989-07-13 1993-12-24 Gemplus Card International Carte a microcircuit protegee contre l'intrusion
US5389738A (en) * 1992-05-04 1995-02-14 Motorola, Inc. Tamperproof arrangement for an integrated circuit device
US5469363A (en) * 1994-05-19 1995-11-21 Saliga; Thomas V. Electronic tag with source certification capability
FR2738971B1 (fr) * 1995-09-19 1997-10-10 Schlumberger Ind Sa Procede de determination d'une cle de cryptage associee a un circuit integre
US5861652A (en) * 1996-03-28 1999-01-19 Symbios, Inc. Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering
FR2746962B1 (fr) * 1996-04-01 1998-04-30 Schlumberger Ind Sa Dispositif de securite d'une pastille semi-conductrice
DE19639033C1 (de) * 1996-09-23 1997-08-07 Siemens Ag Analysierschutz für einen Halbleiterchip
AT408925B (de) * 1996-10-22 2002-04-25 Posch Reinhard Dr Anordnung zum schutz von elektronischen recheneinheiten, insbesondere von chipkarten
JP3037191B2 (ja) * 1997-04-22 2000-04-24 日本電気アイシーマイコンシステム株式会社 半導体装置
TW381057B (en) * 1997-08-07 2000-02-01 Hitachi Ltd Semiconductor device
DE19737324A1 (de) * 1997-08-28 1999-03-04 Philips Patentverwaltung Vielschichtkondensator mit silber- und seltenerdmetalldotiertem Bariumtitanat
EP0964361A1 (en) * 1998-06-08 1999-12-15 International Business Machines Corporation Protection of sensitive information contained in integrated circuit cards
DE69935064T2 (de) * 1998-06-10 2008-01-03 Koninklijke Philips Electronics N.V. Halbleiteranordnung mit einer integrierten schaltung und keramischer sicherheitsschicht und verfahren zum herstellen solcher anordnung
KR100710936B1 (ko) * 1998-11-05 2007-04-24 인피니언 테크놀로지스 아게 집적 회로용 보호 회로
US7024565B1 (en) * 1999-12-17 2006-04-04 Intel Corporation Method and apparatus to detect circuit tampering
US7005733B2 (en) * 1999-12-30 2006-02-28 Koemmerling Oliver Anti tamper encapsulation for an integrated circuit
EP1182702B1 (de) * 2000-08-21 2007-01-03 Infineon Technologies AG Vorrichtung zum Schutz einer integrierten Schaltung
DE10120520A1 (de) * 2001-04-26 2002-11-14 Infineon Technologies Ag Halbleiterbauelement und Herstellungsverfahren
EP1451759B1 (en) * 2001-11-28 2008-01-16 Nxp B.V. Semiconductor device, card, methods of initializing, checking the authenticity and the identity thereof
ATE477590T1 (de) * 2002-03-21 2010-08-15 Nxp Bv Halbleiterbauelement mit einer schutzenden sicherheitsbeschichtung und verfahren zu seiner herstellung
AU2003216618A1 (en) * 2002-04-09 2003-10-20 Koninklijke Philips Electronics N.V. Method and arrangement for protecting a chip and checking its authenticity

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