KR20040060993A - 반도체 장치, 시스템, 카드, 반도체 장치 초기화 방법,반도체 장치 신뢰성 조사 방법, 반도체 장치 식별 방법 - Google Patents

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KR20040060993A
KR20040060993A KR10-2004-7008034A KR20047008034A KR20040060993A KR 20040060993 A KR20040060993 A KR 20040060993A KR 20047008034 A KR20047008034 A KR 20047008034A KR 20040060993 A KR20040060993 A KR 20040060993A
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로크스에드윈
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명의 반도체 장치(11)는 패시베이션 구조체(50)에 의해 커버된 회로를 포함한다. 그것에는 패시베이션 구조체(50)의 로컬 영역을 포함하는 제 1 및 제 2 보안 소자(12A, 12B)와, 제 1 및 제 2 전극(14, 15)이 제공된다. 보안 소자(12A, 12B)는 각각 제 1 및 제 2 임피던스를 가지며, 각 임피던스는 상이하다. 이것은 패시베이션 구조체가 회로 전체에 걸쳐 측방으로 변화하는 유효 유전율을 갖는 것으로 구현된다. 임피던스의 실제 값은 측정 수단에 의해 측정되고 전송 수단에 의해 액세스 장치로 전송된다. 액세스 장치는 임피던스를 저장하는 중앙 데이터베이스 장치로의 액세스를 포함하거나 갖는다. 액세스 장치는 또한 실제 값을 임피던스의 저장된 값과 비교하여, 반도체 장치의 신뢰성 또는 식별을 조사할 수 있다.

Description

반도체 장치, 시스템, 카드, 반도체 장치 초기화 방법, 반도체 장치 신뢰성 조사 방법, 반도체 장치 식별 방법{SEMICONDUCTOR DEVICE, CARD, SYSTEM, AND METHODS OF INITIALIZING AND CHECKING THE AUTHENTICITY AND THE IDENTITY OF THE SEMICONDUCTOR DEVICE}
이러한 시스템, 이러한 반도체 장치 및 이러한 스마트카드는 EP-A 300864로부터 알려져 있다. 알려진 장치의 제 1 보안 소자는 패시베이션 구조체에 의해 용량성으로 함께 연결된 2개의 캐패시터 전극을 갖는 캐패시터이다. 이 장치는 바람직하게 다수의 보안 소자를 포함한다. 장치의 신뢰성을 조사할 때, 측정된 전압이 산출된 기준 전압과 비교된다. 차이가 있다면, 신뢰성이 없는 것으로 인식된다.
보안 소자가 회피될 수 있다는 것은 알려진 장치의 단점이다. 보안 소자는 기초가 되는 회로와 간섭하지 않는 동일 용량의 다른 구조체에 의해 대체될 수도 있다. 또한, 전극 및 패시베이션 구조체가 후에 다시 적용된다면, 회로를 보기 위한 패시베이션 구조체 및 전극의 제거가 탐지될 수 없다.
본 발명은 능동 소자를 포함하는 회로가 제공되는 반도체 장치에 관한 것으로, 회로는 기판의 한쪽 측면에 존재하고 패시베이션 구조체에 의해 커버되며, 반도체 장치에는, 패시베이션 구조체의 로컬 영역을 포함하고 제 1 임피던스를 갖는 제 1 회로 소자가 더 제공된다.
본 발명은 또한 반도체 장치와 액세스 장치를 포함한 시스템에 관한 것이다.
본 발명은 또한 반도체 장치가 제공되는 카드에 관한 것이다. 본 발명은 또한 반도체 장치를 초기화하는 방법과 반도체 장치의 신뢰성(authenticity)을 조사하는 방법과 반도체 장치를 식별하는 방법에 관한 것이다.
본 발명의 시스템, 반도체 장치, 카드, 초기화 방법 및 신뢰성 조사 방법의 그러한 측면 및 다른 측면이 도면을 참조하여 더 설명된다.
도 1은 반도체 장치의 제 1 실시예의 도식적인 횡단면도,
도 2는 반도체 장치의 제 2 실시예의 도식적인 횡단면도,
도 3은 반도체 장치의 제 3 실시예의 도식적인 횡단면도,
도 4는 반도체 장치의 제 4 실시예의 도식적인 횡단면도,
도 5는 시스템의 개략도,
도 6은 반도체 장치의 측정 수단의 일 실시예를 나타낸 도면,
도 7은 반도체 장치의 측정 수단의 다른 실시예를 나타낸 도면이다.
따라서, 본 발명의 제 1 목적은 패시베이션 구조체의 제거가 추후에 탐지될 수 있는, 개시 단락에 언급된 종류의 반도체 장치를 제공하는 데 있다.
본 발명의 제 2 목적은 패시베이션 구조체의 제거가 탐지될 수 있는 개시 단락에서 언급된 종류의 시스템을 제공하는 데 있다.
제 1 목적은,
측정 수단이 존재하여 제 1 및 제 2 임피던스의 실제 값을 측정하고,
전송 수단이 존재하여 실제 값을 중앙 데이터베이스 장치로의 액세스를 포함하거나 갖는 외부 액세스 장치로 전송하는 것으로 실현된다.
제 2 목적은,
본 발명에 따른 반도체 장치가 존재하고,
액세스 장치가 중앙 데이터베이스 장치로의 액세스를 포함하거나 가지며,
중앙 데이터베이스 장치는 제 1 및 제 2 보안 소자의 실제 값을 각각 제 1 및 제 2 기준 값으로서 저장하는 데 적합한 메모리 소자를 포함하는 반도체 장치 및 액세스 장치의 시스템으로 실현된다.
본 발명에 따른 시스템에서, 반도체 장치는, 임피던스가 패시베이션 구조체의 구성에 의존하는 보안 소자를 갖는다. 이에 따른 임피던스 차이는 물리적으로 구현된 특징에 관련된다. 패시베이션 구조체의 구성은, 반도체 장치를 참조하여 설명할 여러 가지 방식으로 회로 전체에 대해 변형될 수 있다. 패시베이션 구조체의 제거 및 후속 재개된 애플리케이션은, 표준 환경 하에서, 보안 소자의 임피던스 중 적어도 하나를 변형시킨다. 실제 값의 보정과 이에 의한 반도체 장치의 신뢰성은, 예컨대, 액세스 장치의 일부분이거나 그에 접속된 중앙 데이터베이스 장치에서 반도체 장치 외부에 존재하는 데이터와의 비교에 의해 조사될 수 있다. 대안으로, 반도체 장치의 식별은 상기 데이터와의 비교에 의해 식별될 수 있다. 계좌 번호와 같은 식별의 통상적인 기준은 사용자의 신뢰성의 조사에 사용될 수 있다.
본 발명의 반도체 장치에서, 실제 값은 반도체 장치 상의 메모리에 저장되지 않지만, 대신, 외부 액세스 장치로 전송된다. 이것은 보안성의 이유로 장점으로 여겨진다. 이러한 메모리는 재적용된 패시베이션 구조체가 원래의 데이터를 피트(fit)하는지를 조사하는 데 사용될 수 있다. 또한, 패시베이션 구조체가 제거되었어도, 장치의 메모리 또는 상호접속 설계가 수정되어 보정 실제 값을 외부 장치로 제공할 수 있다. 그 제안된 용도를 실현하기 위해, 본 발명의 반도체 장치는 세 가지 특징: 원칙적으로, 보안 소자의 임피던스의 변화 없이 제거 및 대체될 수없는 패시베이션 구조체와, 상기 임피던스의 실제 값을 측정하는 측정 수단과, 상기 실제 값을 액세스 장치로 전송하는 전송 수단을 갖는다.
측정 수단의 구현은 측정될 특정 타입의 임피던스에 의존한다. 캐패시턴스가 측정되면, 지문 감지기 분야에 알려진 측정 수단이 사용될 수 있다. 이러한 측정 수단은, 예컨대, US-A 5,325,442로부터 알려진, 전체 구동 수단 및 감지 수단이다. 대안으로, 특히 보안 소자의 수가 비교적 적다면, 이들은 통상적인 회로로 교대로 측정될 수 있으며, 측정 장치는 임피던스에 평행하게 배치된다. 이 특허 출원의 문맥에서, 실제 값의 측정은, 그것을 지시하는, 또는 그것을 표현하는, 또는 그것에 대응하는 임의의 파라미터의 결정을 포함한다는 것이 이해된다. 유전율이 상이한 결과를 갖는 상이한 주파수에서 측정될 수 있다고 하더라도, 이 실제 값이 어디에서든 독립적으로 획득될 수 있는 값일 필요가 없다는 것은 명백하다. 그러나, 그것은 실질적으로 측정된 값이고, 측정이, 동일 조건 하에서 공격당하지 않은 장치에서 반복되면, 그것은 동일한 결과를 제공해야 한다.
바람직한 구현에서, 측정 수단은 오실레이터 및 이진 카운터를 포함한다. 오실레이터로, 선택된 보안 소자의 임피던스의 허수부가 측정될 수 있으며, 이는 임피던스의 상기 부분에 의존하는 주파수를 갖는 신호가 생성되게 한다 이진 카운터는 이 주파수를 표준 주파수와 비교한다. 이 구현의 장점은 오실레이터 및 이진 카운터와 같은 표준 소자의 사용이다. 이들은 집적 회로에 이미 존재하며, 측정 수단으로서 응용될 수 있다. 대안으로, 바람직하게, 추가적인 오실레이터 및 이진 카운터가 추가될 수 있다.
측정 수단의 측정의 특이성을 증가시키기 위해, 제 2 오실레이터 및 프로세서 기능이 추가된다. 제 2 오실레이터는 상이한 주파수로 진동을 제공한다. 사실상, 재인가된 패시베이션 구조체는 한 주파수 뿐 아니라 제 2 주파수에서 원래의 패시베이션 구조체와 동일한 동작을 가져야 한다.
다른 실시예에서, 임피던스는 반도체 장치 내에서 생성된, 알려진 주파수 및 크기의 구형파를 보안 소자에 제공함으로써 측정될 수 있다. 전류는 그 결과로서 측정된다. 그 후, 그 산출된 실제 값은 반도체 장치 내부의 A/D 변환기에 의해 디지털화된다.
전송 수단은 일반적으로 안테나, 또는 반도체 장치의 일부분을 형성하는 카드 등에 존재하는 안테와의 전기적 커넥션이다. 대안으로, 전송 수단은 액세스 장치와의 물리적인 접촉을 허용하는 컨택트 패드로 구성될 수 있다. 이러한 전송 수단, 및 실제 값을 전송하는 방법은 당업자에게 잘 알려져 있다.
실제 값을 전송하면서 보안성을 증가시키기 위해, 측정된 실제 값을 전송된 실제 값으로 수정하는 알고리즘 수단이 존재한다. 알고리즘 수단은, 예컨대, 마이크로프로세서에 의해 구성된다. 대안으로, 그것은 실제 값의 데이터 포맷이 적응되는 회로일 수 있다.
바람직한 실시예에서, 패시베이션 구조체는, 제 1 임피던스가 제 2 임피던스와 상이하도록, 회로 전체에 대해 측방으로 변화하는 유효 유전율을 갖는다. 용어 '유효 유전율(effective dielelctric constants)'은 그것이 여러 물질의 혼합물인 여러 층의 한 스택 또는 한 층의 특질이라는 점과, 임의의 전도율 및 자화투자율(magnetic permeability) 값을 포함한다는 점에서 사용된다. 이 용어는 또한 측정된 실제 값에 반영된 임의의 전도율 및 자기 투자율 성분을 포함하는 수단이다. 이 구성은 여러 가지 방법으로 변화될 수 있다. 제 1 예는 패시베이션 구조체의 두께를 회로 전체에 대해 변화시키는 것이다. 제 2 예는 패시베이션 구조체가 실질적으로 거친 계면(rough interface)을 갖는 적어도 2개의 층을 포함하는 것이다. 또한, 층은 부분적으로 혼합되거나 국부적으로 수정될 수 있다. 또한, 패시베이션 구조체는 다층 스택으로 구성될 수도 있다.
제 1 및 제 2 보안 소자는 동일한 종류-예컨대, 캐패시터, 저항, 인덕터, LC 회로, 변압기-이지만, 다른 종류일 수 있다. 그들은 또한 상호접속 선로와 같은 많은 수의 다른 구조체를 포함하는 층에 숨겨져 있을 수 있다. 제 1 및 제 2 임피던스는 또한 상이한 주파수에서 측정될 수 있다.
바람직하게, 반도체 장치는 다수의 보안 소자를 포함하고, 중앙 데이터베이스 장치는 다수의 관련된 대응 메모리 소자를 포함한다. 바람직하게, 그 수는 패시베이션 구조체의 완전한 표면이 보안 소자로 커버되는 만큼의 수이다. 실질적인 이유로, 이들은 보안 소자의 어레이로서 마련될 수도 있다. 다수의 보안 소자의 마련은 패시베이션 구조체의 복잡성을 더욱 증가시킨다.
유리한 실시예에서, 패시베이션 구조체는 패시베이션 층 및 보안 층을 포함하는 것으로, 보안 층은 회로 전체에 걸쳐 불균일하게 분포된 분자를 포함한다. 이 실시예에서 보안 소자는 실제 증착 공정에 의존하는 임피던스를 가질 수도 있다. 분자의 불균일 분포는 여러 가지 형태로 구현될 수 있는 것으로, 보안 층은회로 전체에 걸쳐 변화하는 농도, 다양한 크기, 다양한 구성 성분, 다양한 형상 및 다양한 방위(orientation)의 분자를 포함할 수 있다. 바람직하게, 분자는 보안 소자의 로컬 표면 영역의 크기 순서를 갖는다. 그 결과는, 개별적인 보안 소자의 임피던스가 예견될 수 없다는 것이다. 그들은 초기화 전에 알려지지 않는다. 이것은 메모리 소자가, 실질적으로 단일한, 식별 목적으로 사용될 수 있는 기준 값을 포함한다는 장점을 갖는다. 증착 공정의 다른 결과는 한번 제거했던 동일한 보안 층을 제공하는 것이 실제적으로 불가능하다는 것이다.
보안 층은, 그것을 제거하는 것이 매우 어렵고, 임의의 현미경으로 조사하는 것이 실질적으로 불가능하도록 선택된다. 유리한 실시예에서, 그것은 세라믹 물질을 포함하며, 솔-겔(sol-gel) 공정에 적용될 수 있다. 보안 층의 예는 모노알루미늄 인산염(monoaluminum phosphate)에 기초를 두며, 이는 WO-A 99/65074로부터 알려져 있다. 이러한 매트릭스 물질의 다른 예는 TiO2, SiO2(테트라에톡시오소실리케이트(tetraethoxyorthosilicate)로부터 적용됨)와 스핀-온 폴리머(spin-on polymers)를 포함한다. 이러한 보안 층은 패시베이션 층에 적용되어, 기초적인 회로의 능동 소자가 오염되지 않는 것을 보증할 수 있다. 분자의 크기가 보안 소자의 로컬 표면 영역의 것과 비교될 수 있다면, 자동적으로 불균일 분포가 있게 될 것이다. 대안으로, 분포는, 예컨대, 분자로 채워진 매트릭스 물질의 불균일 서스펜션의 인가에 의해 불균일하게 만들어진다.
제 1 보안 소자의 제 1 및 제 2 전극은 다양한 형상을 갖는다. 제 1 보안소자가 -주로- 1회전을 갖는 인덕터이면, 제 1 및 제 2 전극은 그 1회전을 경유하여 접속될 수 있는 것으로, 다시 말해, 그들은 동일한 금속 선로의 일부분이다. 제 1 및 제 2 전극이 동일한 금속 선로의 일부가 아니면, 그들은 패시베이션 구조체의 동일 측면 또는 양쪽 측면에 존재할 수도 있다. 전극 중의 하나가 패시베이션 구조체의 내부에 존재할 수도 있으며, 다른 변형은 당업자에게 자명하다. 하나 이상의 보안 소자가 있고 제 2 전극이 접지 평면에 접속된다면, 여러 개의 제 2 전극이 하나로 통합될 수 있다. 제 2 전극은, 특히, 이들 제 2 전극이 패시베이션 구조체의 상측에 존재한다면, 한 지점에서 접지 평면에 접속된 실질적으로 패터닝되지 않은 층으로서 구현될 수 있다. 금속 층 대신에, 전기적으로 전도성인 폴리머 층 또는 전기적으로 전도성인 분자를 포함하는 층과 같이, 일부 다른 전기적으로 전도성인 층이 사용될 수 있다. 이러한 패터닝되지 않은 전도성 층은 ESD-방지로서 사용될 수도 있다.
바람직한 실시예에서, 패시베이션 구조체는 금속 층의 상측에 존재하는 것으로, 금속 층은 소망된 제 1 및 제 2 전극을 포함한다. 제 1 및 제 2 전극은 서로 맞물린 한 쌍의 전극을 구성한다. 이 실시예에서, 전극의 표면 면적은 비교적 넓으며, 이것은 임피던스의 크기에 호재로 작용한다. 실시예는 특히, 제 1 및 제 2 전극간의 임피던스의 용량성 부분의 측정에 적합하다. 캐패시턴스에서의 큰 변동은 패시베이션 구조체에 있는 주요 물질 또는 물질들의 것과는 상이한 유전율을 갖는 분자의 선택을 통해 실현될 수 있다. 이에 따라, 그들은, BaTiO3, SrTiO3, TiN,WO3와 같이 비교적 높은 유전율을 갖거나, 오히려, 공기(예컨대, 작은 구멍(pore)), 유기 유전 물질 또는 다공성 알킬 대체(porous alkyl-substituted) SiO2와 같이 낮은 유전율을 가질 수도 있다.
다른 실시예에서, 소망 패턴에서 능동 소자의 커넥션과의 상호접속은 또한 금속 층에 존재한다. 보안 소자의 전극을 제공하기 위해, 추가 금속 층을 증착할 필요가 없다는 것이 이 실시예의 장점이다. 다른 장점은 전극이 실질적으로 동일한 형상으로 주어진 상호접속의 구조체에 숨겨질 수 있다는 것이다.
본 발명의 제 3 목적은 개선된 보안성을 갖는 카드를 제공하는 데 있다. 이 목적은 본 발명의 반도체 장치가 존재하는 것으로 달성된다. 역조작에 대한 보호 때문에, 이 목적은 본 발명의 반도체 장치 및 시스템에 의해 제공되는 본 발명의 카드로 달성된다. 본 발명의 카드는 바람직하게는 임의의 재무상의 데이터 또는 개인 데이터를 포함하거나, 임의의 구조물(building) 또는 정보로의 액세스를 부여하는 스마트카드이다. 이러한 스마트카드에 대한 안전성 요건은 안정적인 증가를 나타내는 것으로, 이는 이들 스마트카드에 대한 신뢰성이 증가하고 스마트카드의 사용이 증가하는 것과 관련된다. 대안으로, 카드는 무접점으로 판독될 수 있는 응답기(transponder) 타입의 카드일 수 있다. 그 실시예에서, 안테나는 카드 상에 존재하며, 반도체 장치에 접속된다. 카드는 또한 은행권(banknote)일 수 있다. 이 경우에, 반도체 장치는 매우 얇아야 한다. 반도체 장치의 개선된 패시베이션 구조체는 상호접점 층의 개수를 감소시키고, 이에 따라, 장치의 비용 가격도 감소시킬 수 있다. 다른 타입의 카드는 이동 전화용 SIM 카드이다.
본 발명의 제 4 목적은 본 발명의 시스템을 위한 본 발명의 반도체를 초기화하는 방법을 제공하는 데 있다. 이 목적은,
제 1 및 제 2 임피던스의 실제 값이 측정되고,
실제 값이 중앙 데이터베이스 장치로 전송되어, 제 1 및 제 2 기준 값으로서 각각 제 1 및 제 2 메모리 소자에 저장되는 것으로 실현된다.
이 방법은, 반도체 장치를 임피던스가 실제로 예견될 수 없는 패시베이션 구조체로 국한하지 않는다. 패시베이션 구조체가 분자로 채워진 층을 포함하는 경우와 같은 많은 경우, 임피던스의 평균값만이 산출될 수 있다. 실제 값의 측정 및 제 1 기준 값으로서의 그 저장은 더욱 정확한 제 1 기준 값을 획득하는 것을 가능하게 한다. 반도체 장치는 또한 소정 환경 하에서 재초기화될 수 있다. 이것은 재사용이 고찰되는 경우에 바람직하고, 보안 목적을 위해서는 그렇지 않다. 이러한 재사용은 예컨대, 구조물로의 액세스를 부여하는 본 발명에 따른 반도체 장치의 사용과 관련하여 유리하다.
실시예에서, 제 2 실제 값은 제 2 주파수에서 측정된다. 증가된 보안성을 실현하기 위해, 하나 이상의 주파수에서 임피던스를 측정하는 것이 바람직하다. 결론적으로, 이 값은 초기화 동안 측정되고, 또한 저장용 액세스 장치로 전송되어야 한다.
실제 값은, 액세스 장치로 전송되기 전, 알고리즘에 따라 수정될 수 있음이 인식되고 있다. 예컨대, 실제 값은 정수 값에 의해 승산되어, 0과 1000 사이의 범위에 있는 값을 생성한다. 또한, 실제 값은 수정되어, 정수를 생성하거나 디지털화될 수 있다.
본 발명의 제 5 목적은 반도체 장치의 신뢰성을 조사하는 방법을 제공하는 것으로, 이 방법은 패시베이션 구조체의 제거와 그 재적용을 탐지하며, 반도체 장치가 본 발명의 초기화 방법에 의해 초기화되었음을 전제로 하고 있다. 식별자를 갖는 본 발명의 반도체 장치의 신뢰성을 조사하는 방법은,
제 1 임피던스의 실제 값을 측정하는 단계와,
실제 값을 액세스 장치로 전송하는 단계와,
반도체 장치의 식별자를 중앙 데이터베이스 장치로 제공하는 단계와,
반도체 장치에 대응하는 제 1 기준 값을 판독하는 단계와
중앙 데이터베이스 장치로부터 액세스 장치로 제 1 값을 제공하는 단계와,
실제 값과 제 1 기준 값간의 차이가 사전 정의된 임계 값보다 작다면, 반도체 장치의 신뢰성을 인정하는 단계를 포함한다.
본 발명의 방법은 본 발명의 시스템의 특징을 사용한다. 반도체 장치의 식별자는 번호 또는 그 밖의 다른 것일 수 있으며, 일반적으로, 사용자의 임의의 특정 행위 없이, 반도체 장치에 의해 액세스 장치로 제공된다.
표준 조건 하에서, 임피던스를 갖는 다수의 보안 소자가 있음에 유의한다. 이에 따라, 모든 임피던스 또는 그들 중의 적어도 일부는, 반도체 장치의 신뢰성이 완전히 인식될 수 있기 전에, 대응하는 기준 값과 비교되어야 한다.
실제 값은, 제 1 기준 값과 비교되기 전에, 알고리즘에 따라 수정될 수 있음이 인지된다. 예컨대, 실제 값은 정수 값에 의해 승산되어, 0과 1000 사이의 범위에 있는 값을 생성할 수 있다. 대안으로, 실제 값은 수정되어 정수를 생성하거나 디지털화될 수 있다. 수정 알고리즘이 있다면, 그것은 반도체 장치에 구현되어, 개작될 수 없다. 이러한 방식으로, 실제 값과 제 1 기준 값은 동일한 방식으로 수정되는 것이 보증된다.
사전 정의된 임계 값은, 일반적으로 약 3 내지 5%로 매우 작으며, 다른 설계 파라미터 뿐 아니라 보안 소자의 개수에 의존한다. 그것은 측정의 불확실성 또는 온도 및 다른 외부 조건의 영향을 보정하기 위해 정의된다.
본 발명의 제 6 목적은 반도체 장치에 저장되지 않은 식별 코드를 갖는 반도체 장치를 식별하는 방법을 제공하는 데 있다. 이 목적은 본 발명의 시스템에서 본 발명의 반도체 장치를 식별하는 방법으로 달성되며, 반도체 장치는,
제 1 및 제 2 임피던스의 실제 값을 제 1 및 제 2 기준 값으로서 각각 제 1 및 제 2 메모리 소자에 저장하여 초기화되었고,
제 1 및 제 2 임피던스의 실제 값의 결합에 의해 적어도 부분적으로 정의된 식별자를 가지며,
그 방법은,
제 1 및 제 2 임피던스의 실제 값을 측정하는 단계와,
실제 값을 중앙 데이터베이스 장치로 전송하는 단계와,
실제 값과 제 1 기준 값간의 최소한의 차이가 사전 정의된 임계 값보다 작다면 반도체 장치의 식별을 승인하는 단계를 포함한다.
이 식별 방법은 식별 및 보안 특징의 역을 허용한다. 예컨대, 은행 계좌의 소유자를 식별하는 경우, 실제 값의 결합이 식별자로서 사용될 수 있다. 은행 계좌 번호는 이어서 소유자에 의해 제공될 수 있으며, 보안 특징으로서 사용될 수 있다. 대안으로, 본 발명의 방법은 구조물 또는 특정 데이터 세트로의 액세스를 제공하는 데 사용될 수 있다. 이 경우, 실제 값의 결합은 주요 식별 툴(tool)로서 사용될 수 있다. 실제 값의 이 결합은 또한 단일 칩 식별자 코드로 명명된다. 이것은, 특히, 사용자가 특정 사람으로서 시스템에 의해 식별되기를 원하지 않는 그러한 경우에 소망될 수 있다. 이것은, 예컨대, 의학 파일 공문서를 갖는 경우이다.
표준 조건 하에서 임피던스를 갖는 다수의 보안 소자가 있음에 유의한다. 이에 따라, 모든 임피던스 또는 적어도 그들 대부분은, 반도체 장치의 신뢰성이 완전히 인식될 수 있기 전에, 대응하는 기준 값과 비교되어야 한다. 또한, 여기서, 다른 식별 과정이 본 발명의 방법에 더하여 사용될 수 있다. 그러면, 실제 값의 결합은 식별 코드의 일부분일 뿐이다.
실제 값이 제 1 기준 값과 비교되기 전에, 그것은 알고리즘에 따라 수정될 수 있음이 인지된다. 예컨대, 실제 값이 정수와 승산되어 0과 1000 사이의 범위에 있는 값을 생성할 수 있다. 또한, 실제 값이 수정되어, 정수를 생성하거나 디지털화될 수 있다. 수정 알고리즘이 있다면, 그것은 반도체 장치에서 구현되어, 그것이 적응될 수 없다. 이러한 방식으로, 실제 값과 제 1 기준 값은 동일한 방식으로 수정되는 것이 보증된다.
바람직한 임계 값은 3-5%로 일반적으로 매우 작고, 다른 설계 파라미터 뿐 아니라 보안 소자의 개수에 따라 다를 수 있다.
도면은 개략적으로 도시한 것으로, 실제 축척이 아니며, 상이한 도면에서의 동일한 참조부호는 대응 소자를 나타낸다. 실제의 발명 개념에서 벗어남 없는 본 발명의 대안적이지만 동등한 실시예가 가능하며, 본 발명의 범주가 청구항에 의해서만 제한된다는 것은 당업자에게 명백하다.
도 1에서, 반도체 장치(11)는 한쪽(제 1) 측면(32)을 갖는 실리콘 기판(31)을 갖는다. 이 측면(32) 상에서, 장치(11)에는 제 1 능동 소자(33)와 제 2 능동 소자(43)가 제공된다. 이들 능동 소자(33, 43)는 이 예에서 이미터 영역(34, 44), 베이스 영역(35, 45), 및 콜렉터 영역(36, 46)을 갖는 바이폴라 트랜지스터이다.
상기 영역(34 내지 36, 44 내지 46)은 패터닝된 실리콘 옥사이드 절연 층(38)으로 커버된 제 1 층(37)에 마련된다. 절연 층(38)은 이미터 영역(34, 44) 및 베이스 영역(35, 45)에서 콘택트 윈도우를 갖도록 패터닝된다. 당업자에게 알려진 바와 같이, 필드 효과 트랜지스터가 바이폴라 트랜지스터 대신에 또는 그에 더하여 존재할 수도 있다. 당업자에게 또한 알려진 바와 같이, 캐패시터, 저항 및 다이오드와 같은 다른 소자가 반도체 장치(11)에 통합될 수도 있다.
절연 층(38)에서의 이들 콘택트 윈도우에서, 상기 영역은 상호접속체(39, 40, 41, 42)에 접속된다. 이 실시예에서의 상호접속체는 제 1 레벨 및 제 2 레벨에서 연장된다. 일반적으로 알려진 바와 같이, 상호접속 구조체는 더 많은 레벨을 포함할 수도 있다. 상호접속체와 능동 소자간에는 장벽 층(도시하지 않음)이 일반적으로 존재한다. 상호접속체(39, 40, 41, 42)는 알려진 방식으로 예컨대, Al 또는 Cu에서 제작되며, 바람직하게는 낮은 유전율을 갖는 유전 층(47)에 의해 커버되고 서로 절연된다. 추가로 존재하는 장벽 층은 도시하지 않는다. 다른 금속 층(28)이 이들 유전 층(47) 사이에 존재한다. 이 금속 층(28)에서, 제 1 보안 소자(12A)의 전극(14, 15)이 4㎛의 상호 거리로 정의된다. 제 1 보안 소자는 또한 패시베이션 구조체(50)의 로컬 영역으로서 구성된 유전체(17)를 포함한다. 이 실시예에서의 이 패시베이션 구조체(50)는 0.50㎛ 두께의 인산 실리케이트유리(phosphorus silicate glass) 접착 층(51), 0.60㎛ 두께의 SiN 패시베이션 층(52), 및 3.0㎛ 두께의 모노알루미늄 인산염 보안 층(53)을 포함한다. 이 층은 물에 있는 분자 질량의 20 내지 50%인 모노알루미늄 인산염(monoaluminum phosphate) 질량의 15% 성분이 스핀 코팅되고, 이어서 약 100 내지 150℃에서 건조됨으로써 적용되었다. 대안으로, 그것은 모노알루미늄 인산염 질량의 5 내지 10% 성분을 스프레이코팅하여 적용될 수도 있다. 건조 후, 그 층은 400 내지 500℃에서 어닐링되어 응축되는데, 이는 액상으로부터 고체상으로의 전이가 발생하기 때문이다. 보안 층(53)이 평탄화되고, 에폭시 물질이 그 위에 패키지(54)로서 존재한다. 보안 층(53)은 패터닝되어, 예컨대, PCB와의 커넥션을 위한 콘택트 패드를 규정할 수 있다.
보안 층(53)에 포함된 분자는 TiO2, TiN, SrTiO3및/또는 수정된 BaTiO3이다. 예컨대, US6,078,494에는 이러한 수정된 BaTiO3이 개시되어 있다. 패시베이션 구조체(50)에서의 이들 분자 및 다른 물질의 비유전율(relative dielectric constants) 및 전도율이 표 1에 도시된다.
표 1: 패시베이션 구조체에 존재할 수 있는 여러 가지 물질의 비율전율(진공 상태의 것에 비교)과 전도율
도 2는 본 발명의 반도체 장치(11)의 제 2 실시예를 도시한다. 이 실시예의 장치(11)에서, 제 1 보안 소자(12A)는 제 1 전극(14), 제 2 전극 (15) 및 유전체(17)를 갖는 캐패시터와, 2개의 권선(55, 56)을 갖는 코일을 포함하는 LC 구조체이다. 도 1의 실시예와는 대조적으로, 제 1 및 제 2 전극(14, 15)은 패시베이션 구조체(50)의 동일 면 위의 동일 층에 존재하지 않는다. 제 1 전극(14) 및 제 2 권선(56)은 패시베이션 구조체(50)와 능동 소자(33, 43) 사이에 있는 금속 층(28)에 존재한다. 제 1 전극(14) 및 제 2 권선(56) 모두는 상호접속체(48)를 통해 추가 회로에 접속된다. 공통 접속된 제 2 전극(15) 및 제 1 권선(55)은 패시베이션 구조체(50)와 패키지(54) 사이의 추가적인 금속 층(58)에 존재한다. 추가 금속 층(58)은 추가적인 패시베이션 층(59)에 의해 패키지(54)로부터 보호된다.
도 3은 본 발명의 반도체 장치(11)의 제 3 실시예를 나타낸다. 이 실시예의 장치(11)는 제 1 보안 소자(12A), 제 2 보안 소자(12B) 및 제 3 보안 소자(12C)를 포함한다. 이들 보안 소자(12A, 12B, 12C) 모두는 접지 평면에 접속된 공통의 제 2 전극(15)을 갖는 캐패시터이다. 보안 소자(12A, 12B, 12C)는 상이한 제 1 전극(14A, 14B, 14C)을 갖는다. 이들은 도 5를 참조하여 앞으로 설명할 어레이에 매우 잘 집적될 수 있다.
도 4는 본 발명의 반도체 장치(11)의 제 4 실시예를 나타낸다. 도면에는 기판(131)으로, 층(31, 37 내지 42, 47 및 28))의 전체 어셈블리가 나타난다. 이 실시예의 장치(11)는 제 1, 제 2 및 제 3 보안 소자(12A, 12B, 12C)를 포함한다. 이 실시예의 패시베이션 구조체(50)는 다양한 물질의 패턴 층(61, 62, 63), SiO2중간 금속 유전 층(64), SiN 패시베이션 층(52), 및 TiN 보안 층을 포함한다.
제 1 보안 소자(12A)는 캐패시터이고, 제 1 및 제 2 전극(14A, 15A)을 가지며, 이들 전극 모두는 금속 층(28)에 존재한다. 유전체(17A)는 무극성 계면 활성제(non-polar surfactant)를 갖는 몰농도 비율 1:1의 테트라에톡시오소실리케이트(tetraethoxyorthosilicate: TEOS)와 메틸트리메스옥시실란(methyltrimethoxysilane: MTMS)의 혼합물로부터 얻어진 메틸-치환중앙다공성(methyl-substituted mesoporous) SiO2로 구성된 패턴 층(61)의 일부이다. 그것은 2.0의 비유전율을 갖는다. 전극(14A, 15A)간의 거리는 2.0㎛이고, 전극의 길이는 10㎛이며, 전극의 높이는 0.7㎛이다. 제 1 보안 소자(12A)는 이에 따라, 임의의 표유 용량(stray capacitance)을 고려하지 않고 산출한 바와 같이, 6,3.10-5pF의 캐패시턴스를 갖는다.
제 2 보안 소자(12B)는 캐패시터이며, 중간 캐패시터 전극(57) 뿐 아니라 금속 층(28)에 존재하는 제 1 및 제 2 캐패시터 전극(14B, 15B)을 갖는다. 유전체(17B)는 SiN 패턴 층(62)과 SiO2중간 금속 유전 층(64)의 일부분을 포함한다. 제 1 및 제 2 전극(14B, 15B)간의 거리는 0.5㎛이고, 전극의 길이는 40㎛이며, 전극의 높이는 0.7㎛이다. 전극의 폭은 20㎛이고, 전극(14B, 15B)과 중간 전극(57)간의 거리는 0.1㎛(SiN은 0.04㎛, SiO2는 0.06㎛)이다. 제 2 보안 소자(12B)는 이에 따라 임의의 표유 용량을 고려하지 않고 산출한 바와 같이, 2.40.10-2pF의 캐패시턴스를 갖는다.
제 3 보안 소자(12C)는 캐패시터이고, 모두 금속 층(28)에 존재하는 제 1 및 제 2 캐패시터 전극(14C, 15C)을 갖는다. 유전체(17C)는 채널 형상이고 SiO2패턴 층(63)의 일부이다. 제 1 및 제 2 전극(14B, 15B)간의 거리는 0.5㎛이고, 채널 길이는 100㎛이며, 전극의 높이는 0.7㎛이다. 제 3 보안 소자(12C)는 이에 따라 임의의 표유 용량을 고려하지 않고 산출한 바와 같이, 5.4.10-3pF의 캐패시턴스를 갖는다.
도 5는 액세스 장치(2)와 반도체 장치(11)의 실시예의 도면이다. 반도체 장치(11)는 측정 수단(4), 제어 수단(8) 및 전송 수단(6)을 포함한다. 또한, 반도체 장치는 다수의 보안 소자(12)를 포함한다. 제어 수단(8)은 마이크로프로세서 또는 전용 회로이다. 제어 수단(8)은 반드시 보안 소자(12) 임피던스의 측정의 제어에 대해서만 전용되는 것이 아니고, 재무상의 데이터 또는 식별 데이터를 갖는 추가의 메모리를 포함하는 완전한 반도체 장치(11)의 동작을 제어할 수도 있다. 보안 소자(12)는 이 예에서 캐패시터이고, 한쪽 측면에서 접지 평면에 접속된다.
액세스 장치(2)는 일반적으로 카드 판독기이지만 다른 장치, 예컨대, 초기화가 수행되는 장치일 수 있다. 그것은 중앙 데이터베이스 장치(3)를 포함하거나 그에 접속된다. 또한, 중앙 데이터베이스 장치(3)의 일부 정보는 로컬 메모리에 저장될 수 있다. 이 중앙 데이터베이스 장치(3)는 보안 소자(12A, 12B, 12C)의 실제 값이 기준 값으로서 저장될 수 있는 메모리 소자(7A, 7B, 7C, ...)를 갖는 메모리를 포함한다. 메모리는 통상적인 타입인 것으로, 판독 및 저장을 위한 판독 및 저장 제어 장치를 포함한다. 검증 제어 장치(9)는 임의의 실제 값을 기준 값과 비교하기 위해 존재한다. 모든 실제 값이 측정되는 것이 아니라 그 일부만이 측정되는 것일 수 있다. 실제 값과 이 부분의 기준 값간의 차이가 실질적으로 0인 것으로 판명되면, 다른 보안 소자(12)의 임피던스의 측정이 소정 조건 하에서 포기될 수 있다.
반도체 장치(11)에서의 회로는 다음과 같이 기능하는 것으로, 신호는 액세스장치(2)로부터 반도체 장치(11)로 전송되어, 제 1 보안 소자(12A)의 측정값과, 또한 아마도 다른 또는 일부 다른 보안 소자(12B, 12C, ...)의 실제 값의 측정을 요청한다. 이 신호는 제어 수단(8)으로 입력된다. 제어 수단(8)은 보안 소자(12)가 측정되어야 한다는 것을 지시하는 신호를 측정 수단(4)으로 전송한다. 이 신호는 제 1 소자가 선택, 측정 및 저장될 수 있는 신호인 것이 바람직하며, 이 경우, 마이크로프로세서가 측정 수단(4)에 포함될 필요가 없다. 이 바람직한 실시예에서, 제어 수단으로부터 측정 수단(4)으로의 신호의 개수는 보안 소자(12)의 개수와 같거나 더 많을 것이다. 측정 후, 제 1 임피던스의 실제 값은 제어 수단(8)에 있는 휘발성 메모리에 저장될 수 있으며, 또는 액세스 장치(2)에 직접 전송될 수 있다.
액세스 장치(2)는 중앙 데이터베이스 장치(3)에 제 1 임피던스의 실제 값을 제공한다. 초기화 동안, 실제 값은 제 1 메모리 소자(7A)에 제 1 기준 값으로서 저장된다. 반도체 장치(11)의 신뢰성 조사 동안, 실제 값은 제 1 기준 전압과 비교되어 제 1 메모리 소자(7A)로부터 판독된다. 반도체 장치의 식별 동안, 제 1 기준 값은 다양한 반도체 장치의 제 1 기준 값과 비교된다. 바람직하게, 메모리(7)는 데이터베이스이고, 그 안에서 탐색이 이루어진다.
실제 값과 제 1 기준 값을 비교하자마자, 반도체 장치(11)의 신뢰성 또는 식별은 그 두 값의 차이가 사전 정의된 임계 값, 예컨대, 3%보다 작을 때에만 인지된다. 사전 정의된 임계 값은 측정 수단의 정확성에 의존한다. 그것은 특히 보안 소자의 수가 많을수록, 예컨대 10개 이상인 경우에, 대안으로 10 또는 20%일 수 있다. 그것은 대안으로 1%보다 작을 수 있다.
도 6은 반도체 장치(11)의 측정 수단(4)의 제 1 실시예를 나타낸다. 보안 소자(12A, 12B, 12C)도 도시된다. 이 실시예의 측정 수단(4)은 보안 소자(12)의 임피던스의 허수부를 측정한다. 사실상, 오실레이터(82)는 카운터(84)로 신호를 제공하는데, 그 주파수는 측정된 보안 소자(12)의 임피던스의 상기 허수부에 의존한다. 카운터(84)는 이 주파수를 클록 주파수를 갖는 신호와 비교한다. 이 신호는 캐패시터(87) 및 저항(88)을 갖는 오실레이터로부터 발생되는 것으로, 캐패시터(87) 및 저항(88)은 정확하고 잘 알려진 값을 갖는다. -이진- 카운터(84)에서의 비교 결과는 저장될 수 있는 디지털 신호이다. 디지털 신호는 측정된 보안 소자(12)의 임피던스의 실제 값을 나타낸다. 임의의 외부적으로 측정된 값과 비교되지 않기 때문에, 실제 값은 임의의 종류의 SI-유닛, 그렇지 않으면, 임의의 반도체특성 값에 존재할 수도 있다. 선택 유닛(81)은 보안 소자(12A, 12B, 12C)가 측정되어야 할지를 선택하기 위해 존재한다. 그것은 신호를 전송하여, 스위치(91, 92, 93) 중의 하나가 온이 되게 하고, 보안 소자(12A, 12B, 12C) 중의 하나가 측정되게 한다. 스위치는 바람직하게는 트랜지스터이다. 대안으로, 보안 소자(12)의 소망된 결합이 측정되어, 측정 단계의 횟수를 최소화하거나 보안성을 악화시키지 않을 수도 있다. 이 다중 동시 측정은 이 출원의 문맥에서 제 1 보안 소자(12A)의 실제 값을 측정하는 것과 동일한 것으로 이해된다. 선택 유닛은 또한 측정 단계 이후에 신호를 카운터(84)로 제공하여 그 결과를 소거한다.
선택 유닛(81)은 제어 수단(8)의 일부분일 수 있다. 또한, 오실레이터(86)는 반도체 장치(11)의 클록 발생기로서 구체화될 수 있다. 그 경우, 그것은 측정수단(4)에 존재하지 않을 수 있고, 그 신호가 제어 수단(8)을 경유하여 카운터(84)로 전송될 수 있다. 실제 값, 및 실제 값과 그 차이가 임계 값인 3 내지 5%보다 낮은, 상당히 정확한 기준 값을 얻기 위해, 오실레이터(82, 86)는 대략 1% 이내로 보정되도록 조절된다. 이것은, 당업자에게 알려진 유용한 방식으로, 바람직하게는 적절한 설계의 마련에 의해 행해진다.
보안 소자(12C)는 그 실제 값이 알려진 기준 소자인 것이 바람직하다. 그것은, 특히, 패시베이션 구조체(50)가 불균일하게 분포된 분자를 갖는 보안 층(53)을 갖는다면, 예컨대, 상호접속 구조체에 이 소자(12C)를 구현함으로써 실현될 수 있다. 적용 가능하다면, 이 기준 보안 소자(12C)는 측정 결과를 최적화하고, 이진 카운터(84)의 결과로부터의 실제 값의 가능한 임의의 추론(deduction)을 수행하는 데 사용될 수 있다.
도 7은 반도체 장치(11)의 측정 수단(4)의 제 2 실시예를 나타내는 것으로, 이 장치는 제 1 실시예와 대부분 동일하다. 이 경우에는, 스위치(96) 뿐 아니라, 저항(95)을 갖는 제 2 오실레이터(94)가 마련된다. 여기에서 선택 유닛(81)은 측정될 보안 소자(12A, 12B, 12C) 뿐 아니라, 보안 소자(12A, 12B, 12C)를 측정할 오실레이터(82, 94)도 선택한다. 오실레이터(82, 94)가 상이하게 축척된다면, 그들의 주파수는 상이하다. 이에 따라, 실시예는 두 주파수에서 임피던스를 측정하는 것을 가능하게 한다. 생성된 두 실제 값은 모두 액세스 장치(2)로 전송될 수 있다. 이들 값은, 기능상, 이진 카운터(84) 뒤에 기능적으로 배치된 비교기에서 서로 비교될 수 있다.
본 발명의 반도체 장치는 패시베이션 구조체에 의해 커버되는 회로를 포함한다. 그것에는 패시베이션 구조체의 로컬 영역을 포함하는 제 1 및 제 2 보안 소자가 제공되고, 제 1 및 제 2 전극이 제공된다. 보안 소자는 각각 제 1 및 제 2 임피던스를 가지며, 각 임피던스는 상이하다. 이것은 패시베이션 구조체가 회로 전체에 걸쳐 측방으로 변화하는 유효 유전율을 갖는 것으로 구현된다.
임피던스의 실제 값은 측정 수단에 의해 측정되고 전송 수단에 의해 액세스 장치로 전송된다. 액세스 장치는 임피던스를 저장하기 위한 중앙 데이터베이스 장치로의 액세스를 포함하거나 갖는다. 액세스 장치는 또한 실제 값을 임피던스의 저장된 값과 비교하여, 반도체 장치의 신뢰성 또는 식별을 조사할 수 있다.

Claims (11)

  1. 능동 소자(33, 43)를 포함하고, 기판(31)의 한쪽 측면(32)에 존재하며, 패시베이션 구조체(50)에 의해 커버되는 회로를 구비하는 반도체 장치(11)에 있어서,
    상기 패시베이션 구조체(50)의 제 1 로컬 영역을 포함하고 제 1 임피던스를 갖는 제 1 보안 소자(12A)와, 상기 패시베이션 구조체(50)의 제 2 로컬 영역을 포함하고 제 2 임피던스를 갖는 제 2 보안 소자(12B)를 더 구비하며,
    각각의 보안 소자(12A, 12B)에는 제 1 및 제 2 전극(14, 15)이 제공되고,
    상기 제 1 및 제 2 임피던스의 실제 값을 측정하는 측정 수단(4)과,
    중앙 데이터베이스 장치(3)로의 액세스를 포함하거나 갖는 외부 액세스 장치(2)로 상기 실제 값을 전송하는 전송 수단(6)을 포함하는
    반도체 장치.
  2. 제 1 항에 있어서,
    사전 정의된 알고리즘에 따라 측정된 상기 실제 값을 전송된 상기 실제 값으로 수정하는 알고리즘 수단을 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 패시베이션 구조체(50)는, 상기 제 1 임피던스가 상기 제 2 임피던스와 상이하도록 회로 전체에 걸쳐 측방으로 변화하는 유효 유전율을 갖는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 패시베이션 구조체(50)는 패시베이션 층(52)과 보안 층(53)을 포함하며, 상기 보안 층(53)은 캐리어 물질 및 상기 회로 전체에 불균일하게 분포된 입자를 포함하는 반도체 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 패시베이션 구조체(50)는 금속 층(28)의 상부에 존재하고,
    상기 보안 소자(12A, 12B)의 상기 제 1 및 제 2 전극(14, 15)은 상기 금속 층에 존재하고 서로 맞물린(interdigitated) 전극 쌍을 구성하는 반도체 장치.
  6. 반도체 장치(11) 및 액세스 장치(2)를 포함하는 시스템에 있어서,
    제 1 항 내지 제 5 항 중의 어느 한 항의 상기 반도체 장치(11)를 포함하고,
    상기 액세스 장치(2)는 중앙 데이터베이스 장치(3)로의 액세스를 포함하거나 가지며,
    상기 중앙 데이터베이스(3)는 상기 제 1 및 제 2 임피던스의 상기 실제 값을 각각 제 1 및 제 2 참조 번호로서 저장하는 데에 적합한 메모리 소자(7A, 7B)를 포함하는 시스템.
  7. 제 1 항 내지 제 5 항 중의 어느 한 항의 반도체 장치(11)가 제공된 카드.
  8. 제 6항의 시스템에서 사용되는 제 1 항의 반도체 장치(11)를 초기화하는 방법에 있어서,
    상기 제 1 및 제 2 임피던스의 실제 값을 측정하는 단계와,
    상기 실제 값을 상기 중앙 데이터베이스 장치(3)로 전송하여 상기 제 1 및 상기 제 2 기준 값으로서 각각 상기 제 1 및 상기 제 2 메모리 소자(7A, 7B)에 저장하는 단계를 포함하는
    반도체 장치 초기화 방법.
  9. 청구항 6의 시스템에서 제 1 항의 반도체 장치(11)의 신뢰성을 조사하는 방법에 있어서,
    상기 반도체 장치(11)는,
    상기 제 1 및 상기 제 2 임피던스의 상기 실제 값을 각각 상기 제 1 및 상기 제 2 기준 값으로서 상기 제 1 및 상기 제 2 메모리 소자(7A, 7B)에 저장함으로써 초기화되고,
    상기 방법은,
    상기 제 1 임피던스의 상기 실제 값을 측정하는 단계와,
    상기 실제 값을 상기 액세스 장치(2)로 전송하는 단계와,
    상기 반도체 장치(11)의 식별자를 상기 중앙 데이터베이스 장치(3)로 제공하는 단계와,
    상기 반도체 장치(11)의 상기 식별자에 대응하는 상기 제 1 기준 값을 판독하는 단계와,
    상기 중앙 데이터베이스 장치(3)로부터 상기 액세스 장치(2)로 상기 제 1 기준 값을 제공하는 단계와,
    상기 실제 값과 상기 제 1 기준 값간의 차이가 사전 정의된 임계 값보다 작다면, 상기 반도체 장치의 상기 신뢰성을 승인하는 단계를 포함하는
    반도체 장치 신뢰성 조사 방법.
  10. 제 6 항의 시스템에서 제 1 항의 반도체 장치(11)를 식별하는 방법에 있어서,
    상기 반도체 장치(11)는,
    상기 제 1 및 상기 제 2 임피던스의 상기 실제 값을 제 1 및 제 2 기준 값으로서 상기 제 1 및 제 2 메모리 소자(7A, 7B)에 각각 저장함으로써 초기화되고,
    상기 제 1 및 상기 제 2 임피던스의 상기 실제 값의 결합에 의해 적어도 부분적으로 정의된 식별자를 가지며,
    상기 방법은,
    상기 제 1 및 상기 제 2 임피던스의 상기 실제 값을 측정하는 단계와,
    상기 실제 값을 상기 중앙 데이터베이스 장치로 전송하는 단계와,
    상기 실제 값과 상기 제 1 기준 값간의 차이가 사전 정의된 임계 값보다 작다면, 상기 반도체 장치(11)의 상기 식별을 승인하는 단계를 포함하는
    반도체 장치 식별 방법.
  11. 제 8, 9 및 10 항 중의 어느 한 항에 있어서,
    측정된 상기 실제 값을 전송하기 전에, 사전 정의된 알고리즘에 따라 전송된 상기 실제 값으로 수정하는 방법.
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