JPH11145401A - 集積半導体装置 - Google Patents
集積半導体装置Info
- Publication number
- JPH11145401A JPH11145401A JP9312251A JP31225197A JPH11145401A JP H11145401 A JPH11145401 A JP H11145401A JP 9312251 A JP9312251 A JP 9312251A JP 31225197 A JP31225197 A JP 31225197A JP H11145401 A JPH11145401 A JP H11145401A
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- JP
- Japan
- Prior art keywords
- electric
- semiconductor device
- integrated semiconductor
- layer
- capacitance element
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 小面積で低コストで製造可能であると共に、
回路構造の解析が非常に困難な極めてセキュリティ性が
高い集積半導体装置を提供すること。 【解決手段】 この集積半導体装置において、電気容量
素子１２は、導体層６，１６（導体層４，５と同様にア
ルミ薄膜を用いている）の主な部分により各電気回路素
子（各ＭＯＳトランジスタ２及びダイオード素子３）の
大部分を覆い隠すように電気絶縁層９´，１０を介して
シリコン基板１上から隔たった上部層に形成されてお
り、導体層６真下の電気絶縁層９´は絶縁樹脂又はＳｉ
Ｏx ，ＳｉＮx ，及びＳｉＯx Ｎy のうちの何れか一つ
の材料により平坦化されており、導体層１６真上の電気
絶縁保護層１１は最上部層として形成されている。尚、
ここでは導体層１６真下の電気絶縁層１０（電気絶縁層
７，８と同様にＳｉＯ2 薄膜を用いている）も平坦化さ
れている。
回路構造の解析が非常に困難な極めてセキュリティ性が
高い集積半導体装置を提供すること。 【解決手段】 この集積半導体装置において、電気容量
素子１２は、導体層６，１６（導体層４，５と同様にア
ルミ薄膜を用いている）の主な部分により各電気回路素
子（各ＭＯＳトランジスタ２及びダイオード素子３）の
大部分を覆い隠すように電気絶縁層９´，１０を介して
シリコン基板１上から隔たった上部層に形成されてお
り、導体層６真下の電気絶縁層９´は絶縁樹脂又はＳｉ
Ｏx ，ＳｉＮx ，及びＳｉＯx Ｎy のうちの何れか一つ
の材料により平坦化されており、導体層１６真上の電気
絶縁保護層１１は最上部層として形成されている。尚、
ここでは導体層１６真下の電気絶縁層１０（電気絶縁層
７，８と同様にＳｉＯ2 薄膜を用いている）も平坦化さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は、主として少なくと
も一つの電気容量素子を備えると共に、セキュリティ性
が重要視される集積半導体装置に関する。
も一つの電気容量素子を備えると共に、セキュリティ性
が重要視される集積半導体装置に関する。
【０００２】
【従来の技術】従来、この種の集積半導体装置として
は、例えば図３の側面断面図に示すような構成のものが
挙げられる。この集積半導体装置では、シリコン基板１
上に形成された複数のＭＯＳトランジスタ２，ダイオー
ド３，及び電気容量素子１２に導体層４，５，６がそれ
ぞれ電気絶縁層７，８，９，１０をこの順で介して重畳
されると共に、電気絶縁層７，８，９のそれぞれ所定の
位置に設けられたスルーホールを介して上下位置関係に
ある導体間が電気的に接続配線されている。又、導体層
６の上部には電気容量素子１２の電極端子取り出し用の
ボンディングワイヤ１７が接続されており、各ＭＯＳト
ランジスタ２及びダイオード３と同じ導体層５において
電気容量素子１２の電極が形成されている。このうち、
電気絶縁層７，８，９，１０にはＳｉＯ2 薄膜を用いて
おり、電気容量素子１２及び導体層４，５，６にはアル
ミ薄膜を用いている。
は、例えば図３の側面断面図に示すような構成のものが
挙げられる。この集積半導体装置では、シリコン基板１
上に形成された複数のＭＯＳトランジスタ２，ダイオー
ド３，及び電気容量素子１２に導体層４，５，６がそれ
ぞれ電気絶縁層７，８，９，１０をこの順で介して重畳
されると共に、電気絶縁層７，８，９のそれぞれ所定の
位置に設けられたスルーホールを介して上下位置関係に
ある導体間が電気的に接続配線されている。又、導体層
６の上部には電気容量素子１２の電極端子取り出し用の
ボンディングワイヤ１７が接続されており、各ＭＯＳト
ランジスタ２及びダイオード３と同じ導体層５において
電気容量素子１２の電極が形成されている。このうち、
電気絶縁層７，８，９，１０にはＳｉＯ2 薄膜を用いて
おり、電気容量素子１２及び導体層４，５，６にはアル
ミ薄膜を用いている。
【０００３】このような半導体集積装置の場合、トラン
ジスタ形成工程時に同一層内で同時に形成を行うことが
多くなっており、更に例えばＩＣカード内部のＩＣチッ
プ等のセキュリティ性が重要視される用途で用いられる
場合には周囲を樹脂で包含して摘出を困難にする等の対
策が施されている。
ジスタ形成工程時に同一層内で同時に形成を行うことが
多くなっており、更に例えばＩＣカード内部のＩＣチッ
プ等のセキュリティ性が重要視される用途で用いられる
場合には周囲を樹脂で包含して摘出を困難にする等の対
策が施されている。
【０００４】
【発明が解決しようとする課題】上述した半導体集積装
置の場合、電気容量素子をトランジスタ形成工程時に同
時に同一層内で形成する構成であるため、ＩＣチップの
面積縮小化を阻害し、生産性低下によるコスト増が回避
されないという問題がある。
置の場合、電気容量素子をトランジスタ形成工程時に同
時に同一層内で形成する構成であるため、ＩＣチップの
面積縮小化を阻害し、生産性低下によるコスト増が回避
されないという問題がある。
【０００５】又、上述した半導体集積装置の場合、セキ
ュリティ性が重要視される用途で用いられるときに周囲
を樹脂で包含して摘出を困難にする等の対策を施してい
るが、こうした構成では樹脂を開封する薬液を選定する
等の方法で容易に摘出できる上、集積半導体装置の上方
より素子回路構造を解析して偽造変造等の悪質な用途に
使用される懸念があるため、セキュリティ性にも問題が
ある。
ュリティ性が重要視される用途で用いられるときに周囲
を樹脂で包含して摘出を困難にする等の対策を施してい
るが、こうした構成では樹脂を開封する薬液を選定する
等の方法で容易に摘出できる上、集積半導体装置の上方
より素子回路構造を解析して偽造変造等の悪質な用途に
使用される懸念があるため、セキュリティ性にも問題が
ある。
【０００６】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、小面積で低コスト
で製造可能であると共に、回路構造の解析が非常に困難
な極めてセキュリティ性が高い集積半導体装置を提供す
ることにある。
なされたもので、その技術的課題は、小面積で低コスト
で製造可能であると共に、回路構造の解析が非常に困難
な極めてセキュリティ性が高い集積半導体装置を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明によれば、基板上
に少なくとも一つの電気容量素子を含む複数の電気回路
素子が形成された集積半導体装置において、電気容量素
子は、導体層により複数の電気回路素子の大部分を覆い
隠すように電気絶縁層を介して基板上から隔たった上部
層に形成されており、電気絶縁層における電気容量素子
下方の真下に位置されるものは平坦化された集積半導体
装置が得られる。
に少なくとも一つの電気容量素子を含む複数の電気回路
素子が形成された集積半導体装置において、電気容量素
子は、導体層により複数の電気回路素子の大部分を覆い
隠すように電気絶縁層を介して基板上から隔たった上部
層に形成されており、電気絶縁層における電気容量素子
下方の真下に位置されるものは平坦化された集積半導体
装置が得られる。
【０００８】この集積半導体装置において、電気絶縁層
における電気容量素子下方の真下に位置されるものは絶
縁樹脂又はＳｉＯx ，ＳｉＮx ，及びＳｉＯx Ｎy のう
ちの何れか一つの材料を用いたものであることは好まし
い。
における電気容量素子下方の真下に位置されるものは絶
縁樹脂又はＳｉＯx ，ＳｉＮx ，及びＳｉＯx Ｎy のう
ちの何れか一つの材料を用いたものであることは好まし
い。
【０００９】又、本発明によれば、上記何れか一つの集
積半導体装置において、電気容量素子上方の真上に最上
部層として形成された電気絶縁保護層を含む集積半導体
装置が得られる。
積半導体装置において、電気容量素子上方の真上に最上
部層として形成された電気絶縁保護層を含む集積半導体
装置が得られる。
【００１０】更に、本発明によれば、上記集積半導体装
置をＩＣメモリ部及び複数の電気回路素子を含むセキュ
リティロジック回路から成るメモリ・ロジック回路部を
有する非接触式ＩＣメモリカード内部用とし、該セキュ
リティロジック回路を電気容量素子で覆い隠して成る非
接触式ＩＣメモリカード内部用集積半導体装置が得られ
る。
置をＩＣメモリ部及び複数の電気回路素子を含むセキュ
リティロジック回路から成るメモリ・ロジック回路部を
有する非接触式ＩＣメモリカード内部用とし、該セキュ
リティロジック回路を電気容量素子で覆い隠して成る非
接触式ＩＣメモリカード内部用集積半導体装置が得られ
る。
【００１１】
【発明の実施の形態】以下に実施例を挙げ、本発明の集
積半導体装置について、図面を参照して詳細に説明す
る。
積半導体装置について、図面を参照して詳細に説明す
る。
【００１２】図１は、本発明の一実施例に係る集積半導
体装置の基本構成を模試的に示した側面断面図である。
この集積半導体装置では、シリコン基板１上に形成され
た複数のＭＯＳトランジスタ２及びダイオード素子３に
導体層４，５，６，１６がそれぞれ電気絶縁層７，８，
９´，１０をこの順で介して重畳されると共に、電気絶
縁層７，８，９´のそれぞれ所定の位置に設けられたス
ルーホールを介して上下位置関係にある導体間が電気的
に接続配線されており、導体層６，１６の主な部分が各
ＭＯＳトランジスタ２及びダイオード素子３の大部分を
覆い隠すように電気容量素子１２として形成されてい
る。又、導体層６真下の電気絶縁層９´は絶縁樹脂又は
ＳｉＯx ，ＳｉＮx ，及びＳｉＯx Ｎy のうちの何れか
一つの材料を用いて平坦化処理が施されている。更に、
導体層１６真上に最上部層として電極端子取り出し用の
ボンディングワイヤ１７のパッド部を開口していると共
に、湿度の進入やハンドリング時の機械的応力等の保護
のための電気絶縁保護層１１が形成されている。尚、こ
こでは導体層１６真下の電気絶縁層１０も平坦化されて
いる。
体装置の基本構成を模試的に示した側面断面図である。
この集積半導体装置では、シリコン基板１上に形成され
た複数のＭＯＳトランジスタ２及びダイオード素子３に
導体層４，５，６，１６がそれぞれ電気絶縁層７，８，
９´，１０をこの順で介して重畳されると共に、電気絶
縁層７，８，９´のそれぞれ所定の位置に設けられたス
ルーホールを介して上下位置関係にある導体間が電気的
に接続配線されており、導体層６，１６の主な部分が各
ＭＯＳトランジスタ２及びダイオード素子３の大部分を
覆い隠すように電気容量素子１２として形成されてい
る。又、導体層６真下の電気絶縁層９´は絶縁樹脂又は
ＳｉＯx ，ＳｉＮx ，及びＳｉＯx Ｎy のうちの何れか
一つの材料を用いて平坦化処理が施されている。更に、
導体層１６真上に最上部層として電極端子取り出し用の
ボンディングワイヤ１７のパッド部を開口していると共
に、湿度の進入やハンドリング時の機械的応力等の保護
のための電気絶縁保護層１１が形成されている。尚、こ
こでは導体層１６真下の電気絶縁層１０も平坦化されて
いる。
【００１３】このうち、電気絶縁層７，８，１０にはＳ
ｉＯ2 薄膜を用いており、電気絶縁保護層１１にはＳｉ
Ｎ薄膜を用いており、導体層４，５，６，１６にはアル
ミ薄膜を用いている。
ｉＯ2 薄膜を用いており、電気絶縁保護層１１にはＳｉ
Ｎ薄膜を用いており、導体層４，５，６，１６にはアル
ミ薄膜を用いている。
【００１４】即ち、この集積半導体装置において、電気
容量素子１２は、導体層６，１６の主な部分により各電
気回路素子（各ＭＯＳトランジスタ２及びダイオード素
子３）の大部分を覆い隠すように電気絶縁層９´，１０
を介してシリコン基板１上から隔たった上部層に形成さ
れており、導体層６真下の電気絶縁層９´は絶縁樹脂や
上述したＳｉＯx ，ＳｉＮx ，及びＳｉＯx Ｎy のうち
の何れか一つの材料により平坦化されており、導体層１
６真上の電気絶縁保護層１１は最上部層として形成され
ている。
容量素子１２は、導体層６，１６の主な部分により各電
気回路素子（各ＭＯＳトランジスタ２及びダイオード素
子３）の大部分を覆い隠すように電気絶縁層９´，１０
を介してシリコン基板１上から隔たった上部層に形成さ
れており、導体層６真下の電気絶縁層９´は絶縁樹脂や
上述したＳｉＯx ，ＳｉＮx ，及びＳｉＯx Ｎy のうち
の何れか一つの材料により平坦化されており、導体層１
６真上の電気絶縁保護層１１は最上部層として形成され
ている。
【００１５】因みに、電気絶縁層９´に絶縁樹脂として
例えばポリイミド樹脂を用いた場合には、スピンコート
法によりポリイミド樹脂を塗布して下地の凹凸を平坦化
処理すれば良く、ＳｉＯx ，ＳｉＮx ，及びＳｉＯx Ｎ
y のうちの何れか一つを用いた場合には、ＳｉＯ2 膜を
形成後、ＣＭＰと呼ばれる高精度薄膜研磨法により平坦
化処理を施せば良い。
例えばポリイミド樹脂を用いた場合には、スピンコート
法によりポリイミド樹脂を塗布して下地の凹凸を平坦化
処理すれば良く、ＳｉＯx ，ＳｉＮx ，及びＳｉＯx Ｎ
y のうちの何れか一つを用いた場合には、ＳｉＯ2 膜を
形成後、ＣＭＰと呼ばれる高精度薄膜研磨法により平坦
化処理を施せば良い。
【００１６】図３に示した従来装置ではトランジスタ素
子と同じ導体層５において電気容量素子の電極が形成さ
れており、構造的に面積当たりの集積度が低くなり、同
寸法径のウエハ当たりの製品数が少なく、生産性低下に
より製造コストが高くなっていたが、この半導体集積装
置の場合にはこうした点が改良されて生産性向上して小
面積で低コストで製造可能となる。
子と同じ導体層５において電気容量素子の電極が形成さ
れており、構造的に面積当たりの集積度が低くなり、同
寸法径のウエハ当たりの製品数が少なく、生産性低下に
より製造コストが高くなっていたが、この半導体集積装
置の場合にはこうした点が改良されて生産性向上して小
面積で低コストで製造可能となる。
【００１７】又、従来装置の場合、構造的に顕微鏡等を
用いて観察される下地の凹凸や色彩より回路構成並びに
セキュリティ方法等を解析して偽造変造等の悪質な用途
に使用される懸念があったが、この半導体集積装置の場
合には平坦化された電気絶縁層９´上に形成された電気
容量素子１２（導体層６，１６の主な部分）が各電気回
路素子（各ＭＯＳトランジスタ２及びダイオード素子
３）の大部分を覆い隠しているため、表面形状及び色彩
等から回路構成の解析を行うことが極めて困難になって
おり、しかも電気絶縁層９´上方に電気容量素子１２を
形成することで高精度に電気容量値を得ることが容易に
なっているため、特性的なばらつきが少ない高精度な製
品が得られる。
用いて観察される下地の凹凸や色彩より回路構成並びに
セキュリティ方法等を解析して偽造変造等の悪質な用途
に使用される懸念があったが、この半導体集積装置の場
合には平坦化された電気絶縁層９´上に形成された電気
容量素子１２（導体層６，１６の主な部分）が各電気回
路素子（各ＭＯＳトランジスタ２及びダイオード素子
３）の大部分を覆い隠しているため、表面形状及び色彩
等から回路構成の解析を行うことが極めて困難になって
おり、しかも電気絶縁層９´上方に電気容量素子１２を
形成することで高精度に電気容量値を得ることが容易に
なっているため、特性的なばらつきが少ない高精度な製
品が得られる。
【００１８】尚、上述した各層の材料はあくまでも代表
例であり、限定されない。例えば導体層４，５，６，１
６の材質としてアルミを用いるものとしたが、必要に応
じた量の不純物を含むシリコンを用いたり、銅，金，鉄
を用いても良いし、或いは種々合金等の如何なるもので
あっても範疇となる。
例であり、限定されない。例えば導体層４，５，６，１
６の材質としてアルミを用いるものとしたが、必要に応
じた量の不純物を含むシリコンを用いたり、銅，金，鉄
を用いても良いし、或いは種々合金等の如何なるもので
あっても範疇となる。
【００１９】図２は、集積半導体装置が適用される非接
触ＩＣメモリカード内部の電気回路図を簡略化して示し
たものである。この電気回路は上述した集積半導体装置
をＩＣメモリ部及び各電気回路素子を含むセキュリティ
ロジック回路から成るメモリ・ロジック回路部１５を有
する非接触式ＩＣメモリカード内部用として適用したも
ので、セキュリティロジック回路を上述した電気容量素
子１２（導体層６，１６の主な部分）で覆い隠してい
る。
触ＩＣメモリカード内部の電気回路図を簡略化して示し
たものである。この電気回路は上述した集積半導体装置
をＩＣメモリ部及び各電気回路素子を含むセキュリティ
ロジック回路から成るメモリ・ロジック回路部１５を有
する非接触式ＩＣメモリカード内部用として適用したも
ので、セキュリティロジック回路を上述した電気容量素
子１２（導体層６，１６の主な部分）で覆い隠してい
る。
【００２０】具体的に云えば、この電気回路は、コイル
１３，電気容量コンデンサ１４，及びメモリ・ロジック
回路部１５から構成され、点線枠で示す電気容量コンデ
ンサ１４及びメモリ・ロジック回路部１５が集積化され
ている。高いセキュリティが要求されるメモリ・ロジッ
ク回路部１５は、各ＭＯＳトランジスタ２，ダイオード
３，及びそれらの配線構造で構成され、電気容量素子１
２がこれらの要部であるセキュリティロジック回路を覆
い隠すようになっている。
１３，電気容量コンデンサ１４，及びメモリ・ロジック
回路部１５から構成され、点線枠で示す電気容量コンデ
ンサ１４及びメモリ・ロジック回路部１５が集積化され
ている。高いセキュリティが要求されるメモリ・ロジッ
ク回路部１５は、各ＭＯＳトランジスタ２，ダイオード
３，及びそれらの配線構造で構成され、電気容量素子１
２がこれらの要部であるセキュリティロジック回路を覆
い隠すようになっている。
【００２１】
【発明の効果】以上に説明したように、本発明の集積半
導体装置よれば、電気容量素子を導体層により複数の電
気回路素子の大部分を覆い隠すように電気絶縁層を介し
て基板上から隔たった上部層に形成し、電気絶縁層にお
ける電気容量素子下方の真下に位置されるものを平坦化
して高精度に電気容量値を得られるようにしているの
で、小面積で低コストで生産性良く簡単に製造可能とな
り、しかも回路構造の解析が非常に困難な極めてセキュ
リティ性が高い高精度な製品（特性のばらつきが少な
い）を具現できるようになる。この結果、特に内部回路
のセキュリティ性を非常に高い構造とできるため、例え
ばＩＣカード等の変造偽造の不正使用防止等にも大きく
寄与することができるようになる。
導体装置よれば、電気容量素子を導体層により複数の電
気回路素子の大部分を覆い隠すように電気絶縁層を介し
て基板上から隔たった上部層に形成し、電気絶縁層にお
ける電気容量素子下方の真下に位置されるものを平坦化
して高精度に電気容量値を得られるようにしているの
で、小面積で低コストで生産性良く簡単に製造可能とな
り、しかも回路構造の解析が非常に困難な極めてセキュ
リティ性が高い高精度な製品（特性のばらつきが少な
い）を具現できるようになる。この結果、特に内部回路
のセキュリティ性を非常に高い構造とできるため、例え
ばＩＣカード等の変造偽造の不正使用防止等にも大きく
寄与することができるようになる。
【図１】本発明の一実施例に係る集積半導体装置の基本
構成を模試的に示した側面断面図である。
構成を模試的に示した側面断面図である。
【図２】図１に示す集積半導体装置が適用される非接触
ＩＣメモリカード内部の電気回路図を簡略化して示した
ものである。
ＩＣメモリカード内部の電気回路図を簡略化して示した
ものである。
【図３】従来の集積半導体装置の基本構成を模試的に示
した側面断面図である。
した側面断面図である。
１ シリコン基板 ２ ＭＯＳトランジスタ ３ ダイオード素子 ４，５，６，１６ 導体層 ７，８，９，９´，１０ 電気絶縁層 １１ 電気絶縁保護層 １２ 電気容量素子 １３ コイル １４ 電気容量コンデンサ １５ メモリ・ロジック回路部 １７ ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242
Claims (5)
- 【請求項１】 基板上に少なくとも一つの電気容量素子
を含む複数の電気回路素子が形成された集積半導体装置
において、前記電気容量素子は、導体層により前記複数
の電気回路素子の大部分を覆い隠すように電気絶縁層を
介して前記基板上から隔たった上部層に形成されてお
り、前記電気絶縁層における前記電気容量素子下方の真
下に位置されるものは平坦化されたことを特徴とする集
積半導体装置。 - 【請求項２】 請求項１記載の集積半導体装置におい
て、前記電気絶縁層における前記電気容量素子下方の真
下に位置されるものは絶縁樹脂を用いたものであること
を特徴とする集積半導体装置。 - 【請求項３】 請求項１記載の集積半導体装置におい
て、前記電気絶縁層における前記電気容量素子下方の真
下に位置されるものはＳｉＯx ，ＳｉＮx ，及びＳｉＯ
x Ｎy のうちの何れか一つの材料を用いたものであるこ
とを特徴とする集積半導体装置。 - 【請求項４】 請求項１〜３の何れか一つに記載の集積
半導体装置において、前記電気容量素子上方の真上に最
上部層として形成された電気絶縁保護層を含むことを特
徴とする集積半導体装置。 - 【請求項５】 請求項４記載の集積半導体装置をＩＣメ
モリ部及び前記複数の電気回路素子を含むセキュリティ
ロジック回路から成るメモリ・ロジック回路部を有する
非接触式ＩＣメモリカード内部用とし、該セキュリティ
ロジック回路を前記電気容量素子で覆い隠して成ること
を特徴とする非接触式ＩＣメモリカード内部用集積半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9312251A JPH11145401A (ja) | 1997-11-13 | 1997-11-13 | 集積半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9312251A JPH11145401A (ja) | 1997-11-13 | 1997-11-13 | 集積半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145401A true JPH11145401A (ja) | 1999-05-28 |
Family
ID=18026993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9312251A Withdrawn JPH11145401A (ja) | 1997-11-13 | 1997-11-13 | 集積半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145401A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2848025A1 (fr) * | 2002-11-28 | 2004-06-04 | Gemplus Card Int | Protection d'un composant par nappe conductrice a contact aleatoire |
| US6901343B2 (en) | 2001-01-10 | 2005-05-31 | Matsushita Electric Industrial Co., Ltd. | Multilayer board in which wiring of signal line that requires tamper-resistance is covered by component or foil, design apparatus, method, and program for the multilayer board, and medium recording the program |
| US7557436B2 (en) | 2001-08-07 | 2009-07-07 | Renesas Technology Corp. | Semiconductor device and IC card including supply voltage wiring lines formed in different areas and having different shapes |
| JP2013149940A (ja) * | 2011-09-27 | 2013-08-01 | Infineon Technologies Ag | 保護リングを備えた半導体構造 |
-
1997
- 1997-11-13 JP JP9312251A patent/JPH11145401A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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