JP4530777B2 - 遊技台 - Google Patents

Description

本発明は、スロットマシン等に代表される遊技台に関する。

従来、主として遊技の進行を制御するためのメインＣＰＵと、該メインＣＰＵから前記遊技の進行に関する制御情報を受信可能に構成され、且つ、該制御情報に基づき、主として演出の制御を行うサブＣＰＵと、を含んでなる遊技台が広く知られている。

このような遊技台の一例であるスロットマシンのメインＣＰＵは、例えば、リールの回転、停止の制御や、内部抽選などを行う。一方、サブＣＰＵは、例えば、遊技の進行に合わせて音、光、映像などによって遊技者の聴覚及び視覚を刺激する演出制御や、メインＣＰＵによる内部抽選の抽選結果をストップボタンの操作前に遊技者に報知したり、より多くのメダルが獲得できるボーナスゲームに移行可能であることを遊技者に報知したりする報知制御などを行う。

ところで、このような遊技台においては、メインＣＰＵの制御プログラムを不正な制御プログラムにすりかえることによって、遊技台の内部抽選の当選確率を正規のメインＣＰＵよりも高く設定するような不正行為が行われる場合があった。

かかる問題を解決する一手段として、例えば、遊技の進行とは関係のない特定信号を所定時間毎にメインＣＰＵ（主制御部）からサブＣＰＵ（副制御部）に送信し、前記所定時間内にサブＣＰＵが特定信号を受信しない場合に何らかの不正行為が行われたと判断し、エラー処理をするように構成された遊技台が提案されている（例えば、特許文献１参照。）。

特開２００３−２２５３６０号公報

しかしながら、この従来公知の遊技台では、メインＣＰＵが所定時間ごとに特定の制御情報を送信する処理を行わなくてはならず、メインＣＰＵ及びサブＣＰＵにおける制御負担が増大してしまう上に、遊技の演出に必要な制御情報とは別に特定の制御情報が必要になってしまうといった問題点があった。

又、サブＣＰＵはメインＣＰＵから特定の制御情報を受信するまでは不正であるか否かを判定することができないため、不正行為の早期発見には限界があった。

本発明はこのような問題点を解決するためになされたものであって、ＣＰＵの制御負担を増大させることなく、不正行為を早期に発見することができる遊技台を提供することを目的とする。

本発明に係る遊技台は、主として遊技の進行を制御するためのメインＣＰＵと、該メインＣＰＵから前記遊技の進行に関する制御情報を受信可能に構成され、且つ、該制御情報に基づき、主として演出の制御を行うサブＣＰＵと、を含んでなる遊技台であって、前記サブＣＰＵは、該サブＣＰＵのリセットの解除後、所定の不正判定時間内に前記制御情報を受信した場合には前記メインＣＰＵの制御プログラムが不正であると判定するように構成されていることによって、上記課題を解決したものである。なお、本発明における「制御情報」とは、メインＣＰＵからサブＣＰＵに送信されるコマンドやコマンドに付随するパラメータ、フラグなど、制御内容を示すものをいう。

本発明によれば、サブＣＰＵのリセットの解除後、所定の不正判定時間内に不正行為の有無を判定できるため、例えば、遊技台に電源が投入された後、遊技が進行する前に不正行為を発見することができる。そのため、不正行為を早期に発見することができ、又、不正な制御プログラムによって遊技が進行してしまうおそれがない。しかも、従来の遊技台のようにＣＰＵ間で遊技の進行とは関係のない特定の制御情報を送受信する必要が無いため、ＣＰＵの制御負担を増大させることがない。

なお、前記メインＣＰＵのリセットを、前記サブＣＰＵのリセットの解除後、所定のリセット遅延時間経過後に解除するためのリセット遅延手段を備えれば、サブＣＰＵがメインＣＰＵよりも早く起動することになるため、サブＣＰＵはメインＣＰＵから送信される制御情報を確実に受信することができるようになる。

又、前記メインＣＰＵは、前記制御プログラムが正規なプログラムであるか否かを検査するために前記メインＣＰＵのリセットの解除後に前記制御プログラムよりも先に実行されるセキュリティチェックプログラムを有して構成され、且つ、前記サブＣＰＵにおける不正判定時間は、前記リセット遅延時間と前記セキュリティチェックプログラムの実行時間との和に略一致するように設定されていれば、メインＣＰＵからの制御情報を取りこぼすことが無く、不正行為を早期に発見することができる上に、メインＣＰＵのセキュリティチェックプログラムによっても制御プログラムの正当性を判断することができ、不正行為の実現をより一層困難にすることができる。

更に、前記セキュリティチェックプログラムの実行時間は、前記メインＣＰＵの制御情報が複数の送信遅延時間の中から抽選によって選択された１つの送信遅延時間の経過後に送信されるように構成されている場合に、前記複数の送信遅延時間の最大送信遅延時間よりも長くなるように設定されていれば、例えば、セキュリティチェックプログラムを備えていない不正なメインＣＰＵが最大送信遅延時間後に制御情報を送信した場合でも、サブＣＰＵは不正判定時間内に確実に制御情報を受信することになり、不正判定が可能となる。

又、前記サブＣＰＵは、電源電圧を監視するための電圧監視手段を備え、前記電源電圧が所定の電圧値より低くなった場合に、演出状態を保存領域に退避し、且つ、前記サブＣＰＵが電源電圧の遮断状態から前記リセットの解除に伴って通常動作状態に復帰した場合に、前記保存領域に退避された前記演出状態を再設定するように構成されていれば、遊技台の電源が再投入された時に、電源電圧の遮断前の演出状態に復帰させることが可能となる。

更に、前記サブＣＰＵは、前記メインＣＰＵのリセットの解除に伴って前記メインＣＰＵにおいて入賞役の内部当選確率を規定する抽選データが変更された場合、ユーザによるリセット操作後に前記メインＣＰＵのリセットが解除され前記メインＣＰＵのメモリが初期化された場合、及び前記メインＣＰＵのリセットの解除後に前記メインＣＰＵのメモリに格納された値が異常であると判断された場合、のいずれか１つに該当した場合に、前記演出状態に初期値を設定するように構成されていれば、所定の場合に演出状態を初期化することができ、例えば、遊技台の電源が再投入された際に演出音が鳴り続けるような不具合を解消することが可能となる。

又、前記サブＣＰＵは、前記メインＣＰＵの制御プログラムが不正であると判定した場合にエラーの処理を行うためのエラー処理手段を備えていれば、不正行為が行われたまま遊技が進行してしまうことを未然に防止することが可能となる。

更に、前記サブＣＰＵは、前記エラーを外部に報知するためのエラー報知手段を備えていれば、不正行為が行われたことを外部から容易に把握することができる上に、不正行為の抑止効果をも得ることが可能となる。

なお、前記メインＣＰＵ又は前記サブＣＰＵのリセットを、電源電圧が所定の電圧値以上となった時に解除するための電源電圧監視手段を備えれば、メインＣＰＵ及びサブＣＰＵに確実にリセットをかけることができ、電源投入後の動作を安定化させることができる。

本発明に係る遊技台は、ＣＰＵの制御負担を増大させることなく、不正行為を早期に発見することができるという優れた効果を有する。

以下、図面を用いて、本発明の実施形態の一例に係るスロットマシン（遊技台）について詳細に説明する。

＜全体構成＞
まず、図１を用いて、本実施形態の一例に係るスロットマシン１００の全体構成について説明する。なお、図１はスロットマシン１００の外観斜視図を示したものである。

スロットマシン１００の本体１０１の中央内部には、外周面に複数種類の絵柄が配置されたリールが３個（左リール１１０、中リール１１１、右リール１１２）収納され、スロットマシン１００の内部で回転できるように構成されている。本実施形態において、各絵柄は帯状部材に等間隔で適当数印刷され、この帯状部材が所定の円形枠材に貼り付けられて各リール１１０〜１１２が構成されている。リール１１０〜１１２上の絵柄は、遊技者から見ると、絵柄表示窓１１３から縦方向に概ね３つ表示され、合計９つの絵柄が見えるようになっている。そして、各リール１１０〜１１２を回転させることにより、遊技者から見える絵柄の組み合せが変動することとなる。なお、本実施形態では、３個のリールをスロットマシン１００の中央内部に備えているが、リールの数やリールの設置位置はこれに限定されるものではない。

又、各々のリール１１０〜１１２の背面には、絵柄表示窓１１３に表示される個々の絵柄を照明するためのバックライト（図示省略）が配置されている。このバックライトは、各々の絵柄ごとに遮蔽されて個々の絵柄を均等に照射できるようにすることが望ましい。なお、スロットマシン１００内部において各々のリール１１０〜１１２の近傍には、投光部と受光部からなる光学式センサ（図示省略）が設けられており、この光学式センサの投光部と受光部のあいだを、リールに設けられた一定の長さの遮光片が通過するように構成されている。このセンサの検出結果に基づいてリール上の絵柄の回転方向の位置を判断し、目的とする絵柄が入賞ライン１１４上に表示されるようにリール１１０〜１１２を停止させる。

入賞ライン表示ランプ１２０は、有効となる入賞ラインを示すランプである。有効となる入賞ラインは、スロットマシン１００に投入されたメダルの数によって予め定まっている。５本の入賞ライン１１４のうち、例えば、メダルが１枚投入された場合、中段の水平入賞ラインが有効となり、メダルが２枚投入された場合、上段水平入賞ラインと下段水平入賞ラインが追加された３本が有効となり、メダルが３枚投入された場合、右下り入賞ラインと右上り入賞ラインが追加された５本が入賞ラインとして有効になる。なお、入賞ライン１１４の数については５本に限定されるものではない。

スタートランプ１２１は、リール１１０〜１１２が回転することができる状態にあることを遊技者に知らせるランプである。再遊技ランプ１２２は、前回の遊技において入賞役の一つである再遊技役に入賞した場合に、今回の遊技が再遊技可能であること（メダルの投入が不要であること）を遊技者に知らせるランプである。告知ランプ１２３は、後述する内部抽選において、特定の入賞役（例えば、ＢＢ（ビッグボーナス）やＲＢ（レギュラーボーナス）等のボーナス）に内部当選していることを遊技者に知らせるランプである。メダル投入ランプ１２４は、メダルの投入が可能であることを知らせるランプである。払出枚数表示器１２５は、何らかの入賞役に入賞した結果、遊技者に払出されるメダルの枚数を表示するための表示器である。遊技回数表示器１２６は、後述するメダル投入時のエラー表示や、ビッグボーナスゲーム中（ＢＢゲーム中）の遊技回数、所定の入賞役の入賞回数等を表示するための表示器である。貯留枚数表示器１２７は、スロットマシン１００に電子的に貯留されているメダルの枚数を表示するための表示器である。リールパネルランプ１２８は、演出用のランプである。

メダル投入ボタン１３０、１３１は、スロットマシン１００に電子的に貯留されているメダルを所定の枚数分投入するためのボタンである。本実施形態においては、メダル投入ボタン１３０が押下される毎に１枚ずつ最大３枚まで投入され、メダル投入ボタン１３１が押下されると３枚投入されるようになっている。メダル投入口１３４は、遊技を開始するに当たって遊技者がメダルを投入するための投入口である。すなわち、メダルの投入は、メダル投入ボタン１３０又は１３１により電子的に投入することもできるし、メダル投入口１３４から実際のメダルを投入することもできる。精算ボタン１３２は、スロットマシン１００に電子的に貯留されたメダル及びベットされたメダルを精算し、メダル払出口１５５よりメダル受皿１５６に排出するためのボタンである。メダル返却ボタン１３３は、投入されたメダルが詰まった場合に押下してメダルを取り除くためのボタンである。

スタートレバー１３５は、遊技の開始操作を行うためのレバー型のスイッチである。即ち、メダル投入口１３４に所望する枚数のメダルを投入して、スタートレバー１３５を操作すると、これを契機としてリール１１０〜１１２が回転し、遊技が開始される。ストップボタン１３７〜１３９は、スタートレバー１３５の操作によって回転を開始したリール１１０〜１１２に対する停止操作を行うためのボタンであり、各リール１１０〜１１２に対応して設けられている。そして、いずれかのストップボタン１３７〜１３９を操作すると対応するいずれかのリール１１０〜１１２が停止することになる。

ドアキー１４０は、スロットマシン１００の前面扉１０２のロックを解除するためのキーを挿入する孔である。メダル払出口１５５は、メダルを払出すための払出口である。メダル受皿１５６は、メダル払出口１５５から払出されたメダルを溜めるための器である。なお、メダル受皿１５６は、本実施形態では発光可能な受皿を採用しており、以下受皿ランプと呼ぶこともある。

上部ランプ１５０、サイドランプ１５１、中央ランプ１５２、腰部ランプ１５３、下部ランプ１５４、受皿ランプ１５６は、遊技を盛り上げるための装飾用のランプである。演出装置１５７は、例えば開閉自在な扉（シャッター）が前面に取り付けられた液晶表示装置を含み、この演出装置１５７には、例えば小役告知等の各種の情報が表示される。音孔１６０は、スロットマシン１００内部に設けられているスピーカの音を外部に出力するための孔である。

＜制御部＞
次に、図２を用いて、このスロットマシン１００の制御部の回路構成について詳細に説明する。

スロットマシン１００の制御部は、遊技の中枢部分を制御する主制御部３００と、主制御部３００より送信されたコマンド（制御情報）に応じて各種機器を制御する副制御部４００と、演出装置１５７を制御する表示制御部（図示省略）と、によって構成されている。

＜主制御部＞
まず、スロットマシン１００の主制御部３００について説明する。

マイクロプロセッサ（以下、メインＣＰＵと称す）３１０は、スロットマシン１００における制御の中枢となるものであり、バス３７０を介して、周辺部との間で制御信号やデータの受渡しが行われる。乱数発生器３１１は、乱数を発生するもので、複数のカウンタ、クロック発振器、分周器及びラッチ回路等で構成される。乱数発生器３１１が発生した乱数値は、バス３７０を介して、ＲＡＭ３１３の乱数記憶領域に記憶され、必要に応じてメインＣＰＵ３１０へ送られる。乱数値は、複数種類存在し、それぞれ処理内容に応じて使用される。メインＣＰＵ３１０には、入力インターフェース３６０及びバス３７０を介して、メダル投入口ブロック１３４の投入口より投入されたメダルを検知するメダルセンサ３２０、スタートレバー１３５の操作を検知するスタートレバーセンサ３２１、ストップボタン１３７〜１３９のいずれかが押された場合、どのストップボタンが押されたかを検知するストップボタンセンサ３２２、メダル投入ボタン１３１が押されたことを検知するメダル投入ボタンセンサ３２３、精算ボタン１３２の押下に伴って動作する精算ボタンスイッチ３２４が接続されている。

ＲＯＭ（リード・オンリー・メモリ）３１２は、各種制御を行うためのプログラムや、後述する各種テーブルデータ等を記憶する記憶手段の一つである。ＲＡＭ（ランダム・アクセス・メモリ）３１３は、メインＣＰＵ３１０によって処理されるプログラムのワークエリアを有し、可変データ等を記憶する記憶手段の一つである。本実施形態では、このようにＲＯＭ及びＲＡＭを採用しているが、他の記憶手段も採用可能であることはいうまでもない。この点は後述する副制御部においても同様である。また、リール１１０〜１１２の回転駆動を行うモーター（図示省略）を制御するモーター制御部３３０、及び、メダル払出装置（いわゆるホッパー：図示省略）を制御するホッパー制御部３３１が、入出力インターフェース３３２及びバス３７０を介してメインＣＰＵ３１０に接続されている。図中の演出用ランプ・表示器類３４０とは、図１で示した入賞ライン表示ランプ１２０、スタートランプ１２１、再遊技ランプ１２２等のランプ類や、払出枚数表示器１２５、遊技回数表示器１２６等の各種表示器をまとめて表したもので、出力インターフェース３４２およびバス３７０を介してメインＣＰＵ３１０に接続されている。出力インターフェース３５０は、メインＣＰＵ３１０の指示に基づき、各種の主制御コマンドを副制御部４００の入力インターフェース４４０へ送信する。

＜副制御部＞
次に、同図を用いて、スロットマシン１００の副制御部４００について説明する。

マイクロプロセッサ（以下、サブＣＰＵと称す）４１０は、主制御部３００から送信された各種コマンドを入力インターフェース４４０およびバス４３０を介して受信し、受信したコマンドの内容に応じて副制御部４００全体を制御する。ＲＯＭ４１１は、副制御部４００全体を制御するためのプログラムやデータ等を記憶する記憶手段の一つである。ＲＡＭ４１２は、サブＣＰＵ４１０で処理されるプログラムのワークエリアを有し、可変データ等を記憶する記憶手段の一つである。バックライト４２０は、リールの絵柄を照らすライトで、サブＣＰＵ４１０の指示に従って点灯／点滅／消灯する。演出用ランプ４２１は、上部ランプ１５０、サイドランプ１５１、中央ランプ１５２、腰部ランプ１５３、下部ランプ１５４、受け皿ランプ１５６をまとめて表したもので、サブＣＰＵ４１０の指示に従って点灯／点滅／消灯する。バックライト４２０および演出用ランプ４２１は、出力インターフェース４２２を介してバス４３０を経てサブＣＰＵ４１０と接続されている。楽音信号形成部４６０は、サブＣＰＵ４１０から受け渡された制御信号やデータに基づいて、楽音信号を形成して出力する。この楽音信号は、アンプ４６１で増幅された後、スピーカ（具体的には上部スピーカ及び中央スピーカ）４６２から音として出力される。出力インターフェース４５０は、サブＣＰＵ４１０の指示に基づき、各種制御データを表示制御部（図示省略）へ送信する。この制御データに基づいて、表示制御部は、演出装置１５７を制御する。

＜ノンマスカブル割り込み信号及びリセット信号＞
次に、図３を用いて、メインＣＰＵ３１０のノンマスカブル割り込み入力端子／ＸＮＭＩ及びサブＣＰＵ４１０のノンマスカブル割り込み入力端子／ＸＮＭＩに入力されるノンマスカブル割り込み信号と、メインＣＰＵ３１０のリセット入力端子／ＸＳＲＳＴ及びサブＣＰＵ４１０のリセット入力端子／ＸＣＰＵ＿ＲＳＴに入力されるリセット信号について説明する。なお、図３は、メインＣＰＵ３１０及びサブＣＰＵ４１０に入力されるリセット信号とノンマスカブル割り込み信号の信号線を示した回路図である。

図３に示されるように、主制御部３００は、ＤＣ１２Ｖ電源の電圧値を監視するための電源電圧監視用ＩＣ５００と、この電源電圧監視用ＩＣ５００から出力されたリセット信号に所定の遅延時間を付加するための電源検出システムリセットＩＣ５０１と、を備えている。一方、副制御部４００は、主制御部３００の電源電圧監視用ＩＣ５００と同一種類の電源電圧監視用ＩＣ５０２を備えている。

電源電圧監視用ＩＣ５００（ＩＣ５０２）は、マニュアルリセット入力端子／ＭＲと、パワーフェイル電圧監視入力端子ＰＦＩと、パワーフェイル出力端子／ＰＦＯと、ローアクティブのリセット出力端子／ＲＥＳＥＴと、ハイアクティブのリセット出力端子ＲＥＳＥＴと、を有して構成されている。なお、図３では、電源電圧監視用ＩＣ５００、ＩＣ５０２の電源電圧入力端子及びグランド端子の図示を省略している。

マニュアルリセット入力端子／ＭＲは、入力電圧が所定の電圧値（本実施形態では０．８Ｖ）以下に低下した場合にリセット出力端子／ＲＥＳＥＴ、ＲＥＳＥＴからリセットパルスを発生させるもので、例えば、このマニュアルリセット入力端子／ＭＲにプッシュボタンスイッチ等を接続すれば、手動でリセットパルスを発生させることができる。

パワーフェイル電圧監視入力端子ＰＦＩは、入力電圧が所定の電圧値（本実施形態では１．２５Ｖ）以下に低下した場合にパワーフェイル出力端子／ＰＦＯからローレベルの信号を出力することができ、このパワーフェイル電圧監視入力端子ＰＦＩには、抵抗及びコンデサを介してＤＣ１２Ｖ電源電圧が入力されている。

パワーフェイル出力端子／ＰＦＯは、メインＣＰＵ３１０及びサブＣＰＵ４１０のノンマスカブル割り込み信号入力／ＸＮＭＩにそれぞれ直結されている。

ローアクティブのリセット出力端子／ＲＥＳＥＴは、電源電圧監視用ＩＣ５００（ＩＣ５０２）の電源電圧が所定の電圧値（本実施形態では４．６５Ｖ）以下に低下した場合に約２００ｍｓ（最大で２８０ｍｓ）のローパルスを出力し、電源電圧が所定の電圧値以上に上昇した場合、又は、マニュアルリセット入力端子／ＭＲの入力信号がローレベルからハイレベルに切り替わった場合に約２００ｍｓ（最大で２８０ｍｓ）のローレベルを維持する。

ハイアクティブのリセット出力端子ＲＥＳＥＴは、ローアクティブのリセット出力端子／ＲＥＳＥＴの反転信号を出力可能である。なお、本実施形態においては、メインＣＰＵ３１０のリセット信号入力／ＸＳＲＳＴ及びサブＣＰＵ４１０のリセット信号入力／ＸＣＰＵ＿ＲＳＴのアクティブ方向に合わせて、ローアクティブのリセット出力端子／ＲＥＳＥＴが使用されており、ハイアクティブのリセット出力端子ＲＥＳＥＴは未使用（Ｎ．Ｃ．：Ｎｏ Ｃｏｎｎｅｃｔｉｏｎ）となっている。

電源検出システムリセットＩＣ５０１は、入力端子ＩＮと、出力端子ＯＵＴと、遅延容量接続端子ＤＥＬと、を有して構成されている。なお、図３では、電源検出システムリセットＩＣ５０１の電源電圧入力端子及びグランド端子の図示を省略している。

本実施形態においては、遅延容量接続端子ＤＥＬに３．３μＦのコンデンサが外付けされており、入力端子ＩＮに入力されたリセット信号は、電源検出システムリセットＩＣ５０１の遅延回路によって所定のリセット遅延時間（本実施形態では約４２０ｍｓ）が付加された後、出力端子ＯＵＴから出力されるようになっている。

ＤＣ１２Ｖ電源が供給され、電源電圧監視用ＩＣ５００、ＩＣ５０２のパワーフェイル電圧監視入力端子ＰＦＩの入力電圧が所定の電圧値を超えると、パワーフェイル出力端子／ＰＦＯからハイレベルのノンマスカブル割り込み信号が出力された後、約２００ｍｓ（最大で２８０ｍｓ）経過後にリセット出力端子／ＲＥＳＥＴからハイレベルのリセット信号が出力される。

電源電圧監視用ＩＣ５００、ＩＣ５０２のパワーフェイル出力端子／ＰＦＯから出力されたノンマスカブル割り込み信号は、それぞれ略同一のタイミングでメインＣＰＵ３１０及びサブＣＰＵ４１０のノンマスカブル割り込み入力端子／ＸＮＭＩに入力される。

又、電源電圧監視用ＩＣ５００のリセット出力端子／ＲＥＳＥＴから出力されたリセット信号は、電源検出システムリセットＩＣ５０１の入力端子ＩＮへ出力される。そして、電源検出システムリセットＩＣ５０１において約４２０ｍｓのリセット遅延時間が付加された後、出力端子ＯＵＴからメインＣＰＵ３１０のリセット入力端子／ＸＳＲＳＴへ出力され、その結果、メインＣＰＵ３１０のリセットが解除される。

一方、電源電圧監視用ＩＣ５０２のリセット出力端子／ＲＥＳＥＴから出力されたリセット信号は、（リセット遅延時間が付加されることなく）サブＣＰＵ４１０のリセット入力端子／ＸＣＰＵ＿ＲＳＴへ出力され、その結果、サブＣＰＵ４１０のリセットが解除される。

このように、本実施形態におけるメインＣＰＵ３１０のリセットは、サブＣＰＵ４１０のリセットの解除後から約４２０ｍｓ経過後に解除されるように構成されている。

＜主制御部の処理＞
次に、図４を用いて、主制御部３００の処理について説明する。なお、図４は主制御部の処理の流れを示すフローチャートを示したものである。

主制御部３００に電源が供給され、メインＣＰＵ３１０のリセットが解除されると、メインＣＰＵ３１０のプログラムカウンタ（ＰＣ）にはセキュリティチェックプログラムの先頭アドレスが設定され、ステップＳ１０１のセキュリティチェック処理が実行される。なお、セキュリティチェックプログラムは、図５に示されるように、ユーザがプログラムを自由に配置可能な８キロバイトのユーザプログラムエリア（００００Ｈ番地〜１ＦＦＦＨ番地）とは別の、ユーザによるプログラムの配置が不可能な未使用ＲＯＭ領域（２０００Ｈ番地〜７ＤＦＦＨ番地）内に格納されると共に、その格納場所は、マスクＲＯＭ製造時に製造メーカによって決定される。このように、セキュリティチェックプログラムの格納場所及び内容は、特定の関係者以外知ることができない構成となっている。

ステップＳ１０１のセキュリティチェック処理では、ユーザプログラムエリアに格納された制御プログラムが正規なものであるか否かの検査を行う。この検査には種々の方法を適用することができるが、本実施形態では、予め、任意のアドレスのユーザプログラムコードを用いて所定の演算を行うと共に、その演算結果を認証コードとしてユーザプログラムエリアに記憶しておく。そして、ステップＳ１０１のセキュリティチェック処理において、ユーザプログラムエリアに記憶されたユーザプログラムコードを用いて上記所定の演算を行い、その演算結果と認証コードとを照合することによってユーザプログラムの正当性を確認するようになっている。なお、セキュリティチェックプログラムの最小実行時間はメインＣＰＵ３１０の種類に応じて変化するが、本実施形態では、セキュリティチェックプログラムの最小実行時間は１３１ｍｓに設定されている。

このセキュリティチェック処理が終了すると、プログラムカウンタに制御プログラムの先頭アドレス（００００Ｈ番地）が設定され、ステップＳ１０２の初期値設定処理が実行される。

＜初期値設定処理＞
次に、図６を用いて、上述の主制御の処理における初期値設定処理（ステップＳ１０２）の処理について説明する。なお、図６は初期値設定処理の流れを示すフローチャートを示したものである。

ステップＳ２０１では、電源投入時の電源ステータスや検査用ＲＡＭの値が所定の値と異なる場合にＲＡＭエラーであると判断し、ステップＳ２０２のＲＡＭエラー処理（詳細は後述）に進む。一方、ＲＡＭが正常である場合にはステップＳ２０３に進む。

ステップＳ２０３では、入賞役の内部当選確率を規定する抽選データ（以下、単に「設定値」と称す）を変更するための設定キースイッチ（図示省略）がＯＮであるか否かを判定し、設定キースイッチがＯＮの場合には、ステップＳ２０４の設定変更処理（詳細は後述）に進む。一方、設定キースイッチがＯＦＦの場合はステップＳ２０６に進む。

ステップＳ２０２のＲＡＭエラー処理、及びステップＳ２０４の設定変更処理の終了後は、それぞれステップＳ２０５の遊技実行処理（詳細は後述）に進む。

ステップＳ２０６では、サブＣＰＵ４１０に電源復帰コマンドを送信することによって、メインＣＰＵ３１０のリセットが解除され、通常動作に復帰したことを知らせる。

ステップＳ２０７では、サブＣＰＵ４１０に遊技状態コマンドを送信することによって、遊技の進行に関する制御情報を知らせる。

ステップＳ２０８では、復帰処理により、電源断の検出時にＲＡＭ３１２に一時的に退避した変数の再設定等を行った後、ステップＳ２０５の遊技実行処理に進む。

＜ＲＡＭエラー処理＞
次に、図７を用いて、上述の初期値設定処理におけるＲＡＭエラー処理（ステップＳ２０２）の処理について説明する。なお、図７はＲＡＭエラー処理の流れを示すフローチャートを示したものである。

ステップＳ３０１では、使用スタックエリアを除く全てのＲＡＭ領域のクリアを行う。

ステップＳ３０２では、内部当選確率の設定値を設定１（基本設定値）に設定する。

ステップＳ３０３では、設定値表示器（図示省略）にエラーの表示を行うと共に、スロットマシン１００の動作を一時停止する。

ステップＳ３０４では、サブＣＰＵ４１０にエラー発生コマンドを送信することによって、ＲＡＭエラーが発生したことを知らせる。

ステップＳ３０５では、エラー解除スイッチ（図示省略）がＯＮされたか否かを判定する。そして、エラー解除スイッチがＯＮされた場合にはステップＳ３０６に進み、そうでない場合にはステップＳ３０５の処理を繰り返し実行し、エラー解除スイッチがＯＮされるのを待つ。

ステップＳ３０６では、サブＣＰＵ４１０にエラー解除コマンドを送信することによって、ＲＡＭエラーが解除されたことを知らせる。

ステップＳ３０７では、エラー解除コマンドの送信が完了したか否かを判定する。そして、エラー解除コマンドの送信が完了した場合にはステップＳ３０８に進み、そうでない場合にはステップＳ３０７の処理を繰り返し実行し、エラー解除コマンドの送信完了を待つ。

ステップＳ３０８では、サブＣＰＵ４１０にＲＡＭエラー復帰コマンドを送信することによって、メインＣＰＵ３１０ＲＡＭエラーから復帰したことを知らせた後、処理を終了する。

＜設定変更処理＞
次に、図８を用いて、上述の初期値設定処理における設定変更処理（ステップＳ２０４）について説明する。なお、図８は設定変更処理の流れを示すフローチャートを示したものである。

ステップＳ４０１では、現在の設定値を設定値表示器に表示する。

ステップＳ４０２では、サブＣＰＵ４１０に設定変更開始コマンドを送信することによって、設定値の変更処理が開始されたことを知らせる。

ステップＳ４０３では、スタートレバー１３５が操作されたか否かを判定し、操作された場合には設定値を確定し、ステップＳ４０４に進む。一方、スタートレバー１３５が操作されていない場合にはステップＳ４０３の処理を繰り返し実行し、スタートレバー１３５の操作待ちとなる。

ステップＳ４０４では、設定キースイッチがＯＮされたか否かを判定し、設定キースイッチがＯＮされた場合にはステップＳ４０５に進む。一方、設定キースイッチがＯＮされていない場合にはステップＳ４０４の処理を繰り返し実行し、設定キースイッチがＯＮされるのを待つ。

ステップＳ４０５では、サブＣＰＵ４１０に設定変更終了コマンドを送信することによって、設定変更後の設定値を知らせた後、処理を終了する。

＜遊技実行処理＞
次に、図９を用いて、上述の初期値設定処理における遊技実行処理（ステップＳ２０５）について説明する。なお、図９は遊技実行処理の流れを示すフローチャートを示したものである。

遊技の基本的制御は、主制御部３００のメインＣＰＵ３１０が中心になって行い、電源断等を検知しない限り、メインＣＰＵ３１０が同図の遊技実行処理を繰り返し実行する。

ステップＳ５０１では、メダル投入に関する処理を行う。ここでは、メダルの投入の有無をチェックし、投入されたメダルの枚数に応じて入賞ライン表示ランプ１２０を点灯させる。なお、前回の遊技で再遊技に入賞した場合はメダルの投入が不要である。

ステップＳ５０２では、遊技のスタート操作に関する処理を行う。ここでは、スタートレバー１３５が操作されたか否かのチェックを行い、スタート操作されたと判断した場合は、投入されたメダル枚数を確定する。

ステップＳ５０３では、有効な入賞ライン１１４を確定する。

ステップＳ５０４では、乱数発生器３１１で発生させた乱数を取得する。

ステップＳ５０５では、ステップＳ５０４で取得した乱数値と、ＲＯＭ３１２に格納されている入賞役抽選テーブルを用いて、入賞役の内部抽選を行う。内部抽選の結果、いずれかの入賞役に内部当選した場合、その入賞役のフラグが内部的にＯＮになる。また、ビッグボーナス（ＢＢ）ゲームに内部当選した場合、ＲＡＭ３１３上の所定のエリアに設定されたＢＢ内部当選回数カウンタが一つ加算される。この内部当選回数カウンタはＢＢのストック数を示すことになる。なお、ステップＳ５０４で取得した乱数値は、入賞役内部抽選のほかにも、リール停止制御テーブルを選択するときの抽選等にも使用する。

ステップＳ５０６では、全リール１１０〜１１２の回転を開始させる。この際、ステップＳ５０５の内部抽選結果等に基づき、停止位置データ選択テーブルを参照し、いずれか一つのリール停止制御テーブルを選択する。

ステップＳ５０７では、ストップボタン１３７乃至１３９の受け付けが可能になり、いずれかのストップボタンが押されると、押されたストップボタンに対応するリール１１０〜１１２の何れかを、ステップＳ５０６で選択したリール停止制御テーブルに基づいて停止させる。

ステップＳ５０８では、入賞判定を行う。ここでは、有効化された入賞ライン１１４上に、内部当選した入賞役又はフラグ持越し中の入賞役に対応する絵柄組合せが表示された場合にその入賞役に入賞したと判定する。例えば、有効化された入賞ライン１１４上に、「ベル−ベル−ベル」が揃っていたならばベル入賞と判定する。また、入賞した入賞役に対応するフラグがリセットされ、ＢＢ入賞時の場合、更に、ＢＢ内部当選回数カウンタが一つ減算される。

ステップＳ５０９では、払い出しのある何らかの入賞役に入賞していれば、その入賞役に対応する枚数のメダルを払い出す。

ステップＳ５１０では、遊技状態更新処理を実行する。この遊技状態更新処理では、遊技状態を更新するための制御が行われ、例えば、ＢＢ入賞やシフトレギュラーボーナス（ＳＲＢ）入賞の場合に次回からＢＢゲーム又はＳＲＢゲームを開始できるよう準備し、それらの最終遊技では、次回から通常遊技が開始できるよう準備する。なお、ＢＢゲームの終了時にＢＢ内部当選回数カウンタが１以上であれば、ＢＢの内部当選フラグがＯＮとなる。

以上により１ゲームが終了し、以降、この遊技実行処理を繰り返すことにより遊技が進行することになる。

＜主制御部制御コマンド送信処理＞
次に、図１０を用いて、主制御部制御コマンド送信処理について説明する。なお、図１０は主制御部制御コマンド送信処理の流れを示すフローチャートを示したものである。

本実施形態においては、この主制御部制御コマンド送信処理は１．８７７ｍｓ周期のタイマ割り込み処理内で実行される。

ステップＳ６０１では、主制御コマンドの出力遅延タイマが０であるか否か、即ち、主制御コマンドの送信前に所定の送信遅延時間が経過したか否かが判定される。そして、送信遅延時間が経過していない場合には、ステップＳ６０２において出力遅延タイマを１だけ減算した後、処理を終了する。一方、送信遅延時間が経過した場合には、主制御コマンドの送信を行うべく、ステップＳ６０３に進む。

ステップＳ６０３では、主制御コマンドバッファが空であるか否か、即ち、主制御コマンドバッファに送信すべきコマンドが格納されているか否かを判定する。そして、送信すべきコマンドがある場合には、ステップＳ６０４に進む。一方、送信すべきコマンドがない場合には、ステップＳ６０６に進む。

ステップＳ６０４では、主制御コマンドを送信した後、ステップＳ６０５に進む。

ステップＳ６０５では、主制御コマンド送信バッファをクリアし、処理を終了する。

ステップＳ６０６では、主制御コマンドの送信要求があるか否かを判定する。そして、送信要求がない場合には処理を終了する。一方、送信要求がある場合には、ステップＳ６０７において主制御コマンド送信バッファに送信データを設定し、ステップＳ６０８に進む。

ステップＳ６０８では、主制御コマンドの出力遅延タイマの設定を行う。具体的には、メインＣＰＵ３１０のＲレジスタの下位５ビット（ビット４〜ビット０）の値を出力遅延タイマ作成用の乱数として抽選を行い、図１１に示されるように、抽選によって得られた乱数を２２で除算した剰余（０〜２１の２２通り）にそれぞれ対応付けされた０ｍｓ〜３９．４１７ｍｓの遅延時間を、出力遅延タイマに設定する。この結果、メインＣＰＵ３１０からサブＣＰＵ４１０へのコマンド送信は、コマンドの送信要求後から０ｍｓ〜３９．４１７ｍｓの遅延時間経過後に行われることになる。なお、抽選によって得られた遅延時間の値は、電源断の検出時にバックアップされるようになっている。このように、抽選によってコマンドの送信時間をランダムな値に設定すれば、例えば、コマンド送信に同期してサブＣＰＵ４１０が演出の制御を行うような場合に、演出のタイミング（例えば、バックライト４２０によるリール絵柄の発光タイミング）が目押しの手助けとなり、遊技台が持つ目押しの面白さを損なうことを防止することができる。

本実施形態では、出力遅延タイマをタイマ割り込み（１．８７７ｍｓ周期）毎に１だけ減算するようにしているため、遅延時間は全てタイマ割り込みの周期である１．８７７ｍｓの整数倍（１．８７７ｍｓ×０〜１．８７７ｍｓ×２１）に設定されている。又、遅延時間の最大値は３９．４１７ｍｓ（＝１．８７７ｍｓ×２１）に設定されており、上述のセキュリティチェックプログラムの最小実行時間１３１ｍｓよりも短く設定されている。

＜副制御部電源投入処理＞
次に、図１２を用いて、副制御部電源投入処理について説明する。なお、図１２は副制御部電源投入処理の流れを示すフローチャートを示したものである。

ステップＳ７０１では、ハードウェアセットアップ処理（詳細は後述）を行う。

ステップＳ７０２では、ＲＡＭチェック処理により、ＲＡＭの値が正常であるか否かをチェックする。

ステップＳ７０３では、ＲＡＭエラー演出チェック処理により、ＲＡＭの値が正常であるか否かをチェックする。

ステップＳ７０４では、ＲＡＭエラーの有無を判定し、ＲＡＭエラーであれば、ステップＳ７０５の復帰処理（詳細は後述）に進む。一方、ＲＡＭエラーでなければ、ステップＳ７０６のメイン処理（詳細は後述）に進む。

＜ハードウェアセットアップ処理＞
次に、図１３を用いて、上述の副制御部電源投入処理におけるハードウェアセットアップ処理（ステップＳ７０１）について説明する。なお、図１３はハードウェアセットアップ処理の流れを示すフローチャートを示したものである。

ステップＳ８０１では、サブＣＰＵ４１０のリセットの解除後からの時間を計測するためにハードウェアタイマの初期設定をした後、ハードウェアタイマを起動する。このハードウェアタイマの値は、後述するコマンド判定処理において参照される。

ステップＳ８０２では、メインＣＰＵ３１０の制御プログラムの不正判定が必要であるか否かを示す判定フラグをセット（１に設定）する。この判定フラグは、後述するコマンド判定処理において参照され、判定フラグがセットされている場合（判定フラグ＝１の場合）は不正判定が必要であると判断され、又、判定フラグがセットされていない場合（判定フラグ＝０の場合）は不正判定が必要でないと判断される。

以下のステップＳ８０３〜ステップＳ８０７では、サブＣＰＵ４１０の入出力端子の初期設定、各種割り込みコントローラの初期設定、ウォッチドッグタイマの初期設定、１６ビットタイマの初期設定、８ビットタイマの初期設定、などのサブＣＰＵ４１０のハードウェアに関する設定を行った後、処理を終了する。

＜復帰処理＞
次に、図１４を用いて、上述の副制御部電源投入処理における復帰処理（ステップＳ７０５）について説明する。なお、図１４は復帰処理の流れを示すフローチャートを示したものである。

ステップＳ９０１では、サブＣＰＵ４１０が正常復帰したか否かを判定し、正常復帰した場合にはステップＳ９０２に進む。一方、正常復帰でない場合にはステップＳ９０３に進む。

ステップＳ９０２では、電源断の検出時にＲＡＭ４１２に退避した値を演出状態を示す変数等に再設定する。

ステップＳ９０３では、演出状態初期化処理により、演出状態を示す変数に初期値を設定する。なお、サブＣＰＵ４１０は、メインＣＰＵ３１０において内部当選確率を規定する抽選データが変更された場合（メインＣＰＵ３１０から設定変更開始コマンドを受信した場合）、ユーザによるリセット操作によってメインＣＰＵ３１０のメモリが初期化された場合（メインＣＰＵ３１０から強制ＲＡＭクリアコマンドを受信した場合）、及びメインＣＰＵ３１０のメモリに格納された値が異常である場合（メインＣＰＵ３１０からエラー発生コマンドを受信した場合）、のいずれか１つに該当した場合に、演出状態を示す変数に初期値を設定するように構成されている。

＜副制御部メイン処理＞
次に、図１５を用いて、副制御部メイン処理について説明する。なお、図１５は副制御部メイン処理の流れを示すフローチャートを示したものである。

遊技の進行に応じた演出制御は、副制御部４００のサブＣＰＵ４１０が中心になって行い、電源断等を検知しないかぎり、サブＣＰＵ４１０が同図の副制御部メイン処理を繰り返し実行する。

ステップＳ１００１の電圧監視処理では、ノンマスカブル入力端子／ＸＮＭＩの状態によって設定されるノンマスカブル割り込みの割り込みフラグ（ＮＭＩフラグ）を定期的に監視し、電源断の検出を行う。そして、割り込みフラグがセットされている場合、即ち、電源断が検出された場合には電源断処理に移行し、現在の演出状態（例えば、演出状態を示す変数の値）を、例えば外部の保存領域に退避すると共に、スタックポインタの退避、入出力端子の設定等の電源断処理を行う。

ステップＳ１００２では、演出制御ステータスの設定、演出コマンドのセットアップ、演出実行処理などの各種演出制御処理が行われる。

ステップＳ１００３のデバイスセットアップ処理では、バックライト４２０、演出用ランプ４２１、楽音信号形成部４６０等の各種演出デバイスの設定が行われる。

ステップＳ１００４のデバイス送信処理では、各種演出デバイスへ制御データを送信する。

ステップＳ１００５では、コマンド判定処理（詳細は後述）を行う。

以降、副制御部メイン処理を繰り返すことにより遊技の進行に応じた演出制御が行われることになる。

＜コマンド判定処理＞
次に、図１６を用いて、上述の副制御部メイン処理におけるコマンド判定処理（ステップＳ１００５）について説明する。なお、図１６はコマンド判定処理の流れを示すフローチャートを示したものである。

ステップＳ１１０１では、メインＣＰＵ３１０からのコマンドを受信したか否かを判定する。コマンドを受信した場合はステップＳ１１０２に進み、コマンドを受信していない場合はステップＳ１１０１を繰り返し実行し、コマンド受信待ちとなる。

ステップＳ１１０２では、判定フラグがセットされているか否か、即ち、メインＣＰＵ３１０の制御プログラムの不正判定が必要であるか否かを判定する。そして、不正判定が必要である場合（判定フラグがセットされている場合）にはステップＳ１１０３に進み、不正判定が必要でない場合（判定フラグがセットされていない場合）にはステップＳ１１０６に進む。

ステップＳ１１０３では、判定フラグが０にクリアされる。

ステップＳ１１０４では、上述のハードウェアセットアップ処理のステップＳ８０１で起動したハードウェアタイマの値を参照し、サブＣＰＵ４１０のリセットの解除後からコマンド受信時までの時間を計測する。そして、計測された時間が、所定の不正時間判定時間を経過しているか否かを判断する。

以下、図１７のタイミングチャートを用いて、このステップＳ１１０４において行われる不正判定処理について詳細に説明する。

図１７に示されるように、ＤＣ１２Ｖ電源が供給されると、メインＣＰＵ３１０及びサブＣＰＵ４１０のノンマスカブル割り込み入力端子／ＸＮＭＩに入力されるノンマスカブル割り込み信号が、略同一のタイミングでローレベルからハイレベルに変化する（同図(Ａ))。

そして、ノンマスカブル割り込み信号の立ち上がりから約２００ｍｓ（最大で２８０ｍｓ）後に、サブＣＰＵ４１０のリセット入力端子／ＸＣＰＵ＿ＲＳＴに入力されるリセット信号がローレベルからハイレベルに変化する（同図（Ｂ））。その結果、サブＣＰＵ４１０のリセットが解除され、ハードウェアセットアップ処理においてハードウェアタイマが起動される。

一方、メインＣＰＵ３１０のリセット入力端子／ＸＳＲＳＴに入力されるリセット信号は、サブＣＰＵ４１０に入力されるリセット信号の立ち上がりから最小で４２０ｍｓ後にローレベルからハイレベルに変化する（同図（Ｃ））。その結果、メインＣＰＵ３１０のリセットが解除され、最小実行時間１３１ｍｓのセキュリティチェックプログラムが実行される（同図（Ｄ））。

その後、メインＣＰＵ３１０の初期値設定処理が実行され、上記図６に示されるように、ＲＡＭエラーの有無や設定キースイッチのＯＮ／ＯＦＦによって、（１）ステップＳ２０２のＲＡＭエラー処理、（２）ステップＳ２０４の設定変更処理、（３）ステップＳ２０６の電源コマンド送信処理、の３つの処理の内、いずれか１つの処理がなされることになる。

(１)のＲＡＭエラー処理では、上記図７に示されるように、ステップ３０４でエラー発生コマンドを送信するようになっており、ＲＡＭエラー有りの場合には、このエラー発生コマンドがメインＣＰＵ３１０によって最初に送信される。

又、（２）のステップＳ２０４の設定変更処理では、上記図８に示されるように、ステップＳ４０２で設定変更開始コマンドを送信するようになっており、ＲＡＭエラー無し、且つ、設定キースイッチがＯＮの場合には、この設定変更開始コマンドがメインＣＰＵ３１０によって最初に送信される。

更に、（３）のステップＳ２０６の電源コマンド送信処理は、ＲＡＭエラー無し、且つ、設定キースイッチがＯＦＦの場合における、メインＣＰＵ３１０の最初のコマンド送信となる。

これら３つのコマンドのいずれかを受信したサブＣＰＵ４１０は、リセットの解除後に起動したハードウェアタイマを参照することによって、リセットの解除後から最初のコマンド受信時までの時間Ｔ２を計測し（図１７（Ｅ））、不正判定時間Ｔ１との比較を行う。なお、本実施形態における不正判定時間Ｔ１は、リセット遅延時間である４２０ｍｓとセキュリティチェックプログラムの最小実行時間である１３１ｍｓとの和５５１ｍｓに略一致するように設定されている。

比較の結果、リセットの解除後から最初のコマンド受信時までの時間Ｔ２が不正時間判定時間Ｔ１より長い場合（Ｔ２＞Ｔ１）、即ち、サブＣＰＵ４１０が、不正判定時間Ｔ１の経過後にメインＣＰＵ３１０から最初のコマンドを受信した場合には、メインＣＰＵ３１０の制御プログラムが正規なプログラムであると判定し、ステップＳ１１０５に進む。このステップＳ１１０５では、メインＣＰＵ３１０から送信されるコマンドの種類に応じて各種演出設定を行う。

一方、リセットの解除後から最初のコマンド受信時までの時間Ｔ２が不正時間判定時間Ｔ１以下の場合（Ｔ２≦Ｔ１）、即ち、サブＣＰＵ４１０が、リセットの解除後、不正判定時間Ｔ１内にメインＣＰＵ３１０から最初のコマンドを受信した場合には、メインＣＰＵ３１０の制御プログラムが不正なプログラムであると判定し、ステップＳ１１０６のエラー処理を行う。このステップＳ１１０６のエラー処理では、演出用ランプ４２１、スピーカ４６２、演出装置１５７などの各種演出装置や、サブＣＰＵ４１０からの不正信号出力などによって、メインＣＰＵ３１０の制御プログラムの不正を外部に報知する。なお、このエラー処理は、他の方法を用いて行うこともでき、例えば、演出制御を中断し、演出を一切行わないことによってエラーの発生を外部に報知してもよい。

本実施形態の一例に係るスロットマシン１００によれば、サブＣＰＵ４１０は、サブＣＰＵ４１０のリセットの解除後、所定の不正判定時間Ｔ１内にコマンド（制御情報）を受信した場合にはメインＣＰＵ３１０の制御プログラムが不正であると判定するように構成されているため、サブＣＰＵ４１０のリセットの解除後、所定の不正判定時間内に不正行為の有無を判定することができ、例えば、スロットマシン１００に電源が投入された後、遊技が進行する前に不正行為を発見することができる。そのため、不正行為を早期に発見することができ、又、不正な制御プログラムによって遊技が進行してしまうおそれがない。しかも、従来の遊技台のようにＣＰＵ間で遊技の進行とは関係のない特定のコマンドを送受信する必要が無いため、ＣＰＵの制御負担を増大させることがない。

又、メインＣＰＵ３１０のリセットを、サブＣＰＵ４１０のリセットの解除後、所定のリセット遅延時間経過後に解除するための電源検出システムリセットＩＣ５０１（リセット遅延手段）を備えているため、サブＣＰＵ４１０がメインＣＰＵ３１０よりも早く起動することになり、サブＣＰＵ４１０はメインＣＰＵ３１０から送信されるコマンドを確実に受信することができるようになる。

又、メインＣＰＵ３１０は、制御プログラムが正規なプログラムであるか否かを検査するためにメインＣＰＵ３１０のリセットの解除後に制御プログラムよりも先に実行されるセキュリティチェックプログラムを有して構成され、且つ、サブＣＰＵ４１０における不正判定時間Ｔ１は、リセット遅延時間（本実施形態では４２０ｍｓ）とセキュリティチェックプログラムの実行時間（本実施形態では１３１ｍｓ）との和（本実施形態では５５１ｍｓ）に略一致するように設定されているため、メインＣＰＵ３１０からのコマンドを取りこぼすことが無く、不正行為を早期に発見することができる上に、メインＣＰＵ３１０のセキュリティチェックプログラムによっても制御プログラムの正当性を判断することができ、不正行為の実現をより一層困難にすることができる。

更に、セキュリティチェックプログラムの実行時間（本実施形態では１３１ｍｓ）は、メインＣＰＵ３１０のコマンドが複数の送信遅延時間の中から抽選によって選択された１つの送信遅延時間の経過後に送信されるように構成されている場合に、複数の送信遅延時間の最大送信遅延時間（本実施形態では３９．４１７ｍｓ）よりも長くなるように設定されているため、例えば、セキュリティチェックプログラムを備えていない不正なメインＣＰＵが最大送信遅延時間後にコマンドを送信した場合でも、サブＣＰＵ４１０は不正判定時間Ｔ１内に確実にコマンドを受信することになり、不正判定が可能である。

なお、メインＣＰＵ３１０から送信する最初のコマンドを所定時間遅らせてサブＣＰＵ４１０に送信するように構成すれば、セキュリティチェックプログラムを搭載しない正規なメインＣＰＵでも、サブＣＰＵ４１０の不正判定時間後にコマンドを送信することができ、正規なメインＣＰＵとして通常の制御が可能となる。

又、サブＣＰＵ４１０は、電源電圧を監視するためのノンマスカブル割り込み入力／ＸＮＭＩ（電圧監視手段）を備え、電源電圧が所定の電圧値より低くなった場合に、演出状態を保存領域に退避し、且つ、サブＣＰＵ４１０が電源電圧の遮断状態から前記リセットの解除に伴って通常動作状態に復帰した場合に、保存領域に退避された演出状態を再設定するように構成されているため、スロットマシン１００の電源が再投入された時に、電源投入前の演出状態に復帰させることができる。

更に、サブＣＰＵ４１０は、前記メインＣＰＵのリセットの解除に伴ってメインＣＰＵ３１０において入賞役の内部当選確率を規定する抽選データが変更された場合、ユーザによるリセット操作後に前記メインＣＰＵのリセットが解除されメインＣＰＵ３１０のメモリが初期化された場合、及び前記メインＣＰＵのリセットの解除後にメインＣＰＵ３１０のメモリに格納された値が異常であると判断された場合、のいずれか１つに該当した場合に、演出状態に初期値を設定するように構成されているため、所定の場合に演出状態を初期化することができ、例えば、スロットマシン１００に電源が再投入された際に演出音が鳴り続けるような不具合を解消することが可能となる。

又、サブＣＰＵ４１０は、メインＣＰＵ３１０の制御プログラムが不正であると判定した場合にエラーの処理を行うためのエラー処理手段（コマンド判定処理のステップＳ１１０６）を備えているため、不正行為が行われたまま遊技が進行してしまうことを未然に防止することが可能である。

更に、サブＣＰＵ４１０は、エラーを外部に報知するためのエラー報知手段である演出用ランプ４２１、スピーカ４６２、演出装置１５７、不正信号出力などを備えているため、不正行為が行われたことを外部から容易に把握することができる上に、不正行為の抑止効果をも得ることができる。特に、サブＣＰＵ４１０が不正信号出力を備えていれば、例えば、不正信号出力を遊技場の管理コンピュータ等に接続することによって、不正行為が行われた事実を不正行為者に気付かれないように報知することができる。

又、メインＣＰＵ３１０又はサブＣＰＵ４１０のリセットを、電源電圧が所定の電圧値以上となった時に解除するための電源電圧監視用ＩＣ５００、ＩＣ５０２（電源電圧監視手段）を備えているため、メインＣＰＵ３１０及びサブＣＰＵ４１０に確実にリセットをかけることができ、電源投入後の動作を安定化させることができる。

なお、上記実施形態においては、メダル（コイン）を遊技媒体としたスロットマシンの例を示したが、本発明はこれに限定されるものではなく、例えば、遊技球（例えばパチンコ玉）を遊技媒体としたスロットマシン（いわゆるパチロット）等にも適用可能である。

又、スロットマシン１００を、メインＣＰＵ３１０及びサブＣＰＵ４１０の２つのＣＰＵによって構成したが、本発明はこれに限定されるものではなく、３つ以上のＣＰＵによって構成された遊技台であってもよい。従って、例えば、遊技台をメインＣＰＵ、サブＣＰＵ、及び第２サブＣＰＵの３つのＣＰＵで構成すると共に、第２サブＣＰＵが、メインＣＰＵ及びサブＣＰＵの制御プログラムの不正を判定するように構成してもよい。

更に、サブＣＰＵ４１０における不正判定時間、メインＣＰＵ３１０のセキュリティチェックプログラムの実行時間、及びリセット遅延時間は、上記実施形態に示した数値に限定されるものではない。

更に又、メインＣＰＵ３１０は、サブＣＰＵ４１０のリセットの解除後、所定のリセット遅延時間経過後にリセットの解除がされるように構成したが、メインＣＰＵ３１０とサブＣＰＵ４１０のリセットタイミングは同時であっても構わない。

なお、メインＣＰＵ３１０及びサブＣＰＵ４１０のノンマスカブル割り込み入力端子及びリセット入力端子はそれぞれローアクティブの場合を例に示したが、ハイアクティブの場合でも本発明は適用可能であることは言うまでもない。

本発明は、スロットマシン等に代表される遊技台に適用することができる。

本発明の実施形態の一例に係るスロットマシンの外観斜視図 同スロットマシンにおける主制御部及び副制御部の回路ブロック図 同スロットマシンのメインＣＰＵ及びサブＣＰＵに入力されるリセット信号とノンマスカブル割り込み信号の信号線を示した回路図 同スロットマシンにおける主制御部の処理を示すフローチャート 同スロットマシンにおけるメインＣＰＵのメモリマップ 同スロットマシンにおける主制御部の初期値設定処理を示すフローチャート 同スロットマシンにおける主制御部のＲＡＭエラー処理を示すフローチャート 同スロットマシンにおける主制御部の設定変更処理を示すフローチャート 同スロットマシンにおける主制御部の遊技実行処理を示すフローチャート 同スロットマシンにおける主制御部の主制御部制御コマンド送信処理を示すフローチャート 同スロットマシンにおけるメインＣＰＵのＲレジスタの下位５ビットの値と遅延時間との関係を示す表 同スロットマシンにおける副制御部電源投入処理を示すフローチャート 同スロットマシンにおける副制御部のハードウェアセットアップ処理を示すフローチャート 同スロットマシンにおける副制御部の復帰処理を示すフローチャート 同スロットマシンにおける副制御部の副制御部メイン処理を示すフローチャート 同スロットマシンにおける副制御部のコマンド判定処理を示すフローチャート 同スロットマシンにおける電源電圧、ノンマスカブル割り込み信号、リセット信号の変化を示すタイミングチャート

符号の説明

１００…スロットマシン
１０１…本体
１０２…前面扉
１１０、１１１、１１２…リール
１１３…絵柄表示窓
１１４…入賞ライン
１２０…入賞ライン表示ランプ
１２１…スタートランプ
１２２…再遊技ランプ
１２３…告知ランプ
１２４…メダル投入ランプ
１２５…払出枚数表示器
１２６…遊技回数表示器
１２７…貯留枚数表示器
１２８…リールパネルランプ
１３０、１３１…メダル投入ボタン
１３２…精算ボタン
１３３…メダル返却ボタン
１３４…メダル投入口
１３５…スタートレバー
１３７、１３８、１３９…ストップボタン
１４０…ドアキー
１５０…上部ランプ
１５１…サイドランプ
１５２…中央ランプ
１５３…腰部ランプ
１５４…下部ランプ
１５５…メダル払出口
１５６…メダル受皿
１５７…演出装置
１６０…音孔
１６２…タイトルパネル
３００…主制御部
３１０…メインＣＰＵ
４００…副制御部
４１０…サブＣＰＵ
５００、５０２…電源電圧監視用ＩＣ
５０１…電源検出システムリセットＩＣ

Claims (9)

1. 主として遊技の進行を制御するためのメインＣＰＵと、該メインＣＰＵから前記遊技の進行に関する制御情報を受信可能に構成され、且つ、該制御情報に基づき、主として演出の制御を行うサブＣＰＵと、を含んでなる遊技台であって、
   前記サブＣＰＵは、該サブＣＰＵのリセットの解除後、所定の不正判定時間内に前記制御情報を受信した場合には前記メインＣＰＵの制御プログラムが不正であると判定するように構成されていることを特徴とする遊技台。
2. 請求項１において、
   前記メインＣＰＵのリセットを、前記サブＣＰＵのリセットの解除後、所定のリセット遅延時間経過後に解除するためのリセット遅延手段を備えたことを特徴とする遊技台。
3. 請求項２において、
   前記メインＣＰＵは、前記制御プログラムが正規なプログラムであるか否かを検査するために前記メインＣＰＵのリセットの解除後に前記制御プログラムよりも先に実行されるセキュリティチェックプログラムを有して構成され、且つ、前記サブＣＰＵにおける不正判定時間は、前記リセット遅延時間と前記セキュリティチェックプログラムの実行時間との和に略一致するように設定されていることを特徴とする遊技台。
4. 請求項３において、
   前記セキュリティチェックプログラムの実行時間は、前記メインＣＰＵの制御情報が複数の送信遅延時間の中から抽選によって選択された１つの送信遅延時間の経過後に送信されるように構成されている場合に、前記複数の送信遅延時間の最大送信遅延時間よりも長くなるように設定されていることを特徴とする遊技台。
5. 請求項１乃至４のいずれかにおいて、
   前記サブＣＰＵは、電源電圧を監視するための電圧監視手段を備え、前記電源電圧が所定の電圧値より低くなった場合に、演出状態を保存領域に退避し、且つ、前記サブＣＰＵが電源電圧の遮断状態から前記リセットの解除に伴って通常動作状態に復帰した場合に、前記保存領域に退避された前記演出状態を再設定するように構成されていることを特徴とする遊技台。
6. 請求項５において、
   前記サブＣＰＵは、前記メインＣＰＵのリセットの解除に伴って前記メインＣＰＵにおいて入賞役の内部当選確率を規定する抽選データが変更された場合、ユーザによるリセット操作後に前記メインＣＰＵのリセットが解除され前記メインＣＰＵのメモリが初期化された場合、及び前記メインＣＰＵのリセットの解除後に前記メインＣＰＵのメモリに格納された値が異常であると判断された場合、のいずれか１つに該当した場合に、前記演出状態を初期値に設定するように構成されていることを特徴とする遊技台。
7. 請求項１乃至６のいずれかにおいて、
   前記サブＣＰＵは、前記メインＣＰＵの制御プログラムが不正であると判定した場合にエラーの処理を行うためのエラー処理手段を備えていることを特徴とする遊技台。
8. 請求項７において、
   前記サブＣＰＵは、前記エラーを外部に報知するためのエラー報知手段を備えていることを特徴とする遊技台。
9. 請求項１乃至８のいずれかにおいて、
   前記メインＣＰＵ又は前記サブＣＰＵのリセットを、電源電圧が所定の電圧値以上となった時に解除するための電源電圧監視手段を備えたことを特徴とする遊技台。

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