JP4528444B2 - １０進法に基づいた時間関連データ項目を含む電子時計 - Google Patents

Description

【０００１】
本発明は、いくつかの時間関連データ表示が可能な電子時計に関する。より具体的に言えば、本発明は、少なくとも第１および第２の時間関連データ項目の表示が可能な時計に関するものであって、第１の時間関連データ項目は時−分−秒(Hour-Minute-Second)方式（以下、Ｈ−Ｍ−Ｓとする）に基づく。
【０００２】
複数の時間関連データの表示が可能な電子時計は、従来の技術ですでに知られている。これらの時計は一般に「世界時計」と呼ばれ、典型的には世界時を表わす時間関連データ項目と、異なる時間帯に対応する地方時を表す１つまたは複数の時間関連データとの表示を可能にするために提供される。このように多数の時間関連データが原因で、ユーザが読み取るときに混乱してしまうリスクが発生する可能性があり、一般に、表示されたそれぞれの時間データが何を示すかを明確に識別できるような手段が必要となる。
【０００３】
米国特許第４９２６４００号では、独立請求項１のプリアンブル部分に従った電子時計について記載している。この時計は、Ｈ−Ｍ−Ｓ方式に基づく第１の時間関連データ項目と、時間が１日を２５分の２５に分けられた非１０進法に基づく第２の時間関連データ項目とを表示することが可能である。この文献の表１、第３コラムによれば、１日（２４時間）は２５「時間」に分けられ、１「時間」は６０「分」、１「分」は５７．６秒を含む。したがって、追加の模擬的時間を形成するように、１「分」ごとに２．４秒が「保存」される。「２４時間」および「２５時間」の時間関連データ項目の表示モードは同じである。このような時計のユーザは、補足表示がなければこれら２つの時間関連データ項目を明確に見分けることはできないであろう。
したがって本発明の一目的は、表示された時間関連データをユーザが明確および迅速に識別および区別できる手段によって、少なくとも第１および第２の時間関連データ項目を表示できる電子時計を提供することである。
【０００４】
したがって本発明は、少なくとも第１および第２の時間関連データ項目を表示できる電子時計に関し、前記第１の時間関連データ項目が、時−分−秒方式に基づくものであり、前記時計が、Ｎ個のバイナリ分割ステージを含む周波数分割器回路にパルスを供給し、前記第１の時間関連データ項目を形成および表示できるようにする第１の制御パルスを供給するタイム・ベースを含み、前記時計が、前記タイム・ベースから発信される補助制御パルスから、前記第２の時間関連データ項目を形成および表示できるようにする第２の制御パルスを供給するように配置された生成手段をさらに含み、
前記第２の時間関連データ項目が、時間を少なくとも１日の１０００分の１に分割する１０進法に基づくものであること、ならびに前記第１の時間関連データ項目と混乱しないように前記第２の時間関連データ項目が３桁の数字で表示されることを特徴とする。
【０００５】
したがって本発明により主張される解決策は、第１および第２の時間関連データ項目が異なるシステムに基づくものであるという事実により、第１の時間関連データ項目を第２のそれとは明確に区別できるようにするものである。
【０００６】
従来から使用されているＨ−Ｍ−Ｓ方式は、１日を２４時間に分割し、１時間を６０分に分割し、１分を６０秒に分割することからなる。他方で、１０進法に基づく時間分割は、１日を前述の従来型方式に従って分割するのではなく、１日を１０分の１（２．４時間または１４４分に等しい）に、ついで１日を１００分の１（１４．４分または８６４秒に等しい）に、その後１日を１０００分の１（８６．４秒に等しい）にと、次々に分割するものである。
【０００７】
具体的に言えば、１日の１０００分の１への時間分割を選択することにより、第２の時間関連データ項目は３桁（「０００」から「９９９」）しか表示する必要がなくなり、したがって典型的には「ＨＨ：ＭＭ」形式で表示されるＨ−Ｍ−Ｓ方式に基づく従来の時間関連データ項目とは明確に区別される。したがって、時間関連データを読み取る間に混乱するリスクは、大幅に削減される。
【０００８】
第２の時間関連データ項目の典型的でない形式は、たとえば特に、ユーザが自分の位置している時間帯に関する従来の時間関連データ項目と混乱することなく、明確に参照できる世界時を表示するのに好適であることがわかる。
【０００９】
さらに１０進法は、Ｈ−Ｍ−Ｓ方式に固有の変換問題を避けることができるため、従来から使用されているＨ−Ｍ−Ｓ方式の有利な代替方式を構成する。さらにこの代替方式は、すでに１０進法に慣れているユーザにとって、より論理的かつ理解しやすいものである。
特許出願第ＧＢ−Ａ−２ ２７４ ００４号、および「ＪＯＵＲＮＡＬ ＯＦ ＴＨＥ ＩＮＳＴＩＴＵＴＩＯＮ ＯＦ ＥＮＧＩＮＥＥＲＳ（ＩＮＤＩＡ）ＩＮＤＵＳＴＲＩＡＬ ＤＥＶＥＬＯＰＭＥＮＴ ＡＮＤ ＧＥＮＥＲＡＬ ＥＮＧＩＮＥＥＲＩＮＧ」第５４巻、１９７３年９月、２５〜２８ページ（ＸＰ−００２１０１４３２）に記載のＴ．Ｒａｊａ Ｒａｏ氏による論文「Ｔｉｍｅ ａｎｄ Ｉｔｓ Ｕｎｉｔｓ」では、どちらも、従来型Ｈ−Ｍ−Ｓ方式の代替法としての１０進法の使用、ならびにかかる１０進法に基づいて単一の時間指示データ項目を表示することができる時計について記述していることが指摘されよう。
【００１０】
Ｈ−Ｍ−Ｓ方式に基づく時間関連データ項目を形成するために、電子時計は、一般にタイム・ベースを含み、典型的には、２の累乗たとえば３２，７６８Ｈｚに等しい所定の周波数でパルスを供給する水晶発振器を含む。カスケード接続された連続するＮ個のバイナリ分割ステージ（フリップフロップ）形式の周波数分割器回路が、周波数が２^N分の１に減少する制御パルスを供給するようにタイム・ベースに結合される。典型的には、この周波数分割器回路はＮ＝１５のバイナリ分割ステージ形式であるため、タイム・ベースによって供給されるパルスの周波数は１Ｈｚまで減少する。したがっていくつかの別個の時間関連データを表示できる電子時計では、これらの制御パルスを使用して、これら時間関連データのそれぞれの表示を制御する。
【００１１】
選択された１０進法に基づく第２の時間関連データ項目を形成するために、Ｈ−Ｍ−Ｓ方式に基づく従来の時間関連データ項目で算術変換演算を定期的に実行することは先験的に可能である。この自明な解決策は、言い換えれば、このタスク専用の変換手段または計算手段を提供することからなる。ただし、好ましくは、１０進法に基づく第２の時間関連データ項目を形成および表示可能にする制御パルスが直接生成されることを可能にする手段を提供することが求められるため、この解決策は時計で使用するには好適でないことに留意されたい。
【００１２】
時間が少なくとも１日の１０００分の１に分割される１０進法に基づく時間関連データ項目を形成可能にする制御パルスを生成するためには、このようなパルスを、少なくとも１／８６．４Ｈｚの周波数で、またはこの周波数の１０倍、すなわち１日を１０００分の１０に分割する場合は１／８．６４Ｈｚ、１日を１０００分の１００に分割する場合は１／０．８６４Ｈｚという具合に生成することが必要である。実際には、第２の制御パルスの周波数を１／８６．４Ｈｚまたは１／８．６４Ｈｚのいずれかで生成することを選択するであろうが、必要に応じて、より高い周波数を選択することもできる。
【００１３】
この問題に対する自明な解決策は、所望の周波数、たとえば１０，０００Ｈｚの倍数に対応する特有の周波数でパルスを供給できるようにする、追加のタイム・ベースを設けることからなる。したがって、たとえば８６，４００に等しい分割比率を有する周波数分割器回路は、周波数１／８．６４Ｈｚで制御パルスを生成することができる。したがってこの自明の解決策は、２つの独特な分割連鎖（タイム・ベース＋周波数分割器回路）を使用して、第１および第２の時間関連データ項目を表示することを含む。ただし、制御パルスを生成するため、および具体的には１つだけのタイム・ベース、好ましくは時計のタイム・ベース、すなわち２の累乗に等しい周波数でパルスを供給するタイム・ベースを使用するために必要な構成要素の数を制限することが求められる。
本発明の範囲内で使用される可能性のあるクロック・パルスの生成手段は、たとえば文献ＵＳ−Ａ−３ ９７５ ８９８、ＵＳ−Ａ−５ ７７１ １８０、ＵＳ−Ａ−３ ７７７ ４７１、およびＵＳ−Ａ−３ ２８４ ７１５に開示されている。
【００１４】
本発明によれば、時計は、第１および第２の時間関連データ項目の制御パルスを同じタイム・ベースから導出するように配置構成されるので有利である。そのために、タイム・ベースから発信される補助制御パルスから、第２の時間関連データ項目を形成および表示できるようにする第２の制御パルスを供給するように配置された生成手段を含む。したがって、時計は、具体的には、これらの周波数の分割比率が整数ではないという事実にもかかわらず、第２の時間関連データ項目を１日の１０００分の１に形成するために、周波数分割器回路の出力時にタイム・ベースから発信される１Ｈｚのパルスから、１／８６．４Ｈｚの周波数を有する第２の制御パルスを導出するように配列することができる。
【００１５】
したがって本発明の他の利点は、１つだけのタイム・ベースを使用して第１および第２の時間関連データ項目の異なる制御パルスを生成するという事実、および、したがって従来の時計の電子システムを１０進法に基づいて時間関連データ項目を表示できるように適合させることができるという事実にある。
【００１６】
本発明の他の特徴および利点は、単なる例示的なものとして示された添付の図面を参照しながら、以下の詳細な説明を読めば明らかであろう。
【００１７】
図１は、本発明の第１の実施形態となる時計を、簡略化された構成図形式で示す図である。この時計には、典型的には水晶発振器の形式をとるタイム・ベース２と、Ｎ個のバイナリ分割ステージ４．１から４．Ｎを含み第１の制御パルスＩ₁を供給する周波数分割器回路４と、第１の制御パルスＩ₁によって制御される第１の表示手段６とが直列に含まれる。１Ｈｚの周波数を有する第１の制御パルスＩ₁を生成するように、典型的には、周波数３２，７６８Ｈｚでパルスを供給する水晶発振器およびＮ＝１５のバイナリ分割ステージを含む周波数分割器回路が使用される。以下の説明では、前述の数値が非限定的な例によって使用される。
【００１８】
第１の表示手段６は、Ｈ−Ｍ−Ｓ方式に基づいて第１の時間関連データ項目Ｈ₁を形成および表示できるように、第１の制御パルスＩ₁によって制御され、従来の方式で配置される。
【００１９】
本発明に従った時計は、採用された１０進分割によって周波数が決定される第２の制御パルスＩ₂（すなわち１日の１０００分の１の分割が採用される場合はたとえば１／８６．４Ｈｚとなる）を供給する生成手段１４をさらに含む。これらの生成手段１４は、基本的にはタイム・ベース２から発信される補助制御パルスＩ_Lによって制御され、本実施形態では、周波数分割器回路４のバイナリ分割ステージ４．１から４．Ｎのうち１つの出力時点で供給されるものであって、このステージは参照番号４．Ｌで示され、バイナリ分割ステージ４．１から４．Ｎのグループの中から選択することができる。補助制御パルスＩ_Lの周波数は、タイム・ベース２によって供給されるパルスの周波数を２^L分の１に減少したものと等価であることに留意されたい。
【００２０】
生成手段１４の代替実施形態について、以下の記述で詳細に説明する。
【００２１】
第２の表示手段１６が、生成手段１４と直列に接続される。これら第２の表示手段１６は、第２の制御パルスＩ₂によって制御され、第２の時間関連データ項目Ｈ₂を１０進法に基づいて形成および表示できるように配置される。
【００２２】
図２は、本発明の第２の実施形態となる時計を、簡略化された構成図形式で示す図である。この時計には、タイム・ベース２、周波数分割器回路４、第１および第２の表示手段６および１６、ならびに第２の制御パルスＩ₂用の生成手段１４が直列に含まれる。
【００２３】
この時計には、周波数分割器回路４の後に接続されたＮ^*個の追加バイナリ分割ステージ４．Ｎ＋１から４．Ｎ＋Ｎ^*がさらに含まれる。生成手段１４は、同じく基本的にはタイム・ベース２から発信された補助制御パルスＩ_Lによって制御され、本実施形態では、追加バイナリ分割ステージ４．Ｎ＋１から４．Ｎ＋Ｎ^*の出力時に供給される。この場合、補助制御パルスＩ_Lの周波数は、タイム・ベース２によって供給されるパルスの周波数を２^N+N*分の１に減少したものと等価であることに留意されたい。
【００２４】
したがって、図１および図２に示された実施形態は、第１の時間関連データ項目Ｈ₁をＨ−Ｍ−Ｓ方式に基づいて表示し、第２の時間関連データ項目Ｈ₂を１０進法に基づいて表示することができる。したがってこれら２つの実施形態では、タイム・ベース２から発信される第２の制御パルスＩ₂が補助制御パルスＩ_Lから生成される。
【００２５】
本発明に従った時計は、異なる時間関連データを調整することができる修正手段をさらに含むことに留意されたい。これら修正手段についてここでは説明しておらず、図１および図２にも図示していない。ただし、当分野の技術者であれば、これら修正手段を、好適な方法で各時間関連データ項目を調整できるようにする方法について周知であろう。
【００２６】
図１および図２に示された実施形態が、非限定的なものであることにも留意されたい。具体的には、追加の時間関連データをＨ−Ｍ−Ｓ方式または１０進法に基づいて形成および表示できるように、さらに追加の表示手段を設けることができる。
【００２７】
当分野の技術者であれば、表示手段６および１６を好適な方法で作成する方法について周知であることにも留意されたい。具体的には、これらの手段が、電気機械式手段によって制御されるアナログ針表示形式、またはデジタル表示形式で作成できるので有利であることに留意されたい。例を挙げると、図３ａおよび３ｂは、時間関連データＨ₁およびＨ₂の表示に関する異なる可能性を示す、本発明に従った時計の平面図である。
【００２８】
図３ａに示されるように、第１の時間関連データ項目Ｈ₁の第１の表示手段６は、たとえば時間関連データ項目Ｈ₁を従来の「ＨＭ：ＭＭ」形式に従って表示することのできる、デジタル表示形式で作成することができる。あるいは図３ｂに示されるように、これら第１の表示手段が、電気機械式手段（図示せず）によって駆動されそれぞれが時および分を表示することのできる、第１および第２の針を含むことができる。
【００２９】
第２の時間関連データ項目Ｈ₂の第２の表示手段１６は、図３ａおよび３ｂに示されたように、この例では、第２の時間関連データ項目Ｈ₂を１日の１０００分の１単位で表示できるように３桁の数字を含むデジタル表示で形成されるので有利である。ただしこれら第２の表示手段１６は、図３ｂに示された第１の表示手段６と同様の方法で、電気機械式手段によって駆動されるアナログ針表示形式で作成することもできる。
【００３０】
次に、図４から図６を参照しながら、本発明に従って第２の制御パルスＩ₂を供給できる生成手段１４の様々な代替実施形態について説明する。
【００３１】
考察されるケースにより、すなわち１日を１０００分の１（８６．４秒）に分割するか、あるいは１０００分の１０（８６４秒）に分割するかによって、第２の制御パルスはそれぞれ１／８６．４Ｈｚまたは１／８．６４Ｈｚの周波数で供給しなければならないことが想起されよう。
【００３２】
以下の説明では、非限定的な例によって、Ｎ＝１５のバイナリ分割ステージ４．１から４．１５が第１の制御パルスＩ₁を周波数１Ｈｚで供給できるようにするために、タイム・ベース２が典型的には周波数３２，７６８Ｈｚでパルスを供給すると想定することも想起されよう。
【００３３】
本発明によれば、第２の制御パルスＩ₂を生成するために補助制御パルスＩ_Lが使用される。補助制御パルスＩ_Lの周波数は、供給される出力時にバイナリ分割ステージによって決定される。したがって図１に記載された第１の実施形態によれば、この周波数は、２^L分の１に減少されたタイム・ベース２によって供給されるパルスの周波数に等しい。図２に記載された第２の実施形態によれば、この周波数は、２^N+N*分の１に減少されたタイム・ベース２によって供給されるパルスの周波数に等しい。
【００３４】
補助制御パルスＩ_Lによる第２の制御パルスＩ₂の周波数分割比率が、制御パルスＩ₂を生成するためにカウントされるべき補助制御パルスＩ_Lの平均の数に対応する数値を定める。タイム・ベース２によって供給されるパルスの周波数が、典型的に２の累乗と等価であることを考えると、この分割比率は１日を１０進分割するものであるため、整数でない数値となる。
【００３５】
整数でない数値だけ補助制御パルスＩ_Lをカウントすることは不可能であることに留意されたい。したがって本発明の範囲内では、それぞれ、前述の分割比率より小さい直前の整数ｎおよびこの比率より大きい直後の整数ｎ＋１が定められる。したがってこれらの整数ｎおよびｎ＋１は、それぞれ、制御パルスＩ₂を生成するためにカウントされる補助制御パルスＩ_Lの平均数よりも小さい直前の整数およびこの平均数よりも大きい直後の整数に対応する。
【００３６】
したがって、第２の制御パルスＩ₂を所望の周波数に対応する平均周波数、すなわちたとえば１／８６．４Ｈｚまたは１／８．６４Ｈｚで生成するために、ｎおよびｎ＋１の補助制御パルスＩ_Lは、決められたカウント・シーケンスに従って連続してカウントされる。
【００３７】
このカウント・シーケンスは、ｎおよびｎ＋１の補助制御パルスＩ_Lの連続したカウント動作で形成される。上記で定められた分割比率が、その最後に第２の制御パルスＩ₂が所望の平均周波数で生成されるカウント動作の期間ならびに回数を決定する。
【００３８】
さらにこのカウント・シーケンスは、カウント・シーケンス中に生成されるスペースが最小限になるように形成されることが好ましい。
【００３９】
例を挙げると、第２の制御パルスＩ₂が、１Ｈｚの補助制御パルスＩ_Lから平均周波数１／８６．４Ｈｚで生成される場合、すなわち（図１に示された第１の実施形態によれば）生成手段１４が周波数分割器回路４の最後のバイナリ分割ステージ４．Ｎに接続される場合、周波数分割比率は８６．４に等しくなる。したがって、生成手段１４は、ｎ＝８６およびｎ＋１＝８７の補助制御パルスＩ_Lを連続してカウントするように配置される。
【００４０】
さらに分割比率は、１期間４３２秒の間に５個の制御パルスＩ₂を生成しなければならないように定められる。したがってこの場合、２４時間の持続期間中に２００回繰り返されるカウント・シーケンスは、連続する５個のカウント動作で形成される。本発明の場合、ｎ＝８６およびｎ＋１＝８７の補助制御パルスＩ_Lが、４３２秒の間にそれぞれ３回および２回カウントされるため、第２の制御パルスＩ₂が供給される平均周波数は１／８６．４Ｈｚに等しくなる。
【００４１】
カウント・シーケンス中に生成されるスペースを最小限まで減らすために、以下のカウント・シーケンスに従って、５個の制御パルスＩ₂が生成されることが好ましい。
８６−８７−８６−８７−８６
【００４２】
このような場合、カウント・シーケンス中に生成される最大時間誤差は＋／−０．４秒、すなわち第２の制御パルスＩ₂期間の約０．５％に制限されることに留意されたい。
【００４３】
同様に、第２の制御パルスＩ₂が、１／８Ｈｚの補助制御パルスＩ_Lから平均周波数１／８６．４Ｈｚで生成される場合、すなわち（図２に示された第２の実施形態によれば）、生成手段１４がＮ^*＝３の追加のバイナリ分割ステージの出力に接続される場合、周波数分割比率は１０．８に等しくなる。したがって、生成手段１４は、ｎ＝１０およびｎ＋１＝１１の補助制御パルスＩ_Lを連続してカウントするように配置される。
【００４４】
さらに分割比率は、１期間４３２秒の間に５個の制御パルスＩ₂を生成しなければならないように定められる。したがってこの場合、２４時間の持続期間中に２００回繰り返されるカウント・シーケンスは、連続する５個のカウント動作で形成される。本発明の場合、
ｎ＝１０およびｎ＋１＝１１の補助制御パルスＩ_Lが、４３２秒の間にそれぞれ１回および４回カウントされるため、第２の制御パルスＩ₂が供給される平均周波数は１／８６．４Ｈｚに等しくなる。
【００４５】
カウント・シーケンス中に生成されるスペースを最小限まで減らすために、以下のカウント・シーケンスに従って、５個の制御パルスＩ₂が生成されることが好ましい。
１１−１１−１０−１１−１１
【００４６】
このような場合、カウント・シーケンス中に生成される最大時間誤差は＋／−３．２秒、すなわち第２の制御パルスＩ₂期間の約４％に制限されることに留意されたい。
【００４７】
同様に、第２の制御パルスＩ₂が、１Ｈｚの補助制御パルスＩ_Lから平均周波数１／８．６４Ｈｚで生成される場合、すなわち（図１に示された第１の実施形態によれば）生成手段１４が周波数分割器回路４の最後のバイナリ分割ステージ４．Ｎの出力に接続される場合、周波数分割比率は８．６４に等しくなる。したがって、生成手段１４は、ｎ＝８およびｎ＋１＝９の補助制御パルスＩ_Lを連続してカウントするように配置される。
【００４８】
さらに分割比率は、１期間２１６秒の間に２５の制御パルスＩ₂を生成しなければならないように定められする。したがってこの場合、２４時間の持続期間中に４００回繰り返されるカウント・シーケンスは、連続する２５のカウント動作で形成される。本発明の場合、ｎ＝８およびｎ＋１＝９の補助制御パルスＩ_Lが、２１６秒の間にそれぞれ９回および１６回カウントされるため、第２の制御パルスＩ₂が供給される平均周波数は１／８．６４Ｈｚに等しくなる。
【００４９】
カウント・シーケンス中に生成されるスペースを最小限まで減らすために、以下のカウント・シーケンスに従って、２５の制御パルスＩ₂が生成されることが好ましい。
９−８−９−９−８−９−８−９−９−８−９−９−８−９−９−８−９−９−８−９−８−９−９−８−９
【００５０】
このような場合、カウント・シーケンス中に生成される最大時間誤差は＋／−０．４８秒、すなわち第２の制御パルスＩ₂期間の約５．５％に制限されることに留意されたい。
【００５１】
一般に、補助制御パルスＩ_Lの選択によって、一方では第２の制御パルスＩ₂が生成される正確さが決定され、他方では補助制御パルスＩ_Lをカウントするのに必要なレジスタ／カウンタのサイズが決定される。
【００５２】
ここで、前述の原理に基づく生成手段１４の様々な代替実施形態について説明する。
【００５３】
図４は、本発明に従った第１の代替実施形態を構成する生成手段１４の実施を示す流れ図である。この第１の変形によれば、生成手段１４は、プログラミングされたマイクロプロセッサを含む集積回路の形式で作成できるので有利である。当分野の技術者であれば、ここで与えられた指示から、マイクロプロセッサが記載された機能を実行できるようにプログラミングする方法がわかるであろう。
【００５４】
図４に示された流れ図を参照すると、カウント・シーケンスは参照番号４００で示されたブロックで開始される。
【００５５】
ブロック４０２では、カウント・レジスタＣＯＭＰＴが各補助制御パルスＩ_Lで増分される。このカウント・レジスタＣＯＭＰＴには、少なくともｎ＋１の補助制御パルスＩ_Lがカウントできるだけの十分な数のビットが含まれる。例を挙げると、ｎ＋１＝８７の補助制御パルスＩ_Lをカウントできるようにするために、このカウント・レジスタＣＯＭＰＴには少なくとも７ビットが含まれる。
【００５６】
カウント・レジスタＣＯＭＰＴの値が値ｎに達したかどうかをチェックするために、ブロック４０４で第１のテストが実施される。ブロック４０２では、カウント・レジスタＣＯＭＰＴの値が、テスト・ブロック４０４の肯定出力で示されるように値ｎよりも小さければ、各補助制御パルスＩ_Lで増分される。
【００５７】
テスト・ブロック４０４の否定出力で示されるように、カウント・レジスタＣＯＭＰＴの値が値ｎに達すると、次いでカウント・レジスタＣＯＭＰＴの値が値ｎを超えているかどうかをチェックするために、ブロック４０６で第２のテストが実施される。
【００５８】
テスト・ブロック４０６が否定出力であると、ブロック４０８で示される第３のテストに進む。この段階で、カウント・シーケンスに従って、カウント・レジスタＣＯＭＰＴが値ｎで停止しなければならないかどうかがチェックされる。必要であれば、ブロック４１０で、すなわちｎ個の補助制御パルスＩ_Lをカウントした後に、制御パルスＩ₂が生成される。逆の場合は、ブロック４０２でカウント・レジスタＣＯＭＰＴが増分され、ブロック４０６で実行されたテストの肯定結果に続いて、ブロック４１０で、すなわちｎ＋１の補助制御パルスＩ_Lをカウントした後に、制御パルスＩ₂が生成される。
【００５９】
ブロック４１０で制御パルスＩ₂を生成した後、ブロック４１２でカウント・レジスタＣＯＭＰＴが初期化され、ブロック４００でプロセスが再開される。
【００６０】
ブロック４０８に示されたテストを実行するには、カウント・シーケンスが表されたテーブル、したがってカウント動作の数だけエントリが含まれたテーブルを使用すると便利である。
【００６１】
このテーブルは、実行されるカウント動作を表したバイナリ値、すなわち、たとえばｎ個の補助制御パルスＩ_Lをカウントしなければならない場合はバイナリ値「０」、ｎ＋１の補助制御パルスＩ_Lをカウントしなければならない場合はバイナリ値「１」を含むことが好ましい。この場合、カウント動作の数だけビットを含むバイナリ・ワードは、カウント・シーケンスを表すテーブルを容易に形成することができる。
【００６２】
ただし、すべての場合にカウント・シーケンスを表すテーブルを使用する必要はない。様々な実施形態例を参照しながら以下で説明するように、ある種の代替例および簡略化例を思い浮かべることができる。
【００６３】
前述のプロセスは、カウント・シーケンスが確実に位相外れにならないように、第２の時間関連データ項目Ｈ₂の現在値と同相で実行されるのが好ましいことについても述べられよう。どのカウント動作を実行する必要があるかを判定するために、表示される第２の時間関連データ項目Ｈ₂の値を含むレジスタが使用されることが好ましい。
【００６４】
具体的には、テーブルが使用されると、表示される第２の時間関連データ項目Ｈ₂の値を含むレジスタは、単純なモジューロ計算によって、様々なテーブル・エントリについてインデクセーション値を画定することができる。もちろんモジューロとは、決められた数による割り算で剰余を与える算術計算を意味する。
【００６５】
すでに上記で考察した、第２の制御パルスＩ₂が１Ｈｚの補助制御パルスＩ_Lから平均周波数１／８６．４Ｈｚで生成される場合、以下のカウント・シーケンスに従って５個の制御パルスＩ₂が生成されるように、カウント・シーケンスが決定されることが好ましいことを想起されよう。
８６−８７−８６−８７−８６
【００６６】
したがってこのカウント・シーケンスは、エントリが５個のテーブル、好ましくは以下の５ビット・ワードを使用して作成されたテーブルによって表すことができる。
≪０１０１０≫
【００６７】
したがって再度図４を参照すると、ブロック４０８で実行されるテストは、テーブル内で対応する値を探すことによって実行される。
【００６８】
好ましいことに、表示される第２の時間関連データ項目Ｈ₂の値、または少なくとも表示される１日の１０００分の１の値（０から９）を含むレジスタが使用される。したがって、このレジスタの値でモジューロ５演算を実行すると、テーブルからインデクセーション値（０から４）を得ることができる。
【００６９】
この例では、テーブルを使用する代替方法には、表示される１日の１０００分の１の値を含むレジスタでモジューロ５演算を実行した結果を直接使用することが含まれる。この例では、ｎ＝８６およびｎ＋１＝８７によるカウント動作が交互に実行されることに留意されたい。したがって、モジューロ５演算の結果が偶数であるかどうかをチェックして、ｎの補助制御パルスＩ_Lをカウントしなければならないかどうかを判定することができる。または、結果が奇数であるかどうかをチェックして、ｎ＋１の補助制御パルスＩ_Lをカウントしなければならないかどうかが判定される。
【００７０】
すでに上記で考察した、第２の制御パルスＩ₂が１／８Ｈｚの補助制御パルスＩ_Lから平均周波数１／８６．４Ｈｚで生成される場合、以下のカウント・シーケンスに従って５個の制御パルスＩ₂が生成されるように、カウント・シーケンスが決定されることが好ましいことを想起されよう。
１１−１１−１０−１１−１１
【００７１】
したがってこのカウント・シーケンスは、エントリが５個のテーブル、好ましくは以下の５ビット・ワードを使用して作成されたテーブルによって表すことができる。
≪１１０１１≫
【００７２】
この場合も、モジューロ５演算を介してテーブルからインデクセーション値（０から４）を得るために、表示される１日の１０００分の１の値を含むレジスタが使用される。
【００７３】
すでに上記で考察した、第２の制御パルスＩ₂が１Ｈｚの補助制御パルスＩ_Lから平均周波数１／８．６４Ｈｚで生成される場合、以下のカウント・シーケンスに従って２５の制御パルスＩ₂が生成されるように、カウント・シーケンスが決定されることが好ましいことを想起されよう。
９−８−９−９−８−９−８−９−９−８−９−９−８−９−９−８−９−９−８−９−８−９−９−８−９
【００７４】
したがってこのカウント・シーケンスは、エントリが２５のテーブル、好ましくは以下の２５ビット・ワードを使用して作成されたテーブルによって表すことができる。
≪１０１１０１０１１０１１０１１０１１０１０１１０１≫
【００７５】
したがって再度図４を参照すると、ブロック４０８で実行されるテストは、テーブル内で対応する値を探すことによって実行される。
【００７６】
好ましいことに、少なくとも表示される１日の１０００分の１および１０００分の１０の値（０から９９）を含むレジスタが使用される。したがって、このレジスタの値でモジューロ２５演算を実行すると、テーブルからインデクセーション値（０から２４）を得ることができる。
【００７７】
図５は、第２の制御パルスＩ₂を供給することができる生成手段１４の第２の代替実施形態を示す図である。
【００７８】
図５に示されるように、これら生成手段１４には、ｎ個の補助制御パルスＩ_Lをカウントするために配置された１次カウンタ１４１と、１次カウンタ１４１の抑制手段１４２とが含まれる。抑制手段１４２は補助制御パルスＩ_Lによって制御され、決められた数の補助制御パルスＩ_Lを入力時に定期的に抑制するように、１次カウンタ１４１の上流に位置する。第２の制御パルスＩ₂は、１次カウンタ１４１の出力時に供給される。
【００７９】
抑制手段１４２は、ｍ個の補助制御パルスＩ_Lをカウントするために配置された２次カウンタ１４４と、その間に補助制御パルスＩ_Lが抑制される（状態０からｍ−１の中から選択された）ｋ個の中間状態を検出するように、異なるステージの２次カウンタ１４４に結合された論理検出回路１４６と、１つは反転されて論理検出回路１４６の出力に接続されもう１つは補助制御パルスＩ_Lを受け取る２つの入力を含む、参照番号１４８で示される論理ＡＮＤゲートとを含む。
【００８０】
したがって抑制手段１４２は、ｋ個の補助制御パルスＩ_Lを、１次カウンタ１４１の上流で定期的に、すなわちｍ個のパルスＩ_Lが供給される期間中に、抑制することができる。
【００８１】
論理検出回路１４６はｋ個の中間状態のうち１つを検出すると、１個の補助制御パルスＩ_Lが持続している間は、１次カウンタ１４１がこのパルスを「認識」せず、これを考慮の対象としないように、論理ＡＮＤゲートの出力を阻止する抑制信号を送信する。
【００８２】
ｋ個の中間状態は、生成されるスペースを最小限にするために、互いに等距離であるように選択されることが好ましい。
【００８３】
図５ａは、第２の制御パルスＩ₂が１Ｈｚの周波数を有する補助制御パルスＩ_Lから平均周波数１／８６．４Ｈｚで生成される場合、すなわち（図１に示された第１の実施形態によれば）生成手段１４が周波数分割器回路４の最後のバイナリ分割ステージ４．Ｎに接続される場合に適用される、図５に示された第２の代替実施形態の第１の例を示す図である。
【００８４】
補助制御パルスＩ_Lの周波数と第２の制御パルスの周波数との間の分割比率は、この場合８６．４に等しいことが想起されよう。したがって１次カウンタ１４１は、ｎ＝８６単位のカウンタで形成される。その結果、４３２の補助制御パルスＩ_Lが供給される間（４３２秒）に２個の補助制御パルスＩ_L、すなわち簡潔に言えば２１６当たり１パルスが抑制されなければならない。このため、２次カウンタ１４４は、ｍ＝２１６単位のカウンタで形成され、論理検出回路１４６は、その間に１個の補助制御パルスＩ_Lが１次カウンタ１４１の上流で抑制される、２次カウンタ１４４の（状態０から２１５の中から選択された）ｋ＝１の中間状態を検出するように配置される。１期間４３２秒の間、１次カウンタ１４１は４３０個のパルスだけを「認識」する。したがって、１次カウンタ１４１の出力時には１期間４３２秒間で、すなわち平均周波数１／８６．４Ｈｚで、５個の制御パルスＩ₂が供給される。
【００８５】
８６単位のカウンタは、８６個のパルス後に初期化されるように配置された７ビットのバイナリ・カウンタを使用して簡単に作成することができる。同様に、２１６単位のカウンタは、２１６ビット後に初期化されるように配置された８ビットのカウンタが必要である。
【００８６】
図５ｂは、第２の制御パルスＩ₂が１／８Ｈｚの周波数を有する補助制御パルスＩ_Lから平均周波数１／８６．４Ｈｚで生成される場合、すなわち（図２に示された第２の実施形態によれば）生成手段１４がＮ^*＝３の追加のバイナリ分割ステージの出力に接続される場合に適用される、図５に示された第２の代替実施形態の第２の例を示す図である。
【００８７】
補助制御パルスＩ_Lの周波数と第２の制御パルスの周波数との間の分割比率は、この場合１０．８に等しいことが想起されよう。したがって１次カウンタ１４１は、ｎ＝１０単位のカウンタで形成される。その結果、５４の補助制御パルスＩ_Lが供給される間（４３２秒）に４個の補助制御パルスＩ_L、すなわち簡潔に言えば２７当たり２パルスが抑制されなければならない。このため、２次カウンタ１４４は、ｍ＝２７単位のカウンタで形成され、論理検出回路１４６は、その間に１個の補助制御パルスＩ_Lが１次カウンタ１４１の上流で抑制される、２次カウンタ１４４の（状態０から２６の中から好ましくは等距離で選択された）ｋ＝２の中間状態を検出するように配置される。１期間４３２秒の間、１次カウンタ１４１は５０個のパルスだけを「認識」する。したがって、１次カウンタ１４１の出力時には１期間４３２秒間で、すなわち平均周波数１／８６．４Ｈｚで、５個の制御パルスＩ₂が供給される。
【００８８】
したがってこの例では、１０単位および２７単位のカウンタに、それぞれ４ビットおよび５ビットのカウンタが必要である。
【００８９】
図５ｃは、第２の制御パルスＩ₂が、１Ｈｚの周波数を有する補助制御パルスＩ_Lから、平均周波数１／８．６４Ｈｚで、すなわち１期間２１６秒間に２５パルスで生成される場合、すなわち（図１に示された第１の実施形態によれば）生成手段１４が周波数分割器回路４の最後のバイナリ分割ステージ４．Ｎの出力に接続される場合に適用される、図５に示された第２の代替実施形態の第３の例を示す図である。
【００９０】
補助制御パルスＩ_Lの周波数と第２の制御パルスの周波数との間の分割比率は、この場合８．６４に等しいことが想起されよう。したがって１次カウンタ１４１は、ｎ＝８単位のカウンタで形成される。その結果、２１６の補助制御パルスＩ_Lが供給される間（２１６秒）に１６の補助制御パルスＩ_L、すなわち簡潔に言えば２７当たり２パルスが抑制されなければならない。このため、２次カウンタ１４４は、ｍ＝２７単位のカウンタで形成され、論理検出回路１４６は、その間に１個の補助制御パルスＩ_Lが１次カウンタ１４１の上流で抑制される、２次カウンタ１４４の（状態０から２６の中から好ましくは等距離で選択された）ｋ＝２の中間状態を検出するように配置される。１期間２１６秒の間、１次カウンタ１４１は２００個のパルスだけを「認識」する。したがって、１次カウンタ１４１の出力時には１期間２１６秒間で、すなわち平均周波数１／８．６４Ｈｚで、２５の制御パルスＩ₂が供給される。
【００９１】
したがってこの例では、８単位および２７単位のカウンタに、それぞれ３ビットおよび５ビットのカウンタが必要である。
【００９２】
本明細書には表示できないが、第２の代替実施形態では多数の実施例が達成できることにも留意されたい。補助制御パルスＩ_Lの周波数は、第２の制御パルスＩ₂が供給される正確さを画定することに留意されたい。実際に、補助制御パルスＩ_Lの周波数が高いほど、第２の制御パルスＩ₂が供給される正確さは向上する。ただし他方では、かなりの数のステージを含むカウンタの使用を伴うことに留意されたい。
【００９３】
図６は、第２の制御パルスＩ₂を供給することができる生成手段１４の第３の代替実施形態を示す図である。
【００９４】
図６に示されるように、これら生成手段１４には、ｎ＋１の補助制御パルスＩ_Lをカウントするために配置された１次カウンタ２４１と、１次カウンタ２４１に結合された初期化手段２４２とが含まれる。第２の制御パルスＩ₂は、１次カウンタ２４１の出力時に供給され、補助制御パルスＩ_Lの補数に対応する値ｋを使用して１次カウンタ２４１を定期的に初期化するように、初期化手段２４２を制御するために使用される。
【００９５】
初期化手段２４２は、ｍ個の第２制御パルスＩ₂をカウントするために配置された２次カウンタ２４４と、１次カウンタ２４１が第２の制御パルスＩ₂を適切な平均周波数で供給するために必要な補助制御パルスＩ_Lの補数に対応する値ｋを使用して、定期的に、すなわちｍ個のパルスＩ₂が供給された後に１次カウンタを初期化するように、１次カウンタ２４１の異なるステージに結合された初期化回路２４６とを含むことが好ましい。
【００９６】
したがって、ｍ個の制御パルスＩ₂を生成した後、１次カウンタ２４１は、無くなった補助制御パルスＩ_Lを補償するように定期的に値ｋで初期化される。
【００９７】
図６ａは、第２の制御パルスＩ₂が、１Ｈｚの周波数を有する補助制御パルスＩ_Lから、平均周波数１／８６．４Ｈｚで生成される場合、すなわち（図１に示された第１の実施形態によれば）生成手段１４が周波数分割器回路４の最後のバイナリ分割ステージ４．Ｎ（４．１５）の出力に接続される場合に適用される、図６に示された第３の代替実施形態の一例を示す図である。
【００９８】
補助制御パルスＩ_Lの周波数と第２の制御パルスの周波数との間の分割比率は、この場合８６．４に等しいことが想起されよう。
【００９９】
したがって１次カウンタ２４１は、ｎ＋１＝８７単位のカウンタで形成される。その結果、１次カウンタは、補助制御パルスＩ_Lの補数に対応する開始値ｋ＝３で、４３２秒毎に初期化されなければならない。このため、２次カウンタ２４４はｍ＝５単位のカウンタで形成され、初期化回路２４６は、値ｋ＝３を１次カウンタ２４１の最初の２つのステージに開始値として投入するように配置される。
【０１００】
したがって１期間４３２秒の間に、１次カウンタ２４１は４３５のパルスをカウントする。したがって１次カウンタ２４１の出力時には、１期間４３２秒の間に、すなわち平均周波数１／８６．４Ｈｚで、５個の制御パルスＩ₂が供給される。
【０１０１】
この例では、８７単位および５単位のカウンタに、それぞれ７ビットおよび３ビットのカウンタが必要である。
【０１０２】
最後に、本発明に従った時計には、その範囲を逸脱することなくいくつかの修正および／または改良が実施できることに留意されたい。したがって具体的には、Ｈ−Ｍ−Ｓ方式または１０進法に基づく追加の時間関連データを形成および表示できるように、追加の表示手段を提供できることが想起されよう。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態となる時計の簡略化された構成図を示す図である。
【図２】 本発明の第２の実施形態となる時計の簡略化された構成図を示す図である。
【図３ａ】 時間関連データを表示するための様々な可能性を示す、本発明に従った時計の平面図である。
【図３ｂ】 時間関連データを表示するための様々な可能性を示す、本発明に従った時計の平面図である。
【図４】 １０進法に基づいて時間関連データ項目を表示するために制御パルスを供給できるようにする生成手段の、第１の代替実施形態の実施を示す流れ図である。
【図５】 １０進法に基づいて時間関連データ項目を表示するために制御パルスを供給できるようにする生成手段の、第２の代替実施形態を示す図である。
【図５ａ】 図５に示された生成手段１４の第２の代替実施形態の応用例を示す図である。
【図５ｂ】 図５に示された生成手段１４の第２の代替実施形態の応用例を示す図である。
【図５ｃ】 図５に示された生成手段１４の第２の代替実施形態の応用例を示す図である。
【図６】 １０進法に基づいて時間関連データ項目を表示するために制御パルスを供給できるようにする生成手段の第３の代替実施形態を示す図である。
【図６ａ】 図６に示された生成手段１４の第３の代替実施形態の応用例を示す図である。

Claims (16)

1. 少なくとも第１（Ｈ₁）および第２（Ｈ₂）の時間関連データ項目を表示できる電子時計であって、前記第１の時間関連データ項目（Ｈ₁）が、時−分−秒方式に基づくものであり、前記時計が、Ｎ個のバイナリ分割ステージ（４．１から４．Ｎ）を含む周波数分割器回路（４）にパルスを供給し、前記第１の時間関連データ項目（Ｈ₁）を形成および表示できるようにする第１の制御パルス（Ｉ₁）を供給するタイム・ベース（２）を含み、前記時計が、前記タイム・ベース（２）から発信される補助制御パルス（Ｉ_L）から、前記第２の時間関連データ項目（Ｈ₂）を形成および表示できるようにする第２の制御パルス（Ｉ₂）を供給するように配置された生成手段（１４）をさらに含み、
   前記第２の時間関連データ項目（Ｈ₂）が、時間を少なくとも１日の１０００分の１に分割する１０進法に基づくものであること、ならびに前記第１の時間関連データ項目（Ｈ₁）と混乱しないように前記第２の時間関連データ項目（Ｈ₂）が３桁の数字のみで形成された表示手段で表示されることを特徴とする電子時計。
2. 前記生成手段（１４）が、決められた順序に従って互いに連続したｎおよびｎ＋１の補助制御パルス（Ｉ_L）のカウント動作で形成されるカウント・シーケンスに従って、補助制御パルス（Ｉ_L）を連続してカウントするように配置され、その結果、前記生成手段（１４）が、１０進法に基づいて前記第２の時間関連データ項目（Ｈ₂）を形成できるように平均周波数で第２の制御パルス（Ｉ₂）を供給し、ｎが、前記補助制御パルス（Ｉ_L）の周波数を前記第２の制御パルス（Ｉ₂）で割った分割比率より小さい直前の整数であることを特徴とする、請求項１に記載の電子時計。
3. 前記ｎおよびｎ＋１の補助制御パルス（Ｉ_L）のカウント動作が、第２の制御パルス（Ｉ₂）が最小時間誤差で供給されるように、決められた順序に従って互いに連続することを特徴とする、請求項２に記載の電子時計。
4. 前記カウント・シーケンスが、カウント動作の数だけエントリを含むテーブルに含まれることを特徴とする、請求項２または３に記載の電子時計。
5. 前記テーブルが、バイナリ値「０」がｎ個の補助制御パルス（Ｉ_L）をカウントしなければならないことを示し、バイナリ値「１」がｎ＋１の補助制御パルス（Ｉ_L）をカウントしなければならないことを示す、バイナリ・ワードで形成されることを特徴とする、請求項４に記載の電子時計。
6. 前記テーブルのエントリが、前記第２の時間関連データ項目（Ｈ₂）の値を含むレジスタによってインデックス付けされることを特徴とする、請求項４または５に記載の電子時計。
7. 前記ｎまたはｎ＋１の補助制御パルス（Ｉ_L）のカウント動作が、前記第２の時間関連データ項目（Ｈ₂）の値を含むレジスタによって決定されることを特徴とする、請求項２または３に記載の電子時計。
8. 前記生成手段（１４）が、ｎ個の補助制御パルス（Ｉ_L）をカウントするために配置された１次カウンタ（１４１）と、前記１次カウンタ（１４１）の上流でＫ個の補助制御パルス（Ｉ_L）を定期的に抑制するために配置された前記１次カウンタ（１４１）のための抑制手段（１４２）とを含み、その結果、前記１次カウンタが、１０進法に基づいて前記第２の時間関連データ項目（Ｈ₂）を形成できるように平均周波数で第２の制御パルス（Ｉ₂）を供給し、ｎが、前記補助制御パルス（Ｉ_L）の周波数を前記第２の制御パルス（Ｉ₂）で割った分割比率より小さい直前の整数であることを特徴とする、請求項１に記載の電子時計。
9. 前記抑制手段（１４２）が、ｍ個の補助制御パルス（Ｉ_L）をカウントするために配置された２次カウンタ（１４４）と、ｋ個の中間状態を検出するように前記２次カウンタ（１４４）に結合された論理検出回路（１４６）と、１つは反転されて前記論理検出回路（１４６）の出力に接続されもう１つは補助制御パルス（Ｉ_L）を受け取る２つの入力を含む論理ＡＮＤゲート（１４８）とを含み、前記論理検出回路（１４６）が、ｋ個の中間状態のうち１つを検出すると論理ＡＮＤゲート（１４８）の出力を阻止する抑制信号を送信し、その結果前記１次カウンタ（１４１）の上流で１個の補助制御パルス（Ｉ_L）が抑制されることを特徴とする、請求項８に記載の電子時計。
10. 前記ｋ個の中間状態が、互いに等距離になるように選択されることを特徴とする、請求項９に記載の電子時計。
11. 前記生成手段（１４）が、ｎ＋１の補助制御パルス（Ｉ_L）をカウントするために配置された１次カウンタ（２４１）と、前記１次カウンタ（２４１）に結合され、補助制御パルス（Ｉ_L）の補数に対応する値ｋを使って前記１次カウンタ（２４１）を定期的に初期化するために配置された初期化手段（２４２）とを含み、その結果、前記１次カウンタ（２４１）が、１０進法に基づいて前記第２の時間関連データ項目（Ｈ₂）を形成できるように平均周波数で第２の制御パルス（Ｉ₂）を供給し、ｎ＋１が、前記補助制御パルス（Ｉ_L）の周波数を前記第２の制御パルス（Ｉ₂）で割った分割比率より大きい直後の整数であることを特徴とする、請求項１に記載の電子時計。
12. 前記初期化手段（２４２）が、ｍ個の第２の制御パルス（Ｉ₂）をカウントするために配置された２次カウンタ（２４４）と、前記１次カウンタ（２４１）に結合された初期化回路（２４６）とを含み、前記２次カウンタ（２４４）が、前記１次カウンタ（２４１）が値ｋで初期化されるように、ｍ個の第２の制御パルス（Ｉ₂）ごとに前記初期化回路（２４４）に信号を送ることを特徴とする、請求項１１に記載の電子時計。
13. 前記補助制御パルス（Ｉ_L）が、前記周波数分割器回路（４）のバイナリ分割ステージ（４．１から４．Ｎ）の１つの出力時に供給されることを特徴とする、請求項１ないし１２のいずれか一項に記載の電子時計。
14. 前記補助制御パルス（Ｉ_L）が、前記生成手段（１４）の上流で前記周波数分割器回路（４）の後に接続されたＮ^*の追加バイナリ分割ステージ（４．Ｎ＋１から４．Ｎ＋Ｎ^*）の出力時に供給されることを特徴とする、請求項１ないし１２のいずれか一項に記載の電子時計。
15. 前記生成手段（１４）が前記第２の制御パルス（Ｉ₂）を平均周波数１／８．６４Ｈｚで供給することを特徴とする、請求項１ないし１２のいずれか一項に記載の電子時計。
16. 前記生成手段（１４）が前記第２の制御パルス（Ｉ₂）を平均周波数１／８６．４Ｈｚで供給することを特徴とする、請求項１ないし１２のいずれか一項に記載の電子時計。

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