JP4524974B2 - 入力信号速度変換装置、出力信号速度変換装置及び信号速度変換装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ設計論理等の動作をエミュレートする論理検証装置に係り、低速動作している検証対象論理部分に対するテスト入力を実環境から供給するための、または、低速動作している検証対象論理部分からのテスト出力を実環境に接続するための信号速度変換装置に関する。
【０００２】
【従来の技術】
デジタル信号処理技術の普及により、映像や音声等に対して複雑な信号処理を施し、周波数帯域やストレージ容量等の資源をより経済的に利用する事がごく一般的に行われるようになってきた。手近な家電製品や情報機器等にも大規模なデジタル信号処理論理が搭載され、またそれに並行して、機器内のハードウェアとソフトウェアとの連携動作も複雑なものとなり、その結果、製造メーカーでの製品開発におけるデバッグ工数の占める割合は非常に大きなものとなってきている。
【０００３】
従来、ＬＳＩの開発設計においては、高集積かつ高速動作であるＬＳＩを汎用的な論理デバイス、即ち、標準ロジックＩＣやField Programmable Gate Array（フィールド・プログラマブル・ゲート・アレイと言い、以下ＦＰＧＡと略す）等で単純に置き換えることは困難であるため、実環境評価はＬＳＩサンプルの入手を待ってこれを行うこととし、事前には、汎用大型計算機やワークステーション等を用いた論理シミュレータを用いてＬＳＩの機能検証を行なうのが普通であった。但し、その場合にも、ＬＳＩの論理シミュレーションにおけるデバッグ効果を向上させるために、実環境データを用いた論理シミュレーションを実施することが不可欠である。例えば映像処理回路の開発において、シミュレーション入力に実環境データを用いたり、また、シミュレーション出力を映像モニタで確認するためには、次のような方法がある。
【０００４】
実際のビデオカメラ等からの映像信号をビデオキャプチャー等の入力装置を用いてワークステーションのハードディスク等のストレージ装置に格納する。この格納データを論理シミュレータのテスト入力の形に加工し、論理シミュレーションを実行し、その結果得られた出力をストレージ装置に格納する。これをワークステーション上でイメージデータにファイル変換し、映像モニタに画面出力する。
しかしながら、こういった方法は、ハードウェア（＝ＬＳＩ）単独の設計論理検証のためには十分有効であるが、ハードウェアとソフトウェアを組合せたシステム検証の段階では、システム全体をすべてシミュレーションモデルとして記述しなければならなかったり、また、実環境データの扱いにリアルタイム性が失われるという欠点があったりと、システムデバッグに効果的な使い方をすることが難しかった。
【０００５】
そこで近年、自由にプログラム可能なハードウェアデバイスであるＦＰＧＡを用いた、ハードウェアによる論理エミュレータを実際の製品開発に役立てることが進められている。これは、製造技術の進歩によってＦＰＧＡデバイスの高集積化がなされた結果、ＦＰＧＡを複数個組合せることによってＬＳＩの全論理、もしくはシステムデバッグに耐え得る大きさの論理ブロックを実装できるようになってきたためである。
【０００６】
このハードウェアを用いた論理エミュレーション手段は、ソフトウェアによる論理シミュレーションに比べて信号観測能力は劣るものの、格段の高速動作が期待される。例えば検証対象論理が実際速度の数〜数十分の一で動作しているような場合には、それを実環境に接続するための有効な信号速度変換手段を設けることによって、ＬＳＩサンプル入手以前にシステムデバッグのための有用なプロトタイプを得ることができる。
【０００７】
映像信号の符号化・復号化論理をＬＳＩ化するに当たって、特開平８−２２３６１０号公報「画像転送評価装置」に述べられているような評価装置を製作してＬＳＩサンプルを評価することは、信号処理論理の吐き出す出力結果を実際の人間の五感で確認するという意味で非常に大切である。例えばこの評価装置では、信号処理前の映像入力および信号処理後の映像出力をストレージに格納し、両者をモニタ画面上で比較することが可能である。このようなシステム評価装置での評価対象となる信号処理部分に対して、上述のハードウェアによる論理エミュレーション手段を適用することができれば、信号処理論理のＬＳＩ化に先立って、信号処理アルゴリズムの効果や影響の確認作業や、信号処理論理自体のデバッグを実施することができる。
【０００８】
【発明が解決しようとする課題】
ところで、信号処理論理の入出力インターフェースについて見てみると、一般にデータ通信装置間の通信インターフェースはハンドシェークメカニズムによるプロトコルを採っているが、従来からの映像入出力装置や音声入出力装置のインターフェースは一方向通信である。前者のようにハンドシェイクメカニズムを持っている場合であれば、受信側がデータを受け取ったのを確認してから、送信側が次のデータを送ることができるので、基本的に、送受信間の動作速度の差によって通信自体が失敗するということはない。しかし、後者の場合には、送受信間の動作速度が正確に一致している必要がある。例えば映像信号の場合には、映像モニタへ出力する映像信号が通常よりも低速であれば、映像モニタは映像信号に付加されたフレーム同期信号に追従してモニタ画面をスキャンすることができず、送られた映像をモニタ画面に映し出すことができない。また音声信号の場合には、音声モニタへ出力する音声信号が低速であれば、音声周波数が低くなり人間の耳には聞こえないか、または、実際とは印象の異なる音声となってしまう。そのため、こういった一方向通信の部分については、信号速度変換用のバッファメモリを間に設けて、低速動作している論理エミュレータと実環境を接続してやる必要がある。
【０００９】
しかしながら、論理検証内容を充実させようと上記の信号速度変換用バッファメモリを大容量にすればする程、その前後のデータ、即ち、実際速度の入力データ、論理エミュレータで処理中のデータ、実際速度の出力データの３者の間の時間差が拡大していく。これは、論理エミュレータに対するレスポンス応答の遅れとなって現れ、特に、単純ミスのありがちなシステムデバッグの初期段階では不都合となることが多い。
【００１０】
本発明の目的は、このような論理検証のためのプロトタイプ装置において、上記の信号速度変換装置による信号伝播遅延量を簡単に切り替えられる仕組みを設けることによって、システムデバッグ、即ちハードウェアとソフトウェアの組合せデバッグに好適な入力信号速度変換装置、出力信号速度変換装置及び信号速度変換装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明では、上記目的を達成するために、以下の装置を提供している。
１．入力された実際速度信号を低速化し、低速化された低速化信号を信号処理論理エミュレーション装置へ出力する入力信号速度変換装置であって、信号処理論理エミュレーション装置の処理速度に応じて、入力された実際速度信号を間引きする間引き処理部と、間引き処理部で間引きされた信号を格納する入力格納手段と、入力格納手段に格納された信号を読み出し、信号処理論理エミュレーション装置へ低速化信号を出力する低速出力部を有し、さらに、間引き処理部は、所定数のフレーム周期ごとに入力格納手段への実際速度信号の格納の実行の有無を制御することにより間引きする入力信号変換装置。
２．信号処理論理エミュレーション装置から出力された低速化信号を高速化し、実際速度信号を出力する出力信号速度変換装置であって、低速化信号を格納する出力格納手段と、信号処理論理エミュレーション装置から出力された低速化信号を出力格納手段への格納の実行の有無を制御する低速入力部と、信号処理論理エミュレーション装置に応じて、出力格納手段に格納された信号を繰り返し、出力する補間処理部を有し、さらに、補間処理部の繰り返し、出力する処理単位は、複数種類ある出力信号速度変換装置。
３．入力された第１の実際速度信号を低速化し、第１の低速化信号として信号処理論理エミュレーション装置へ出力し、信号処理論理エミュレーション装置から出力された第２の低速化信号を高速化し第２の実際速度信号として出力する信号速度変換装置であって、信号処理論理エミュレーション装置の処理速度に応じて、入力された第１の実際速度信号を間引きする間引き処理部と、間引き処理部で間引きされた信号を格納する入力格納手段と、入力格納手段に格納された信号を読み出し、信号処理論理エミュレーションに信号へ前記第１の低速化信号として低速化して出力する低速出力部と、第２の低速化信号を格納する出力格納手段と、信号処理論理エミュレーション装置から出力された第２の低速化信号を出力格納手段への格納の実行の有無を制御する低速入力部と、信号処理論理エミュレーション装置の処理速度に応じて、出力格納手段に格納された信号を繰り返し、補間して出力する補間処理部を有し、さらに、間引き処理部は、所定数のフレーム周期で前記入力格納手段への実際速度信号の格納の実行の有無を制御することにより間引きする信号速度変換装置。
４．入力された第１の実際速度信号を低速化し、第１の低速化信号として信号処理論理エミュレーション装置へ出力し、信号処理論理エミュレーション装置から出力された第２の低速化信号を高速化し第２の実際速度信号として出力する信号速度変換装置であって、信号処理論理エミュレーション装置の処理速度に応じて、入力された第１の実際速度信号を間引きする間引き処理部と、間引き処理部で間引きされた信号を格納する入力格納手段と、入力格納手段に格納された信号を読み出し、信号処理論理エミュレーションに信号へ第１の低速化信号として低速化して出力する低速出力部と、第２の低速化信号を格納する出力格納手段と、信号処理論理エミュレーション装置から出力された第２の低速化信号を出力格納手段への格納の実行の有無を制御する低速入力部と、信号処理論理エミュレーション装置の処理速度に応じて、前記出力格納手段に格納された信号を繰り返し、出力する補間処理部を有し、さらに、補間処理部の繰り返し、出力する処理単位は、複数種類ある信号速度変換装置。
【００１２】
【発明の実施の形態】
以下、本発明の第１の実施の形態として、映像信号処理論理の検証装置について図を用いて説明する。
図１は、本発明の第１の実施の形態における、映像信号処理論理の論理検証装置の全体構成を示したものである。同図において、１は論理検証装置、１０は映像入力装置、２０は入力速度変換装置、３０は論理エミュレータ、４０は出力速度変換装置、５０は映像出力モニタ装置である。具体的には、映像入力装置１０にはビデオカメラやＤＶＤ（デジタル多目的ディスク）プレーヤ等を、映像出力モニタ装置５０にはＣＲＴディスプレイ等を用いる。また、論理エミュレータ３０には、デジタル論理を自由にプログラム可能なデバイスであるＦＰＧＡ等で構成された論理エミュレータを用いる。この論理エミュレータ３０に、検証対象となる映像信号処理論理をプログラム実装する。論理エミュレータ３０は、通常、実際のＬＳＩの動作速度よりも低速で動作させる。これは、ＦＰＧＡが専用ＬＳＩに比べて動作周波数性能で劣ることや、また、実装規模の都合により複数のＦＰＧＡに検証対象論理を分割して実装しなければならないような場合には、ＦＰＧＡ間の信号伝播ディレイがさらに加わることなどが理由である。
【００１３】
図１に示した論理検証装置１において、映像信号の流れは次の通りである。映像入力装置１０より入力される実際速度の映像信号は、入力速度変換装置２０で低速度の映像信号に速度変換される。この低速度の映像信号が論理エミュレータ３０で信号処理され、低速度の映像出力となってそこから出力される。この低速度の映像出力は出力速度変換装置４０で実際速度の映像出力に速度変換され、映像出力モニタ装置５０に映像が映し出される。このように、論理エミュレータ３０の入力側と出力側に、各々、信号速度変換装置を設けることで、検証対象論理を実環境に接続して、システムデバッグおよびシステム評価を行うことが可能となる。
【００１４】
図２は、映像信号の一例を示したものである。映像信号は３つの映像コンポーネント信号（輝度信号Ｙと色差信号Ｃｂ，Ｃｒ）と２つの同期信号（垂直同期信号と水平同期信号）の情報を含んでいる。同期信号は、映像コンポーネント信号とは別の独立した信号として受け渡されることもあれば、映像コンポーネント信号に埋め込まれていることもある。後者の場合には、適当な同期信号分離回路を用いて、映像コンポーネント信号から同期信号を分離、抽出することができる。こういった映像信号の特徴のひとつとして、垂直同期信号に挟まれた映像フレームという単位を持っていることが挙げられる。各映像フレームは、その前後の信号とは無関係に、単独で１枚の静止画像を構成することができる。動画像は、この映像フレームの連続したシーケンスとして定義される。本発明は、このような映像フレームの独立性を利用して、システムデバッグ作業に好適な論理検証環境を提供するものである。
【００１５】
本発明の詳細説明に移る前に、図１における入力速度変換装置２０および出力速度変換装置４０の概略動作について、図１、図３、図４を用いて説明する。先ず、入力速度変換装置２０の概略動作について説明する。図３は、論理検証装置１における入力速度変換装置２０の内部構成を示したものである。同図において、２１は間引き処理部、２２はメモリ制御部、２３は低速出力部、２４は速度変換用の入力格納メモリである。映像入力装置１０より入力される実際速度の映像入力は、間引き処理部２１で間引き処理されてメモリライトデータとなり、メモリ制御部２２を介して入力格納メモリ２４に格納される。例えば、この入力格納メモリ２４には、３つの映像コンポーネントデータ（Ｙ/Ｃｂ/Ｃｒ）と２つの同期データ（水平/垂直）という形で映像入力信号が格納される。低速出力部２３は、速度変換の比率に従って入力格納メモリ２４に格納された映像データ（上記のＹ/Ｃｂ/Ｃｒ/水平同期/垂直同期）を低速に読み出し、低速度の映像出力として論理エミュレータ３０に供給する。このように、間引き処理部２１と低速出力部２３の間にメモリ制御部２２および入力格納メモリ２４を設け、映像入力信号を一旦メモリに格納し、そこから読み出し直すことによって映像入力信号に対する速度変換処理が実現される。尚、映像入力信号がアナログ信号である場合には、図３の入力速度変換装置での間引き処理部２１の直前にアナログ/デジタル変換手段を設けることで、これに対応することができる。
【００１６】
次に、図１での出力速度変換装置４０の概略動作について説明する。図４は、論理検証装置１における出力速度変換装置４０の内部構成を示したものである。同図において、４１は低速入力部、４２はメモリ制御部、４３は補間処理部、４４は速度変換用の出力格納メモリである。論理エミュレータ３０より入力される低速度の映像入力は、低速入力部４１でメモリライトデータに処理され、メモリ制御部４２を介して出力格納メモリ４４に格納される。入力格納メモリ２４と同様に、例えば、この出力格納メモリ４４には、３つの映像コンポーネントデータ（Ｙ/Ｃｂ/Ｃｒ）と２つの同期データ（水平/垂直）という形で映像出力信号が格納される。補間処理部４３は、速度変換の比率に従ってメモリライト時よりも高速に格納された映像データ（上記のＹ/Ｃｂ/Ｃｒ/水平同期/垂直同期）を読み出すが、これを繰り返すことで補間処理を行ない、実際速度の映像出力として映像出力モニタ５０に出力する。このように入力速度変換装置２０と同様に、低速入力部４１と補間処理部４３の間にメモリ制御部４２および出力格納メモリ４４を設け、映像出力を一旦メモリに格納し、そこから読み出し直すことによって映像出力信号に対する速度変換処理が実現される。尚、映像出力信号をアナログ信号で出力したい場合には、図４の出力速度変換装置での補間処理部４３の直後にデジタル/アナログ変換手段を設けることで、これに対応することができる。
【００１７】
以上簡単に説明した入力信号速度変換装置２０および出力信号速度変換装置４０に対して、本発明では、入力動作モード選択部２５および出力動作モード選択部４５を設け、そこからのメモリ格納モード選択情報に従って、入力格納メモリ２４および出力格納メモリ４４各々の、メモリ格納モードが切り替えられることを特徴とする。また、本発明では、メモリ格納モードに以下の２種類を有することを特徴とする。１つは（ａ）フレーム格納モードであり、この場合メモリ上で区分された各領域には１個のフレームが格納される。もう１つは（ｂ）動画格納モードであり、この場合、メモリ上で区分された各領域には複数個のフレームが格納される。これら各領域は、動画像として十分認識できる数以上のフレーム数を格納できる大きさ（以降、動画像単位と呼ぶ）を持たせることとする。
【００１８】
この２種類のメモリ格納モード、即ち、フレーム格納モードと動画格納モードには各々、以下に述べるデバッグ上の利点がある。入力速度変換装置２０および出力速度変換装置４０にフレーム格納モードを適用した場合には、その各々の速度変換装置における速度変換に要する時間的な遅延は、せいぜい１フレーム分のデータ格納時間である。このように、実際速度の映像入力が検証対象論理を経て、再び実際速度の映像出力となって現れるまでの伝達時間が小さいので、例えば、検証対象論理に対してソフトウェアによるパラメータ値の変更を行った場合、その影響が短時間でモニタに反映される等、ＬＳＩサンプルを使用した実環境評価システムと同様の感覚でソフトデバッグができるという利点がある。
【００１９】
一方、動画格納モードでは、速度変換用のメモリを上記フレーム格納モードよりも深いアドレスまで利用するために、映像フレームの到達遅延が発生しリアルタイムの応答は期待できない。しかし、一方で動画像信号が映像フレームの連続性を保ったまま格納できるという利点がある。例えば、フレーム相関を利用した動画像圧縮アルゴリズムを実際の動画像に適用した場合の画質に対する影響や、映像処理のための各種パラメータを変更した場合の過渡状態での映像の乱れ等を容易に確認することができる。
【００２０】
以下、入力速度変換装置２０を２面バッファ制御方式によって実現し、かつ、本発明を適用した場合について詳細に説明する。ここで、２面バッファ制御方式とは次に述べるものである。図５に示すように、メモリの論理アドレス空間上に２つの領域を設け、各々は動画像単位を格納できる大きさとする。これら２つのメモリ領域に対して、片側のメモリ領域に映像データを書き込んでいる間は、もう一方のメモリ領域から既に格納済みの映像データを読み出すといった制御を行なう。その際、書き込みと読み出しの頻度を調節することによって速度変換処理を実現する。
【００２１】
先ず、２面バッファ制御方式によって実現された入力速度変換装置２０において、入力動作モード選択部２５がフレーム格納モードを選択している場合の動作について説明する。図５（ａ）はフレーム格納モード時の入力格納メモリ２４内の映像データ格納の様子を示したものである。はじめに、入力速度変換装置２０において、間引き処理部２１が入力格納メモリ２４に映像フレームを格納する動作について、続いて、低速出力部２３が入力格納メモリ２４から映像フレームを読み出す動作について、以下、順に説明する。
【００２２】
はじめに、間引き処理部２１の動作内容について、図３、図５（ａ）、図７を用いて詳細に説明する。図７は、本発明における入力速度変換装置２０の間引き処理部２１の内部構成を示したものである。同図において、２１１はフレーム区切り検出回路、２１２はメモリライト制御回路、２１３はライトカウンタ、２１４は格納容量保持回路、２１５は格納容量超過予測回路、２１６はリード追い越し予測回路である。フレーム区切り検出回路２１１は実際速度の映像入力からフレーム区切りを抽出する。これは、例えば、映像コンポーネント信号とは別に入力される垂直同期信号を、水平同期信号でサンプルリングし、その結果得られる信号の立ち上がりエッジを検出する等といった方法で実現できる。メモリライト制御回路２１２は、このフレーム区切り信号を元にメモリライトを制御する。
【００２３】
初期状態では入力格納メモリ２４の図５（ａ）に示す２つのメモリ領域は空き状態であり、また、間引き処理部２１はメモリ制御部２２からのメモリ格納情報によってこれを知ることができるものとする。最初のフレーム区切りがやって来た時点から、メモリライト制御回路２１２は映像入力データのメモリライトを開始し、メモリライトをする毎にライトカウンタ２１３をインクリメントする。その後、再度フレーム区切りがやって来た時点で、メモリライト制御回路２１２はライトカウンタ２１３の値をメモリ領域１ａの格納容量として格納容量保持回路２１４に保持し、メモリ領域１ａが有効となったことをメモリ制御部２２を介して低速出力部２３に伝える。ここで、格納容量は１フレームのデータ量に一致している。さらに、このときメモリ領域１ｂが空き状態であることを、メモリ制御部２２からのメモリ格納情報によって判別し、書き込みメモリ領域を領域１ａから領域１ｂに交替し、ライトカウンタ２１３の値をクリアし、フレーム区切り以降の映像入力データを継続して今度は領域１ｂへとメモリライトする。以降、フレーム区切りがやって来る毎に次の操作を繰り返す。１．メモリライトを行なっていれば、格納容量の保持、当該メモリ領域の有効化を行なう。２．メモリ格納情報から交替先のメモリ領域の空き状態を判断し、空き状態であれば、書き込みメモリ領域の交替、ライトカウンタ値のクリア、メモリライト開始を実行する。逆に、交替先のメモリ領域が空き状態でなければ、そのフレーム区切り以降の映像入力はメモリには書き込まずに、次のフレーム区切りがやって来るのを待つ。続いて、フレーム格納モード時における入力速度変換装置２０の低速出力部２３について説明する。図８は、本発明における入力速度変換装置２０の低速出力部２３の内部構成を示したものである。同図において、２３１はメモリリード制御回路、２３２はリードカウンタ、２３３は比較器である。上述の間引き処理部２１の動作に対して、低速出力部２３のメモリリード制御回路２３１は、メモリ制御部２２から与えられるメモリ格納情報をモニタリングし、メモリ領域１ａが有効になったらメモリリードを開始、メモリリードデータを低速度の映像出力として論理エミュレータ３０に対して出力し始める。また、メモリリードをする毎にリードカウンタ２３２をインクリメントする。このリードカウンタ２３２のリードカウント値と間引き処理部２１から与えられる格納容量は比較器２３３で比較され、両者が一致するとメモリリード制御回路２３１に格納容量一致が報告される。メモリリード制御回路２３１は領域１ａに格納された映像データをリードし続けるが、比較器２３３からの格納容量一致の入力を受けると、領域１ａに格納された映像データをすべて読み出し終わったと判断し、メモリ領域１ａが空き状態となったことを、メモリ制御部２２を介してメモリ格納情報として間引き処理部２１に伝達する。また同時にメモリ格納情報をモニタリングし、もう一方のメモリ領域１ｂが有効であることを確認して、リードメモリ領域を領域１ａから領域１ｂへと変更し、リードカウンタ２３２をクリアし、上記と同様のメモリリード動作を開始する。それ以降は、該当領域に格納された映像データをすべて読み出した後、リードメモリ領域を交替するという動作を繰り返す。尚、入力速度変換装置２０の場合にはメモリライトよりもメモリリードの方が遅いので、映像入力が定常的に入力されている状態であれば、片側の領域に格納された映像データを読み終わった時点で、既にもう一方の領域が有効となっている。
【００２４】
以上説明した内容をまとめると、フレーム格納モードでは、低速出力部２３による映像フレームの読み出しを待って、間引き処理部２１は新たな映像フレームを入力格納メモリ２４に用意する、という動作を定常的に行なうことになる。言い換えると、フレーム格納モード時の入力速度変換装置２０は、実際速度の映像入力を低速化の比率に応じてフレーム間引きした上で、速度を落として低速度の映像入力として論理エミュレータ３０に供給する。
【００２５】
次に、２面バッファ制御方式によって実現された入力速度変換装置２０において、入力動作モード選択部２５が動画格納モードを選択している場合の動作について説明する。図５（ｂ）は動画格納モード時の入力格納メモリ２４内の映像データ格納の様子を示したものである。入力格納メモリ２４の各メモリ領域（領域１ａ、領域１ｂ）には、その最大格納可能容量を越えない範囲で動画像フレーム列が格納される。以下、既に述べたフレーム格納モード時と同様に、間引き処理部２１、低速出力部２３の動作について順に説明する。
【００２６】
はじめに、動画格納モード時の間引き処理部２１の動作について、図３、図５（ｂ）、図７、図９を用いて説明する。動画格納モード時には図７に示した間引き処理部２１内の格納容量超過予測回路２１５が機能する。図９は、格納容量超過予測回路２１５の内部構成を示したものである。同図において、２１５１はフレームサイズ保持回路、２１５２は加算器、２１５３は比較器である。フレームサイズ保持回路２１５１は、常時、フレーム区切りからフレーム区切りまで間のライトデータ数をカウントし、これをフレームサイズとして保持する。加算器２１５２は、このフレームサイズに現在のライトカウント値を加算する。比較器２１５３はこの加算値と最大格納可能容量を比較し、前者が大きい場合には格納容量超過予測信号をＯＮ状態とし、それ以外の場合にはＯＦＦ状態とする。これは、次の新たなフレームを格納する余地がメモリ内の該当領域には存在しないことを示すものである。
【００２７】
初期状態では入力格納メモリ２４の図５（ｂ）に示す２つのメモリ領域は空き状態であるものとする。最初のフレーム区切りがやって来た時点からメモリライト制御回路２１２は映像入力データのメモリライトを開始、また、メモリライトをする度にライトカウンタ２１３をインクリメントする。その後、再度フレーム区切りがやって来た時点で、メモリライト制御回路２１２は、ライトカウンタ値を領域１ａの格納容量として格納容量保持回路２１４に保持し、メモリ領域１ａが有効となったことをメモリ制御部２２を介して低速出力部２３に伝える。そして同時に、フレーム格納モードでは利用しなかった格納容量超過予測回路２１５の出力する格納容量超過予測信号を見て、これがＯＦＦ状態であればメモリ領域を交替せずに、映像データのメモリライトをそのまま継続する。もしも、これがＯＮ状態であれば、メモリ領域１ｂが空き状態であることを、メモリ制御部２２からのメモリ格納情報によって確認した上で、ライトメモリ領域を領域１ａから領域１ｂに交替し、ライトカウンタ値をクリアする。以降、フレーム区切りがやって来る度に上と同様の動作を繰り返す。即ち、ライトカウンタ値を最新の格納容量として格納容量保持回路２１４に保持または更新し、そして、格納容量超過予測回路２１５の出力する格納容量超過予測信号を見て、これがＯＦＦ状態であればメモリライトを継続、これがＯＮ状態であれば、交替先のメモリ領域の空き状態を確認して、ライトカウンタ値をクリアし、メモリ領域を交替して、交替先のメモリ領域へのメモリライトを開始する。もしも、交替先のメモリ領域が空き状態でなければ、そのフレーム区切り以降の映像入力は書き込まずに、次のフレーム区切りがやって来るのを待つ。
【００２８】
続いて、動画格納モード時における入力速度変換装置２０の低速出力部２３についてであるが、これはフレーム格納モードの場合と全く同様に、メモリ格納が有効となった領域を、格納されている容量だけ全て読み出し、それが完了した時点でメモリ格納状態を空き状態に戻すといった動作を繰り返す。
【００２９】
以上説明した内容をまとめると、動画格納モードでは、低速出力部２３による動画像の読み出し完了を待って、間引き処理部２１は新たな動画像単位を入力格納メモリ２４に用意する、といった定常動作を行なうことになる。動画格納モードにおいても、低速化の比率に応じて映像入力のデータ量を間引く必要があるが、フレーム格納モードでのようにフレーム単位で間引きするのではなく、動画像単位で間引き処理される。
【００３０】
別種の機能として、入力動作モード選択部２５にメモリ内容フリーズ選択情報の出力機能を設け、その選択情報を受けた間引き処理部２１がメモリライト動作を停止することによって、論理エミュレータ３０に供給される低速度の映像入力の内容を固定する機能を追加することが可能である。この場合、最後に有効となったメモリ領域のデータが低速出力部２３によって繰り返し出力される。フレーム格納モード時にこれを適用した場合には、出力フレームが固定される。即ち、同一静止画像が映像処理検証論理３０に供給される。また、動画格納モード時にこれを適用した場合には、同一の動画像が繰り返し映像処理検証論理３０に供給される。例えば、検証論理に対して常に一定の入力を与えてデバッグを行ないたい場合に、この機能は有効である。
【００３１】
以上、２面バッファ制御方式によって実現された入力速度変換装置２０について動作を説明したが、２面バッファ制御方式の場合には、メモリ格納領域を２つに分割しているため、動画像単位の大きさを全メモリ格納領域の半分までしか取ることができない。この欠点を解決し、動画格納モード時にはメモリ格納領域全体に連続したフレームシーケンスを持った動画像を格納するための具体的な方法（これは入力格納メモリ２４を１面バッファ制御方式で制御することによって実現可能である）について、以下、図３、図６、図７、図１０を用いて説明する。図６は１面バッファ制御方式での動画格納モード時の入力格納メモリ２４の格納内容を示すものである。２面バッファ制御方式のようにメモリ領域が２つに分割されていないので、先頭アドレスから最終アドレスまでの全面を使って、連続するフレームが格納される。１面バッファ制御方式で注意しなければならないのは、メモリライトがメモリリードを追い越さないことである。これが発生すると、入力速度変換装置２０から論理エミュレータ３０に供給される動画像のフレームシーケンスが保てなくなり、論理エミュレータ３０に搭載した映像処理論理自体の不具合と混同するおそれがあるためである。
【００３２】
入力速度変換装置２０から論理エミュレータ３０へ出力する低速度の映像入力のフレームシーケンスの連続性を守るためには、図３に示す入力速度変換装置２０の内部構成図において、間引き処理部２１がライトした映像データを低速出力部２３がリードする前に、間引き処理部２１が上書きしないことが必要である。これは、図７に示す間引き処理部２１の内部構成図において、２１６のリード追い越し予測回路を設けることによって解決される。
【００３３】
図１０は、リード追い越し予測回路２１６の内部構成を示したものである。同図において、２１６１は除算器、２１６２は減算器、２１６３は比較器である。除算器２１６１は格納容量を低速化比率で割り算し、それをライトカウント値のリードカウント値への換算値とする。これは、ライトカウンタとリードカウンタが同時にスタートしたとして、ライトカウンタが格納容量の値まで到達したときに、リードカウント値が示すと予想できるカウント値である。減算器２１６２は格納容量からこの換算値を引き算し、それをライト可能閾値とする。リードカウント値がこのライト可能閾値よりも大きくなるのを待って、ライトカウンタをスタートさせれば、リードカウント値が格納容量まで到達した時点で、ライトカウント値がリードカウント値を追い越すことはないと予想できる。そこで、比較器２１６３は現在のリードカウント値とこのライト可能閾値を比較し、リードカウント値がライト可能閾値よりも小さい場合にはリード追い越し予測信号をＯＮ状態とし、それ以外の場合にはＯＦＦ状態とする。尚、リード追い越し予測回路２１６の演算は精度が要求されるものではないので、格納容量の替わりに最大格納容量を用いることも可能であるし、また、除算器２１６１をビットシフタで構成し単純化することも可能である。
【００３４】
以下、１面バッファ制御方式での動画格納モード時の動作について、図３、図６、図７を用いて説明する。初期状態でメモリ領域は空き状態であるものとする。最初のフレーム区切りがやって来た時点から、図７に示す間引き処理部２１におけるメモリライト制御回路２１２は映像入力データのメモリライトを開始、また、メモリライトをする度にライトカウンタ２１３をインクリメントする。その後、再度フレーム区切りがやって来た時点で、メモリライト制御回路２１２は、ライトカウンタ２１３の値をメモリ領域１の格納容量として格納容量保持回路２１４に保持し、メモリ領域１が有効となったことをメモリ制御部２２を介して低速出力部２３に伝える。そして、格納容量超過予測回路２１５の出力する格納容量超過予測信号を見て、これがＯＦＦ状態であれば、映像データのメモリライトをそのまま継続する。もしも、これがＯＮ状態であれば、映像データのメモリライトを中断する。それ以降は、フレーム区切りがやって来る毎に、今度は、リード追い越し予測回路２１６からのリード追い越し予測信号を見て、これがＯＮ状態である限り、メモリライトがメモリリードを追い越す可能性があるのでメモリライトを中断したままとする。リード追い越し予測信号がＯＦＦ状態となったら、ライトカウンタ値をクリアし、そのフレーム区切り以降の映像入力データをメモリの先頭アドレスからメモリライトする。
【００３５】
これに対して、低速出力部２３のメモリリード制御回路２３１は、２面バッファ制御方式で実現した場合と同様に、メモリ格納が有効となった時点から、メモリリードを開始し、格納されている容量だけ映像入力データを読み出すといった動作を繰り返す。
【００３６】
以上の動作の結果、メモリを２面バッファとして制御した場合に比べて、メモリ最大格納容量は同一でありながら、一回の格納動画像の長さを２倍とすることが可能となる。
【００３７】
以上、入力速度変換装置２０を１面バッファ制御方式で実現した場合について説明したが、２面バッファ制御方式で実現した場合と同様に、入力動作モード選択部２５からのメモリ内容フリーズ選択情報を受けた間引き処理部２１がメモリライト動作を停止することによって、論理エミュレータ３０に供給される低速度の映像入力の内容を固定する機能を追加することが可能である。
【００３８】
以上、図１に示した論理検証装置１における入力速度変換装置２０について説明したが、次に、出力速度変換装置４０について説明する。以下、図１における論理検証装置１での出力速度変換装置４０を２面バッファ制御方式によって実現し、かつ、本発明を適用した場合について詳細に説明する。
【００３９】
先ず、２面バッファ制御方式によって実現された出力速度変換装置４０において、出力動作モード選択部４５がフレーム格納モードを選択している場合の動作について説明する。はじめに、出力速度変換装置４０において、低速入力部４１が出力格納メモリ４４に映像フレームを格納する動作について、続いて、補間処理部４３が出力格納メモリ４４から映像フレームを読み出す動作について、以下、順に説明する。
【００４０】
はじめに、低速入力部４１の動作内容について、図４、図５（ａ）、図１１を用いて詳細に説明する。図１１は、本発明における出力速度変換装置４０の低速入力部４１の内部構成を示したものである。同図において、４１１はフレーム区切り検出回路、４１２はメモリライト制御回路、４１３はライトカウンタ、４１４は格納容量保持回路、４１５は格納容量超過予測回路である。初期状態では出力格納メモリ４４の図５（ａ）に示す２つのメモリ領域は空き状態であるものとする。低速入力部４１はメモリ制御部４２からのメモリ格納情報によってこれを知ることができる。最初のフレーム区切りがやって来た時点からメモリライト制御回路４１２は論理エミュレータ３０から入力される低速の映像入力データのメモリライトを開始、メモリライトをする毎にライトカウンタ４１３をインクリメントする。その後、再度フレーム区切りがやって来た時点で、メモリライト制御回路４１２は、ライトカウンタ４１３の値をメモリ領域１ａの格納容量として格納容量保持回路４１４に保持し、メモリ領域１ａが有効となったことをメモリ制御部４２を介して補間処理部４３に伝える。さらに、このときメモリ領域１ｂが空き状態であることを、メモリ制御部４２からのメモリ格納情報によって判別し、書き込みメモリ領域を領域１ａから領域１ｂに交替し、ライトカウンタ４１３の値をクリアし、フレーム区切り以降の映像入力データを、今度は領域１ｂへとメモリライトを継続する。以降、フレーム区切りがやって繰る毎に以下の操作を繰り返す。１．メモリライトを行なっていれば、格納容量の保持、メモリ領域の有効化を行なう。２．メモリ格納情報から交替先のメモリ領域の空き状態を判断し、空き状態であれば、書き込みメモリ領域の交替、ライトカウンタ値のクリア、メモリライト開始を実行する。逆に、交替先のメモリ領域が空き状態でなければ、そのフレーム区切り以降の映像入力はメモリには書き込まずに、次のフレーム区切りがやって来るのを待つ。
【００４１】
続いて、補間処理部４３について述べる。図１２は本発明における出力速度変換装置４０での補間処理部４３の内部構成を示したものである。同図において、４３１はメモリリード制御回路、４３２はリードカウンタ、４３３は比較器である。上述した低速入力部４１の動作に対して、補間処理部４３のメモリリード制御回路４３１は、メモリ制御部４２から与えられるメモリ格納情報をモニタリングし、メモリ領域１ａが有効になったらメモリリードを開始、メモリリードデータを実際速度の映像出力として映像モニタ装置５０に対して出力し始める。また、メモリリードをする毎にリードカウンタ４３２をインクリメントする。このリードカウンタ４３２のリードカウント値と低速入力部４１から与えられる格納容量は比較器４３３で比較され、両者が一致するとメモリリード制御回路４３１に格納容量一致が報告される。メモリリード制御回路４３１は領域１ａに格納された映像データ内容をリードし続けるが、比較器４３３からの格納容量一致の入力を受けて、領域１ａに格納された映像データをすべて読み出したと判断し、メモリ領域１ａが空き状態となったことをメモリ制御部４２を介してメモリ格納情報として低速入力部４１に伝達する。また同時に、リードカウンタ４３２をクリアし、メモリ格納情報をモニタリングして、もう一方のメモリ領域１ｂが有効である場合には、リードメモリ領域を領域１ａから領域１ｂへと変更し、上記と同様に先頭アドレスからのメモリリード動作を開始する。しかし通常、出力速度変換装置４０の場合にはメモリライトよりもメモリリードの方が早いので、片側の領域に格納された映像データを一度読み終わった時点では、未だもう一方のメモリ領域は有効となっていない。その場合にはメモリ領域を交替せずに先頭アドレスから再度メモリリードし直し、実際速度の映像出力として映像モニタ装置５０に対して出力する。以降、比較器４３３からの格納容量一致の入力を受ける毎にリードカウンタをクリアし、もう一方のメモリ領域が有効であればリードメモリ領域を交替するという動作を繰り返す。
【００４２】
以上説明した内容をまとめると、低速入力部４１が新たな映像フレームを出力格納メモリ４４に用意するまで、補間処理部４３は映像フレームを繰り返し読み出す、という動作を定常的に行なうことになる。言い換えると、フレーム格納モード時の出力速度変換装置４０は、論理エミュレータ３０より供給される低速度の映像入力を低速化の比率に応じて出力速度を加速、同時にフレーム補間を行なって、実際速度の映像出力として映像モニタ装置５０に出力する。これは、映像モニタ装置５０のモニタ画面上ではスロー再生した映像として現れる。
【００４３】
次に、２面バッファ制御方式によって実現された出力速度変換装置４０において、出力動作モード選択部４５が動画格納モードを選択している場合の動作について説明する。図５（ｂ）は動画格納モード時の出力格納メモリ４４内の映像データ格納の様子を示したものである。上述したフレーム格納モード時と同様に、低速入力部４１、補間処理部４３の動作について、以下、順に説明する。
【００４４】
はじめに、動画格納モード時の低速入力部４１の動作について図４、図５（ｂ）、図９、図１１を用いて詳細に説明する。動画格納モード時には、図１１に示した低速入力部４１内の格納容量超過予測回路４１５が機能するが、この回路の構成は既に述べた図９の構成と同一であり、説明を省略する。初期状態では出力格納メモリ４４の図５（ｂ）に示す２つのメモリ領域が空き状態であるものとする。最初のフレーム区切りがやって来た時点からメモリライト制御回路４１２は映像出力データのメモリライトを開始、また、メモリライトをする度にライトカウンタ４１３をインクリメントする。その後、再度フレーム区切りがやって来た時点で、メモリライト制御回路４１２は、格納容量超過予測回路４１５の出力する格納容量超過予測信号を見て、これがＯＦＦ状態であればメモリ領域を交替せずに、映像データのメモリライトをそのまま継続する。もしも、これがＯＮ状態であれば、ライトカウンタ値を領域１ａの格納容量として格納容量保持回路４１４に保持し、メモリ領域１ａが有効となったことをメモリ制御部４２を介して補間処理部４３に伝える。そして、ライトメモリ領域を領域１ａから領域１ｂに交替し、ライトカウント値をクリアする。以降、フレーム区切りがやって来る度に上と同様の動作を繰り返す。即ち、格納容量超過予測回路４１５の出力する格納容量超過予測信号を見て、これがＯＦＦ状態であればメモリライトを継続、これがＯＮ状態であれば、ライトカウント値を格納容量として格納容量保持回路４１４に保持し、該当メモリ領域を有効化。そして、交替先のメモリ領域の空き状態を確認して、メモリ領域を交替し、ライトカウンタ値をクリアし、交替先のメモリ領域へのメモリライトを開始する。尚、出力速度変換装置４０では、メモリライトに比べてメモリリードの方が早いので、メモリ領域の空き状態を判断した時点で、交替先のメモリ領域は必ず空き状態となっている。
【００４５】
続いて、動画格納モード時における出力速度変換装置４０の補間処理部４３についてであるが、これはフレーム格納モードの場合と全く同様に、メモリ格納が有効となった領域を、格納されている容量だけ全て読み出し、それが完了した時点でメモリ格納状態を空き状態に戻すといった動作を繰り返す。また、交替領域が未だ有効になっていなければ、同一領域を先頭アドレスから再度読み出し直す。
【００４６】
以上説明した内容をまとめると、低速入力部４１が新たな動画像を出力格納メモリ４４に用意するまで、補間処理部４３は動画像の読み出しを繰り返す、といった定常動作が行なわれることとなる。動画格納モードにおいても、低速化の比率に応じて映像出力のデータを補間する必要があるが、フレーム格納モード時と異なり、フレーム単位で補間するのではなく、動画像単位で繰り返し再生を行なうことで映像データを補間する。従って、論理エミュレータ３０から供給される低速度の映像出力は、映像出力モニタ装置５０のモニタ画面上では動画像シーケンスの繰り返し映像として現れる。
【００４７】
別種の機能として、出力動作モード選択部４５にメモリ内容フリーズ選択情報の出力機能を設け、その選択情報を受けた低速入力部４１がメモリライト動作を停止することによって、出力格納メモリ４４内に格納された低速度の映像出力の内容を固定することが可能である。この場合、最後に有効となったメモリ領域のデータが補間処理部４３によって繰り返し出力される。フレーム格納モード時にこれを適用した場合には、出力フレームが固定される。即ち、静止映像が映像出力モニタ装置５０に映し出される。また、動画格納モード時にこれを適応した場合には、同一の動画像シーケンスがいつまでも繰り返して映像出力モニタ装置５０に映し出される。
【００４８】
以上、２面バッファ制御方式によって実現された出力速度変換装置４０について動作を説明したが、実際のデバッグの場面では、検証対象論理の動作確認の途中で、出力動作モード選択部４５を用いてメモリ格納モードをフレーム格納モードから動画格納モードに変更し、動画像として観察して見てみたいといった都合もでてくる。このときに、上述の動画格納モード時の回路動作をそのままあてはめると、フレーム格納モードから動画格納モードへの移行時において、メモリ領域に動画像が格納し終わって、初めて出力速度変換装置４０から映像出力モニタ装置５０へ動画像の出力が開始されるといった動作となる。特に、低速化比率が大きい場合には、動画格納モードへの切替から、実際に動画像が出力されるまでの待ち時間が非常に長くなり、デバッグ作業の流れが中断してしまうという問題がある。
【００４９】
この不都合は、次の方法によって解決することができる。即ち、メモリ格納モードがフレーム格納モードから動画格納モードへ移行した直後において、図４での低速入力部４１に対して以下の２つの処理を設ける。１．１フレーム以上格納できた時点で該当するメモリ領域を有効とする。２．データ格納情報の格納容量をフレーム区切り単位で随時更新する。これによって、補間処理部４３はリードカウンタ値が格納容量に一致するところまで格納領域を繰り返しリードするだけの前述の通りの動作であるが、低速入力部４１のメモリライトデータ量に追従して次第に動画像を拡大させながら表示することができる。また、格納容量はフレーム区切りに合わせているので、動画像の繰り返し表示において最終フレームから先頭フレームに戻るつなぎの部分で、画像が乱れることを防ぐことができる。
【００５０】
また、メモリ格納モードが動画格納モードにある場合にも、上述の方法を低速入力部４１に適用することによって類似の効果を得ることができる。つまり、補間処理部４３が出力格納メモリ４４の２つのメモリ領域を接続して順番に繰り返しリードすることによって、未だ一杯になっていないメモリ領域についてもメモリライトが終了した部分までを読み出して出力することが可能である。単純に２つのメモリ領域を交替して使用した場合には、低速化比率が大きくなるにつれて動画像の更新周期も長くなってしまうが、この方法を用いると、論理エミュレータ３０より出力される最新のデータが含まれるよう、繰り返し表示の度に動画像の長さが拡大されていく。
【００５１】
上述のように低速入力部４１に対して２つの操作を設けた場合にも、出力動作モード選択部４５からのメモリ内容フリーズ選択情報を受けた低速入力部４１がメモリライト動作を停止することによって、出力格納メモリ４４内に格納された低速度の映像出力の内容を固定することが可能である。加えて、低速入力部４１によるメモリライト動作の停止タイミングを、映像出力データが出力格納メモリ４４にメモリ領域が一杯になるまで格納された時点にとれば、出力格納メモリ４４内の２つのメモリ領域を順番に繰り返し再生することによって、出力格納メモリ４４の全領域一杯に格納した動画像を出力することが可能である。
【００５２】
次に、本発明の第２の実施の形態として、映像信号処理論理の論理検証装置において、第１の実施の形態における入力速度変換装置２０と出力速度変換装置４０とが速度変換用のメモリを兼用する形態について図１３、図１４、図１５を用いて説明する。
【００５３】
図１３は、本発明の第２の実施の形態における、映像信号処理論理のための論理検証装置の全体構成を示したものである。図１３において、２は論理検証装置、６０は入出力速度変換装置である。また、同図において図１に同一な部分には同一符号を付して説明を省略する。映像入力装置１０より入力される実際速度の映像信号は、入出力速度変換装置６０で低速度の映像信号に速度変換される。この低速度の映像信号が論理エミュレータ３０で信号処理され、低速度の映像出力となってそこから出力される。この低速度の映像出力は入出力速度変換装置６０に戻され、そこで実際速度の映像出力に速度変換され、映像出力モニタ装置５０に映像が映し出される。
【００５４】
図１４は、論理検証装置２における入出力速度変換装置６０の内部構成を示したものである。図１４において、６１はメモリ制御部、６２は速度変換用の入出力格納メモリ、６３はメモリ領域切換部である。同図において、図３、図４に同一な部分には同一符号を付して説明を省略する。入出力速度変換装置６０において、映像入力装置１０より入力される実際速度の映像入力信号は、映像入力の間引き処理部２１→メモリ制御部６１→入出力格納メモリ６２→低速出力部２３、という経路をへて低速度の映像出力信号に速度変換され、論理エミュレータ３０に出力される。入出力速度装置６０のこれらの信号処理ブロックは、図３に示した入力速度変換装置２０の各信号処理ブロック、即ち、間引き処理部２１、メモリ制御部２２、入力格納メモリ２４、低速出力部２３に対応し、同等の働きをする。逆にまた、論理エミュレータ３０より入力される低速度の映像入力信号は、映像入力の低速入力部４１→メモリ制御部６１→入出力格納メモリ６２→補間処理部４３、という経路をへて実際速度の映像出力信号に速度変換され、映像出力モニタ装置５０に出力される。入出力速度装置６０のこれらの信号処理ブロックは、図４に示した出力速度変換装置４０の各信号処理ブロック、即ち、低速入力部４１、メモリ制御部４２、出力格納メモリ４４、補間処理部４３に対応し、同等の働きをする。
【００５５】
入出力速度変換装置６０の構成の特徴は、入出力格納メモリ６２が映像入力の速度変換用メモリと映像出力の速度変換用メモリを兼用していることである。これは、メモリ制御部６１において、映像入力データと映像出力データとをメモリ上の別の領域に格納するような制御手段を設けることで実現可能である。さらに加えて、メモリ制御部６１において、メモリ領域切換部６３の出力する領域切換信号を受けて、これら格納領域各々の大きさを可変できる手段を設けることによって、メモリ資源を有効利用することが可能となる。
【００５６】
図１５は入出力格納メモリ６２内の映像データ格納の様子を示したものである。図１５（ａ）は、入力速度変換と出力速度変換の両方を２面バッファ制御によって実現し、また、両方を動画像格納モードに対応させた場合のメモリ格納の様子を示したものである。図１５（ａ）において、領域１ａ／１ｂは各々ｎ個の入力映像フレームを格納し、また、領域２ａ／２ｂも各々ｎ個の出力映像フレームを格納している。
【００５７】
一方、図１５（ｂ）は、入力速度変換にはフレーム格納モードのみを、出力速度変換には動画格納モードを適応した場合のメモリ格納を示したものである。図１５（ｂ）において、領域１ａ／１ｂは各々１個の入力映像フレームを格納し、また、領域２ａ／２ｂは各々ｍ個の出力映像フレームを格納している。例えば、図１３における映像入力装置１０自身がスロー再生機能を持っているような場合には、入力速度変換の動画格納モードは不要である。なぜなら、映像入力装置１０において論理エミュレータの低速化比率に合わせて動画像をスロー再生し、その映像入力をフレーム格納モードで入力速度変換するということは、言い換えると、映像入力装置１０より入力されるフレーム補間の施されたスロー映像に対して、入出力速度変換装置６０が同一の比率でフレーム間引きするということであり、結果として、フレーム間引きのない低速度の映像入力が論理エミュレータ３０に供給される。このような条件において、入出力格納メモリ６２のメモリ領域を映像入力データと映像出力データとに均等に割り当てるのではなく、前者に対してはフレーム格納できるサイズのみを、後者に対しては残りをすべて割り当てることによって、入出力格納メモリ６２に、より長い時間の映像出力動画像を格納することができる。
【００５８】
また、格納領域可変の別の用途としては、映像入力のフレームサイズと映像出力のフレームサイズが異なるような場合、例えば、図１３での論理エミュレータ３０に高解像度の映像入力を低解像度の映像出力に変換するような映像処理論理を実装した場合への適用が考えられる。映像入力データと映像出力データとのデータ量の比率に合わせて割り当てる領域の大きさを調節することによって、両者の格納フレーム数を一致させることができる。
【００５９】
また、さらに別の用途としては、映像入力のフレーム数と映像出力のフレーム数が異なるような場合、例えば、論理エミュレータ３０に毎秒２４フレームの映像入力を入力し毎秒６０フレームの映像出力に変換するような映像処理論理を実装した場合への適用が考えられる。映像入力と映像出力とのフレーム数の比率に合わせて割り当てる領域の大きさを調節することによって、両者の格納される映像時間を一致させることができる。
【００６０】
また、入出力格納メモリ６２の全領域を映像入力データに割り当てる、逆に、全領域を映像出力データに割り当てるといった使用方法も考えられる。これは、論理エミュレータ３０に搭載する検証論理内容を映像符号化処理論理、映像復号化処理論理と切り替えながら論理検証するような場合に利用できる。
【００６１】
以上、本発明の２つの実施の形態について詳細に説明したが、それら両方において、フレーム格納モード時に格納メモリ上の各メモリ領域には必ずしも図５に示すように１フレームのみが格納されている必要はなく、メモリ上に格納されたフレーム群から１フレームのみを切り出して読み出すようなメモリ制御方法を採ることによっても、上述した２つの実施の形態にて同様の機能を実現することができる。
【００６２】
【発明の効果】
本発明によれば、信号速度変換装置における速度変換用バッファメモリのメモリ格納モードに、フレーム格納モードと動画格納モードの２種類を設け、また、これらのモード間の移行を滑らかに行なう手段を設けることにより、信号速度変換装置による信号伝播遅延量を簡単に切り替えることが可能となる。この信号速度変換装置を用いることによってシステムデバッグに好適な論理検証装置を実現することができる。
【００６３】
また、信号速度変換装置で処理される各種速度変換データに対して、速度変換用バッファメモリを兼用して格納し、加えて、システムデバッグ用途に応じてデータ種毎に格納容量を可変とする手段を設けることで、速度変換用バッファメモリのメモリ容量を効率的に利用することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における、論理検証装置の全体構成を示す説明図である。
【図２】本発明の第１および第２の実施の形態における、映像信号内容を例示する説明図である。
【図３】本発明の第１の実施の形態における、論理検証装置での入力速度変換装置の内部構成を示する説明図である。
【図４】本発明の第１の実施の形態における、論理検証装置での入力速度変換装置の内部構成を示する説明図である。
【図５】本発明の第１の実施の形態における、入力速度変換装置での入力格納メモリ２４、および出力速度変換装置の出力格納メモリの格納内容を説明する説明図である。
【図６】本発明の第１の実施の形態における、入力速度変換装置での入力格納メモリ２４の映像フレーム格納内容を説明する説明図である。
【図７】本発明の第１の実施の形態における、入力速度変換装置の間引き処理部の内部構成を示す説明図である。
【図８】本発明の第１の実施の形態における、入力速度変換装置の低速出力部の内部構成を示す説明図である。
【図９】本発明の第１の実施の形態における、入力速度変換装置での間引き処理部での格納容量超過予測回路の内部構成を示す説明図である。
【図１０】本発明の第１の実施の形態における、入力速度変換装置での間引き処理部でのリード追い越し予測回路の内部構成を示す説明図である。
【図１１】本発明の第１の実施の形態における、出力速度変換装置での低速入力部の内部構成を示す説明図である。
【図１２】本発明の第１の実施の形態における、出力速度変換装置での補間処理部の内部構成を示す説明図である。
【図１３】本発明の第２の実施の形態における、論理検証装置の全体構成を示す説明図である。
【図１４】本発明の第２の実施の形態における、論理検証装置での入出力速度変換装置の内部構成を示する説明図である。
【図１５】本発明の第２の実施の形態における、入出力速度変換装置での入出力格納メモリの映像フレーム格納内容を説明する説明図である。
【符号の説明】
１ 論理検証装置
２ 論理検証装置
１０ 映像入力装置
２０ 入力速度変換装置
２１ 間引き処理部
２１１ フレーム区切り検出回路
２１２ メモリライト制御回路
２１３ ライトカウンタ
２１４ 格納容量保持回路
２１５ 格納容量超過予測回路
２１５１ フレームサイズ保持回路
２１５２ 加算器
２１５３ 比較器
２１６ リード追い越し予測回路
２１６１ 除算器
２１６２ 減算器
２１６３ 比較器
２２ メモリ制御部
２３ 低速出力部
２３１ メモリリード制御回路
２３２ リードカウンタ
２３３ 比較器
２４ 入力格納メモリ
２５ 入力動作モード選択部
３０ 論理エミュレータ
４０ 出力速度変換装置
４１ 低速入力部
４１１ フレーム区切り検出回路
４１２ メモリライト制御回路
４１３ ライトカウンタ
４１４ 格納容量保持回路
４１５ 格納容量超過予測回路
４２ メモリ制御部
４３ 補間処理部
４３１ メモリリード制御回路
４３２ リードカウンタ
４３３ 比較器
４４ 出力格納メモリ
４５ 出力動作モード選択部
５０ 映像出力モニタ装置
６０ 入出力速度変換装置
６１ メモリ制御部
６２ 入出力格納メモリ
６３ メモリ領域切換部

Claims (30)

1. 入力された実際速度信号を低速化し、低速化された低速化信号を信号処理論理エミュレーション装置へ出力する入力信号速度変換装置であって、
   前記信号処理論理エミュレーション装置の処理速度に応じて、前記入力された実際速度信号を間引きする間引き処理部と、
   前記間引き処理部で間引きされた信号を格納する入力格納手段と、
   前記入力格納手段に格納された信号を読み出し、前記信号処理論理エミュレーション装置へ前記低速化信号を出力する低速出力部を有し、
   前記間引き処理部は、所定数のフレーム周期ごとに前記入力格納手段への実際速度信号の格納の実行の有無を制御することにより間引きすることを特徴とする入力信号速度変換装置。
2. 前記所定数は、複数種類あることを特徴とする請求項１に記載の入力信号速度変換装置。
3. 前記所定数は、１フレーム周期ごとに実際速度信号の格納の実行の有無を制御する第１の所定数と、複数フレーム周期ごとに実際速度信号の格納の実行の有無を制御する第２の所定数を有することを特徴とする請求項１に記載の入力信号速度変換装置。
4. 前記間引き処理部は、前記入力格納手段に格納している格納量をカウントするカウント手段と、前記実際速度信号のフレーム区切りを検出する検出手段とを有し、前記検出手段においてフレーム区切りを検出した時に、前記カウント手段でカウントされた格納量とフレーム１周期分の格納容量の合計量が前記入力格納手段の最大格納容量より大きくなる場合、前記実際速度信号の入力格納手段への格納の実行を止めることにより間引きすることを特徴とする請求項１に記載の入力信号速度変換装置。
5. 前記入力格納手段は、第１の入力格納領域と、第２の入力格納領域と、前記第１及び第２の入力格納領域の空き情報を前記間引き処理部に出力する第１の空き情報出力手段を有し、
   前記間引き処理部は、前記第１の入力格納領域に格納している格納量をカウントするカウント手段と、前記実際速度信号のフレーム区切りを検出する検出手段とを有し、前記検出手段においてフレーム区切りを検出した時に、前記カウント手段でカウントされた格納量とフレーム１周期分の格納容量の合計量が前記第１の入力格納領域の最大格納容量より大きくなる場合、前記実際速度信号の第１の入力格納領域への格納の実行を止めることにより間引きし、前記第１の空き情報出力手段から出力された第２の入力格納領域の空き情報に基づいて、第２の入力格納領域への実際速度信号の格納の実行の有無を制御することを特徴とする請求項１に記載の入力信号速度変換装置。
6. 前記低速出力部は、前記入力格納手段への実際速度信号の格納を停止している場合、前記入力格納手段に格納されている信号を繰り返し読み出すように構成することを特徴とする請求項１に記載の入力信号速度変換装置。
7. 前記低速出力部は、前記入力格納手段からの読み出し量を計数し、前記間引き処理部に読み出し量を出力する計数手段を有し、
   前記間引き処理部は、前記入力格納手段の格納容量を保持する格納容量保持手段を有し、前記計数手段から出力された読み出し量が、前記信号処理論理エミュレーション装置の処理速度に応じて定められる低速化比及び前記入力格納手段の格納容量に基づき得られた基準値より小さい場合、実際速度信号の入力格納手段への格納停止状態を継続し、前記読み出し量が前記基準値以上になった場合、入力格納手段への信号の格納を再開することを特徴とする請求項１に記載の入力信号速度変換装置。
8. 信号処理論理エミュレーション装置から出力された低速化信号を高速化し、実際速度信号を出力する出力信号速度変換装置であって、
   前記低速化信号を格納する出力格納手段と、
   前記信号処理論理エミュレーション装置から出力された低速化信号を前記出力格納手段への格納の実行の有無を制御する低速入力部と、
   前記信号処理論理エミュレーション装置に応じて、前記出力格納手段に格納された信号を繰り返し、出力する補間処理部を有し、
   前記補間処理部の繰り返し、出力する処理単位は、複数種類あることを特徴とする出力信号速度変換装置。
9. 前記処理単位は、１フレーム周期ごとに信号を繰り返し、出力する第１の処理単位と、複数フレーム周期ごとに信号を繰り返し、出力する第２の処理単位を有することを特徴とする請求項８に記載の出力信号速度変換装置。
10. 前記低速出力部は、前記出力格納手段に格納している格納量をカウントするカウント手段と、前記低速化信号のフレーム区切りを検出する検出手段とを有し、前記検出手段においてフレーム区切りを検出した時に、前記カウント手段でカウントされた格納量とフレーム１周期分の格納容量の合計量が前記出力格納手段の最大格納容量より大きくなる場合、前記低速化信号の出力格納手段への格納の実行を止めることを特徴とする請求項８に記載の出力信号速度変換装置。
11. 前記出力格納手段は、第１の出力格納領域と、第２の出力格納領域と、前記第１及び第２の出力格納領域の空き情報を前記低速出力部に出力する第２の空き情報出力手段を有し、
    前記低速入力部は、前記第１の出力格納領域に格納している格納量をカウントするカウント手段と、前記低速化信号のフレーム区切りを検出する検出手段とを有し、前記検出手段においてフレーム区切りを検出した時に、前記カウント手段でカウントされた格納量とフレーム１周期分の格納容量の合計量が前記第１の出力格納領域の最大格納容量より大きくなる場合、前記実際速度信号の第１の出力格納領域への格納の実行を止め、前記第２の空き情報出力手段から出力された第２の出力格納領域の空き情報を基づいて、第２の出力格納領域への低速化信号の格納の実行の有無を制御することを特徴とする請求項８に記載の出力信号速度変換装置。
12. 前記補間処理部は、前記出力格納手段への低速化信号の格納を停止している場合、前記出力格納手段に格納されている信号を繰り返し、補間して出力するように構成することを特徴とする請求項８に記載の出力信号速度変換装置。
13. 前記補間処理部は、前記処理単位が増加した場合、前記出力格納手段から読み出し、補間する信号をフレーム周期の任意の整数倍で徐々に増加させることを特徴とする請求項８に記載の出力信号速度変換装置。
14. 前記補間処理部は、前記処理単位が複数フレーム周期である場合、前記出力格納手段に格納された信号の格納量が前記処理単位より小さいときであっても、前記出力格納手段から信号を読み出し、補間する信号をフレーム周期の任意の整数倍で徐々に増加させることを特徴とする請求項８に記載の出力信号速度変換装置。
15. 入力された第１の実際速度信号を低速化し、第１の低速化信号として信号処理論理エミュレーション装置へ出力し、前記信号処理論理エミュレーション装置から出力された第２の低速化信号を高速化し第２の実際速度信号として出力する信号速度変換装置であって、
    前記信号処理論理エミュレーション装置の処理速度に応じて、前記入力された第１の実際速度信号を間引きする間引き処理部と、
    前記間引き処理部で間引きされた信号を格納する入力格納手段と、
    前記入力格納手段に格納された信号を読み出し、前記信号処理論理エミュレーションに信号へ前記第１の低速化信号として低速化して出力する低速出力部と、前記第２の低速化信号を格納する出力格納手段と、
    前記信号処理論理エミュレーション装置から出力された第２の低速化信号を前記出力格納手段への格納の実行の有無を制御する低速入力部と、
    前記信号処理論理エミュレーション装置の処理速度に応じて、前記出力格納手段に格納された信号を繰り返し、出力する補間処理部を有し、
    前記間引き処理部は、所定数のフレーム周期で前記入力格納手段への実際速度信号の格納の実行の有無を制御することにより間引きすることを特徴とする信号速度変換装置。
16. 前記所定数は、複数種類あることを特徴とする請求項１５に記載の信号速度変換装置。
17. 前記所定数は、１フレーム周期ごとに第１の実際速度信号の格納の実行の有無を制御する第１の所定数と、複数フレーム周期ごとに第１の実際速度信号の格納の実行の有無を制御する第２の所定数を有することを特徴とする請求項１５に記載の信号速度変換装置。
18. 前記間引き処理部は、前記入力格納手段に格納している格納量をカウントするカウント手段と、前記第１の実際速度信号のフレーム区切りを検出する検出手段とを有し、前記検出手段においてフレーム区切りを検出した時に、前記カウント手段でカウントされた格納量とフレーム１周期分の格納容量の合計量が前記入力格納手段の最大格納容量より大きくなる場合、前記第１の実際速度信号の入力格納手段への格納の実行を止めることにより間引きすることを特徴とする請求項１５に記載の信号速度変換装置。
19. 前記入力格納手段は、第１の入力格納領域と、第２の入力格納領域と、前記第１及び第２の入力格納領域の空き情報を前記間引き処理部に出力する第１の空き情報出力手段を有し、
    前記間引き処理部は、前記第１の入力格納領域に格納している格納量をカウントするカウント手段と、前記第１の実際速度信号のフレーム区切りを検出する検出手段とを有し、前記検出手段においてフレーム区切りを検出した時に、前記カウント手段でカウントされた格納量とフレーム１周期分の格納容量の合計量が前記第１の入力格納領域の最大格納容量より大きくなる場合、前記第１の実際速度信号の第１の入力格納領域への格納の実行を止めることにより間引きし、前記第１の空き情報出力手段から出力された第２の入力格納領域の空き情報に基づいて、第２の入力格納領域への第１の実際速度信号の格納の実行の有無を制御することを特徴とする請求項１５に記載の信号速度変換装置。
20. 前記低速出力部は、前記入力格納手段への第１の実際速度信号の格納を停止している場合、前記入力格納手段に格納されている信号を繰り返し読み出すように構成することを特徴とする請求項１５に記載の信号速度変換装置。
21. 前記低速出力部は、前記入力格納手段からの読み出し量を計数し、前記間引き処理部に読み出し量を出力する計数手段を有し、
    前記間引き処理部は、前記入力格納手段の格納容量を保持する格納容量保持手段を有し、前記計数手段から出力された読み出し量が、前記信号処理論理エミュレーション装置の処理速度に応じて定められる低速化比及び前記入力格納手段の格納容量に基づき得られた基準値より小さい場合、第１の実際速度信号の入力格納手段への格納停止状態を継続し、前記読み出し量が前記基準値以上になった場合、入力格納手段への信号の格納を再開することを特徴とする請求項１５に記載の信号速度変換装置。
22. 入力された第１の実際速度信号を低速化し、第１の低速化信号として信号処理論理エミュレーション装置へ出力し、前記信号処理論理エミュレーション装置から出力された第２の低速化信号を高速化し第２の実際速度信号として出力する信号速度変換装置であって、
    前記信号処理論理エミュレーション装置の処理速度に応じて、前記入力された第１の実際速度信号を間引きする間引き処理部と、
    前記間引き処理部で間引きされた信号を格納する入力格納手段と、
    前記入力格納手段に格納された信号を読み出し、前記信号処理論理エミュレーションに信号へ前記第１の低速化信号として低速化して出力する低速出力部と、
    前記第２の低速化信号を格納する出力格納手段と、
    前記信号処理論理エミュレーション装置から出力された第２の低速化信号を前記出力格納手段への格納の実行の有無を制御する低速入力部と、
    前記信号処理論理エミュレーション装置の処理速度に応じて、前記出力格納手段に格納された信号を繰り返し、出力する補間処理部を有し、
    前記補間処理部の繰り返し、出力する処理単位は、複数種類あることを特徴とする信号速度変換装置。
23. 前記処理単位は、１フレーム周期ごとに信号を繰り返し、出力する第１の処理単位と、複数フレーム周期ごとに信号を繰り返し、出力する第２の処理単位を有することを特徴とする請求項２２に記載の信号速度変換装置。
24. 前記低速出力部は、前記出力格納手段に格納している格納量をカウントするカウント手段と、前記第２の低速化信号のフレーム区切りを検出する検出手段とを有し、前記検出手段においてフレーム区切りを検出した時に、前記カウント手段でカウントされた格納量とフレーム１周期分の格納容量の合計量が前記出力格納手段の最大格納容量より大きくなる場合、前記第２の低速化信号の出力格納手段への格納の実行を止めることを特徴とする請求項２２に記載の信号速度変換装置。
25. 前記出力格納手段は、第１の出力格納領域と、第２の出力格納領域と、前記第１及び第２の出力格納領域の空き情報を前記低速出力部に出力する第２の空き情報出力手段を有し、
    前記低速入力部は、前記第１の出力格納領域に格納している格納量をカウントするカウント手段と、前記第２の低速化信号のフレーム区切りを検出する検出手段とを有し、前記検出手段においてフレーム区切りを検出した時に、前記カウント手段でカウントされた格納量とフレーム１周期分の格納容量の合計量が前記第１の出力格納領域の最大格納容量より大きくなる場合、前記第２の実際速度信号の第１の出力格納領域への格納の実行を止め、前記第２の空き情報出力手段から出力された第２の出力格納領域の空き情報を基づいて、第２の出力格納領域への第２の低速化信号の格納の実行の有無を制御することを特徴とする請求項２２に記載の信号速度変換装置。
26. 前記補間処理部は、前記出力格納手段への第２の低速化信号の格納を停止している場合、前記出力格納手段に格納されている信号を繰り返し、補間して出力するように構成することを特徴とする請求項２２に記載の信号速度変換装置。
27. 前記補間処理部は、前記処理単位が増加した場合、前記出力格納手段から読み出し、補間する信号をフレーム周期の任意の整数倍で徐々に増加させることを特徴とする請求項２２に記載の信号速度変換装置。
28. 前記補間処理部は、前記処理単位が複数フレーム周期である場合、前記出力格納手段に格納された信号の格納量が前記処理単位より小さいときであっても、前記出力格納手段から信号を読み出し、補間する信号をフレーム周期の任意の整数倍で徐々に増加させることを特徴とする請求項２２に記載の信号速度変換装置。
29. 前記入力格納手段と前記出力格納手段が同一のメモリであることを特徴とする請求項１５乃至請求項２８のいずれかに記載の信号速度変換装置。
30. 前記同一のメモリの入力格納手段の領域と前記出力格納手段の領域の比率を可変とすることを特徴とする請求項２９に記載の信号速度変換装置。

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